CN101326633B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种能够防止形成在绝缘膜孔内的导电插塞变成接触不良的半导体器件及其制作方法。一种半导体器件，包括：形成在硅衬底10上的基底绝缘膜25；形成在基底绝缘膜25上的电容器Q；覆盖电容器Q的层间绝缘膜35；形成在层间绝缘膜35上的第一层金属布线45；覆盖层间绝缘膜35和第一层金属布线45，且在第一层金属布线45的上方具有第一膜厚的单层的第一绝缘膜48；形成在第一绝缘膜48上的第一电容器保护绝缘膜50；形成在第一电容器保护绝缘膜50上，且在第一层金属布线45的上方具有比第一膜厚更厚的第二膜厚的第一盖绝缘膜51；形成在第一层金属布线45上的绝缘膜48、50、51上的第三孔54a；形成在第三孔54a内的第五导电插塞57。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制作方法。
背景技术
作为一种即使切断电源也能够存储信息的非易失性存储器，闪速存储器及铁电存储器被人们所公知。
其中，闪速存储器具有填埋在绝缘栅型场效应晶体管(IGFET)的栅绝缘膜中的浮置栅极，通过在该浮置栅极中积累表示存储信息的电荷来存储信息。但是，这种闪速存储器存在如下缺点，即，在写入及消除信息之际，需要向栅绝缘膜通隧道电流，从而需要较高的电压。
相对于此，铁电存储器也称作FeRAM(Ferroelectric Random AccessMemory)，利用铁电电容器所具有的铁电膜的磁滞特性来存储信息。该铁电膜根据外加在电容器的上部电极与下部电极之间的电压，发生极化，即使去掉该电压，也残留自发极化。若反相所外加的电压的极性，则该自发极化也发生颠倒，通过使该自发极化的方向与“1”和“0”相对应，能够将信息写入到铁电膜中。FeRAM的优点在于，进行该写入所需的电压比闪速存储器所需的电压还低，而且，能够比闪速存储器还高速地写入。另外，在能够实现高集成度及高持久性上，FeRAM还具有优势。
在上述FeRAM中，在电容器的上方的绝缘膜上形成孔，并且在该孔内形成用于电连接上下布线的导电插塞。若该导电插塞引起接触不良，则包括电容器的电路不能正常动作，从而导致FeRAM变成不合格品。
发明内容
本发明的目的在于，提供一种能够防止形成在绝缘膜孔内的导电插塞变成接触不良的半导体器件及其制作方法。
根据本发明的一个技术方案，提供一种半导体器件，其特征在于，具有：半导体衬底；基底绝缘膜，其形成在所述半导体衬底上；电容器，其在所述基底绝缘膜上，依次形成下部电极、由铁电材料构成的电容器电介质膜以及上部电极而成；层间绝缘膜，其覆盖所述电容器；第一布线，其形成在所述层间绝缘膜上；单层的第一绝缘膜，其覆盖所述层间绝缘膜和所述第一布线，而且在所述第一布线的上方具有第一膜厚；第一电容器保护绝缘膜，其形成在所述第一绝缘膜上；第一盖绝缘膜，其形成在所述第一电容器保护绝缘膜上，而且在所述第一布线的上方具有比所述第一膜厚更厚的第二膜厚；第一孔，其形成于所述第一布线上的所述第一盖绝缘膜、所述第一电容器保护绝缘膜以及所述第一绝缘膜；第一导电插塞，其形成在所述第一孔内，而且与所述第一布线电连接；第二布线，其形成在所述第一盖绝缘膜上，而且与所述第一导电插塞电连接。
而且，根据本发明的其它技术方案，提高了一种半导体器件的制造方法，其特征在于，包括：在半导体衬底上形成基底绝缘膜的工序；在所述基底绝缘膜上形成电容器的工序，所述电容器是依次层叠下部电极、由铁电材料构成的电容器电介质膜以及上部电极而成的电容器；形成覆盖所述电容器的层间绝缘膜的工序；在所述层间绝缘膜上形成第一布线的工序；形成单层的第一绝缘膜的工序，所述单层的第一绝缘膜覆盖所述层间绝缘膜和所述第一布线，而且在所述第一布线的上方具有第一膜厚；在所述第一绝缘膜上形成第一电容器保护绝缘膜的工序；在所述第一电容器保护绝缘膜上形成第一盖绝缘膜的工序，所述第一盖绝缘膜在所述第一布线的上方具有比所述第一膜厚更厚的第二膜厚；对于所述第一布线上的所述第一盖绝缘膜、所述第一电容器保护绝缘膜以及所述第一绝缘膜，形成第一孔的工序；在所述第一孔内形成与所述第一布线电连接的第一导电插塞的工序；在所述第一盖绝缘膜上形成与所述第一导电插塞电连接的第二布线的工序。
下面，对本发明的作用进行说明。
上述第一导电插塞由形成在第一孔内的钨膜等插塞用导电膜构成，但是在该插塞用导电膜成膜时半导体衬底被加热。第一电容器保护绝缘膜阻止如上所述被加热而被气化的第一绝缘膜中的残留水分逃到上方，因此，变成所述残留水分进入到第一孔内。
在本发明中，如上所述，由于位于第一布线上方的第一绝缘膜的厚度(第一膜厚)在位于第一布线上方的第一盖绝缘膜的厚度(第二膜厚)以下，因此能够使包含在第一绝缘膜内的残留水分量变成第一盖绝缘膜的其水分量以下。从而，相比较于将第一膜厚与第二膜厚的大小关系颠倒的情况，如上所述地，能够减少进入到第一孔内的水分量，且能够防止因该水分而导致未形成第一导电插塞，且能够良好电连接第一布线和第一导电插塞。
而且，也可以通过研磨第一绝缘膜的上表面来进行平坦化处理，从而能够在其上容易作成多层布线结构。
在如上所述地对第一绝缘膜进行研磨的情况下，可能因研磨垫的缺陷而在研磨之后的第一绝缘膜的上表面上造成微细缺陷。在此情况下，最好通过对第一绝缘膜的上表面进行回蚀来除去该缺陷。
此外，代替回蚀，可以在带有缺陷的第一绝缘膜的上表面形成盖绝缘膜，并以该盖绝缘膜来填埋缺陷。但是，其需要盖绝缘膜的形成工序以及对盖绝缘膜进行脱水处理，从而导致半导体器件的制造工序变长，上述脱水处理目的在于减少从第一孔出来的水分量。
对此，若采用上述回蚀，则能够省去盖绝缘膜的形成工序以及相对于此的脱水处理，从而能够缩短半导体器件的制造工序。
附图说明
图1(a)、(b)是本发明申请人在先提出的半导体器件的制造过程中的剖视图(其一)。
图2(a)、(b)是本发明申请人在先提出的半导体器件的制造过程中的剖视图(其二)。
图3(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其三)。
图4(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其四)。
图5(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其五)。
图6(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其六)。
图7(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其七)。
图8(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其八)。
图9(a)、(b)是本发明申请人在先提出的半导体器件的剖视图(其九)。
图10是本发明申请人在先提出的半导体器件的剖视图(其十)。
图11是本发明申请人在先提出的半导体器件的剖视图(其十一)。
图12是本发明申请人在先提出的半导体器件的剖视图(其十二)。
图13是本发明申请人在先提出的半导体器件的剖视图(其十三)。
图14是本发明申请人在先提出的半导体器件的剖视图(其十四)。
图15是本发明申请人在先提出的半导体器件的剖视图(其十五)。
图16是本发明申请人在先提出的半导体器件的剖视图(其十六)。
图17是本发明申请人在先提出的半导体器件的剖视图(其十七)。
图18是本发明申请人在先提出的半导体器件的剖视图(其十八)。
图19是本发明申请人在先提出的半导体器件的剖视图(其十九)。
图20是本发明申请人在先提出的半导体器件的剖视图(其二十)。
图21是本发明申请人在先提出的半导体器件的剖视图(其二十一)。
图22是本发明申请人在先提出的半导体器件的剖视图(其二十二)。
图23是本发明申请人在先提出的半导体器件的剖视图(其二十三)。
图24是本发明申请人在先提出的半导体器件的剖视图(其二十四)。
图25是本发明申请人在先提出的半导体器件的剖视图(其二十五)。
图26是本发明申请人在先提出的半导体器件的剖视图(其二十六)。
图27是本发明申请人在先提出的半导体器件的剖视图(其二十七)。
图28是本发明申请人在先提出的半导体器件的剖视图(其二十八)。
图29是本发明第一实施方式的半导体器件的制造过程中的剖视图(其一)。
图30是本发明第一实施方式的半导体器件的制造过程中的剖视图(其二)。
图31是本发明第一实施方式的半导体器件的制造过程中的剖视图(其三)。
图32是本发明第一实施方式的半导体器件的制造过程中的剖视图(其四)。
图33是本发明第一实施方式的半导体器件的制造过程中的剖视图(其五)。
图34是本发明第一实施方式的半导体器件的制造过程中的剖视图(其六)。
图35是本发明第一实施方式的半导体器件的制造过程中的剖视图(其七)。
图36是本发明第一实施方式的半导体器件的制造过程中的剖视图(其八)。
图37是本发明第一实施方式的半导体器件的制造过程中的剖视图(其九)。
图38是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十)。
图39是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十一)。
图40是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十二)。
图41是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十三)。
图42是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十四)。
图43是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十五)。
图44是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十六)。
图45是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十七)。
图46是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十八)。
图47是本发明第一实施方式的半导体器件的制造过程中的剖视图(其十九)。
图48是本发明第一实施方式的半导体器件的制造过程中的剖视图(其二十)。
图49是本发明第一实施方式的半导体器件的制造过程中的剖视图(其二十一)。
图50是本发明第一实施方式的半导体器件以及本发明申请人在先提出的半导体器件各自重要部分的放大剖视图。
图51是分别在本发明第一实施方式以及本发明申请人在先提出的半导体器件的制造方法中，将从形成第一层金属布线开始到对第一盖绝缘膜进行N2O等离子体处理为止的主要工序汇总到一起的流程图。
图52(a)～(c)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其一)。
图53(a)～(c)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其二)。
图54(a)～(c)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其三)。
图55(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其四)。
图56(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其五)。
图57(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其六)。
图58(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其七)。
图59(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其八)。
图60(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其九)。
图61(a)(b)是本发明第二实施方式的半导体器件的制造过程中的剖视图(其十)。
图62是本发明第二实施方式的半导体器件的制造过程中的剖视图(其十一)。
图63是本发明第二实施方式以及形成盖绝缘膜的比较例的各自的重要部放大剖视图。
具体实施方式
下面，参照附图详细说明本发明实施方式。
(1)预备事项的说明
在说明本发明实施方式之前，对成为本发明基础的预备事项，进行说明。
在具有FeRAM的铁电电容器中，作为其电容器的电介质膜的材料，使用残留极化电荷量为10～30μC/cm2左右的高数值的PZT(Pb(Zr，Ti)O3)膜或SBT(SrBi2Ta2O9)等钙钛矿结构的铁电体氧化物。若铁电氧化物暴露在氢及水分等还原性物质中，则膜中的氧被还原而成为缺氧的状态，并且残留极化电荷量等的铁电特性发生劣化。
作为层间绝缘膜广泛被使用的氧化硅膜，对水的亲和力大，且在膜中含有较多的水分。该水分被例如在形成层间绝缘膜或者金属布线时的热而分解成氢和氧，若其中的氢与电容器电介质膜接触，则如上所述地电容器电介质膜发生劣化。而且，不仅限于加工工序中，在长期连续使用FeRAM的过程中，也会因从外部渗入的氢而电容器电介质膜发生劣化。
因此，在FeRAM中，为了保护铁电膜免受上述还原性物质的影响，形成氧化铝膜等的电容器保护绝缘膜。该电容器保护绝缘膜具有阻止还原性物质到达铁电膜的功能，并且例如形成在上下布线之间。
下面，一边追随其制造工序，一边说明具有电容器保护绝缘膜的半导体器件，其中，该电容器保护绝缘膜由上述的氧化铝组成。
图1～图28是本发明申请人在先提出的半导体器件的制造过程中的剖视图。
该半导体器件是一种在电容器的下部电极上设置接触区域并且从该接触区域上方的金属布线开始向下部电极外加电压的平板型FeRAM，而且通过下述方法来制作。
最先，对获得图1(a)所示截面结构为止的工序进行说明。
首先，通过对n型或者p型硅(半导体)衬底10表面进行热氧化处理，形成元件分离绝缘膜11，并在该元件分离绝缘膜11上划定晶体管的有源区域。这种元件分类结构被称作LOCOS(Local Oxidation of Silicon：局部硅氧化)，但是代替LOCOS也可以采用STI(Shallow Trench Isolation：浅沟槽隔离)。
接着，向硅衬底10的有源区域导入p型杂质如硼，从而形成第一、第二p阱12、13，然后通过对该有源区域表面进行热氧化处理，从而形成大致6～7nm厚度的热氧化膜作为栅绝缘膜14。
接下来，在硅衬底10的上侧整个面上、依次形成大致50nm厚度的非晶体硅膜和大致150nm厚度的硅化钨膜。此外，也可以替代非晶体硅膜而形成多晶硅膜。然后，通过光蚀刻对这些膜刻画图案，从而在硅衬底10上形成栅电极15，同时在元件分离绝缘膜11上形成布线16。
进一步地，通过将栅电极15作为掩模的离子注入法，将作为n型杂质的磷导入到栅电极15旁边的硅衬底10中，从而形成第一～第三源极/漏极延伸区(extension)17a～17c。
然后，在硅衬底10的上侧整个面上形成绝缘膜，并对该绝缘膜进行回蚀，从而作为绝缘间隔物18留在栅电极15和布线16的旁边。作为该绝缘膜，例如通过CVD(化学气相沉积)法形成氧化硅膜。
接着，一边将该绝缘间隔物18和栅电极15作为掩模，一边再次通过离子注入法将砷等n型杂质注入到硅衬底10中，从而在栅电极15侧面的硅衬底10上形成第一～第三源极/漏极区域19a～19c。
另外，在硅衬底10的上侧整个面，通过溅射法形成钴膜等高熔点金属膜。然后，通过加热该高熔点金属膜，使其与硅进行反应，从而在第一～第三源极/漏极区域19a～19c中的硅衬底10上形成硅化钴层等高熔点硅化物层22，并减小各源极/漏极区域19a～19c的阻抗。此外，这种高熔点硅化金属层也形成在栅电极15及布线16的表层上。
然后，通过湿蚀刻法，除去在元件分离绝缘膜11等上未反应的高熔点金属层。
通过到此为止的工序，在硅衬底10的有源区域中形成了第一～第三MOS晶体管TR1～TR3，该第一～第三MOS晶体管TR1～TR3由栅绝缘膜14、栅电极15以及第一～第三源极/漏极区域19a～19c等构成。
在这些晶体管中，第一、第二MOS晶体管TR1、TR2形成在单元区域，并且这些栅电极15相互平行地形成而构成字线的一部分。另一方面，第三MOS晶体管TR3形成在周边电路区域中。
接下来，如图1(b)所示，在硅衬底10的上侧整个面，通过等离子体CVD法形成大致200nm厚度的氮氧化硅(SiON)膜作为蚀刻阻止膜24。
进一步地，通过使用TEOS(Tetra eth oxy silane)气体的等离子体CVD法，在该蚀刻阻止膜24之上，形成大致600nm厚度的氧化硅(SiO)膜作为基底绝缘膜25，然后，通过化学机械研磨(Chemical Mechanical Polishing：CMP)法将基底绝缘膜25研磨成大致200nm左右，并对基底绝缘膜25的上表面进行平坦化处理。
接着，通过使用TEOS气体的等离子体CVD法，在基底绝缘膜25上，再次形成大致100nm厚度的氧化硅膜作为盖绝缘膜26。
然后，作为这些绝缘膜25、26的脱水处理，在氮环境中，进行约30分钟的衬底温度约650℃的退火处理之后，在盖绝缘膜26上，通过溅射法形成大致20nm厚度的第一氧化铝膜20。
下面，对获得图2(a)所示截面结构为止的工序进行说明。
首先，在第一氧化铝膜20上，通过溅射法形成铂膜作为第一导电膜27。之后，该第一导电膜27被刻画图案成电容器下部电极，其膜厚大致为155nm。
进一步地，通过溅射法，在第一绝缘膜27上形成150～200nm厚度的PZT膜作为铁电膜28。
此外，作为铁电膜28的成膜方法，除了溅射法以外还有MOCVD(MetalOrganic CVD：有机金属CVD)法以及溶胶-凝胶法。另外，铁电膜28的材料不仅限于上述的PZT，也可以用SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等Bi层状结构化合物或者在PZT中渗杂了镧的PLZT(Pb1-xLaxZr1-yTiyO3)或者其它金属氧化物铁电体组成铁电膜28。
在此，通过溅射法形成的PZT，在刚成膜之后几乎不以结晶状态存在，从而缺乏铁电特性。因此，作为用于使构成铁电膜28的PZT结晶化的结晶化退火处理，在含氧环境中进行约90秒钟的衬底温度为约585℃的快速热退火(Rapid Thermal Anneal：RTA)。此外，在以MOCVD法形成铁电膜28的情况下，则不需要该结晶化退火处理。
接下来，在上述铁电膜28上，通过溅射法形成大致50nm厚度的第一氧化铱(IrO2)膜，并对该第一氧化铱膜进行RTA处理。虽然没有特别限定该RTA处理的条件，但是，本实施方式中是在含氧环境中以衬底温度为725℃且处理时间为20秒来进行的。
然后，在第一氧化铱膜上，通过溅射法形成大致200nm厚度的第二氧化铱膜，并将由这些第一、第二氧化铱膜组成的叠层膜作为第二导电膜29。
在此，通过在第一氧化铝膜20上形成第一导电膜27，与省去第一氧化铝膜20而在盖绝缘膜26上直接形成第一导电膜27的情况相比，构成第一导电膜27的铂的取向性良好。通过该第一导电膜27的取向作用，构成铁电膜28的PZT的取向变得一致，从而提高铁电膜28的铁电特性。
下面，对获得图2(b)所示截面结构为止的工序进行说明。
首先，通过光蚀刻工艺，对第二导电膜29刻画图案形成上部电极29a。然后，为了恢复因刻画图案而铁电膜28所受到的损伤，在纵型炉内对铁电膜28进行第一次的还原退火处理。该还原退火处理是在含氧环境中进行的，且其条件是例如衬底温度为650℃、处理时间为60分钟。
接下来，通过以光蚀刻工艺对铁电膜28刻画图案，形成由PZT等铁电材料构成的电容器电介质膜28a。通过第二次的还原退火处理，恢复因此次刻画图案而电容器电介质膜28a所受到的损伤。该第二次的还原退火处理与第一次一样使用纵型炉，在含氧环境中进行，并且作为其条件采用350℃的衬底温度及60分钟的处理时间。
接着，如图3(a)所示，通过溅射法，在硅衬底10的上侧整个面上形成大致50nm厚度的第二氧化铝膜31，从而保护电容器电介质膜28a免受氢及水分等还原性物质影响。然后，为了恢复电容器电介质膜28a因溅射法而所受到的损伤，在含氧环境中，以550℃的衬底温度，进行大致60分钟的第三次的还原退火处理。与第一次及第二次一样，此次还原退火处理也使用纵型炉来进行。
接下来，如图3(b)所示，通过用光蚀刻工艺对第一导电膜27和第二氧化铝膜31刻画图案，将电容器电介质膜28a下方的第一导电膜27作为下部电极27a，同时为了覆盖该下部电极27a，留下第二氧化铝膜31。
然后，为了恢复在工序中电容器电介质膜28a所受到的损伤，在衬底温度为550℃、处理时间为60分钟的条件下，在含氧环境中对电容器电介质膜28a进行第四次的还原退火处理。此次还原退火处理例如使用纵型炉来进行。
通过到此为止的工序，在硅衬底10的单元区域形成电容器Q，该电容器Q是依次层叠下部电极27a、电容器电介质膜28a以及上部电极29a而成的。
接着，如图4(a)所示，为了保护电容器电介质膜28a，通过溅射法，在硅衬底10的上侧整个面形成大致20nm厚度的第三氧化铝膜33。该第三氧化铝膜33与其下方的第二氧化铝膜31一起而起到如下作用，即，防止氢及水分等还原性物质到达电容器电介质膜28a，且抑制因电容器电介质膜28a被还原而其铁电特性劣化。
然后，在衬底温度为550℃、处理时间为60分钟的条件下，在含氧环境的纵型炉内，对电容器电介质膜28a进行第五次的还原退火处理。
接着，通过使用TEOS气体的等离子体CVD法，在上述第三氧化铝膜33上形成大致1500nm厚度的氧化硅膜作为层间绝缘膜35。然后，通过CMP法研磨层间绝缘膜35的上表面，进行平坦化处理。
下面，对获得如图4(b)所示截面结构为止的工序进行说明。
首先，在层间绝缘膜35上涂敷光致抗蚀剂，并将其曝光、显影而形成第一抗蚀剂图案37。如图所示，该第一抗蚀剂图案37在第一～第三源极/漏极区域19a～19c上具有孔形状的第一～第三窗37a～37c，同时在布线36上具有第四窗37d。
接下来，将第一抗蚀剂图案37作为掩模来使用，同时通过干蚀刻从层间绝缘膜35到蚀刻阻止膜24为止，在第一～第四窗37a～37d下方的这些绝缘膜上形成第一～第四接触孔38a～38d。
在平行平板型等离子体蚀刻装置(未图示)中，由三步骤的蚀刻进行该干蚀刻。在此第一步骤的蚀刻中，将C4F8、O2以及Ar的混合气体作为蚀刻气体，对层间绝缘膜35至基底绝缘膜25进行蚀刻。该蚀刻于蚀刻停止在阻止膜24上，蚀刻阻止膜24未被蚀刻。
在接下来的第二步骤中，将O2与Ar的混合气体作为蚀刻气体，并通过这些气体的溅射作用，除去生成在第一步骤中孔内的蚀刻生成物。
然后，在第三步骤的蚀刻中，将C4F8、CF4、O2以及Ar的混合气体作为蚀刻气体，对蚀刻阻止膜24进行蚀刻。
如上所述的蚀刻结束之后，第一抗蚀剂图案37被除去。
下面，对获得图5(a)所示截面结构为止的工序进行说明。
首先，通过溅射法，在第一～第四接触孔38a～38d的内表面和层间绝缘膜35的上表面上分别形成20nm、50nm厚度的钛(Ti)膜和氮化钛(TiN)膜，并将这些膜作为胶膜。然后，在该胶膜上，通过使用六氟化钨气体的CVD法形成钨膜，并用该钨膜完全填埋第一～第四接触孔38a～38d。
然后，通过CMP法进行研磨，从而除去在层间绝缘膜35上的多余的胶膜和钨膜，将这些膜分别作为第一～第四导电插塞40a～40d留在第一～第四接触孔38a～38d内。
在这些导电插塞中，第一～第三导电插塞40a～40c分别与第一～第三源极/漏极区域19a～19c电连接。而且，第四导电插塞40d与其下方的布线16电连接。
而且，由于第一～第三导电插塞40a～40c主要由非常容易被氧化的钨构成，因此存在在含氧环境中容易被氧化而引起接触不良的担忧。
因此，为了防止这些第一～第四导电插塞40a～40d被氧化，通过CVD法，分别在这些插塞与层间绝缘膜35的上表面上形成大致100nm厚度的作为氧化防止绝缘膜41的氮氧化硅膜。
下面，对获得图5(b)所示截面结构为止的工序进行说明。
首先，在氧化防止绝缘膜41上涂敷光致抗蚀剂，并将其曝光、显影后，作为第二抗蚀剂图案43。如图所示，在上部电极29a和下部电极27a的各自上的第二抗蚀剂图案43上形成孔形状的第五、第六窗43a、43b。
接着，通过将第二抗蚀剂图案43作为掩模，并对氧化防止绝缘膜41、层间绝缘膜35以及第二、第三氧化铝膜31、33进行蚀刻，在上部电极29a上形成第一孔35a，同时在下部电极27a的接触区域上形成第二孔35b。
其后，为了恢复电容器电介质膜28a因到此为止的工序而所受到的损伤，将硅衬底10放入到含氧环境的纵型炉内，并在衬底温度为500℃、处理时间为60分的条件下，对电容器电介质膜28a进行第六次的还原退火处理。
然后，除去第二抗蚀剂图案43之后，对氧化防止绝缘膜41进行回蚀，从而将其除去。
下面，对获得图6(a)所示截面结构为止的工序进行说明。
首先，通过溅射法，在层间绝缘膜35和第一～第四导电插塞40a～40d各自的上表面以及第一、第二孔35a、35b的内表面形成金属叠层膜。在本实施方式中，作为该金属叠层膜，依次形成大致150nm厚度的氮化钛膜、大致550nm厚度的含铜铝膜、大致5nm厚度的钛膜以及大致150nm厚度的氮化钛膜。
然后，通过光蚀刻工艺对该金属叠层膜刻画图案，从而在层间绝缘膜35上形成第一层金属布线45。在该第一层金属布线45中形成于电容器Q上的第一层金属布线45，通过上述第一、第二孔35a、35b分别与上部电极29a、下部电极27a电连接。
其后，例如采用氮环境的纵型炉，在衬底温度为350℃、N2流量为20升/分以及处理时间为30分钟的条件下，对层间绝缘膜35进行退火处理从而实现脱水。
接着，如图6(b)所示，通过溅射法，形成氧化铝膜作为覆盖第一层金属布线45和层间绝缘膜35的第一电容器保护绝缘膜46。
该第一电容器保护绝缘膜46具有：通过阻挡(block)氢及水分等还原性物质来保护电容器电介质膜28a的功能。作为具有这种功能的绝缘膜，除了上述氧化铝膜之外，也有氧化钛膜、氮化硅膜以及氮氧化硅膜，而且也可以将这些膜的单层膜或者叠层膜形成为上述第一电容器保护绝缘膜46。但是，在这些膜中，对于还原性物质的阻挡功能最好是氧化铝膜和氧化钛膜，因此作为第一电容器保护绝缘膜46优选氧化铝膜或者氧化钛膜。
接下来，如图7(a)所示，通过将TEOS气体和O2气体作为反应气体来使用的等离子体CVD法，在第一电容器保护绝缘膜46上形成氧化硅膜，并将该氧化硅膜作为第一绝缘膜48。此外，在该CVD法中，代替O2气体也可以使用O3气体。而且，该第一绝缘膜48的膜厚例如在第一层金属布线45上大致为2600nm。
在该第一绝缘膜48的上表面上形成反映基底的第一层金属布线45的凹凸，但是，若存在这种凹凸，则难于在第一绝缘膜48上形成多层布线结构。
因此，在接下来的工序中，如图7(b)所示，通过CMP法研磨第一绝缘膜48的上表面，进行平坦化处理。通过该CMP，第一绝缘膜48的厚度在第一层金属布线45上大致成为1000nm。
理想的情况是在CMP中使第一绝缘膜48的表面完全平坦化。但是，实际上，由于在研磨垫(polishing pad)(未图示)的表面上所形成的不必要的缺陷，因此在第一绝缘膜48表面形成被称为微划痕(micro scratch)的微细的缺陷48a(参照虚线圆内)。
接着，如图8(a)所示，在衬底温度大致为350℃、处理时间大致为4分钟的条件下，且在CVD装置内，对第一绝缘膜48表面进行N2O等离子体处理。通过这种N2O等离子体处理，对第一绝缘膜48进行脱水，同时对其表面进行氮化处理，从而能够防止与水的亲和力大的氧化硅吸湿水分。
因此，如图7(b)所示，变成了在进行CMP时在第一绝缘膜48表面形成了微细缺陷48a的状态。若在存在这种缺陷48a的状态下，在第一绝缘膜48上形成薄膜，则缺陷48a侧面的薄膜厚度变薄，从而产生如下问题，即，不能形成具有良好覆盖特性(coverage)薄膜。
因此，在接下来的工序中，如图8(b)所示，通过使用TEOS气体的等离子体CVD法，在第一绝缘膜48上形成大致100nm厚度的氧化硅膜作为盖绝缘膜49，并用该盖绝缘膜49完全填埋上述缺陷48a。
接下来，如图9(a)所示，在CVD装置内，再次进行N2O等离子体处理，从而对盖绝缘膜49进行脱水，同时对盖绝缘膜49表面进行氮化处理，防止再次吸附水分。例如，在衬底温度为350℃、处理时间为2分钟的条件下，进行该N2O等离子体处理。
接着，如图9(b)所示，为了防止包含在外部环境中的氢及水分等还原性物质到达电容器电介质膜28a，通过溅射法，在盖绝缘膜49上形成大致50nm厚度的对这些物质具有优异的的阻挡性氧化铝膜，并将该氧化铝膜作为第二电容器保护绝缘膜50。
第二电容器保护绝缘膜50不仅限于氧化铝膜。与第一电容器保护绝缘膜46一样，第二电容器保护绝缘膜50只要由氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜的单层膜或者叠层膜构成即可。
如上所述，在形成第二电容器保护绝缘膜50之前，用盖绝缘膜49完全填埋在进行CMP时产生于第一绝缘膜48的缺陷48a，从而在盖绝缘膜49上形成均匀的厚度的大致50nm膜厚的薄的第二电容器保护绝缘膜50。
相对于此，如果不形成盖绝缘膜49而在第一绝缘膜48上形成第二电容器保护绝缘膜50，就有可能因位于缺陷48a侧面的第二电容器保护绝缘膜50的厚度不足而氢等有可能从侧面到达电容器电介质膜28a。
接下来，如图10所示，通过使用TEOS气体的等离子体CVD法，在第二电容器保护绝缘膜50上形成氧化硅膜，并将该氧化硅膜作为第一盖绝缘膜51。该第一盖绝缘膜51的厚度，例如大致为100nm。
接着，如图11所示，在衬底温度为350℃、处理时间为2分钟的条件下，对第一盖绝缘膜51进行N2O等离子体处理，从而对该第一盖绝缘膜51进行脱水，同时对其表面进行氮化处理，防止再次吸收水分。例如，使用CVD装置进行该N2O等离子体处理。
下面，对获得如图12所示截面结构为止的工序进行说明。
首先，在第一盖绝缘膜51上涂敷光致抗蚀剂，并将其曝光、显影而在第一层金属布线45上形成具有孔形状的第7窗53a的第三抗蚀剂图案53。
接着，采用将C4F8、Ar以及O2的混合气体作为蚀刻气体的平行平板型等离子体蚀刻腔室(chamber)(未图示)，通过对第7窗53a下方的各绝缘膜46、48～51进行蚀刻，在第一层金属布线45上形成第三孔54a。
在该蚀刻结束之后，除去第三抗蚀剂图案53a。
接下来，如图13所示，将衬底温度保持在大致200℃，同时通过溅射法，在第三孔54a的内表面和第三盖绝缘膜51的上表面上形成大致150nm厚度的氮化钛膜，并将其作为第一胶膜56。
接着，通过使用六氟化钨气体的等离子体CVD法，在该第一胶膜56上形成完全填埋第三孔54a的厚度，例如大致650nm厚度的钨膜57a。
在此，成膜该钨膜57a之际，硅衬底10被加热到大致430℃左右，从而这种热也被加到第一绝缘膜48和盖绝缘膜49上。如上所述，通过通过N2O等离子体处理对这些绝缘膜实施脱水处理，但是该脱水处理不完全，在虚线圆内所示的这些绝缘膜的膜中残留少量的水分100。
虽然绝缘膜48、49内的残留水分100被如上所述形成第一胶膜56及钨膜57a之际的热量而气化，但是被气化的水分往上逃离的道路被第二电容器保护绝缘膜50遮断。因而，该水分不得不从第三孔54a向外部逃出。
但是，因进入到第三孔54a内的水分而产生在多个第三孔54a中没有被第一胶膜56及钨膜57a完全填埋的部分。
接着，如图14所示，对上述钨膜57a进行回蚀，从而从第一盖绝缘膜51的上表面除去，将其仅留在第三孔54a内。由此，在第三孔54a内形成与第一层金属布线45电连接且由钨构成的第五导电插塞57。
此外，虽然在该例中对钨膜进行回蚀，但是也可以替换回蚀而采用CMP法。
下面，对获得如图15所示截面结构为止的工序进行说明。
首先，通过溅射法，分别在上述第五导电插塞57和第一胶膜56的上表面上形成金属叠层膜。该金属叠层膜例如从下往上为大致550nm厚度的含铜铝膜、大致5nm厚度的钛膜以及大致150nm厚度的氮化钛膜。
其后，通过光蚀刻工艺，对该金属叠层膜和第一胶膜56刻画图案，从而将由这些膜构成的第二层金属布线58形成在第一盖绝缘膜51上。
在进行该刻画图案过程中，为了在第一盖绝缘膜51上不留下蚀刻的残膜，将对上述金属叠层膜和第一胶膜56进行的蚀刻作为过腐蚀(overetching)。即使如上所述地作为过腐蚀，由于第二电容器保护绝缘膜50被第一盖绝缘膜51所覆盖，因此能够防止在进行上述刻画图案之际因第二电容器保护绝缘膜50被蚀刻而其膜厚变薄。由此，即使在上述刻画图案结束之后，也能够充分保持第二电容器保护绝缘膜50的厚度，而且能够用第二电容器保护绝缘膜50有效地阻挡氢等的还原性物质。
此外，在第一层金属布线45上，如上所述地形成第一电容器保护绝缘膜46，从而阻止氢等还原性物质到达电容器电介质膜28a。
相对于此，第二层金属布线58远离电容器Q且在其下方形成有第一、第二电容器保护绝缘膜46、50，因此即使通过等离子体CVD法，在第二层金属布线58上进行成膜，氢也几乎不能到达电容器Q。因而，在第二层金属布线58上不形成电容器保护绝缘膜也可以。
接下来，如图16所示，分别在第一盖绝缘膜51和第二层金属布线58上，通过使用TEOS气体的等离子体CVD法，形成大致2200nm厚度的氧化硅膜作为第二绝缘膜62。
接着，如图17所示，通过CMP法对第二绝缘膜62上表面进行平坦化处理。与对第一绝缘膜48进行CMP时(参照图7(b))一样，也在该第二绝缘膜62表面，伴随着CMP形成微细的缺陷(微划痕)62a。
接下来，如图18所示，在衬底温度350℃、处理时间4分钟的条件下，对第二绝缘膜62进行N2O等离子体处理，从而对该第二绝缘膜62进行脱水处理，同时对其表面进行氮化处理，防止再次吸收水分。例如，采用CVD装置进行该N2O等离子体处理。
接着，如图19所示，通过使用TEOS气体的等离子体CVD法，在第二绝缘膜62上形成大致100nm厚度的氧化硅膜作为盖绝缘膜63，并用该盖绝缘膜63完全填埋缺陷62a。通过如上所述地填埋缺陷62a，盖绝缘膜63的上表面具有良好平坦性，且在盖绝缘膜63上容易形成具有良好覆盖特性的薄膜。
其后，如图20所示，对盖绝缘膜63进行，用于进行脱水处理和吸湿防止处理的N2O等离子体处理。例如在CVD装置内进行该N2O等离子体处理，并且作为该处理条件采用衬底温度350℃、处理时间2分钟。
然后，如图21所示，作为用于保护电容器电介质膜28a免受还原性物质影响的第三电容器保护绝缘膜64，通过溅射法，在盖绝缘膜63上形成大致50nm厚度的氧化铝膜。
如上所述，通过盖绝缘膜63填埋缺陷62a，在硅衬底10的整个面上的第三电容器保护绝缘膜64的膜厚变得均匀，能够在第三电容器保护绝缘膜64的所有部分中阻止还原性物质。
此外，第三电容器保护绝缘膜64不仅限于氧化铝膜。与第一、第二电容器保护绝缘膜46、50一样，能够由氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜的单层膜或者叠层膜构成第三电容器保护绝缘膜64。
接着，如图22所示，通过使用TEOS气体的等离子体CVD法，在第三电容器保护绝缘膜64上，形成大致100nm厚度的氧化硅膜作为第二盖绝缘膜65。
接下来，如图23所示，在衬底温度为350℃、处理时间为2分钟的条件下，对第二盖绝缘膜65进行N2O等离子体处理，从而对该第二盖绝缘膜65进行脱水处理，同时对其表面进行氮化处理，防止再次吸收水分。例如使用CVD装置进行该N2O等离子体处理。
下面，对获得图24所示截面结构为止的工序进行说明。
首先，在第二盖绝缘膜65上涂敷光致抗蚀剂，将其曝光、显影而形成第四抗蚀剂图案68，该第四抗蚀剂图案68在第二层金属布线58上具有孔形状第8窗68a。
然后，在平行平板型等离子体蚀刻腔室内，将第四抗蚀剂图案68作为掩模并对各绝缘膜62～65进行蚀刻，从而在第二层金属布线58上的这些绝缘膜形成第四孔67a。在该蚀刻过程中，例如，作为蚀刻气体使用C4F8、Ar以及O2的混合气体。
该蚀刻结束之后，第四抗蚀剂图案68被除去。
接下来，如图25所示，在第四孔67a的内表面和第二盖绝缘膜65的上表面，衬底温度大致为200℃条件下，通过溅射法，形成大致150nm厚度的氮化钛膜作为第二胶膜70。然后，通过CVD法，在第二胶膜70上形成钨膜71a，并用该钨膜71a完全填埋第四孔67a。例如，以大致430℃的衬底温度形成该钨膜71a。
如上所述，在形成第二胶膜70及钨膜71a之际，热被加到第二绝缘膜62、盖绝缘膜63以及第二盖绝缘膜65上。而且，这些绝缘膜的残留水分101被此热而气化，要从第四孔67a向外部逃出。由于这种残留水分101，在第四孔67a中产生未被第二胶膜70及钨膜71a充分填埋的部分。
接着，如图26所示，通过CMP法，研磨除去在第二盖绝缘膜65上的多余的钨膜71a，并仅在第四孔67a内留下作为第六导电插塞71的钨膜71a。
下面，对获得图27所示截面结构为止的工序进行说明。
首先，分别在第二胶膜70和第六导电插塞71的上表面，通过溅射法，从下往上依次形成大致550nm厚度的含铜铝膜、大致5nm厚度的钛膜以及大致150nm厚度的氮化钛膜。然后，通过光蚀刻工艺，对该金属叠层膜及其下方的第二胶膜70刻画图案，从而在第二盖绝缘膜65上形成第三层金属布线72。
在此，与参照图15所说明的理由一样，通过形成第二盖绝缘膜65，能够防止伴随着第三层金属布线72进行刻画图案而第三电容器保护绝缘膜64的膜变薄，并且能够良好地保持第三电容器保护绝缘膜64对还原性物质的阻止能力。
接下来，如图28所示，分别在第二盖绝缘膜65和第三层金属布线72上，通过CVD法，形成大致100nm厚度的氧化硅膜作为第一钝化膜75。进一步地，通过CVD法，在该第一钝化膜75上形成大致350nm厚度的氮化硅膜作为第二钝化膜76。
然后，对这些第一、第二钝化膜75、76刻画图案，从而形成露出焊盘(未图示)的开口，其中，该焊盘与第三层金属布线72在同一面内形成。
接着，在硅衬底10的上侧整个面上形成大致3μm厚度的感光性聚酰亚胺，且形成由聚酰亚胺塗膜构成的保护层77。其后，对保护层77进行曝光、感光，在保护层77上形成露出焊盘的窗，从而完成FeRAM的基本结构。
根据如上所说明的FeRAM的制造方法，参照图13所说明的一样，由于形成第一胶膜56及钨膜57a之际的热，导致包含在第一绝缘膜48和盖绝缘膜49的残留水分100被气化而进入到第三孔54a内。其结果，不能用第一胶膜56及钨膜57a良好地填埋第三孔54a，从而在第五导电插塞57(参照图14)中产生未形成的部分。若这样，第一层金属布线45和第二层金属布线58未与第五导电插塞57电连接(参照图15)，从而导致FeRAM变成不合格品。
这样的问题也发生在形成在比第五导电插塞5还在上方的层上的第六导电插塞71中(参照图27)。
而且，在这种例子中，如图8(b)所示，为了填埋因CMP而在第一绝缘膜48表面所形成的微细缺陷(微划痕)48a，在第一绝缘膜48上形成盖绝缘膜49。
然而，在该盖绝缘膜49中也产生上述残留水分100，因此未形成第五导电插塞57的问题因该盖绝缘膜49而被加重，从而FeRAM的成品率进一步下降。
另外，由于这种盖绝缘膜49，需要用于形成该盖绝缘膜49的工序(图8(b))以及用于对盖绝缘膜49进行脱水处理的N2O等离子体处理工序(图9)，因此FeRAM的工序数增多，进而提高FeRAM的制造成本。
本发明申请人鉴于上述问题，想出了如下说明的本发明实施方式。
(2)第一实施方式
图29～图49是本发明第一实施方式的半导体器件制造过程中的剖视图。此外，在这些图中，对于在预备事项中说明的要素，标记了与预备事项相同的附图标记，下面省略其说明。
对于形成本实施方式的半导体器件，首先进行已叙述的图1(a)～图7(b)工序。由此，如图29所示，能够获得在最上层形成了第一绝缘膜48的结构，其中，该第一绝缘膜48已通过CMP法对其上表面进行了平坦化处理。
而且，如虚线圆所示，在第一绝缘膜48的上表面形成了微细缺陷(微划痕)48a，该微细缺陷48a是在进行CMP时因研磨垫的缺陷而产生的。若形成有这种缺陷48a，则在第一绝缘膜48上难以平坦性良好地形成由氧化铝组成的电容器保护绝缘膜。
因此，在下一个工序中，如图30所示，在电感耦合等离子体(InductivelyCoupled Plasma：ICP)型等离子体蚀刻腔室(未图示)内，通过使用Ar等离子体的溅射蚀刻法对第一绝缘膜48的表层部分进行回蚀，并除去伴随着CMP而产生的缺陷48a。将该回蚀的深度为比缺陷48a的深度还深的例如5～100nm左右。
而且，虽然没有特别限定溅射蚀刻(sputter etching)的条件，但是在本实施方式中，将频率为400KHz且功率为500～1000W，例如800W的高频电功率作为偏置功率(bias power)来使用，并且，将频率为13.56MHz且功率为1000～2000W，例如1400W的高频电功率作为源功率(source power)来使用。而且，将Ar气体流量为50sccm，腔室内压力为0.5～1.5Pa，且优选为0.7Pa。根据这种蚀刻条件，对于由氧化硅组成的第一绝缘膜48能够获得大致300nm/分左右的蚀刻速度(etch rate)，其中，该氧化硅是使用TEOS气体而形成的。
而且，代替使用上述Ar等离子体的回蚀，也可以通过干蚀刻对第一绝缘膜48进行回蚀。在此情况下，作为蚀刻气体使用氟类气体，例如含有CF4或者C4F8的气体。
进一步地，也可以通过采用氟酸的湿蚀刻法对第一绝缘膜48进行回蚀。
进行完这种回蚀的结果，位于第一层金属布线45上方的第一绝缘膜48的厚度D1(第一膜厚)为50～1000nm。将该厚度D1为50～500nm则更好，更加优选为50～300nm，而且更进一步优选为50～150nm。
此外，将该厚度D1的下限设为50nm是因为如下的原因，即，若将第一绝缘膜48的厚度设成比这个更薄的数值，则因CMP的研磨偏差及回蚀而第一层金属布线45上的第一电容器保护绝缘膜46被除去，氢等还原性物质从被除去的部分侵入，从而有可能发生电容器Q劣化的现象。
其后，如图31所示，通过对第一绝缘膜48的表面进行N2O等离子体处理，对第一绝缘膜48进行脱水，同时对其表面进行氮化处理，从而防止再次吸收水分的。该N2O等离子体处理与图8(a)的情况一样，在CVD装置内，以衬底温度大致350℃、处理时间大致4分钟的条件来进行。
在此，通过图30所说明的回蚀，使第一绝缘膜48的上表面变得平坦化，从而变成在进行CMP时所发生的缺陷48a被除去的状态。因此，不需要形成在图8(b)中所说明的用于填埋缺陷48a的盖绝缘膜49。
因此，在下一个工序中，如图32所示，无需形成盖绝缘膜49，通过溅射法，在第一绝缘膜48的上表面直接形成氧化铝膜作为第一电容器保护绝缘膜50。虽然该第一电容器保护绝缘膜50的厚度为大致50nm的薄厚度，但是通过如上所述的回蚀，对第一绝缘膜48的上表面进行了平坦化处理，因此能够在第一绝缘膜48上以均匀的厚度形成第一电容器保护绝缘膜50，从而在第一电容器保护绝缘膜50的整个部分中能够有效阻挡氢等还原性物质。
而且，通过可省略形成如上所述盖绝缘膜49(参照图8(b))的工序，在本实施方式中，能够省略该盖绝缘膜49的形成工序以及用于盖绝缘膜49脱水的N2O等离子体处理(图9(a))，从而能够缩短FeRAM的工序数。
接着，如图33所示，在第一电容器保护绝缘膜50上，形成在图10中所说明的第一盖绝缘膜51。
位于第一层金属布线45上方的第一盖绝缘膜51的厚度D2(第二膜厚)例如为1000nm，比已叙述的第一膜厚D1厚。
接下来，如图34所示，在CVD装置内，再次进行N2O等离子体处理，从而对第一盖绝缘膜51进行脱水，同时对第一盖绝缘膜51表面进行氮化处理，防止再次吸收水分。例如在衬底温度为350℃、处理时间为2分钟的条件下，进行该N2O等离子体处理。
接着，如图35所示，在第一盖绝缘膜51上形成在图12中所说明的第三抗蚀剂图案53。然后，向平行平板等离子体蚀刻腔室供给作为蚀刻气体的C4F8、Ar以及O2的混合气体，并通过第7窗53a对各绝缘膜46、48、50、51进行蚀刻，从而在第一层金属布线45上的这些绝缘膜形成第三孔54a。
其后，除去第三抗蚀剂图案53。
下面，对获得图36所示截面结构为止的工序进行说明。
首先，将衬底温度保持在大致200℃，并通过溅射法，在第三孔54a的内表面和第三盖绝缘膜51的上表面形成大致150nm厚度的氮化钛膜，将其作为第一胶膜56。
接着，通过使用六氟化钨气体的等离子体CVD法，在该第一胶膜56上形成完全填埋第三孔54a的厚度为，例如650nm厚度的钨膜(插塞用导电膜)57a。该钨膜57a的成膜温度，例如大致为430℃。
在此，如用在预备事項中所说明的那样，因形成第一胶膜56及钨膜57a之际的热，第一绝缘膜48内的残留水分被气化，被气化的的水分要逃到第一绝缘膜48的外部。由于第一绝缘膜48的上下被第一、第二电容器保护绝缘膜46、50堵塞，因此实际上，被气化的水分的逃离的道路只有第三孔54a。在预备事項所说明的例子中，因被气化的残留水分，难以用第一胶膜56及钨膜57a良好地填埋第三孔54a。
相对于此，在本实施方式中，使第一层金属布线45上的第一绝缘膜48的厚度D1(第一膜厚)在第一盖绝缘膜51的厚度D2(第二膜厚)以下，因此能够使产生于第一绝缘膜48的水分量在第一盖绝缘膜51的水分量以下。
进一步地，在第三孔54a的侧壁中，第一绝缘膜48所占的比例为第一盖绝缘膜51所占的比例以下，因此从第一绝缘膜48逃出第三孔54a的残留水分量减少，从而能够用第一胶膜56及钨膜57a良好地填埋第三孔54a。
接下来，如图37所示，对钨膜57a进行回蚀，并从第一盖绝缘膜51上表面除去该钨膜57a，仅在第三孔54a内留下该钨膜57a。由此，在第三孔54a内形成与第一层金属布线45电连接且由钨构成的第五导电插塞57。
此外，在此例子中，对钨膜进行回蚀处理，但是替换回蚀处理而采用CMP法也可以。
已叙述地那样，由于能够用第一胶膜56及钨膜57a良好地填埋第三孔54a，因此第五导电插塞57和第一层金属布线45之间的接触电阻与设计值相同，能够减少接触不良的第五导电插塞57的数量。
其后，通过进行用图15说明的工序，如图38所示，在第一盖绝缘膜51上形成与第五导电插塞57电连接的第二层金属布线58。
在此，参照图15所说明的那样，通过形成第一盖绝缘膜51，能够防止伴随着对第二层金属布线58刻画图案而第二电容器保护绝缘膜50的膜变薄，而且能够良好地保持第二电容器保护绝缘膜50对于还原性物质的阻止能力。
进一步进行用图16～图17所说明的工序，如图39所示，获得在最上层形成了由氧化硅组成的第二绝缘膜62的结构。对该第二绝缘膜62上表面进行CMP，并在第二绝缘膜62上表面，形成伴随着该CMP而产生的微细缺陷(微划痕)62a。
接着，如图40所示，在ICP型等离子体蚀刻腔室内，通过使用Ar等离子体的溅射蚀刻，仅回蚀第二绝缘膜62的表层部分比缺陷62a更深的例如50～100nm左右的深度，除去上述缺陷62a。此外，该溅射蚀刻的条件与对第一绝缘膜48所进行的溅射蚀刻(参照图30)的条件相同，在此，省略其说明。
而且，代替使用Ar等离子体的回蚀，也可以作为蚀刻气体使用包含氟类气体，例如CF4或C4F8气体的干蚀刻法或者使用氟酸的湿蚀刻法，对第一绝缘膜48进行回蚀。
而且，经过这种回蚀的结果，位于第二层金属布线58上的第二绝缘膜62的厚度D3(第三膜厚)大致为50～900nm。
接着，如图41所示，在CVD装置内，对第二绝缘膜62进行N2O等离子体处理，从而对第二绝缘膜62进行脱水，同时对第二绝缘膜62表面进行氮化处理，防止再次吸收水分。例如，在衬底温度为350℃、处理时间为4分钟的条件下，进行该N2O等离子体处理。
接下来，如图42所示，作为用于保护电容器电介质膜28a免受还原性物质影响的第三电容器保护绝缘膜64，通过溅射法，在第二绝缘膜62上直接形成大致50nm厚度的氧化铝膜。
参照图40所说明的那样，通过回蚀处理，除去了第二绝缘膜62上表面的缺陷62a。因此，即使在第二绝缘膜62上直接形成大致50nm膜厚的薄的第三电容器保护绝缘膜64，也能够防止位于存在于缺陷62a的部分第三电容器保护绝缘膜64的膜厚变薄，能够使第三电容器保护绝缘膜64厚度在第二绝缘膜62上的整个部分上变得均匀，且能够通过第三电容器保护绝缘膜64有效地阻挡氢等还原性物质。
接着，如图43所示，在第三电容器保护绝缘膜64上形成由氧化硅组成的第二盖绝缘膜65，对于该氧化硅在图22中进行了说明。
位于第二层金属布线58上方的第二盖绝缘膜65的厚度D4(第四膜厚)例如为1000nm，比已叙述的第三膜厚D3厚。
接下来，如图44所示，以衬底温度350℃、处理时间2分钟的条件，在CVD装置内，对第二盖绝缘膜65进行N2O等离子体处理，从而对第二盖绝缘膜65进行脱水，同时对第二盖绝缘膜65表面进行氮化处理，防止再次吸收水分。
下面，对获得图45所示截面结构为止的工序进行说明。
首先，在第二盖绝缘膜65上，形成在图24中所说明的第四抗蚀剂图案68。
然后，将C4F8、Ar以及O2的混合气体作为蚀刻气体供给至平行平板型等离子体蚀刻腔室(未图示)内，并通过第8窗68a对各绝缘膜62、64、65进行蚀刻，进而在第二层金属布线58上的这些绝缘膜上形成第四孔67a。
该蚀刻结束之后，除去第四抗蚀剂图案68。
接着，如图46所示，在衬底温度大致为200℃的条件下，通过溅射法，在第四孔67a的内表面和第二盖绝缘膜65的上表面形成大致150nm厚度的氮化钛膜作为第二胶膜70。
进一步地，通过CVD法，在第二胶膜70上形成钨膜(插塞用导电膜)71a，且用该钨膜71a完全填埋第四孔67a。例如以大致430℃的衬底温度形成该钨膜71a。
在此，包含在第二绝缘膜62中的残留水分，因形成第二胶膜70及钨膜71a之际的热而被气化。由于第二绝缘膜62的上表面被第三电容器保护绝缘膜64堵塞，因此被气化的的水分要从第四孔67a逃到外部。
在本实施方式中，如上所述地，位于第二层金属布线58上的第二绝缘膜62的厚度D3为第二盖绝缘膜65的厚度D4以下，因此产生于第二绝缘膜62的水分量比第二盖绝缘膜65的水分量少。
并且，通过采用上述的膜厚，第二绝缘膜62在第四孔67a的侧面上所占的比例比第二盖绝缘膜65所占的比例小，因此从第二绝缘膜62逃到第四孔67a的残留水分量减少，从而能够用第二胶膜70及钨膜71a良好地填埋第四孔67a。
其后，如图47所示，通过CMP法，研磨除去第二盖绝缘膜65上的多余的钨膜71a，仅在第四孔67a内作为第六导电插塞71留下钨膜71a。
如上所述，能够用第二胶膜70及钨膜71a良好地填埋第四孔67a。从而，能够良好地电连接第六导电插塞71与第二层金属布线58，减少接触不良的第六导电插塞71的个数。
接着，通过进行与图27所说明的工序相同的工序，如图48所示，将与第六导电插塞71电连接的第三层金属布线72形成到第二盖绝缘膜65上。
在进行该第三层金属布线72的刻画图案中，为了在第二盖绝缘膜65上不残留进行蚀刻时所产生的残膜，对第二胶膜70及钨膜71a进行过腐蚀处理。即使进行这样的过腐蚀处理，也因在第三电容器保护绝缘膜64上已形成第二盖绝缘膜65，所以能够防止因第三电容器保护绝缘膜64被蚀刻从而其膜厚变薄。由此，能够充分保持第三电容器保护绝缘膜64的厚度，从而通过第三电容器保护绝缘膜64有效地阻挡氢等还原性物质。
其后，如图49所示，在硅衬底10的上侧整个面上依次形成由氧化硅组成的第一钝化膜75、由氮化硅组成的第二钝化膜76以及由聚酰亚胺组成的保护层77。
通过上述工序，完成本实施方式的半导体器件的基本结构。
图50是本发明实施方式的半导体器件以及在预备事项中说明的半导体器件(比较例)各自重要部分的放大剖视图。
在图50中分别记录了位于第一层金属布线45上方的第一绝缘膜48的厚度D1(第一膜厚)以及位于第一层金属布线45上方的第一盖绝缘膜51的厚度D2(第二膜厚)。而且，位于第二层金属布线58上方的第二绝缘膜62的厚度D3(第三膜厚)以及位于第二层金属布线58上方的第二盖绝缘膜65的厚度D4(第四膜厚)也记录在图50中。
在预备事项中说明的比较例(左侧)中，由于第一膜厚D1比第二膜厚D2厚，因此由形成第五导电插塞57之际的热量，从第一绝缘膜48来到第三孔54a内的水分量增多，所以容易发生未形成第五导电插塞57的问题。
与此相对，在本实施方式(右侧)中，由于使第一膜厚D1在第二膜厚D2以下，因此从第一绝缘膜48进入到第三孔54a内的水分量减少，从而能够将第五导电插塞57良好地填埋到第三孔54a内。其结果，能够良好地电连接第五导电插塞57和第一层金属布线45，从而防止第五导电插塞57的接触不良。
此外，在本实施方式中，在需改变第一层金属布线45与第二层金属布线58之间间隔的情况下，通过如下方法来应对，即，固定第一绝缘膜48的厚度D1，调整第一盖绝缘膜51的厚度D2。
下面的表1是，对于分别在本实施方式以及预备事项中所说明的例子，调查了在每张晶片(半导体衬底10)所具有的未形成的第五导电插塞57的个数之后所得的表。
表1
此外，在此调查中，使用了KLA Tencor公司制作的光学缺陷检查装置。在这种光学缺陷检查装置中，正常形成的第五导电插塞57呈现出微微白色的斑点，与此相对地填埋不良的第五导电插塞57呈现出黑色斑点。
而且，作为表1的比较例采用了，在图50左侧图中将第一膜厚D1为1000nm。而且，作为本实施方式采用了，在图50右侧图中将第一膜厚D1为600nm。
从表1很清楚地看到，在比较例中，每张晶片具有49个未形成的第五导电插塞57，与此相对，在本实施方式中未形成的个数降至9个，从而能够看出本实施方式的效果。
而且，根据上述同样的理由，在本实施方式中，由于使第三膜厚D3在第四膜厚D4以下，从而通过形成第六导电插塞71之际的热量，能够减少从第二绝缘膜62进入到第四孔67a内的水分量。因此，能够防止在第四孔67a内未形成第六导电插塞71，而且能够抑制在第六导电插塞71与第二层金属布线58之间发生接触不良现象。
并且，在本实施方式中，如参照图30所说明，通过对CMP之后的第一绝缘膜48的上表面进行回蚀，除去CMP所形成的微细缺陷(微划痕)48a，从而能够省去形成在预备事项中所说明的盖绝缘膜49的工序以及对盖绝缘膜49进行用于防止吸湿的N2O等离子体处理的工序。
图51是如下的流程图，即，分别关于本实施方式的半导体器件的制造方法以及用预备事项所说明的半导体器件的制造方法(比较例)，将形成了第一层金属布线45之后起至进行对第一盖绝缘膜51的N2O等离子体处理为止的主要工序S1～S9汇总起来的流程图。
如图51所示，在本实施方式中，虽然只增加一个对第一绝缘膜48的回蚀工序P1，但能够省去比较例中的工序S5和工序S6。由此，能够缩短半导体器件的制造工序，且能够降低半导体器件的制造成本。
而且，根据与此相同的理由，在本实施方式中，由于能够省去用预备事项所说明的盖绝缘膜63(参照图19)，因此能够省略形成盖绝缘膜63的工序以及对盖绝缘膜63的N2O等离子体处理，进而能够进一步降低半导体器件的制造成本。
(3)第二实施方式
在第一实施方式中，对平板型FeRAM，进行了说明。
在本实施方式中，对导电插塞形成在电容器下部电极的正下方的堆叠型FeRAM进行说明。堆叠型与平板型相比，能够减少电容器所占面積，且有利于实现FeRAM的高集成化。
图52～图62是本实施方式半导体器件的制造过程中的剖视图。
最初，对获得图52(a)所示截面结构为止的工序进行说明。
首先，在n型或p型硅衬底101表面，形成划定晶体管有源区域的STI(浅沟槽隔离)用沟槽，并在其中填埋氧化硅等绝缘膜，并将其作为元件分离绝缘膜102。此外，元件分离结构不仅限于STI，也可以通过LOCOS法形成元件分离绝缘膜102。
接下来，向硅衬底101的有源区域导入p型杂质，从而形成p阱103之后，通过对该有源区域的表面进行热氧化处理，形成成为栅绝缘膜104热氧化膜。
接着，在硅衬底101的上侧整个面形成非晶体或者多晶硅膜，通过光蚀刻工艺对这些膜刻画图案，形成2个栅电极105。
在p阱103上，上述2个栅电极105隔开间隔平行配置，且这些栅电极105构成字线的一部分。
接下来，通过将栅电极105作为掩模的离子注入法，向栅电极105旁边的硅衬底101导入n型杂质，从而形成第一、第二源极/漏极延伸区106a、106b。
其后，在硅衬底101的上侧的整面上形成绝缘膜，并对该绝缘膜进行回蚀，从而在栅电极105旁边形成绝缘侧壁107。例如通过CVD法形成作为该绝缘膜的氧化硅膜。
接下来，通过将绝缘侧壁107和栅电极105作为掩模，同时再次向硅衬底101离子注入n型杂质，在2个栅电极105侧方的硅衬底1表层形成第一、第二源极/漏极区域108a、108b。
接着，通过溅射法，在硅衬底101的上侧整个面上形成钴层等高熔点金属层之后，加热该高熔点金属层使其与硅反应，从而在硅衬底101上形成高熔点硅化金属层109。该高熔点硅化金属层109也形成在栅电极105的表层部分，由此能够实现栅电极105的低电阻化。
其后，通过湿蚀刻法除去位于元件分离绝缘膜102上等且未进行反应的高熔点金属层。
通过到此为止的工序，在硅衬底101的有源区域，形成由栅绝缘膜104、栅电极105以及第一、第二源极/漏极区域108a、108b构成的第一、第二MOS晶体管TR1、TR2。
接下来，如图52(b)所示，通过等离子体CVD法，在硅衬底1的上侧整个面上形成大致80nm厚度的氮氧化硅膜，并将其作为蚀刻阻止膜110。接着，在该蚀刻阻止膜110上，通过使用TEOS气体的等离子体CVD法，形成大致11000nm厚度的氧化硅膜作为基底绝缘膜111。
然后，通过CMP法，对上述基底绝缘膜111的上表面进行研磨，从而进行平坦化处理。进行此CMP的结果，在硅衬底101的平坦面上的基底绝缘膜111的厚度为大致800nm。
其后，通过光蚀刻工艺，对基底绝缘膜111和蚀刻阻止膜110刻画图案，从而在第一、第二源极/漏极区域108a、108b上的这些绝缘膜形成第一孔111a。通过如下两步骤的蚀刻进行该刻画图案，即对基底绝缘膜111的蚀刻以及对蚀刻阻止膜110的蚀刻。
下面，对获得图52(c)所示截面结构为止的工序进行说明。
首先，通过溅射法，在基底绝缘膜111的上表面以及第一孔111a的内表面上依次形成大致30nm厚度的钛膜以及大致50nm厚度的氮化钛膜，并将这些膜作为胶膜。
其后，采用使用六氟化钨气体的CVD法，在该胶膜上形成钨膜，并通过该钨膜完全填埋第一孔111a。
然后，对在基底绝缘膜111上的多余的胶膜和钨膜进行研磨，从而将其除去，并将这些膜作为第一导电插塞113留在第一孔111a内。
接下来，如图53(a)所示，通过DC溅射法，在第一导电插塞113和基底绝缘膜111的上表面形成大致200nm厚度的铱膜，并将该铱膜作为第一导电膜121。虽然对该铱膜的成膜条件没有特别限定，但在本实施方式中，作为溅射气体使用氩气体，并腔室内压力为大致0.11Pa、DC功率为0.5kW、成膜时间为335秒、衬底温度为500℃。
另外，在第一导电膜121上，通过MOCVD法形成大致120nm厚度的PZT膜作为铁电膜122。在该MOCVD法中，例如，四氢呋喃(THF:C4H8O)的流量为0.474ml/分，在THF中以0.3mol/l浓度溶解Pb(DPM)2而成的Pb原料的流量为0.326ml/分，在THF中以0.3mol/l浓度溶解Zr(dmhd)4而成的Zr原料的流量为0.2ml/分，在THF中以0.3mol/l浓度溶解Ti(O-iPr)2(DPM)2而成的Zr原料的流量为0.2ml/分。而且，成膜压力大致为5Torr、衬底温度大致为620℃、成膜时间大致为620秒。
此外，作为铁电膜122的成膜方法，除了MOCVD法，还有溅射法以及溶胶-凝胶法。另外，铁电膜122的材料不仅限于上述的PZT，也可以由SrBi2Ta2O9、SrBi2(Ta，Nb)2O9等Bi层状结构化合物、在PZT里掺杂了镧的PLZT或者其它金属氧化物铁电体来构成铁电膜122。
接下来，在铁电膜122上形成200nm厚度的氧化铱(IrO2)膜，并将其作为第二导电膜123。
其后，为了恢复形成第二导电膜123时铁电膜122所受到的损伤，在含氧环境的炉内，以衬底温度500℃、处理时间60分钟的条件进行还原退火处理。
接下来，如图53(b)所示，将电容器上部电极形状的硬掩模(未图示)作为蚀刻掩模，同时对第一导电膜121、铁电膜122以及第二导电膜123一并进行干蚀刻，形成电容器Q，该电容器Q是依次层叠下部电极121a、电容器电介质膜122a以及上部电极123a而成的。在此干蚀刻中，使用了例如包含卤素气体的蚀刻气体。
接着，如图53(c)所示，通过使用例如TMA(Trimethylaluminium：三甲基铝)和O3的混合气体的ALD(Atomic Layer Deposition：原子层沉积)法，在硅衬底101的上侧整个面上形成大致20nm厚度的氧化铝膜140。该氧化铝膜140起到如下作用，即，阻挡氢等还原性物质，防止电容器电介质膜122a被还原而劣化。
其后，在到此为止的工序中，为了恢复电容器电介质膜122a所受到的损伤，进行还原退火处理。该还原退火处理使用炉，在含氧环境中以大致560℃的衬底温度进行。
接下来，如图54(a)所示，通过例如使用TEOS气体的等离子体CVD法，在氧化铝膜140上形成氧化硅膜，并将该该氧化硅膜作为层间绝缘膜141。
其后，通过CMP法研磨层间绝缘膜141的上表面，进行平坦化处理。由该CMP，在上部电极123a上的层间绝缘膜141的厚度变为大致300nm。
接下来，如图54(b)所示，作为用于保护电容器电介质膜122a的层间电容器保护绝缘膜142，通过溅射法形成大致40nm厚度的氧化铝膜。
此外，形成该层间电容器保护绝缘膜142之前，对层间绝缘膜141进行脱水退火处理也可以。
而且，层间电容器保护绝缘膜142不仅限于氧化铝膜，也可以将氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜的单层膜或者这些膜的叠层膜作为层间电容器保护绝缘膜142。
接下来，如图54(c)所示，通过使用TEOS气体的等离子体CVD法，作为层间盖绝缘膜143，在层间电容器保护绝缘膜142上形成大致1400nm厚度的的氧化硅膜。
下面，对获得图55(a)所示截面结构为止的工序进行说明。
首先，在层间盖绝缘膜143上涂敷光致抗蚀剂，并将其曝光、显影而在上部电极123a上形成具有孔形状第一窗144a的第一抗蚀剂图案144。
然后，通过上述第一窗144a，对各绝缘膜140～143进行蚀刻，从而在这些绝缘膜上形成深度可到达上部电极123a的第二孔145。虽然未对该蚀刻条件进行特别限定，但在本实施方式中使用平行平板型等离子体蚀刻腔室(未图示)，并作为蚀刻气体使用C4F8、Ar以及O2的混合气体。
然后，将第一抗蚀剂图案144除去之后，为了恢复在到此为止的工序中电容器电介质膜122a所受到的损伤，将硅衬底1放入到未图示的炉内，并在氧环境中进行大致40分钟的衬底温度为550℃的还原退火处理。
接下来，如图55(b)所示，在硅衬底的上侧整个面形成第二抗蚀剂图案150。该第二抗蚀剂图案150在第二源极/漏极区域108b上具有孔形状的第二窗150a。
然后，通过第二窗150a，对各绝缘膜140～143进行蚀刻，从而形成将第二源极/漏极区域108b上的露出第一导电插塞113的第三孔141a。这种蚀刻是在例如将C4F8、Ar、O2以及CO的混合气体作为蚀刻气体的平行平板等离子体蚀刻腔室内进行。
该蚀刻结束之后，除去第二抗蚀剂图案150。
下面，对获得图56(a)所示截面结构为止的工序进行说明。
首先，通过溅射法，在层间盖绝缘膜143的上表面以及第二、第三孔145、141a各自的内表面上形成大致50nm厚度的氮化钛膜作为胶膜。然后，在该胶膜上形成钨膜，该钨膜的厚度为充分填埋第二、第三孔145、141a的厚度，例如在层间盖绝缘膜143的平坦面上的厚度为300nm。
其后，通过CMP法研磨层间盖绝缘膜143上多余的胶膜和钨膜，从而将其除去，并这些膜分别作为第二、第三导电插塞151a、151b留在第二、第三孔145、141a内。
在这些导电插塞中，第二导电插塞151a与上部电极123a电连接。而且，第三导电插塞151b与位于第二源极/漏极区域108b上的第一导电插塞113电连接，并与该第一导电插塞113一起构成位线的一部分。
下面，对获得图56(b)所示截面结构为止的工序进行说明。
首先，通过溅射法，分别在层间盖绝缘膜143和第二、第三导电插塞151a、151b的上表面上形成金属叠层膜。该金属叠层膜是例如将大致50nm厚度的氮化钛膜、大致360nm厚度的铝膜以及大致70nm厚度的氮化钛膜依次层叠而成的。
其后，通过光蚀刻工艺，对该金属叠层膜刻画图案，形成分别与第二、第三导电插塞151a、151b电连接的第一层金属布线152。
在此，对金属叠层膜的刻画图案中，为了在层间盖绝缘膜143上不留下金属叠层膜的蚀刻残渣，进行过腐蚀。即使如上所述地进行过腐蚀，也因层间盖绝缘膜143被层间电容器保护绝缘膜142所覆盖而不会被蚀刻。由此，即使对金属叠层膜所进行的刻画图案结束之后，层间电容器保护绝缘膜142的厚度也不变小，因此能够充分保持层间电容器保护绝缘膜142对还原性物质的阻止能力。
接着，如图57(a)所示，通过等离子体CVD法，分别在层间盖绝缘膜143和第一层金属布线152上形成氧化硅膜作为第一绝缘膜153。在该等离子体CVD法中，作为反应气体使用TEOS气体，并在第一层金属布线152上的第一绝缘膜153的厚度为大致2600nm。
接下来，如图57(b)所示，通过CMP法研磨第一绝缘膜153的上表面，进行平坦化处理。
在此，在进行完CMP之后的第一绝缘膜153的上表面上形成有因研磨垫的缺陷而导致的微细缺陷(微划痕)153a。
因此，在下一个工序中，如图58(a)所示，在ICP型等离子体蚀刻腔室(未图示)内，通过使用Ar等离子体的溅射蚀刻，对第一绝缘膜153的表层部分进行回蚀，除去上述缺陷153a。该回蚀的深度为比缺陷153a深的例如50～100nm左右的深度。
此外，使用该Ar等离子体的回蚀的条件与第一实施方式的图30的工序的条件相同，因此在此省略其说明。
通过这种回蚀，位于第一层金属布线152上的第一绝缘膜153的厚度D1(第一膜厚)为大致50～1000nm。
而且，如第一实施方式所说明的那样，代替采用上述Ar等离子体的回蚀，也可以通过干蚀刻法或者湿蚀刻法对第一绝缘膜153进行回蚀。
接着，如图58(b)所示，通过对第一绝缘膜153表面进行N2O等离子体处理，从而对第一绝缘膜153进行脱水，同时对其表面进行氮化处理，防止再次吸收水分。该N2O等离子体处理是在CVD装置内，以衬底温度大致为350℃、处理时间大致为4分钟的条件进行的。
接下来，如图59(a)所示，通过溅射法，在第一绝缘膜153上形成大致50nm的薄厚度的氧化铝膜，并将该氧化铝膜作为第一电容器保护绝缘膜154。
此外，第一电容器保护绝缘膜154不仅限于氧化铝膜，也可以将氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜的单层膜或者这些膜的叠层膜作为第一电容器保护绝缘膜154来形成。
在形成该第一电容器保护绝缘膜154的时间点上，如图58(a)所说明，通过回蚀第一绝缘膜153的上表面来进行平坦化处理，在其上表面不形成因CMP而导致的缺陷153a。
从而，能够在第一绝缘膜153的上表面整个部分，形成均匀的厚度的第一电容器保护绝缘膜154，且通过第一电容器保护绝缘膜154能够有效地阻挡氢等还原性物质，从而容易防止由还原性物质引起的电容器电介质膜122a的劣化。
并且，如上所述，由于通过回蚀对第一绝缘膜153的上表面进行了平坦化处理，因此无需在第一绝缘膜153上形成用于填埋缺陷153a的盖绝缘膜，且能够省去形成该盖绝缘膜的工序以及对盖绝缘膜进行的N2O等离子体处理，从而能够实现半导体器件的制造工序的简略化。
接下来，如图59(b)所示，通过使用TEOS气体的等离子体CVD法，在第一电容器保护绝缘膜154上形成氧化硅膜，并将该氧化硅膜作为第一盖绝缘膜155。该第一盖绝缘膜155的厚度D2(第二膜厚)例如大致为100nm，比之前的第一膜厚D1厚。
接着，如图60(a)所示，在CVD装置内，例如以衬底温度为350℃、处理时间为2分钟的条件，对第一盖绝缘膜155进行N2O等离子体处理。通过这种N2O等离子体处理，对第一盖绝缘膜155进行脱水，同时对第一盖绝缘膜155的表面进行氮化处理，防止再次吸收水分。
接下来，如图60(b)所示，在第一盖绝缘膜155上，形成在第一层金属布线152上方具有第三窗160a的第三抗蚀剂图案160。
然后，通过该第三窗160a对各绝缘膜153～155进行干蚀刻，并在该第一层金属布线152上方的这些绝缘膜上形成第四孔156。虽未特别限定该干蚀刻的条件，但在本实施方式中，使用平行平板型等离子体蚀刻腔室(未图示)，并将C4F8、Ar及O2的混合气体作为蚀刻气体使用。
该蚀刻结束之后，除去第三抗蚀剂图案160。
接着，如图61(a)所示，通过衬底温度为大致200℃的溅射法，在第四孔156的内表面和第一盖绝缘膜155的上表面上形成大致150nm厚度的氮化钛膜作为胶膜162。
另外，在该胶膜162上，通过使用六氟化钨气体的等离子体CVD法，形成完全填埋第四孔156的厚度，例如大致650nm厚度的钨膜163a。形成该钨膜163a之际的衬底温度为，例如大致430℃。
如上所述，在形成胶膜162及钨膜163a之际，硅衬底101被加热，由此第一绝缘膜153内的水分被气化。但是，由于第一电容器保护绝缘膜154堵塞第一绝缘膜153的上表面，因此被气化的水分的逃离道路实质上只有第四孔156。而且，若存在大量从第四孔156逃出外部的水分，则因该水分而在第四孔156内不能形成胶膜162及钨膜163a。
鉴于此点，在本实施方式中，将位于第一层金属布线152上的第一绝缘膜153的厚度D1(第一膜厚)为在第一盖绝缘膜155的厚度D2(第二膜厚)以下，因此能够使来自第一绝缘膜153的水分在第一盖绝缘膜155的水分以下，能够防止因胶膜162及钨膜163a而发生第四孔156的填埋不良。
其后，如图61(b)所示，除去在第一盖绝缘膜155上表面上的多余的胶膜162及钨膜163a，并作为第四导电插塞163仅在第四孔156内留下这些膜残。
下面，对获得图62所示截面结构为止的工序进行说明。
首先，通过溅射法，分别在第四导电插塞163和第一盖绝缘膜155上形成金属叠层膜。作为该金属叠层膜，在本实施方式中，依次形成大致60nm厚度的Ti膜、大致30nm厚度的TiN膜、大致400nm厚度的含铜铝膜、大致5nm厚度的Ti膜以及大致70nm厚度的TiN膜。
其后，通过光蚀刻工艺，对该金属叠层膜刻画图案，作为第二层金属布线165。
根据与参照图56(b)所说明的相同的理由，在第一电容器保护绝缘膜154上形成第一盖绝缘膜155，从而即使对上述金属叠层膜刻画图案，第一电容器保护绝缘膜154的膜也不变薄，从而能够充分保持第一电容器保护绝缘膜154对于还原性物质的阻止能力。
如上所述，完成了本实施方式的半导体器件的基本结构。
根据上述本实施方式，在图58(a)中所说明，通过对CMP之后的第一绝缘膜153的上表面进行回蚀，除去因CMP而产生的微细缺陷153a。由此，与第一实施方式一样，无需在第一绝缘膜153形成用于填埋缺陷153a的盖绝缘膜，能够省去形成盖绝缘膜的工序以及用于对盖绝缘膜进行脱水的N2O等离子体处理。其结果，能够缩短半导体器件的制造工序，从而能够减少半导体器件的制造成本。
并且，在本实施方式中，如参照图61所说明，使位于第一层金属布线152上的第一绝缘膜153的厚度D1(第一膜厚)在第一盖绝缘膜155的厚度D2(第二膜厚)以下，因此，能够使来自第一绝缘膜153的水分在第一盖绝缘膜155的水分以下，从而能够防止因胶膜162及钨膜163a而发生第四孔156的填埋不良。
图63是本实施方式(右侧)以及如上所述地形成盖绝缘膜的比较例(左侧)各自的重要部放大剖视图。
如图63所示，在比较例(左侧)中，通过形成盖绝缘膜200，第一电容器保护绝缘膜154和第一层金属布线152只相隔盖绝缘膜200的厚度的距离。由此，在第一层金属布线152与第一电容器保护绝缘膜154之间残留的水分量增加，且形成第四导电插塞163时从第四孔156向外部逃出的水分量增多，从而容易诱发第四导电插塞163的未形成。

Claims (20)

1.一种半导体器件，其特征在于，具有：
半导体衬底；
基底绝缘膜，其形成在所述半导体衬底上；
电容器，其在所述基底绝缘膜上，依次形成下部电极、由铁电材料构成的电容器电介质膜以及上部电极而成；
层间绝缘膜，其覆盖所述电容器；
第一布线，其形成在所述层间绝缘膜上；
单层的第一绝缘膜，其覆盖所述层间绝缘膜和所述第一布线，而且在所述第一布线的上方具有第一膜厚；
第一电容器保护绝缘膜，其形成在所述第一绝缘膜上；
第一盖绝缘膜，其形成在所述第一电容器保护绝缘膜上，而且在所述第一布线的上方具有比所述第一膜厚更厚的第二膜厚；
第一孔，其形成于所述第一布线上的所述第一盖绝缘膜、所述第一电容器保护绝缘膜以及所述第一绝缘膜；
第一导电插塞，其形成在所述第一孔内，而且与所述第一布线电连接；
第二布线，其形成在所述第一盖绝缘膜上，而且与所述第一导电插塞电连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一绝缘膜的上表面已被平坦化处理。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一膜厚在50nm以上1000nm以下。
4.根据权利要求1所述的半导体器件，其特征在于，具有：
单层的第二绝缘膜，其形成在所述第二布线和所述第一盖绝缘膜上，而且在该第二布线上具有第三膜厚；
第二电容器保护绝缘膜，其形成在所述第二绝缘膜上；
第二盖绝缘膜，其形成在所述第二电容器保护绝缘膜上，而且在所述第二布线的上方具有比所述第三膜厚更厚的第四膜厚；
第二孔，其形成于所述第二布线上的所述第二盖绝缘膜、所述第二电容器保护绝缘膜以及所述第二绝缘膜；
第二导电插塞，其形成在所述第二孔内，而且与所述第二布线电连接；
第三布线，其形成在所述第二盖绝缘膜上，而且与所述第二导电插塞电连接。
5.根据权利要求1所述的半导体器件，其特征在于，分别在所述层间绝缘膜和所述第一布线上形成有第三电容器保护绝缘膜，而且在该第三电容器保护绝缘膜上形成有所述第一绝缘膜。
6.根据权利要求1所述的半导体器件，其特征在于，具有：
层间电容器保护绝缘膜，其形成在所述层间绝缘膜上，
层间盖绝缘膜，其形成在所述层间电容器保护绝缘膜上；而且，
在所述层间盖绝缘膜上形成有所述第一布线。
7.根据权利要求6所述的半导体器件，其特征在于，在所述下部电极上的所述层间绝缘膜、所述层间电容器保护绝缘膜以及所述层间盖绝缘膜上形成有第三孔，在该第三孔内具有与所述下部电极电连接的第三导电插塞。
8.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成基底绝缘膜的工序；
在所述基底绝缘膜上形成电容器的工序，所述电容器是依次层叠下部电极、由铁电材料构成的电容器电介质膜以及上部电极而成的电容器；
形成覆盖所述电容器的层间绝缘膜的工序；
在所述层间绝缘膜上形成第一布线的工序；
形成单层的第一绝缘膜的工序，所述单层的第一绝缘膜覆盖所述层间绝缘膜和所述第一布线，而且在所述第一布线的上方具有第一膜厚；
在所述第一绝缘膜上形成第一电容器保护绝缘膜的工序；
在所述第一电容器保护绝缘膜上形成第一盖绝缘膜的工序，所述第一盖绝缘膜在所述第一布线的上方具有比所述第一膜厚更厚的第二膜厚；
对于所述第一布线上的所述第一盖绝缘膜、所述第一电容器保护绝缘膜以及所述第一绝缘膜，形成第一孔的工序；
在所述第一孔内形成与所述第一布线电连接的第一导电插塞的工序；
在所述第一盖绝缘膜上形成与所述第一导电插塞电连接的第二布线的工序。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，包括：
研磨所述第一绝缘膜的上表面以进行平坦化处理的工序；
在进行了所述平坦化处理之后，对所述第一绝缘膜的上表面进行回蚀的工序。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，在对所述第一绝缘膜进行回蚀的工序中，对所述第一绝缘膜进行回蚀，所述回蚀深度比在进行所述平坦化处理时形成于所述第一绝缘膜的上表面的缺陷更深。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于，在对所述第一绝缘膜进行回蚀的工序中，对所述第一绝缘膜进行回蚀，所述回蚀深度仅为5nm以上100nm以下。
12.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述回蚀采用在溅射蚀刻、干蚀刻以及湿蚀刻中的任一种。
13.根据权利要求8所述的半导体器件的制造方法，其特征在于，包括：
在所述第二布线和所述第一盖绝缘膜上形成单层的第二绝缘膜的工序，所述第二绝缘膜在所述第二布线上具有第三膜厚；
在所述第二绝缘膜上形成第二电容器保护绝缘膜的工序；
在所述第二电容器保护绝缘膜上形成第二盖绝缘膜的工序，所述第二盖绝缘膜在所述第二布线的上方具有比所述第三膜厚更厚的第四膜厚；
对于所述第二布线上的所述第二盖绝缘膜、所述第二电容器保护绝缘膜以及所述第二绝缘膜，形成第二孔的工序；
在所述第二孔内形成与所述第二布线电连接的第二导电插塞的工序；
在所述第二盖绝缘膜上形成与所述第二导电插塞电连接的第三布线的工序。
14.根据权利要求8所述的半导体器件的制造方法，其特征在于，
包括分别在所述层间绝缘膜和所述第一布线上形成第三电容器保护绝缘膜的工序，
在形成所述第一绝缘膜的工序中，在所述第三电容器保护绝缘膜上形成所述第一绝缘膜。
15.根据权利要求8所述的半导体器件的制造方法，其特征在于，包括：
在所述层间绝缘膜上形成层间电容器保护绝缘膜的工序，
在所述层间电容器保护绝缘膜上形成层间盖绝缘膜的工序；而且，
在所述层间盖绝缘膜上形成所述第一布线。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，包括：
对于所述下部电极上的所述层间绝缘膜、所述第三电容器保护绝缘膜以及所述层间盖绝缘膜，形成第三孔的工序；
在所述第三孔内形成与所述下部电极电连接的第三导电插塞的工序。
17.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜中的任一种单层膜或者这些膜的叠层膜作为所述第一电容器保护绝缘膜。
18.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成所述第一导电插塞的工序包括：
在所述第一孔内以及所述第一盖绝缘膜上形成插塞用导电膜的工序；
研磨除去所述第一盖绝缘膜上的所述插塞用导电膜，将所述插塞用导电膜作为所述第一导电插塞留在所述第一孔内的工序。
19.根据权利要求8所述的半导体器件的制造方法，其特征在于，在形成所述第一绝缘膜的工序中，将氧化硅膜作为所述第一绝缘膜来采用，其中，所述氧化硅膜是通过使用TEOS的CVD法来形成的。
20.根据权利要求8所述的半导体器件的制造方法，其特征在于，在形成所述第一电容器保护绝缘膜的工序之前，包括对所述第一绝缘膜进行脱水处理的工序。
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