CN101641781B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种能够防止铁电体电容器劣化的半导体装置及其制造方法。上述半导体装置具有：基底绝缘膜(25)，形成在硅基板(10)的上方，铁电体电容器(Q)，形成在基底绝缘膜(25)之上，多个层间绝缘膜(35、48、62)以及金属布线(45、58、72)，交替形成在电容器(Q)之上，导电性塞柱(57)，形成在层间绝缘膜(48)所具有的孔(54a)内，与金属布线(45)电连接；在层间绝缘膜(48)的上表面上，形成有依次层叠第一绝缘性氧化金属膜(50a)、介电常数低于层间绝缘膜(48)的中间绝缘膜(50b)以及第二绝缘性金属氧化金属膜(50c)而成的第一电容器保护绝缘膜(50)，在该第一电容器保护绝缘膜(50)也形成有孔(54a)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。 
背景技术
近年来，一直开发利用铁电体的极化反转来在铁电体电容器中保持信息的铁电体存储器FeRAM(Ferroelectric Random Access Memory：铁电随机存储器)。铁电体存储器是即使切断电源信息也不消失的非易失存储器，由于能够实现高集成度、高速驱动、高耐久性、低耗电量，所以被广泛关注。 
作为构成铁电体电容器的铁电体膜的材料，主要使用残留极化量大到10～30μC/cm2左右的PZT(Lead Zirconate Titanate：PbZr1-xTixO3)或SBT(SrBi2Ta2O9)等具有钙钛矿晶体结构的铁电体氧化物。对于这样的铁电体膜，以往存在因从外部经氧化硅膜等亲水性高的层间绝缘膜侵入的水分而造成上述铁电体特性劣化的情况。这是因为，在为了形成层间绝缘膜和金属布线而对基板进行加热时，侵入设备的水分分解为氢和氧，其中的氢侵入铁电体膜，因该氢而导致铁电体膜被还原，因此铁电体膜出现氧缺陷，铁电体膜的结晶性降低。 
此外，同样，在长期使用铁电体存储器时，铁电体膜的铁电体特性也劣化，从而铁电体电容器的性能发生劣化。进一步，不限于铁电体电容器，晶体管等的性能也发生劣化。 
因此，在FeRAM等铁电体设备中，通常通过形成氧化铝(Al2O3)膜等电容器保护绝缘膜，来防止水分或氢侵入铁电体电容器。 
例如，在专利文献1中公开有上述的电容器保护绝缘膜。 
图1是在专利文献1中公开的半导体装置的主要部分的放大剖视图。 
该半导体装置具有铁电体电容器Q，该铁电体电容器Q是在半导体基板200的上方的第一层间绝缘膜201上依次层叠下部电极202、由铁电体形成的电容器介质膜203以及上部电极204而成的。 
并且，在覆盖上述铁电体电容器Q的由氧化硅构成的第二层间绝缘膜 206上，形成有用于防止使氢或水分浸入铁电体电容器Q的电容器保护绝缘膜210。进一步，在各绝缘膜201、206、210中，形成有用于使层间电连接的孔206a、206b，在这些孔内埋入有导电性塞柱211a、211b。 
根据专利文献1，形成氧化铝膜207、氮化硅膜208以及氧化铝膜209的层叠膜，来作为电容器保护绝缘膜210，由此通过氮化硅膜208缓和氧化铝膜207、209的应力。 
但是，在这样的电容器保护绝缘膜210中，通过蚀刻形成孔206a、206b时，氮化硅膜208作为蚀刻阻止膜发挥功能，从而需要很长时间来进行蚀刻，并且在氮化硅基板208的下方，孔206a、206b的直径明显变小。 
图2的(a)、(b)是基于从上方观察上述孔206a、206b而得到SEM(Scanning Electron Microscope：扫描电子显微镜)像所描绘出的俯视图。如图所示，206a、206b的上端206c为比较规整的圆形，而206a、206b的下端206d的平面形状为不稳定的形状，并且下端206d的直径小于上端206c的直径。 
这样会产生如下问题，即，如果形成包括氮化硅膜208的层叠膜来作为电容器保护绝缘膜210，则不能够形成规整的孔206a、206b，埋入这些孔206a、206b中的导电性塞柱211a、211b的接触电阻变得不稳定。 
图3是在专利文献1中公开的半导体装置的其他例子的主要部分的放大剖视图。 
对于该半导体装置，作为电容器保护绝缘膜225，与图1的例子之间的不同点是，如图示那样层叠氧化铝膜220、222、224和氧化硅膜221、223。 
在该例子中，在电容器保护绝缘膜225中不包括氮化硅膜，因此与图1的例子相比，容易蚀刻出孔206a、206b。 
但是，由于通过在膜上易于产生拉伸应力的等离子体CVD(ChemicalVapor Deposition：化学气相沉积)法形成氧化硅膜221、223，所以因在氧化硅膜221、223上产生的拉伸应力半导体基板200易于凹状弯曲。因此，产生在作为压电元件的铁电体电容器Q上施加有应力，从而铁电体电容器Q的铁电体特性易于劣化的其他问题。 
专利文献1：JP特开2006-49795号公报。 
发明内容
本发明的目的在于提供能够防止铁电体电容器劣化的半导体装置及其制造方法。 
根据本发明的一个观点，一种半导体装置，具有：基底绝缘膜，形成在半导体基板的上方，电容器，形成在基底绝缘膜之上，具有下部电极、由铁电体材料构成的电容器介质膜以及上部电极，层间绝缘膜以及金属布线，呈多个交替形成在上述电容器之上，导电性塞柱，形成在上述层间绝缘膜所具有的孔内，与上述金属布线电连接；在多个上述层间绝缘膜中的至少1个层间绝缘膜的上表面上，形成有依次层叠第一绝缘性氧化金属膜、介电常数低于上述层间绝缘膜的中间绝缘膜以及第二绝缘性金属氧化金属膜而成的第一电容器保护绝缘膜，在该第一电容器保护绝缘膜也形成有上述孔；在多个上述金属布线中的至少一个金属布线的上表面和侧面，直接形成有由绝缘性氧化金属构成的第二电容器保护绝缘膜。 
此外，根据本发明的另一个观点，一种半导体装置的制造方法，具有：用于在半导体基板的上方形成基底绝缘膜的工序，用于在上述基底绝缘膜之上形成具有下部电极、由铁电体材料构成的电容器介质膜以及上部电极的电容器的工序，用于在上述电容器之上呈多个交替形成层间绝缘膜和金属布线的工序，用于在多个上述层间绝缘膜中的至少一个层间绝缘膜上形成孔的工序，用于在上述孔内形成于上述金属布线电连接的导电性塞柱的工序，还具有用于在多个上述层间绝缘膜中的至少一个层间绝缘膜的上表面上，形成依次层叠第一绝缘性氧化金属膜、介电常数低于上述层间绝缘膜的中间绝缘膜以及第二绝缘性金属氧化金属膜而成的第一电容器保护绝缘膜的工序，在多个上述金属布线中的至少一个金属布线的上表面和侧面，直接形成由绝缘性氧化金属构成的第二电容器保护绝缘膜的工序；并且，在用于形成上述孔的工序中，在上述第一电容器保护绝缘膜也形成该孔。 
接着，说明本发明的作用。 
根据本发明，依次层叠第一绝缘性氧化金属膜、中间绝缘膜以及第二绝缘性金属氧化金属膜，来作为第一电容器保护绝缘膜。 
其中，中间绝缘膜由介电常数低于其下的层间绝缘膜的材料构成，因此，与通过等离子体CVD法形成的氧化硅膜相比，膜应力弱，拉伸应力小。因此，能够防止图3所说明的因膜的应力而产生的半导体基板的弯曲，从而能够防止作为压电元件的铁电体电容器因应力而劣化。 
此外，优选上述中间绝缘膜和形成孔的层间绝缘膜都由氧化硅类的材料构成，上述氧化硅类的材料指由硅和氧构成的不含氮的材料。这样，在通过蚀刻形成孔时，在中间绝缘膜和层间绝缘膜间，不产生实质上的蚀刻速度的差别。 
因此，与在氧化硅膜的蚀刻中将发挥阻挡膜功能的氮化硅膜用作电容器保护绝缘膜的图1的例子相比，能够在短时间内开设孔，并且在孔的上端和下端的直径上几乎不产生差别，从而能够形成规整的孔。 
因此，形成在孔内的导电性塞柱难以产生接触不良，从而能够提高半导体装置的成品率。 
附图说明
图1是在专利文献1中公开的半导体装置的主要部分的放大剖视图。 
图2的(a)、(b)是基于从上方观察专利文献1的孔而得到的SEM像所描绘的俯视图。 
图3是在专利文献1中公开的半导体装置的其他例子的主要部分的放大剖视图。 
图4的(a)、(b)是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其1)。 
图5的(a)、(b)是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其2)。 
图6的(a)、(b)是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其3)。 
图7的(a)、(b)是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其4)。 
图8是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其5)。 
图9是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其6)。 
图10是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其7)。 
图11是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其8)。 
图12是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其 9)。 
图13是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其10)。 
图14是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其11)。 
图15是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其12)。 
图16是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其13)。 
图17是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其14)。 
图18是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其15)。 
图19是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其16)。 
图20是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其17)。 
图21是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其18)。 
图22是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其19)。 
图23是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其20)。 
图24是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其21)。 
图25是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其22)。 
图26是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其23)。 
图27是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其 24)。 
图28是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其25)。 
图29是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其26)。 
图30是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其27)。 
图31是本发明的第一实施方式的半导体装置的制造过程中的剖视图(其28)。 
图32是本发明的第一实施方式的半导体装置的放大俯视图。 
图33是在本发明的第一实施方式中，仅在单元区域形成有第五电容器保护绝缘膜的情况的俯视图。 
图34是用于说明在本发明的第一实施方式中，形成第一绝缘性氧化金属膜和第二绝缘性氧化金属膜这两层而产生的优点的剖视图。 
图35是比较例的半导体装置的剖视图。 
图36是本发明的各实施方式所使用的密闭容器的立体图。 
图37是第一实施方式的第一变形例的半导体装置的剖视图 
图38是第一实施方式的第二变形例的半导体装置的剖视图。 
图39是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其1)。 
图40是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其2)。 
图41是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其3)。 
图42是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其4)。 
图43是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其5)。 
图44是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其6)。 
图45是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其7)。 
图46是本发明的第二实施方式的半导体装置的制造过程中的剖视图(其8)。 
图47是第二实施方式的第一变形例的半导体装置的剖视图。 
图48是第二实施方式的第二变形例的半导体装置的剖视图。 
图49的(a)～(c)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其1)。 
图50的(a)、(b)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其2)。 
图51的(a)、(b)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其3)。 
图52的(a)、(b)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其4)。 
图53的(a)、(b)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其5)。 
图54的(a)、(b)是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其6)。 
图55是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其7)。 
图56是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其8)。 
图57是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其9)。 
图58是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其10)。 
图59是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其11)。 
图60是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其12)。 
图61是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其13)。 
图62是本发明的第三实施方式的半导体装置的制造过程中的剖视图(其14)。 
图63是第三实施方式的第一变形例的半导体装置的剖视图。 
图64是第三实施方式的第二变形例的半导体装置的剖视图。 
图65是在第一实施方式的第二变形例的半导体装置中，调查下部电极和第一金属布线的接触电阻而得出的图表。 
图66是在第一实施方式的第二变形例的半导体装置中，调查上部电极和第一金属布线的接触电阻而得出的图表。 
图67是按照第一实施方式的第二变形例孤立形成多个电容器，调查该电容器的残留极化电荷量(Qsw)而得出的图表。 
图68是调查按照第一实施方式的第二变形例在单元区域中形成的电容器的残留极化电荷量(Qsw)而得出的图表。 
图69是第一实施方式的第二变形例的半导体装置的不合格率的调查结果。 
具体实施方式
下面，参照附图详细说明本发明的实施方式。 
(1)第一实施方式 
首先，按照制造工序说明本发明的第一实施方式的半导体装置。 
图4～图31是本实施方式的半导体装置的制造过程中的剖视图。另外，在这些图中，一并记载有1个半导体芯片中的周边电路区域Rperipheral、逻辑电路区域Rlogic、单元区域Rcell、衬垫(pad)区域Rpad。 
上述半导体装置为平面(planer)型的FeRAM，如下述那样进行制造。 
首先说明直到得到图4的(a)所示的剖面结构为止的工序。 
通过对n型或p型的硅(半导体)基板10的表面进行热氧化，来形成元件分离绝缘膜11，利用该元件分离绝缘膜11划定晶体管的活性区域。元件分离绝缘膜11的膜厚，例如从硅基板10的上表面开始测量约为200nm左右。这样的元件分离结构称为LOCOS(Local Oxidation of Silicon：硅局部氧 化)，但可以采用STI(Shallow Trench Isolation：浅沟道隔离)代替LOCOS。 
接着，在向硅基板10的活性区域导入p型杂质例如硼，形成第一、第二p阱12、13之后，通过热氧化上述活性区域的表面，形成厚度约为6～7nm的作为栅极绝缘膜14的热氧化膜。 
接着，在硅基板10的上侧整个面上，依次形成厚度约为50nm的非晶体硅膜和厚度约150nm的钨硅化物膜。另外，可以形成多晶体硅膜来代替非晶体硅膜。此后，通过光刻法对这些膜刻画图案，在逻辑电路区域Rlogic和单元区域Rcell的硅基板10上形成栅极电极15，并且在周边电路区域Rperipheral的元件分离绝缘膜11上形成布线16。 
栅极电极15的栅极长度例如在360μm左右。 
进一步，以栅极电极15为掩模进行离子注入，由此将磷作为n型杂质导入栅极电极15的旁边的硅基板10，从而形成第一～第三源极/漏极延伸区17a～17c。 
此后，在硅基板10的上侧整个面上形成绝缘膜，对该绝缘膜进行回蚀，在栅极电极15和布线16的旁边残留形成绝缘性隔离层18。例如通过CVD法形成厚度为45nm的氧化硅膜，来作为上述绝缘膜。 
接着，以该绝缘性隔离层18和栅极电极15为掩模，向硅基板10再次离子注入砷等n型杂质，从而在栅极电极15的旁边的硅基板10上形成第一～第三源极/漏极区域(杂质扩散区域)19a～19c。 
进一步，通过溅射法，在硅基板10的上侧整个面上形成钴膜等高熔点金属膜。然后，加热该高熔点金属膜使其与硅反应，从而在第一～第三源极/漏极区域19a～19c处的硅基板10上形成钴硅化物层等高熔点硅化物层22，从而使各源极/漏极区域19a～19c低电阻化。另外，这样的高熔点金属硅化物层也形成在栅极电极15或布线16的表层上。 
此后，进行湿蚀刻来除去在元件分离绝缘膜11等上未反应的高熔点金属层。 
通过到此为止的工序，在硅基板10的单元区域Rcell和逻辑电路区域Rlogic中形成由栅极绝缘膜14、栅极电极15以及第一～第三源极/漏极区域19a～19c等构成的第一～第三MOS晶体管TR1～TR3。 
接着，如图4的(b)所示，在硅基板10的上侧整个面上，通过等离子 体CVD法形成厚度约200nm的氮氧化硅(SiON)膜，将其作为蚀刻阻止膜24。 
进一步，通过使用TEOS(Tetraethoxysilane：四乙氧基硅烷)气体和氧气的混合气体的等离子体CVD法，在该蚀刻阻止膜24上形成厚度约600nm的氧化硅(SiO2)膜作为基底绝缘膜25。此后，为了使基底绝缘膜25的上表面平坦化，通过CMP(Chemical Mechanical Polishing：化学机械抛光)对基底绝缘膜25的上表面进行抛光。抛光的抛光量例如为200nm左右。 
接着，如图5的(a)所示，通过使用TEOS气体的等离子体CVD法，在上述基底绝缘膜25上再次形成厚度约100nm的硅氧化膜，该硅氧化膜作为第一罩绝缘膜26。 
然后，作为上述绝缘膜25、26的脱水处理而在氮环境中进行约30分钟的基板温度约为650℃的退火处理后，通过溅射法在第一罩绝缘膜26上形成厚度约20nm的氧化铝膜20。 
此后，对上述氧化铝膜20实施基板温度为650℃，处理时间为60秒钟的RTA(Rapid Thermal Anneal：快速热退火)。 
通过这样形成第一罩绝缘膜26，使得因在上述CMP中与抛光垫接触而在基底绝缘膜25的上表面上形成的细微的伤痕(微小刮痕)被第一罩绝缘膜26填埋，由此在第一罩绝缘膜26的上表面以良好的平坦性形成氧化铝膜20。 
接着，说明直到得到图5的(b)所示的剖面结构为止的工序。 
首先，通过溅射法，在氧化铝膜20上形成铂膜作为第一导电膜27。该第一导电膜27之后被刻画图案而成为电容器下部电极，上述第一导电膜27的膜厚约为155nm。 
进一步，在第一导电膜27上通过溅射法形成厚度150～200nm的PZT(Lead Zirconate Titanate：PbZr1-xTixO3)膜，该PZT膜为铁电体膜28。 
另外，作为铁电体膜28的成膜方法，除了溅射法以外还有MOCVD(Metal Organic CVD：金属有机化学气相沉积)法和溶胶凝胶法。而且，铁电体膜28的材料不限于上述PZT，还可以由SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等Bi层状结构化合物、在PZT中参杂镧的PLZT(Pb1-xLaxZr1-yTiyO3)或其他金属氧化物铁电体构成铁电体膜28。 
在此，通过溅射法形成的PZT，在刚成膜之后几乎不发生晶体化，从而缺乏铁电体特性。因此，作为用于使构成铁电体膜28的PZT晶体化的晶体化退火处理，在Ar流量为1.98升/分，氧流量为0.025升/分的含氧环境中，进行约90秒钟的基板温度约585℃的RTA(Rapid Thermal Anneal：快速热退火)。另外，在通过MOCVD法形成铁电体膜28时，不需要上述晶体化退火的处理。 
接着，通过溅射法，在上述铁电体膜28上形成厚度约50nm的第一氧化铱(IrO2)膜，对该第一氧化铱膜实施RTA。该RTA的条件没有被特别地限定，但在本实施方式中，在Ar流量为2.00升/分，氧流量为0.025升/分的含氧环境中，基板温度为725℃，处理时间为20秒钟。 
此后，通过溅射法，在第一氧化铱膜上形成厚度约200nm的第二氧化铱膜，由上述第一、第二氧化铱膜形成的层叠膜为第二导电膜29。 
在此，由于在氧化铝膜20上形成第一导电膜27，所以与省略氧化铝膜20而在罩绝缘膜26上直接形成第一导电膜27的情况相比，构成第一导电膜27的铂的取向性良好。通过该第一导电膜27的取向的作用，构成铁电体膜28的PZT的取向变得一致，从而提高铁电体膜28的铁电体特性。 
接着，说明直到得到图6的(a)所示的剖面结构为止的工序。 
首先，通过光刻法对第二导电膜29刻画图案从而形成上部电极29a。然后，为了使得因上述刻画图案导致铁电体膜28所受的损伤恢复，在立式炉内对铁电体膜28进行还原退火处理。该还原退火处理在氧流量为20升/分的含氧环境下进行，还原退火处理的条件例如为，基板温度为650℃，处理时间为60分钟。 
接着，通过光刻法对铁电体膜28刻画图案，由此形成PZT等铁电体材料所构成的电容器介质膜28a。因上述刻画图案电容器介质膜28a所受的损伤通过还原退火处理来进行恢复。该还原退火处理利用立式炉在含氧环境中进行，条件是氧流量为20升/分，基板温度为350℃以及处理时间为60分钟。 
接着，通过溅射法，在硅基板10的上侧整个面上形成厚度约50nm的氧化铝膜，来作为用于保护电容器介质膜28a不与氢或水分等还原性物质接触的第一电容器保护绝缘膜31。 
另外，可以由氧化钛(TiOx)膜、氧化锆(ZrOx)膜、氧化镁(MgOx) 膜以及氧化钛镁(MgTiOx)膜中的某一个膜代替氧化铝膜形成第一电容器保护绝缘膜31。 
然后，为了使得因溅射电容器介质膜28a所受的损伤恢复，在氧流量为20升/分的含氧环境中，进行约60分钟的基板温度为550℃的还原退火处理。该还原退火处理利用立式炉来进行。 
接着，如图7的(a)所示，通过光刻法对第一导电膜27和第一电容器保护绝缘膜31刻画图案，由此使电容器介质膜28a的下的第一导电膜27成为下部电极27a，并且残留第一电容器保护绝缘膜31以覆盖上述下部电极27a。 
此后，为了使在工艺中电容器介质28a所受的损伤恢复，在基板温度为650℃，处理时间为60分钟的条件下，在氧流量为20升/分的含氧环境中对电容器介质膜28a实施还原退火处理。该还原退火处理例如利用立式炉来进行。 
通过到此为止的工序，在硅基板10的上方形成依次层叠下部电极27a、电容器介质膜28a以及上部电极29a而形成的电容器Q。 
接着，如图7的(b)所示，通过溅射法，在硅基板10的上侧整个面上形成厚度约20nm的氧化铝膜，来作为用于保护电容器Q的第二电容器保护绝缘膜33。该第二电容器保护绝缘膜33与其下的第一电容器保护绝缘膜31一起防止氢或水分等还原性物质到达电容器介质膜28a，从而发挥抑制因电容器介质膜28a被还原而导致上述铁电体特性劣化的功能。 
在具有这样的功能的膜中除了包括氧化铝膜之外还包括氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜，可以将这些膜中的某一个膜形成为第二电容器保护绝缘膜33。 
然后，在基板温度为550℃，处理时间60为分钟的条件下，在含氧环境的立式炉内，对电容器介质膜28a实施还原退火处理。该还原退火处理中的氧流量例如为20升/分。 
接着，如图8所示，通过使用TEOS气体的等离子体CVD法，在上述第二电容器保护绝缘膜33上形成厚度约1500nm的氧化硅膜，该氧化硅膜为第一层间绝缘膜35。 
接着，为了使第一层间绝缘膜35的上表面平坦化，通过例如CMP处理 使层间绝缘膜35的表面平坦化。 
此后，使用CVD装置进行N2O等离子体处理(热处理)来作为对第一层间绝缘膜35进行的脱水处理。此时，基板温度设定为350℃，处理时间为2分钟。 
通过这样的N2O等离子体能够使第一层间绝缘膜35脱水，并且能够使第一层间绝缘膜35的上表面氮化，防止再吸附水分。 
另外，可以代替N2O等离子体处理，通过氨(NH3)等离子体处理对第一层间绝缘膜35进行脱水。对此，后述的各N2O等离子体处理也相同。 
此外，上述脱水处理在作为对象的绝缘膜的厚度为100nm以上时特别有效。这是因为在100nm以上的膜厚的绝缘膜中含有比较多的水分。另一方面，在绝缘膜的厚度小于100nm时，由于绝缘膜中的水分量少，所以可以不进行这样的脱水处理。 
下面，基于这样的观点，区别需要进行脱水处理的绝缘膜和不需要进行脱水处理的绝缘膜。其中，即使膜厚小于100nm，在优选进行脱水处理使绝缘膜充分干燥的情况下，也可以进行脱水处理。 
另外，可以在上述层间绝缘膜35上形成盖(cover)绝缘膜。该盖绝缘膜用于填埋CMP时在层间绝缘膜35的上表面形成的微小刮痕，或在相邻的电容器Q间的层间绝缘膜35上产生的空隙，通过形成这样的盖绝缘膜，能够提高在其上将要形成的膜的覆膜性。作为该盖绝缘膜，可以采用例如通过使用TEOS气体的等离子体CVD法来形成的厚度约50nm的氧化硅膜。 
接着，如图9所示，通过溅射法在第一层间绝缘膜35上形成厚度50～100nm的氧化铝膜，该氧化铝膜为第三电容器保护绝缘膜30。该第三电容器保护绝缘膜30由易于阻挡水分或氢的氧化铝构成，发挥防止因水分或氢等还原性物质导致电容器介质膜28a发生劣化的作用。 
另外，可以用能够阻挡水分或氢的膜，例如氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜中的某一个膜代替氧化铝膜，来形成第三电容器保护绝缘膜30。 
此后，如图10所示，通过使用TEOS气体的等离子体CVD法，形成厚度约200～300nm的氧化硅膜作为第二罩绝缘膜32。 
接着，说明直到得到图11所示的剖面结构为止的工序。 
首先，在第二罩绝缘膜32上涂敷光致抗蚀剂，然后对其曝光、显影，由此，形成具有孔形状的第一～第四窗口37a～37d的第一抗蚀图案37。 
接着，以该第一抗蚀图案37为掩模，从第二罩绝缘膜32开始干刻到蚀刻阻止膜24，由此，在第一～第四窗口37a～37d下的这些绝缘膜上形成第一～第四接触孔38a～38d。 
上述干刻是在平行平板型等离子体蚀刻装置(未图示)中通过3个步骤的蚀刻来进行的。在3个步骤的蚀刻中的第一步骤的蚀刻中，将C4F8、O2以及Ar的混合气体用作蚀刻气体，从第二罩绝缘膜32开始蚀刻到基底绝缘膜25。该蚀刻在蚀刻阻止膜24上停止，不对蚀刻阻止膜24进行蚀刻。 
在接下来的第二步骤中，将O2和Ar的混合气体用作蚀刻气体，通过这些气体的溅射作用，除去因第一步骤而在孔内产生的蚀刻生成物。 
然后，在第三步骤的蚀刻中，将C4F8、CF4、O2以及Ar的混合气体作为蚀刻气体，来对蚀刻阻止膜24进行蚀刻。 
在上述的蚀刻结束之后，除去第一抗蚀图案37。 
接着，说明直到得到图12所示的剖面结构为止的工序。 
首先，通过溅射法，在第一～第四接触孔38a～38d的内表面和第二罩绝缘膜32的上表面形成厚度分别为20nm、50nm的钛(Ti)膜和氮化钛(TiN)膜，将这些膜作为胶膜。然后，通过使用六氟化钨气体的CVD法，在该胶膜上形成厚度为500nm的钨膜，用该钨膜完全埋入第一～第四接触孔38a～38d。 
此后，通过CMP法抛光除去第二罩绝缘膜32上的多余的胶膜和钨膜，残留的膜在第一～第四接触孔38a～38d内分别作为第一～第四导电性塞柱40a～40d。 
这些导电性塞柱中的形成在单元区域Rcell中的第一导电性塞柱40a与第一源极/漏极区域19a电连接，第二导电性塞柱40b与第二源极/漏极区域19b电连接。另一方面，在逻辑电路区域Rlogic中形成的第三导电性塞柱40c与第三源极/漏极区域19c电连接。并且，在周边电路区域Rperipheral中形成的第四导电性塞柱40d与布线16电连接。 
另外，在形成第一～第四导电性塞柱40a～40d之后，可以利用CVD装置对第二罩绝缘膜32进行N2O等离子体处理，使第二罩绝缘膜32脱水和防 止再吸附水分。该脱水处理例如在基板温度为350℃，处理时间为2分钟的条件下进行。 
但是，由于第一～第四导电性塞柱40a～40d主要由非常易于被氧化的钨构成，所以有可能产生在含氧环境中易于被氧化而引起接触不良的问题。 
因此，为了防止上述第一～第四导电性塞柱40a～40d发生氧化，通过CVD法，分别在这些塞柱和第二罩绝缘膜32的上表面形成厚度约100nm的氮氧化硅膜，来作为氧化防止绝缘膜41。 
接着，说明直到得到图13所示的剖面结构为止的工序。 
首先，在氧化防止绝缘膜41上涂敷光致抗蚀剂，对其实施曝光、显影，来作为第二抗蚀图案43。如图所示，在上部电极29a上的第二抗蚀图案43上形成孔形状的第五窗口43a，在下部电极27a上的第二抗蚀图案43上形成孔形状的第六窗口43b。 
接着，将第二抗蚀图案43作为掩模，蚀刻氧化防止绝缘膜41、第二罩绝缘膜32、第一层间绝缘膜35以及第一～第三电容器保护绝缘膜31、33、30，由此，在上部电极29a上形成第一孔35a，并且在下部电极27a的接触区域上形成第二孔35b。 
然后，为了在除去第二抗蚀图案43后，使在到此为止的工序中电容器介质膜28a所受的损伤恢复，将硅基板10放入含氧环境的立式炉中，在基板温度为500℃，处理时间为60分钟的条件下，对电容器介质膜28a实施还原退火处理。此时，氧的流量例如为20升/分。 
此后，回蚀除去氧化防止绝缘膜41。 
接着，说明直到得到图14所示的剖面结构为止的工序。 
首先，通过溅射法，分别在第二罩绝缘膜32和第一～第四导电性塞柱40a～40d的上表面，以及在第一、第二孔35a、35b的内表面，形成金属层叠膜。在本实施方式中，依次形成厚度约150nm的氮化钛膜、厚度约550nm的含铜的铝膜、厚度约5nm的钛膜以及厚度约150nm的氮化钛膜，来作为上述金属层叠膜。 
然后，通过光刻法对上述金属层叠膜刻画图案，由此在第二罩绝缘膜32上形成第一金属布线45。第一金属布线45中的形成在电容器Q上的一部分经上述第一、第二孔35a、35b而分别与上部电极29a、下部电极27a电连接。 
另外，形成在第一、第二孔35a、35b内的第一金属布线45作为导电性塞柱发挥作用。 
接着，如图15所示，通过溅射法形成厚度20nm的氧化铝膜，来作为覆盖第一金属布线45和第二罩绝缘膜32的第四电容器保护绝缘膜46。 
该第四电容器保护绝缘膜46发挥阻挡氢或水分等还原性物质从而保护电容器介质膜28a的功能。作为具有这样的功能的膜，除了氧化铝膜之外，还可以使用氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜，可以将这其中的某一个膜作为第四电容器保护绝缘膜46。 
另外，如果即使不形成第四电容器保护绝缘膜46，电容器介质28a也不会劣化，则可以省略第四电容器保护绝缘膜46。 
接着，如图16所示，通过使用TEOS气体和氧作为反应气体的等离子体CVD法，在第四电容器保护绝缘膜46上形成氧化硅膜，该氧化硅膜为第二层间绝缘膜48。该第二层间绝缘膜48的膜厚例如在第一金属布线45上约为2600nm。 
此后，为了使第二层间绝缘膜48的上表面平坦化，通过CMP对第二层间绝缘膜48的上表面进行抛光。 
接着，如图17所示，在基板温度约为350℃，处理时间约为4分钟的条件下，在CVD装置内对第二层间绝缘膜48的表面实施N2O等离子体处理。通过这样的N2O等离子体处理，第二层间绝缘膜48被脱水，并且通过氮化第二层间绝缘膜48的表面，防止亲水性强的氧化硅吸收水分。 
另外，可以进行基板温度为350℃，处理时间为10分钟的NH3等离子体处理，来代替N2O等离子体处理。 
接着，如图18所示，通过使用TEOS气体的等离子体CVD法，在第二层间绝缘膜48上形成厚度约100nm的氧化硅膜，来作为第三罩绝缘膜49。 
在此，在进行CMP时(参照图16)，在第二层间绝缘膜48的上表面，形成有在进行CMP时因与CMP装置的抛光垫接触而产生的细微的损伤(微小刮痕)，但上述第三罩绝缘膜49发挥填埋上述损伤而进行平坦化的作用。 
接着，如图19所示，在CVD装置内对第三罩绝缘膜49实施N2O等离子体处理，由此使罩绝缘膜49脱水，并且对罩绝缘膜49的表面进行氮化而防止再吸附水分。该N2O等离子体处理在例如基板温度为350℃，处理时间 为2分钟的条件下进行。 
接着，说明直到得到图20所示的剖面结构为止的工序。 
首先，在第三罩绝缘膜49上形成对于氢或水分等还原性物质的阻挡性优越的厚度约20nm的氧化铝膜，来作为用于保护电容器介质膜28a而使其不与还原性物质接触的第一绝缘性氧化金属膜50a。 
另外，第一绝缘性氧化金属膜50a只要是具有阻挡氢和水分的性质的绝缘膜，则不限于氧化铝膜。作为这样的绝缘膜，除了氧化铝膜之外，可以是氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜。 
由于在通过溅射法形成该第一绝缘性氧化金属膜50a时，如上述通过N2O等离子体处理充分地对罩绝缘膜49进行脱水，所以不需要因罩绝缘膜49中的水分而对电容器Q进行烘烤，能够防止电容器介质膜28a因水分而劣化。 
接着，在该第一绝缘性氧化金属膜50a上形成厚度约50nm的低介电常数的中间绝缘膜50b。 
该中间绝缘膜50b由介电常数低于构成第二层间绝缘膜48的氧化硅(介电常数：约3.8～4.2)的材料构成。 
作为这样的低介电常数的材料，例如，存在通过涂敷法形成的多孔质二氧化硅类材料即纳米二氧化硅(NCS：Nano Clustering Silica)。纳米二氧化硅的介电常数约为2.25，低于第二层间绝缘膜43的介电常数(3.8～4.2)。另外，作为绝缘膜的形成方法的涂敷法往往也被称为SOD(Spin on Dielectric：旋涂)法。 
此外，还可以采用应用材料(Applied Materials)有限公司开发的氧化硅类的“Black Diamond(黑钻)”作为中间绝缘膜50b的材料。“Black Diamond”是通过将三甲基硅烷用作成膜气体的CVD法而形成的，介电常数低，约为2.7。 
进一步，可以由介电常数在2.5以下的多孔质MSQ(Methyl SilsesQuioxane：甲基硅树脂)构成中间绝缘膜50b。也通过涂敷法将该多孔质MSQ形成为膜状。 
此后，在该中间绝缘膜50b上形成厚度约20nm的氧化铝膜，来作为第二绝缘性氧化金属膜50c。与第一绝缘性氧化金属膜50a相同，第二绝缘性 氧化金属膜50c阻挡氢或水分等还原性物质侵入电容器介质膜28a，发挥防止电容器介质膜28a发生劣化的作用。 
另外，可以用氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜中的某一个膜代替氧化铝膜来形成第二绝缘性氧化金属膜50c。 
通过上述方法，由第一、第二绝缘性氧化金属膜50a、50c和中间绝缘膜50b构成的第五电容器保护绝缘膜50形成在第三层间绝缘膜49上。 
构成上述第五电容器保护绝缘膜50的中间绝缘膜50b由介电常数低于第二层间绝缘膜48的材料构成，因此与等离子体CVD法所形成的氧化硅膜221、223(参照图3)相比，膜应力弱，拉伸应力小。因此，能够防止因图3所述那样的膜的应力而产生的硅基板10的弯曲，从而能够防止因应力使压电元件即电容器Q发生劣化。 
此外，上述中间绝缘膜50b的厚度约为50nm，薄于第二层间绝缘膜48，因此成膜时中间绝缘膜50b的膜中所含有的水分为微量。因此，不需要对中间绝缘膜50b实施用于如对第二层间绝缘膜48进行脱水的N2O等离子体处理(参照图17)。由于省略N2O等离子体处理，所以与对中间绝缘膜50b实施N2O等离子体处理时相比，能够减少工序数。 
但是，若在大气中长时间暴露中间绝缘膜50b，则由于吸湿而使中间绝缘膜50b中的水分增加。因此，优选在形成中间绝缘膜50b之后尽量在12小时以内进行下一个工序，防止中间绝缘膜50b吸湿。 
另外，在由于制造情况的不同，到进行下一个工序需要规定时间例如12小时以上时，优选在形成中间绝缘膜50b以后，在图36所示的密闭容器300内中保管硅基板10。 
在上述密闭容器300中，基板温度维持在高于室温的温度，并且在容器内供给有高于大气压的氮等非活性气体。通过这样使基板温度高，能够防止中间绝缘膜50b吸湿。进一步，由于容器内高于大气压，所以外部的大气不侵入容器内，中间绝缘膜50b不会接触大气中的水分。 
此后，通过使用TEOS气体的等离子体CVD法，在第五电容器保护绝缘膜50上形成厚度约100nm的氧化硅膜来作为盖绝缘膜51。由于厚度薄，为100nm左右，所以盖绝缘膜51中的水分量少，此外，还由于不会带给电容器Q不必要的损伤，所以不需要对盖绝缘膜51实施使用N2O等离子体的 脱水处理。由于省略这样的N2O等离子体处理，所以与对盖绝缘膜51实施N2O等离子体处理的情况相比，能够减少工序数。 
但是，与中间绝缘膜50b同样地，若在大气中长时间放置盖绝缘膜51，则盖绝缘膜51会吸湿。因此，为了防止盖绝缘膜51吸湿，优选在形成盖绝缘膜51之后尽量在12小时以内进行下一个工序。 
另外，在由于制造情况的不同，到进行下一个工序需要规定时间例如12小时以上时，优选在形成盖绝缘膜51之后，在图36所说明的密闭容器300内保管硅基板10，防止盖绝缘膜51吸湿。 
接着，说明直到得到图21所示的剖面结构为止的工序。 
首先，在盖绝缘膜51上涂敷光致抗蚀剂，对其实施曝光、显影，从而形成在第一金属布线45之上具有孔形状的第七窗口53a的第三抗蚀图案53。 
接着，利用将C4F8、Ar以及O2的混合气体作为蚀刻气体的平行平板型等离子体蚀刻室(未图示)，对第七窗口53a下的各绝缘膜46、48～51进行蚀刻，由此在第一金属布线45上形成第三孔54a。 
在此，构成第五电容器保护绝缘膜50的中间绝缘膜50b与第二层间绝缘膜48同样地由氧化硅类材料构成。因此，在上述蚀刻中，中间绝缘膜50b和第二层间绝缘膜48上的蚀刻速度没有实质上的差别。因此，与在氧化硅膜的蚀刻中将发挥阻挡功能的氮化硅膜用作电容器保护绝缘膜的图1的例子相比，能够在短时间内开设第三孔54a，并且能够使第三孔54a的上端和下端的直径几乎不出现差别，使第三孔54a形成为规整的圆形的平面形状。 
在上述蚀刻结束后，除去第三抗蚀图案53。 
另外，在上述蚀刻中，与其说通过蚀刻气体的化学反应，倒不如说通过溅射作用来蚀刻第一、第二绝缘性氧化金属膜50a、50c。因此，若这些绝缘性氧化金属膜50a、50c的总膜厚过厚，则难以蚀刻出第三孔54a。 
因此，为了易于通过蚀刻形成第三孔54a，优选第一、第二绝缘性氧化金属膜50a、50c的总膜厚小于100nm，更优选在20nm以上50nm以下。在此，总膜厚的下限设定为20nm是因为，若低于20nm，则第一、第二绝缘性氧化金属膜50a、50c不能够充分地发挥阻挡还原性物质的特性。 
接着，如图22所示，将基板温度保持约为200℃，并通过溅射法，在第三孔54a的内表面和盖绝缘膜51的上表面形成厚度约150nm的氮化钛膜， 该氮化钛膜为第一胶膜56。 
接着，通过使用六氟化钨气体的等离子体CVD法，在上述第一胶膜56上形成能够完全埋入第三孔54a的厚度的例如约650nm的钨膜57a。 
接着，如图23所示，进行回蚀，从而从盖绝缘膜51的上表面除去钨膜57a，仅在第三孔54a内残留钨膜57a。由此，在第三孔54a内形成与第一金属布线45电连接且主要由钨构成的第五导电性塞柱57。 
另外，在本例中回蚀钨膜，但可以采用CMP代替回蚀。 
由于如上所述在图21的蚀刻工序中能够开设规整的第三孔54a，所以第五导电性塞柱57在孔54a的下端以宽阔的接触面积与第一金属布线45连接，从而能够使第五导电性塞柱57的接触电阻稳定化。 
接着，说明直到得到图24所示的剖面结构为止的工序。 
首先，通过溅射法，分别在上述第五导电性塞柱57和第一胶膜56的上表面形成金属层叠膜。该金属层叠膜从下开始是例如厚度约550nm的含铜铝膜、厚度约5nm的钛膜以及厚度约150nm的氮化钛膜。 
此后，通过光刻法对上述金属层叠膜和第一胶膜56刻画图案，从而在盖绝缘膜51上形成由上述金属层叠膜和第一胶膜56形成的第二金属布线58。 
在刻画图案的过程中，为了在盖绝缘膜51上不残留蚀刻的残膜，而使对上述金属层叠膜和第一胶膜56进行的蚀刻为过腐蚀。 
即使进行这样的过腐蚀，由于盖绝缘膜51覆盖第五电容器保护绝缘膜50，所以能够防止在上述那样刻画图案时第五电容器保护绝缘膜50被蚀刻而导致其膜厚变薄。由此，即使在上述那样刻画图案后，也能够维持第五电容器保护绝缘膜50具有足够的厚度，从而第五电容器保护绝缘膜50能够有效地阻挡氢等还原性物质。 
接着，如图25所示，通过使用TEOS气体和氧的混合气体的等离子体CVD法，分别在盖绝缘膜51和第二金属布线58上形成厚度约2200nm的氧化硅膜，该氧化硅膜为第三层间绝缘膜62。 
此后，通过CMP对第三层间绝缘膜62的上表面进行抛光使其平坦化。 
接着，如图26所示，在基板温度为350℃，处理时间为4分钟的条件下，对第三层间绝缘膜62实施N2O等离子体处理，使该第三层间绝缘膜62脱水 并且使其表面氮化，由此防止再吸附水分。上述N2O等离子体处理通过例如CVD装置来进行。 
接着，说明直到得到图27所示的剖面结构为止的工序。 
首先，在第三层间绝缘膜62上涂敷光致抗蚀剂，对其进行曝光、显影，由此形成在第二金属布线58之上具有孔形状的第八窗口68a的第四抗蚀图案68。 
然后，在平行平板型等离子体蚀刻室内，以第四抗蚀图案68为掩模，对第三层间绝缘膜62进行蚀刻，由此在第二金属布线58上的第三层间绝缘膜上形成第四孔67a。在上述蚀刻中，例如，C4F8、Ar以及O2的混合气体用作蚀刻气体。 
在上述蚀刻结束后，除去第四抗蚀图案68。 
接着，如图28所示，通过溅射法，在第四孔67a的内表面和第三层间绝缘膜62的上表面形成厚度约50nm的氮化钛膜，来作为第二胶膜70。然后，通过CVD法在第二胶膜70上形成钨膜71a，用该钨膜71a完全埋入第四孔67a。该钨膜71a的厚度例如约650nm。 
接着，如图29所示，回蚀除去第三层间绝缘膜62上多余的钨膜71a，仅在第四孔67a内残留钨膜71a，来作为第六导电性塞柱71。另外，可以通过CMP法代替回蚀来除去钨膜71a。 
接着，说明直到得到图30所示的剖面结构为止的工序。 
首先，通过溅射法，分别在第二胶膜70和第六导电性塞柱71的上表面，从下方开始按顺序形成厚度约500nm的含铜铝膜以及厚度约150nm的氮化钛膜。然后，通过光刻法对上述那样形成的金属层叠膜和其下的第二胶膜70刻画图案，在单元区域Rcell中形成第三金属布线72，并且在衬垫区域Rpad中形成焊盘72a。 
接着，说明直到得到图31所示的剖面结构为止的工序。 
首先，通过CVD法，分别在第三层间绝缘膜62和第三金属布线72上形成厚度约100nm的氧化硅膜，来作为第一钝化膜75。 
另外，可以对第一钝化膜75实施用于进行脱水处理和吸湿防止处理的N2O等离子体处理。该N2O等离子体处理在例如CVD装置内进行，N2O等离子体处理的处理条件是基板温度为350℃，处理时间为2分钟。 
进一步，通过CVD法，在上述第一钝化膜75上形成厚度约350nm的氮化硅膜，来作为第二钝化膜76。 
然后，对上述第一、第二钝化膜75、76刻画图案，形成用于露出衬垫区域Rpad的焊盘72a的第一开口76a。 
接着，在硅基板10的上侧整个面上形成厚度约3μm的感光性聚酰亚胺，从而形成由聚酰亚胺塗膜构成的保护层77。接着，对保护层77进行曝光、显影，在保护层77上形成用于露出焊盘72a的第二开口77a。此后，在基板温度为310℃，N2流量为100升/分，处理时间为40分钟的条件下，使保护层77热固化。 
图32是到此为止的工序结束后的硅基板10的放大俯视图。 
如图32所示，在硅基板10上划定有多个芯片区域Rc，在各芯片区域Rc进一步划分有上述的周边电路区域Rperipheral、逻辑电路区域Rlogic、单元区域Rcell、衬垫区域Rpad。此外，在这些区域以外，在芯片区域Rc中还划定有用于控制向单元区域Rcell输入输出信号的单元周边电路区域Rcell peripheral。 
而且，在本实施方式中，上述的第五电容器保护绝缘膜50形成在芯片区域Rc的整个面上。 
但是，第五电容器保护绝缘膜50的平面布局不限于此。例如，如果能够阻挡水分或氢侵入电容器Q，则可以如图33那样，仅在单元区域Rcell上形成第五电容器保护绝缘膜50。 
此后，沿着各芯片区域Rc间的划线(scribe)区域切割硅基板10，由此从硅基板10切出多个半导体芯片(半导体装置)，到此本实施方式的主要工序结束。 
根据以上说明的本实施方式，如图31所示，作为第五电容器保护绝缘膜50，采用依次形成第一绝缘性氧化金属膜50a、中间绝缘膜50b、第二绝缘性氧化金属膜50c而成的层叠膜。 
这样，作为阻挡氢或水分侵入的膜，使用第一绝缘性氧化金属膜50a和第二绝缘性氧化金属膜50c这两层膜，因此与仅形成这其中一层的情况相比，阻挡氢和水分的性能增高。 
另外，为了得到与本实施方式相同的阻挡性能，还考虑形成与第一绝缘性氧化金属膜50a和第二绝缘性氧化金属膜50c的总膜厚相等的单层的绝缘 性氧化金属膜，来代替第五电容器保护绝缘膜50。 
但是，经过本发明人的调查发现，与形成这样的单层的绝缘性氧化金属膜的情况相比，本实施方式难以在半导体芯片上发生不良情况。这是因为，对于不良的半导体芯片，即使仅在单层的绝缘性氧化金属膜的一个位置开有销孔，氢或水分也会从销孔侵入而使电容器介质膜28a劣化。 
对此，在本实施方式，如图34的放大俯视图所示，即使在第一绝缘性氧化金属膜50a和第二绝缘性氧化金属膜50c两者上形成有销孔50x、50y，上述销孔50x、50y接近形成的几率非常低，通常，销孔50x、50y彼此分开，因此水分或氢等还原性物质P从一侧的销孔50y移动至另一侧的销孔50x需要长时间，因此能够延长还原性物质P使电容器介质膜28a劣化的时间，从而能够延长半导体芯片的寿命。 
另外，若仅形成第一绝缘性氧化金属膜50a和第二绝缘性氧化金属膜50c，则还可以考虑不像本实施方式那样在第一金属布线45和第二金属布线58的层间形成第一绝缘性氧化金属膜50a和第二绝缘性氧化金属膜50c，而如图35的比较例那样在不同的层上形成各个膜50a、50c。 
在该比较例中，在第一金属布线45和第二金属布线58的层间形成第一绝缘性氧化金属膜50a，在第二金属布线58和第三金属布线72间形成第二绝缘性氧化金属膜50c。 
若这样在不同的层上形成各个膜50a、50c，则例如在第三层间绝缘膜62上成膜时形成的空隙62x的下方存在第一绝缘性氧化金属膜50a，在上方存在第二绝缘性氧化金属膜50c。 
但是，由于在空隙62x中积存有水分，所以通过形成第三金属布线72等时的热量使上述水分汽化，因各膜50a、50c而无法排出的水分最终透过第一绝缘性氧化金属膜50a使电容器介质膜28a劣化。 
另外，为了防止产生空隙62x，还考虑到以使用硅烷(SiH4)气体的HDPCVD(High Density Plasma CVD：高密度等离子体化学气相淀积)法代替本实施方式的使用TEOS气体的通常的等离子体CVD法，由此，来形成埋入性好的第三层间绝缘膜62。但是，在HDPCVD法中，成膜环境中氢等离子密度高，而且，因施加在硅基板10侧的等离子，使得上述氢等离子被吸引在电容器Q上，因此电容器介质膜28a暴露在氢下易于劣化，不适于 FeRAM的制造工艺。 
对此，在本实施方式中，由于在第一金属布线45和第二金属布线58的层间形成第一、第二绝缘性氧化金属膜50a、50c，所以能够使上述膜50a、50b间的中间绝缘膜50c薄。因此，没有在中间绝缘膜50c上形成上述的空隙的余地，从而能够防止因积存在空隙中的水而使电容器介质膜28a劣化。 
进一步，第五电容器保护绝缘膜50的中间绝缘膜50b与由氧化硅构成的第二层间绝缘膜48同样地，由氧化硅类的材料构成，即，由主要由硅和氧构成的不含氮的材料构成。因此，如参照图21进行说明的那样，在通过蚀刻形成第三孔54a时，在中间绝缘膜50b和第二层间绝缘膜48间蚀刻速度不产生实质上的差别。因此，与将难于蚀刻的氮化硅膜用作电容器保护绝缘膜的图1的例子相比，能够在短时间内开设第三孔54a，并且能够形成规整的第三孔54a，从而能够使形成在第三孔54a内的第五导电性塞柱57的接触电阻稳定化。 
(2)第一实施方式的变形例 
接着，参照图37以及图38说明上述的第一实施方式的变形例。另外，在上述图中，在第一实施方式说明了的要素上标注与第一实施方式相同的附图标记，以下省略其说明。 
第一变形例 
图37是第一实施方式的第一变形例的半导体装置的剖视图。 
在第一变形例中，在第三层间绝缘膜62和第三金属布线72之间，形成第三罩绝缘膜49、第五电容器保护绝缘膜50以及盖绝缘膜51。 
此时，第四孔67a也形成在上述绝缘膜49～51中。 
构成第五电容器保护绝缘膜50的中间绝缘膜50b与第三层间绝缘膜62同样地，由氧化硅类材料构成，因此，在通过蚀刻形成第四孔67a时，在中间绝缘膜50b和第三层间绝缘膜62之间，蚀刻速度不产生实质上的差别。 
因此，在本例中，第四孔67a的下端的直径大到与上端的直径相同的程度，从而能够使第六导电性塞柱71的接触电阻稳定化。 
第二变形例 
图38是第一实施方式的第二变形例的半导体装置的剖视图。 
在第二变形例中，在第一层间绝缘膜35和第一金属布线45之间形成第 五电容器保护绝缘膜50和盖绝缘膜51。 
这样，也在绝缘膜50、51中形成第一层间绝缘膜35的第一、第二孔35a、35b。但是，由于第五电容器保护绝缘膜50的中间绝缘膜50b与第一层间绝缘膜35都由氧化硅类的材料构成，所以在通过蚀刻形成第一、第二孔35a、35b时，在中间绝缘膜50b和第一层间绝缘膜35之间，蚀刻速度不产生实质上的差别。因此，能够足够大地形成第一、第二孔35a、35b的底部，从而能够使埋入上述孔35a、35b内的第一金属布线45的接触电阻稳定化。 
另外，在通过蚀刻形成第一、第二孔35a、35b时，若因蚀刻气体的溅射作用而被蚀刻的第三电容器保护绝缘膜30和第一、第二绝缘性氧化金属膜50a、50c的总膜厚过厚，则难以蚀刻上述孔35a、35b。因此，优选使第三电容器保护绝缘膜30和第一、第二绝缘性氧化金属膜50a、50c的总膜厚小于100nm，从而易于通过蚀刻形成第一、第二孔35a、35b。 
图65是表示本实施方式中的下部电极27a和第一金属布线45的接触电阻的调查结果的图表。 
另外，上述图表中的左侧的纵轴表示100个电容器Q中的接触电阻的平均值，右侧的纵轴表示其3σ(标准偏差的3倍)。 
此外，在上述图表中，为了进行比较，一并记载有图1所说明的以往例子1和图3所说明的以往例子2的结果。进一步，还一并记载有没有形成第五电容器保护绝缘膜50时的调查结果。 
如图65所示，本实施方式比以往例子1和以往例子2的任意一个的接触电阻小。这是因为，如上所述形成与第一层间绝缘膜35相同的由氧化硅类的材料构成的绝缘膜，来作为中间绝缘膜50b。 
图66是表示本实施方式中的上部电极29a和第一布线45的接触电阻的调查结果的图表。另外，图66中纵轴的所表示的与图65的纵轴相同，从而省略其说明。 
如图66所示，关于与上部电极29a之间的接触电阻，本实施方式也小于以往例子1、2。 
图67是按照本实施方式孤立形成平面形状为50μm×50μm的正方形的多个电容器Q，调查该电容器Q的残留极化电荷量(Qsw)而得到的图表。该图表中的左侧的纵轴表示晶片内的80个电容器Q中的残留极化量的平均 值，右侧的纵轴表示其3σ。 
如图67所示，关于残留极化电荷量(Qsw)，本实施方式大于以往例子1、2。 
图68是在本实施方式的单元区域Rcell中形成的1200个电容器中，调查晶片内的80个电容器Q的平均的残留极化电荷量(Qsw)而得出的图表，其纵轴的所表示的与图67相同。 
如图68所示，关于单元区域Rcell中的电容器Q，本实施方式大于以往例子1、2。 
图69是本实施方式的半导体装置的不合格率的调查结果。 
半导体装置的寿命通常需要保证10年，因此，在图69中，若在336小时内不合格率为0％，则能够满足上述要求。 
在不形成第五电容器保护绝缘膜50时，在经过168小时时不合格率变为50％，在经过336小时，80％成为不良产品，不能够满足上述要求。 
另一方面，在本实施方式中，与以往例子1、2同样地即使经过了336小时，不合格率也为0％，因此能够保证半导体装置使用10年。 
根据上述的图65～图69的结果，本实施方式能够保证与以往例子1、2相同的长期可靠性，而且能够降低第一金属布线45和各电极27a、29a的接触电阻。 
(3)第二实施方式 
接着，说明本发明的第二实施方式的半导体装置。 
图39～图46是本实施方式的半导体装置的制造过程中的剖视图。另外，在这些图中，在与第一实施方式说明了的要素相同的要素上标注与第一实施方式相同的附图标记，以下省略其说明。 
首先，说明直到得到图39所示的剖面结构为止的工序。 
首先，在进行第一实施方式说明了的图4～图8的工序后，在第一层间绝缘膜35上涂敷光致抗蚀剂，对其进行曝光、显影，从而形成第一抗蚀图案37。 
接着，通过上述第一抗蚀图案37的第一～第四窗口37a～37d，从第一层间绝缘膜35开始干刻到蚀刻阻止膜24，由此在上述绝缘膜上形成第一～第四下部接触孔80a～80d。 
上述干刻是在平行平板型等离子蚀刻装置(未图示)中以3个步骤的蚀刻进行的。在3个步骤的蚀刻中的第一步骤的蚀刻中，将C4F8、O2以及Ar的混合气体用作蚀刻气体，从第一层间绝缘膜35开始蚀刻到基底绝缘膜25。该蚀刻在蚀刻阻止膜24上停止，不对蚀刻阻止膜24进行蚀刻。 
在接下来的第二步骤中，将O2和Ar的混合气体用作蚀刻气体，通过这些气体的溅射作用，除去因第一步骤而在孔内产生的蚀刻生成物。 
然后，在第三步骤的蚀刻中，将C4F8、CF4、O2以及Ar的混合气体作为蚀刻气体，来对蚀刻阻止膜24进行蚀刻。 
在上述的蚀刻结束之后，除去第一抗蚀图案37。 
接着，说明直到得到图40所示的剖面结构为止的工序。 
首先，通过溅射法，在第一～第四下部接触孔80a～80d的内表面和第一层间绝缘膜35的上表面形成厚度分别为20nm、50nm的钛膜和氮化钛膜，将这些膜作为胶膜。然后，通过使用六氟化钨气体的CVD法在上述胶膜上形成钨膜，用该钨膜完全埋入第一～第四下部接触孔80a～80d。 
此后，通过CMP法抛光除去第一层间绝缘膜35上的多余的胶膜和钨膜，残留的膜在第一～第四下部接触孔80a～80d内分别作为第一～第四下部导电性塞柱81a～81d。 
这些导电性塞柱中的形成在单元区域Rcell中的第一下部导电性塞柱81a与第一源极/漏极区域19a电连接，第二下部导电性塞柱81b与第二源极/漏极区域19b电连接。另一方面，在逻辑电路区域Rlogic中形成的第三下部导电性塞柱81c与第三源极/漏极区域19c电连接。并且，在周边电路区域Rperipheral中形成的第四下部导电性塞柱81d与布线16电连接。 
接着，如图41所示，通过溅射法，分别在第一层间绝缘膜35和第一～第四下部导电性塞柱81a～81d的上表面形成厚度50～100nm的氧化铝膜，来作为第三电容器保护绝缘膜30。 
如第一实施方式所说明的那样，上述第三电容器保护绝缘膜30阻挡水分或氢等还原性物质，发挥防止因上述物质使电容器介质膜28a劣化的作用。 
进一步，通过使用TEOS气体的等离子CVD法，在上述第三电容器保护绝缘膜30上形成厚度约200～300nm的氧化硅膜，来作为第二罩绝缘膜32。 
接着，如图42所示，在第二罩绝缘膜32上涂敷光致抗蚀剂，对其进行曝光、显影，由此形成在上部电极29a上具有孔形状的第五窗口43a，在下部电极27a上具有孔形状第六窗口43b的第二抗蚀图案43。 
然后，将上述第二抗蚀图案43作为掩模，蚀刻第二罩绝缘膜32、第一层间绝缘膜35以及第一～第三电容器保护绝缘膜31、33、30，由此在上部电极29a上形成第一孔35a，并且在下部电极27a的接触区域上形成第二孔35b。 
然后，为了在除去第二抗蚀图案43后，使得因到此为止的工序导致电容器介质膜28a所受的损伤恢复，在含氧环境的立式炉中放入硅基板10，在基板温度为500℃，处理时间为60分钟的条件下，对电容器介质膜28a实施还原退火处理。此时，氧的流量例如为20升/分。 
即使这样在氧环境中实施退火处理，由于第三电容器保护绝缘膜30能够阻止氧侵入，因此能够防止第一～第四下部导电性塞柱81a～81d的氧化。 
接着，如图43所示，在第二罩绝缘膜32上和第一、第二孔35a、35b内涂敷光致抗蚀剂，然后对该光致抗蚀剂进行曝光、显影，从而形成第五抗蚀图案84。 
如图所示，上述第五抗蚀图案84在第一～第四下部导电性塞柱81a～81d上具有第九～第十二窗口84a～84d。 
然后，以第五抗蚀图案84为掩模，蚀刻第二罩绝缘膜32和第三电容器保护绝缘膜30，由此在第一～第四下部导电性塞柱81a～81d上的这些绝缘膜上，形成第一～第四上部接触孔32a～32d。 
在上述蚀刻结束之后，除去第五抗蚀图案84。 
在本实施方式中，在第一～第四下部导电性塞柱81a～81d上直接形成第三电容器保护绝缘膜30，因此，通过第三电容器保护绝缘膜30保护这些导电性塞柱81a～81d使其不与氧环境接触，从而直到进行上述蚀刻为止，都能够抑制因各导电性塞柱81a～81d发生氧化而导致接触不良的情况。 
接着，如图44所示，在第一～第四上部接触孔32a～32d内形成第一～第四上部导电性塞柱86a～86d，并且，在第一孔35a内形成上部电极用导电性塞柱86e，在第二孔35b内形成下部电极用导电性塞柱86f。 
例如，在上部接触孔32a～32d内和第一、第二孔35a、35b内形成氮化 钛膜等胶膜和钨膜，通过CMP法抛光除去第二罩绝缘膜32上的不需要的胶膜和钨膜，从而形成上述导电性塞柱86a～86f。 
此外，第一上部导电性塞柱86a与其下的第一下部导电性塞柱81a电连接，第二上部导电性塞柱86b与其下的第二下部导电性塞柱81b电连接，第三上部导电性塞柱86c与其下的第三下部导电性塞柱81c电连接，第四上部导电性塞柱86d与其下的第四下部导电性塞柱81d电连接。而且，上部电极用导电性塞柱86e与上部电极29a电连接，下部电极用导电性塞柱86f与下部电极27a电连接。 
接着，如图45所示，在第二罩绝缘膜32和导电性塞柱86a～86f上分别形成金属层叠膜，对该金属层叠膜刻画图案来形成第一金属布线45。例如，依次形成厚度约150nm的氮化钛膜、厚度约550nm的含铜铝膜、厚度约5nm的钛膜以及厚度约150nm的氮化钛膜，来作为上述金属层叠膜。 
此后，通过实施第一实施方式所说明的图15～图31的工序，来完成图46所示的本实施方式的半导体装置的基本结构。 
根据以上说明的本实施方式，如图46所示，第一～第三源极/漏极区域19a～19c上的导电性塞柱形成为两层，分别为第一～第四下部导电性塞柱81a～81d和第一～第四上部导电性塞柱86a～86d。 
由此，与如第一实施方式的图11的工序那样一起进行蚀刻形成接触孔38a～38d的情况相比，形成图39中的第一～第四下部接触孔80a～80d时的蚀刻量变少。 
因此，在图39的工序中，能够防止为了使第一～第四下部接触孔80a～80d完全开口而进行的过腐蚀过量。由此，即使例如第一接触孔80a偏离第一源极/漏极区域19a而与元件分离绝缘膜11重叠，也能够降低第一接触孔80a贯穿元件分离绝缘膜11到达硅基板10的危险性。 
而且，与第一实施方式相同，在第五电容器保护绝缘膜50(参照图46)上形成用于阻止氢或水分等还原性物质侵入的二层的第一、第二绝缘性氧化金属膜50a、50b，从而能够有效地防止还原性物质造成电容器介质膜28a劣化。 
进一步，构成上述第五电容器保护绝缘膜50的中间绝缘膜50b由与第二层间绝缘膜48相同的氧化硅类低介电常数材料构成，因此中间绝缘膜50b 和第二层间绝缘膜48具有大致相同的蚀刻速度，从而能够通过蚀刻在上述绝缘膜上形成规整的第三孔54a。结果，第三孔54a内的第五导电性塞柱57以宽阔的接触面积与第一金属布线45连接，从而能够使第五导电性塞柱57的接触电阻稳定化。 
(4)第二实施方式的变形例 
接着，参照图47以及图48说明上述第二实施方式变形例。另外，在上述图中，在第二实施方式说明了的要素上标注与第二实施方式相同的附图标记，以下省略其说明。 
第一变形例 
图47是第二实施方式的第一变形例的半导体装置的剖视图。 
在第一变形例中，在第三层间绝缘膜62和第三金属布线72之间，形成第三罩绝缘膜49、第五电容器保护绝缘膜50以及盖绝缘膜51。 
此时，第四孔67a也形成在上述绝缘膜49～51中。 
构成第五电容器保护绝缘膜50的中间绝缘膜50b与第三层间绝缘膜62相同，由氧化硅类材料构成，因此在通过蚀刻形成第四孔67a时，在中间绝缘膜50b和第三层间绝缘膜62间，蚀刻速度不产生实质上的差别。 
因此，第四孔67a的下端的直径变大为与上端的直径相同的程度，从而能够使第六导电性塞柱71的接触电阻稳定化。 
第二变形例 
图48是第二实施方式的第二变形例的半导体装置的剖视图。 
在第二变形例中，在第一层间绝缘膜35和第一金属布线45之间，形成第五电容器保护绝缘膜50和盖绝缘膜51。 
此时，第一层间绝缘膜35的第一、第二孔35a、35b，图43所说明的第一～第四上部接触孔32a～32d也形成在绝缘膜50、51中。 
这样，第五电容器保护绝缘膜50的中间绝缘膜50b和第一层间绝缘膜35都由氧化硅类材料构成，因此在通过蚀刻形成上述孔32a～32d、35a、35b时，在中间绝缘膜50b和第一层间绝缘膜35之间，蚀刻速度不产生实质上的差别。因此，能够足够大地形成各孔32a～32d、35a、35b的底部，从而能够使埋入上述孔内的导电性塞柱86a～86f的接触电阻稳定化。 
(5)第三实施方式 
接着，按照制造工序说明本发明的第三实施方式的半导体装置。 
图49～图62是本实施方式的半导体装置的制造过程中的剖视图。在这些图中，一并记载有1个半导体芯片中单元区域Rcell和衬垫区域Rpad。 
上述半导体装置为有利于细微化的堆叠型的FeRAM，如下述那样进行制造。 
首先，说明到达得到图49的(a)所示的剖面结构为止的工序。 
首先，在n型或p型的硅基板101表面形成用于划定晶体管的活性区域的STI用的槽，在其中埋入氧化硅等绝缘膜来作为元件分离绝缘膜102。另外，元件分离结构不限于STI，可以通过LOCOS法形成元件分离绝缘膜102。 
接着，在向硅基板101的活性区域导入p型杂质，形成p阱103之后，通过热氧化上述活性区域的表面，形成作为栅极绝缘膜104的热氧化膜。 
接着，在硅基板101的上侧整个面上形成非晶体或多晶体的硅膜，通过光刻法，对上述膜刻画图案来形成2个栅极电极105。 
在p阱103上，上述2个栅极电极105隔开间隔平行配置，这些栅极电极105构成字线的一部分。 
接着，以栅极电极105为掩模进行离子注入，由此向栅极电极105的旁边的硅基板101导入n型杂质，从而形成第一、第二源极/漏极延伸区106a、106b。 
此后，在硅基板101的上侧整个面上形成绝缘膜，对该绝缘膜进行回蚀，在栅极电极105的旁边形成绝缘性侧壁107。例如通过CVD法形成氧化硅膜，来作为上述绝缘膜。 
接着，以绝缘性侧壁107和栅极电极105为掩模，并向硅基板101再次离子注入n型杂质，从而在2个栅极电极105的旁边的硅基板1的表层上形成第一、第二源极/漏极区域108a、108b。 
接着，在通过溅射法，在硅基板101的上侧整个面上形成钴层等高熔点金属层之后，加热上述高熔点金属层使其与硅反应，从而在硅基板101上形成高熔点金属硅化物层109。该高熔点金属硅化物层109也形成在栅极电极105的表层部分上，由此使栅极电极105低电阻化。 
此后，进行湿蚀刻来除去在元件分离绝缘膜102上等未反应的高熔点金属层。 
通过到此为止的工序，在硅基板101的活性区域中形成由栅极绝缘膜104、栅极电极105以及第一、第二源极/漏极区域108a、108b构成的第一、第二MOS晶体管TR1、TR2。 
接着，如图49的(b)所示，通过等离子体CVD法，在硅基板101的上侧整个面形成厚度约80nm的氮氧化硅膜，并将其作为蚀刻阻止膜110。接着，通过使用TEOS气体的等离子体CVD法，在上述蚀刻阻止膜110上形成厚度约1100nm的氧化硅膜，来作为基底绝缘膜111。 
然后，通过CMP法对上述基底绝缘膜111上表面进行抛光使其平坦化。上述CMP的结果，使基底绝缘膜111的厚度在硅基板101的平坦面上形成约为800nm。 
此后，通过光刻法对基底绝缘膜111和蚀刻阻止膜110刻画图案，在第一源极/漏极区域108a上的这些绝缘膜上形成第一接触孔111a。上述刻画图案的处理，是通过对基底绝缘膜111进行蚀刻，和对蚀刻阻止膜110进行蚀刻这2个步骤的蚀刻来进行的。 
接着，通过溅射法，在基底绝缘膜111的上表面和第一接触孔111a的内表面依次形成厚度约30nm的钛膜和厚度约50nm的氮化钛膜，将上述膜作为胶膜。 
进一步，利用使用六氟化钨气体的CVD法，在上述胶膜上形成钨膜，该钨膜完全埋入第一接触孔111a。 
然后，抛光除去基底绝缘膜111上多余的胶膜和钨膜，残留的膜在第一接触孔111a内作为第一导电性塞柱113a。 
在此，主要由钨构成的第一导电性塞柱113a与氧接触易于氧化，从而易于引起接触不良。 
因此，分别在第一导电性塞柱113a和基底绝缘膜111的上表面形成厚度约100nm的氮氧化硅膜，来作为氧化防止绝缘膜112，通过该氧化防止绝缘膜112保护第一导电性塞柱113a，使其不与氧环境接触。 
接着，如图49的(c)所示，对各绝缘膜110～112刻画图案，在第二源极/漏极区域108b上的这些绝缘膜上形成第二接触孔111b。上述刻画图案的处理，是通过对氧化防止绝缘膜112进行蚀刻，对基底绝缘膜111进行蚀刻以及对蚀刻阻止膜110进行蚀刻这3个步骤的蚀刻来进行的。 
然后，采用与第一导电性塞柱113a的形成方法相同的方法，在第二接触孔111b内形成第二导电性塞柱113b。 
接着，如图50的(a)所示，通过DC溅射法，在第二导电性塞柱113b和氧化防止绝缘膜112的上表面形成厚度约200nm的铱膜，该铱膜为第一导电膜121。上述铱膜的成膜条件没有被特别限定，在本实施方式中，使用氩气作为溅射气体，室内压力约为0.11Pa，DC功率为0.5kW，成膜时间为335秒，基板温度为500℃。 
进一步，通过MOCVD法，在第一导电膜121上形成厚度约120nm的PZT膜，来作为铁电体膜122。在上述MOCVD法中，例如，四氢呋喃(THF：C4H8O)的流量为0.474ml/分，在THF中以0.3mol/l的浓度溶解Pb(DPM) 2而成的Pb原料的流量为0.326ml/分，在THF中以0.3mol/l的浓度溶解Zr(dmhd)4而成的Zr原料的流量为0.2ml/分，在THF中以0.3mol/l的浓度溶解Ti(O-iPr)2(DPM)2而成的Zr原料的流量为0.2ml/分。此外，成膜压力约为5Torr，基板温度约为620℃，成膜时间约为620秒钟。 
另外，作为铁电体膜122的成膜方法除了MOCVD法之外，还具有溅射法和溶胶凝胶法。进一步，铁电体膜122的材料不限于上述PZT，可以由SrBi2Ta2O9、SrBi2(Ta，Nb)2O9等Bi层状结构化合物、在PZT中掺杂镧而形成的PLZT，或其他金属氧化物铁电体构成铁电体膜122。 
接着，通过溅射法，在铁电体膜122上形成厚度200nm的氧化铱膜，该氧化铱膜为第二导电膜123。 
此后，为了使在形成第二导电膜123时铁电体膜122所受的损伤恢复，在含氧环境的炉内，在基板温度为500℃，处理时间为60分钟的条件下，进行还原退火处理。 
接着，如图50的(b)所示，以电容器上部电极形状的硬掩模(未图示)为蚀刻掩模，一起干刻第一导电膜121、铁电体膜122以及第二导电膜123，由此形成依次层叠下部电极121a、电容器介质膜122a以及上部电极123a而成的电容器Q。在上述干刻中，例如，使用含有卤素气体的蚀刻气体。 
接着，如图51的(a)所示，通过使用例如TMA(三甲基铝)和O3的混合气体的ALD(Atomic Layer Deposition：原子层淀积)法，在硅基板101的上侧整个面上形成厚度约20nm的氧化铝膜，该氧化铝膜为第一电容器保 护绝缘膜140。 
上述第一电容器保护绝缘膜140发挥阻挡氢等还原性物质，防止电容器介质膜122a被还原而劣化的功能。具有这样功能的膜除了有氧化铝膜之外，还具有氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜，这些中的某一个膜可以作为第一电容器保护绝缘膜140。 
此后，进行还原退火处理，以使在到此为止的工序中电容器介质膜122a所受的损伤恢复。上述还原退火处理使用炉，在含氧环境中基板温度约为560℃的情况下进行。 
接着，如图51的(b)所示，通过使用例如TEOS气体的等离子体CVD法，在第一电容器保护绝缘膜140上形成氧化硅膜，该氧化硅膜为第一层间绝缘膜141。 
此后，通过CMP法对层间绝缘膜141的上表面进行抛光使其平坦化。通过上述CMP，层间绝缘膜141的厚度在上部电极123a上形成约300nm。 
另外，可以在上述层间绝缘膜141上形成盖绝缘膜。该盖绝缘膜用于填埋在进行CMP时在层间绝缘膜141的上表面形成的微小刮痕，或在相邻的电容器Q间的层间绝缘膜141产生的空隙，通过形成这样的盖绝缘膜来提高将要在其上形成的膜的覆膜性。作为上述盖绝缘膜，例如可以采用，通过TEOS气体的等离子体CVD法而形成的厚度约50nm的氧化硅膜。 
接着，如图52的(a)所示，通过溅射法形成厚度约40nm的氧化铝膜，来作为用于保护电容器介质膜122a不与还原性物质接触的第二电容器保护绝缘膜142。 
另外，在形成上述层间电容器保护绝缘膜142之前，可以对第一层间绝缘膜141实施使用N2O等离子体的脱水退火处理。 
此外，第二电容器保护绝缘膜142不限于氧化铝膜，可以形成氧化铝膜、氧化钛膜、氮化硅膜以及氮氧化硅膜的单层膜，或这些膜的层叠膜作为层间电容器保护绝缘膜142。 
接着，如图52的(b)所示，通过使用TEOS气体的等离子体CVD法，在第二电容器保护绝缘膜142上形成厚度约100～150nm的氧化硅膜，来作为第一盖绝缘膜143。 
接着，说明直到得到图53的(a)所示的剖面结构为止的工序。 
首先，在第一盖绝缘膜143上涂敷光致抗蚀剂，对其进行曝光、显影，由此形成在上部电极123a上具有孔形状的第一窗口144a的第一抗蚀图案144。 
然后，通过上述第一窗口144a对各绝缘膜140～143进行蚀刻，从而在这些绝缘膜上形成深至上部电极123a的第一孔145。上述蚀刻条件没有被特别限定，但在本实施方式中，使用平行平板型等离子体蚀刻室(未图示)，并使用C4F8、Ar以及O2的混合气体作为蚀刻气体。 
然后，为了在除去第一抗蚀图案144之后，使得因到此为止的工序导致电容器介质膜122a所受的损伤恢复，将硅基板1放入未图示的炉内，在氧环境中，进行约40分钟的基板温度为550℃的还原退火处理。 
接着，如图53的(b)所示，在硅基板的上侧整个面形成第二抗蚀图案150。该第二抗蚀图案150在第一导电性塞柱113a上具有孔形状的第二窗口150a。 
然后，通过第二窗口150a对各绝缘膜112、140～143进行蚀刻，由此形成使第一导电性塞柱113a露出的第二孔141a。这样的蚀刻在将例如C4F8、Ar、O2、以及CO的混合气体作为蚀刻气体的平行平板等离子体蚀刻室内进行。 
在此，第一导电性塞柱113a直到进行上述蚀刻为止一直被氧化防止绝缘膜112覆盖，因此在到此为止的各工序中与氧环境隔离，从而难于产生伴随氧化而出现的接触不良。 
上述蚀刻结束之后，除去第二抗蚀图案150。 
接着，说明直到得到图54的(a)所示的剖面结构为止的工序。 
首先，通过溅射法，分别在第一盖绝缘膜143的上表面和第一、第二孔145、141a的内表面形成厚度约50nm的氮化钛膜，来作为胶膜。然后，在上述胶膜上形成钨膜，该钨膜的厚度为足够埋入第二、第三孔145、141a，例如在第一盖绝缘膜143的平坦面上的厚度为300nm。 
此后，通过CMP法抛光除去第一盖绝缘膜143上的多余的胶膜和钨膜，残留的膜在第一、第二孔145、141a内分别作为第三、第四导电性塞柱147a、147b。 
这些导电性塞柱中的第三导电性塞柱147a与第一导电性塞柱113a电连 接，与上述第一导电性塞柱113a一起构成位线的一部分。另一方面，第四导电性塞柱147b与上部电极123a电连接。 
接着，说明直到得到图54的(b)所示的剖面结构为止的工序。 
首先，通过溅射法，分别在第一盖绝缘膜143和第三、第四导电性塞柱147a、147b的上表面形成金属层叠膜。该金属层叠膜是，例如依次层叠厚度约50nm的氮化钛膜、厚度约360nm的铝膜以及厚度约70nm的氮化钛膜而成的。 
此后，通过光刻法对上述金属层叠膜刻画图案，从而形成分别与第三、第四导电性塞柱147a、147b电连接的第一金属布线152。 
在此，在对金属层叠膜刻画图案的过程中，为了不在第一盖绝缘膜143上残留金属层叠膜的蚀刻残渣，从而进行过腐蚀。即使这样进行过腐蚀，由于第一电容器保护绝缘膜142被第一盖绝缘膜143覆盖，所以不会被蚀刻。由此，即使在对金属层叠膜刻画图案之后，第一电容器保护绝缘膜142的厚度也不减小，从而能够充分地维持第一电容器保护绝缘膜142的还原性物质的阻止能力。 
接着，如图55所示，通过溅射法，分别在第一盖绝缘膜143和第一金属布线152上形成厚度约20nm的氧化铝膜，来作为第三电容器保护绝缘膜151。该第三电容器保护绝缘膜151具有阻挡氢或水分等还原性物质，防止电容器介质膜122a因还原性物质而劣化的功能。 
具有这样功能的膜除了氧化铝膜之外，还存在氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜，可以将这些中的某一个膜形成为第三电容器保护绝缘膜151。 
另外，如果即使不形成第三电容器保护绝缘膜151，电容器介质122a也不会发生劣化，则可以省略第三电容器保护绝缘膜151。 
接着，通过等离子体CVD法，在第三电容器保护绝缘膜151上形成氧化硅膜，来作为第二层间绝缘膜153。在上述等离子体CVD法中，作为反应气体使用TEOS气体，第一金属布线152上的第二层间绝缘膜153的厚度约为2600nm。 
然后，在通过CMP法对第二层间绝缘膜153的上表面进行抛光使其平坦化之后，对第二层间绝缘膜153的表面进行N2O等离子体处理，由此使第 二层间绝缘膜153脱水，并且使第二层间绝缘膜153的表面氮化，防止再吸附水分。上述N2O等离子体处理在CVD装置内在基板温度约为350℃，处理时间约为4分钟的条件下进行。 
另外，可以在上述第二层间绝缘膜153上形成盖绝缘膜。该盖绝缘膜用于填埋在进行CMP时在第二层间绝缘膜153的上表面形成的微小刮痕，或在相邻的电容器Q间的第二层间绝缘膜153上产生的空隙，通过形成这样的盖绝缘膜，提高将要在其上形成的膜的覆膜性。作为上述盖绝缘膜，例如采用通过使用TEOS气体的等离子体CVD法而形成的厚度约50nm的氧化硅膜。 
接着，说明直到得到图56所示的剖面结构为止的工序。 
首先，通过溅射法，在第二层间绝缘膜153上形成厚度约20nm的氧化铝膜，来作为用于保护电容器介质膜122a不与还原性物质接触的第一绝缘性氧化金属膜154a。 
另外，可以用氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜代替氧化铝膜作为第一绝缘性氧化金属膜154a。 
此外，在通过溅射法形成第一绝缘性氧化金属膜50a时，硅基板101被加热，但由于通过上述的N2O等离子体处理使第二层间绝缘膜153充分地脱水，所以不会因第二层间绝缘膜153中的水分而对电容器Q进行烘烤。 
接着，在上述第一绝缘性氧化金属膜154a上形成低介电常数的厚度约50nm的中间绝缘膜154b。 
上述中间绝缘膜154b由介电常数低于构成第二层间绝缘膜153的氧化硅(介电常数：约4.1)的材料，例如介电常数为2.25的多孔质二氧化硅类材料即纳米二氧化硅构成。 
可以由应用材料有限公司开发的氧化硅类的“Black Diamond(黑钻)”(介电常数：约3.8～4.2)或多孔质MSQ(methylsilsesquioxane：甲基倍半硅氧烷)(介电常数：2.5以下)构成中间绝缘膜154b。 
另外，由于上述中间绝缘膜154b的厚度约为50nm，很薄，所以在成膜时进入上述膜中的水分很少。因此，不需要对中间绝缘膜154b实施用于对第二层间绝缘膜153进行脱水的N2O等离子体处理(参照图55)。 
但是，若在大气中中间绝缘膜154b长时间暴露，则由于吸湿，中间绝 缘膜154b中的水分增加。因此，优选在形成中间绝缘膜154b后尽量在12时间以内进行下一个工序，以防止中间绝缘膜154b的吸湿。 
此外，在由于制造情况的不同，到进行下一个工序前需要12小时以上的时间时，优选在形成中间绝缘膜50b之后，在图36所说明的密闭容器300内保管硅基板10，尽可能防止中间绝缘膜154b吸湿。 
此后，在上述中间绝缘膜154b上形成厚度约20nm的氧化铝膜，来作为第二绝缘性氧化金属膜154c。与第一绝缘性氧化金属膜154a同样地，第二绝缘性氧化金属膜154c发挥阻止氢或水分等的还原性物质侵入电容器介质膜28a，防止电容器介质膜122a发生劣化的作用。 
另外，可以用氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜中的某一个膜代替氧化铝膜，来作为第二绝缘性氧化金属膜154c。 
由上所述，由第一、第二绝缘性氧化金属膜154a、154c和中间绝缘膜154b构成的第四电容器保护绝缘膜154形成在第二层间绝缘膜153上。 
此后，通过使用TEOS气体的等离子体CVD法，在第四电容器保护绝缘膜154上形成氧化硅膜，该氧化硅膜为第二盖绝缘膜155。 
另外，上述第二盖绝缘膜155的厚度很薄，约为100nm，因此该第二盖绝缘膜155所含的水分量少。因此，不需要对第二盖绝缘膜155实施使用N2O等离子体的脱水处理。 
但是，与中间绝缘膜154b同样地，若在大气中长时间放置第二盖绝缘膜155，则第二盖绝缘膜155会吸湿，因此优选在形成第二盖绝缘膜155之后尽量在12时间以内进行下一个工序，抑制第二盖绝缘膜155吸湿。 
另外，在由于制造情况的不同，到进行下一个工序需要规定时间例如12小时以上时，优选在形成第二盖绝缘膜155之后，在图36所说明的密闭容器300内保管硅基板101，防止第二盖绝缘膜155吸湿。 
接着，如图57所示，在第二盖绝缘膜155上形成在第一金属布线152的上方具有第三窗口160a的第三抗蚀图案160。 
然后，通过上述第三窗口160a对各绝缘膜151、153～155进行干刻，在第一金属布线152上方的这些绝缘膜上形成第三孔156。上述干刻的条件没有被特别的限定，但在本实施方式中，使用平行平板型等离子体蚀刻室(未图示)，使用C4F8、Ar以及O2的混合气体作为蚀刻气体。 
上述第三孔156也形成在第四电容器保护绝缘膜154上，但由于构成上述第四电容器保护绝缘膜154的中间绝缘膜154b由与第二层间绝缘膜153相同的氧化硅类材料构成，所以实质上以相同的蚀刻速度对中间绝缘膜154a和第二层间绝缘膜153进行。因此，对于第三孔156的直径，其上端与下端大致相同，下端的直径不会出现图2的(a)、(b)所示的极端小的情况。 
上述蚀刻结束之后，除去第三抗蚀图案160。 
另外，在上述蚀刻中，通过蚀刻气体的溅射作用来蚀刻第一、第二绝缘性氧化金属膜154a、154c，若上述绝缘性氧化金属膜50a、50c的总膜厚过厚，则难于通过蚀刻形成第三孔156。因此，为了易于通过蚀刻形成第三孔156，优选第一、第二绝缘性氧化金属膜154a、154c的总膜厚低于100nm，更优选在20nm以上50nm以下。在此，总膜厚的下限设定为20nm是因为，若低于20nm，则第一、第二绝缘性氧化金属膜154a、154c不能够充分地发挥阻挡还原性物质的特性。 
接着，如图58所示，通过溅射法，在第三孔156的内表面和第二盖绝缘膜155的上表面上形成厚度约150nm的氮化钛膜，来作为胶膜162。 
进一步，通过使用六氟化钨气体的等离子体CVD法，在上述胶膜162上形成能够完全填埋第三孔156的厚度的例如约为650nm的钨膜163a。 
此后，如图59所示，除去第二盖绝缘膜155的上表面上的多余的胶膜162和钨膜163a，仅残留在第三孔156内的膜作为第五导电性塞柱163。 
如上所述，由于第三孔156的下端开口足够大，所以第五导电性塞柱163与第一金属布线152接触面积宽阔，从而使第五导电性塞柱163的接触电阻稳定化。 
接着，说明直到得到图60所示的剖面结构为止的工序。 
首先，通过溅射法分别在第五导电性塞柱163和第二盖绝缘膜155上形成金属层叠膜。在本实施方式中，依次形成厚度约60nm的Ti膜、厚度约30nm的TiN膜、厚度约400nm的含铜铝膜、厚度约5nm的Ti膜以及厚度约70nm的TiN膜，来作为上述金属层叠膜。 
此后，通过光刻法对上述金属层叠膜刻画图案来形成第二金属布线165。 
在此，通过在第四电容器保护绝缘膜154上形成第二盖绝缘膜155，从而在对上述金属层叠膜刻画图案时，蚀刻不波及到第一电容器保护绝缘膜 154，从而防止第一电容器保护绝缘膜154的膜变薄，因此能够充分地维持对上述还原性物质的阻止能力。 
进一步，通过使用TEOS气体的等离子体CVD法，分别在第二盖绝缘膜155和第二金属布线165上形成氧化硅膜，该氧化硅膜为第三层间绝缘膜167。 
此后，通过CMP法对第三层间绝缘膜167的上表面进行抛光使其平坦化。平坦化后的第三层间绝缘膜167的膜厚在第二金属布线165上例如约为1000nm。 
另外，在进行上述CMP之后，可以进行N2O等离子体处理来作为对第三层间绝缘膜167的脱水处理。 
接着，如图61所示，对第三层间绝缘膜167刻画图案，从而在第二金属布线165上形成第四孔167a。 
接着，通过与第五导电性塞柱163相同的形成方法，形成与第二金属布线165电连接的第六导电性塞柱170。 
进一步，在通过溅射法分别在第六导电性塞柱170和第三层间绝缘膜167的上表面形成金属层叠膜之后，通过上述光刻法对上述金属层叠膜刻画图案，从而在单元区域Rcell中形成第三金属布线171，并且在衬垫区域Rpad中形成焊盘171a。 
接着，说明直到得到图62所示的剖面结构为止的工序。 
首先，通过CVD法，分别在第三层间绝缘膜167和第三金属布线171上形成厚度约100nm的氧化硅膜，来作为第一钝化膜173。 
另外，为了使第一钝化膜173脱水和防止再吸湿，对第一钝化膜173实施N2O等离子体处理。 
进一步，通过CVD法，在上述第一钝化膜173上形成厚度约350nm的氮化硅膜，来作为第二钝化膜174。 
然后，对上述第一、第二钝化膜173、174刻画图案，形成用于露出衬垫区域Rpad的焊盘171a的第一开口173a。 
接着，在硅基板10的上侧整个面上形成厚度约3μm的感光性聚酰亚胺，从而形成由聚酰亚胺塗膜构成的保护层175。 
然后，对保护层175进行曝光、显影，从而在保护层175上形成用于露 出焊盘171a的第二开口175a。此后，在基板温度为310℃，N2流量为100升/分，处理时间为40分的条件下使保护层175热固化。 
通过以上方式，完成本实施方式的半导体装置的基本结构。 
根据上述本实施方式，采用依次形成第一绝缘性氧化金属膜154a、中间绝缘膜154b以及第二绝缘性氧化金属膜154c而得到的层叠膜，来作为用于阻止还原性物质侵入电容器介质膜122a的第四电容器保护绝缘膜154。 
通过这样形成第一绝缘性氧化金属膜154a和第二绝缘性氧化金属膜154c这两层，与仅形成这两者中的一层的情况相比，本发明能够提高阻挡氢或水分等还原性物质的性能。 
进一步，根据与第一实施方式相同的理由，与形成与第一绝缘性氧化金属膜154a和第二绝缘性氧化金属膜154c的总膜厚相等的单层的绝缘性氧化金属膜的情况相比，本发明在半导体装置中难以发生不良情况。 
此外，将第一绝缘性氧化金属膜154a和第二绝缘性氧化金属膜154c形成在同一层上，即，将两者都形成在第二层间绝缘膜153和第二金属布线165之间，并且使它们之间的间隔变小至最小限度。由此，如第一实施方式所说明的那样，在各绝缘性氧化金属膜154a、154c间形成的中间绝缘膜153b的厚度变薄，从而在中间绝缘膜153b上难以产生空隙。结果，能够防止因空隙中的水分使电容器介质膜122a劣化。 
而且，构成上述第四电容器保护绝缘膜154的中间绝缘膜154b由介电常数低于第二层间绝缘膜153的材料构成，因此与通过等离子体CVD法形成的氧化硅膜相比，本发明的膜应力变弱，拉伸应力变小。因此，与通过图3说明的等离子体CVD法形成氧化硅膜221、223的情况相比，能够防止因膜的应力而引起的硅基板101的弯曲，从而能够防止压电元件即电容器Q因应力而劣化。 
(6)第三实施方式的变形例 
接着，参照图63以及图64说明上述第三实施方式变形例。另外，在这些图中，在第三实施方式说明了的要素上标注与第三实施方式相同的附图标记，以下省略其说明。 
第一变形例 
图63是第三实施方式的第一变形例的半导体装置的剖视图。 
在上述第一变形例中，在第三层间绝缘膜167和第三金属布线171之间，形成第四电容器保护绝缘膜154和第二盖绝缘膜155。 
这样，第四孔167a还形成在上述绝缘膜154、155上。 
但是，构成第四电容器保护绝缘膜154的中间绝缘膜154b与第三层间绝缘膜167同样地由氧化硅类材料构成，因此在通过蚀刻形成第四孔167a时，在中间绝缘膜154b和第三层间绝缘膜167间，蚀刻速度实质上不产生差别。 
因此，第四孔167a的下端的直径变大为与上端的直径相同的程度，从而能够使第六导电性塞柱170的接触电阻稳定化。 
第二变形例 
图64是第三实施方式的第二变形例的半导体装置的剖视图。 
在第二变形例中，在第一层间绝缘膜141和第一金属布线152之间，形成第四电容器保护绝缘膜154和第二盖绝缘膜155。 
此时，第一层间绝缘膜141的第一、第二孔145、141a也形成在绝缘膜154、155上。 
即使这样，如第一变形例所述的那样，由于中间绝缘膜154b和第一层间绝缘膜141都由氧化硅类的材料构成，所以在蚀刻形成第一、第二孔145、141a时，在中间绝缘膜154b和第一层间绝缘膜141之间，蚀刻速度不产生实质上的差别。因此，能够使第一、第二孔145、141a的底部形成得足够大，从而能够使埋入上述孔145、141a内的第三、第四导电性塞柱147a、147b的接触电阻稳定化。 
另外，在通过蚀刻形成第一、第二孔145、141a时，若通过蚀刻气体的溅射作用而导致被蚀刻的第二电容器保护绝缘膜142和第一、第二绝缘性氧化金属膜154a、154c的总膜厚过厚，则难于蚀刻出上述孔145、141a。因此，优选使第二电容器保护绝缘膜142和第一、第二绝缘性氧化金属膜154a、154c的总膜厚小于100nm，从而易于通过蚀刻形成第一、第二孔145、141a。 

Claims (19)

1.一种半导体装置，其特征在于，具有：
基底绝缘膜，形成在半导体基板之上，
电容器，形成在上述基底绝缘膜之上，并具有下部电极、由铁电体材料构成的电容器介质膜以及上部电极，
交替形成在上述电容器之上的多个层间绝缘膜以及多个金属布线，
导电性塞柱，形成在上述层间绝缘膜所具有的孔内，并与上述金属布线电连接；
在多个上述层间绝缘膜中的至少一个层间绝缘膜的上表面上，形成有第一电容器保护绝缘膜，在该第一电容器保护绝缘膜上也形成有上述孔，该第一电容器保护绝缘膜是依次层叠第一绝缘性氧化金属膜、中间绝缘膜以及第二绝缘性金属氧化金属膜而成的膜，该中间绝缘膜的介电常数低于上述层间绝缘膜的介电常数；
在多个上述金属布线中的至少一个金属布线的上表面和侧面，直接形成有由绝缘性氧化金属构成的第二电容器保护绝缘膜。
2.如权利要求1所述的半导体装置，其特征在于，
在上述第一电容器保护绝缘膜之上形成有盖绝缘膜，在该盖绝缘膜之上形成有上述金属布线。
3.如权利要求1所述的半导体装置，其特征在于，
在多个上述层间绝缘膜中的一个层间绝缘膜的上表面上形成有罩绝缘膜，在该罩绝缘膜之上形成有上述第一电容器保护绝缘膜。
4.如权利要求3所述的半导体装置，其特征在于，
在形成上述罩绝缘膜的上述层间绝缘膜的上表面上，形成有由绝缘性氧化金属膜构成的第三电容器保护绝缘膜，在该第三电容器保护绝缘膜之上形成有上述罩绝缘膜。
5.如权利要求4所述的半导体装置，其特征在于，
在上述上表面上形成上述第三电容器保护绝缘膜的上述层间绝缘膜，是上述电容器上的第一层的层间绝缘膜。
6.如权利要求1所述的半导体装置，其特征在于，
形成上述第一电容器保护绝缘膜的上述层间绝缘膜的上表面被平坦化。
7.如权利要求1所述的半导体装置，其特征在于，
在上述电容器之上形成有由绝缘性氧化金属构成的第四电容器保护绝缘膜，在该第四电容器保护绝缘膜之上交替形成有多个上述层间绝缘膜和多个上述金属布线。
8.如权利要求1所述的半导体装置，其特征在于，
上述中间绝缘膜和形成上述孔的上述层间绝缘膜都由氧化硅类的材料构成，上述氧化硅类的材料指由硅和氧构成的不含氮的材料。
9.如权利要求1所述的半导体装置，其特征在于，
上述中间绝缘膜为多孔质绝缘膜。
10.如权利要求1所述的半导体装置，其特征在于，
上述第一绝缘性氧化金属膜和上述第二绝缘性氧化金属膜是氧化铝膜、氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜中的任意一个膜。
11.一种半导体装置的制造方法，其特征在于，具有：
在半导体基板之上形成基底绝缘膜的工序，
在上述基底绝缘膜之上形成具有下部电极、由铁电体材料构成的电容器介质膜以及上部电极的电容器的工序，
在上述电容器之上交替形成多个层间绝缘膜和多个金属布线的工序，
在多个上述层间绝缘膜中的至少一个层间绝缘膜上形成孔的工序，
在上述孔内形成与上述金属布线电连接的导电性塞柱的工序，
在多个上述层间绝缘膜中的至少一个层间绝缘膜的上表面上，形成依次层叠第一绝缘性氧化金属膜、中间绝缘膜以及第二绝缘性金属氧化金属膜而成的第一电容器保护绝缘膜的工序，其中，该中间绝缘膜的介电常数低于上述层间绝缘膜的介电常数，
在多个上述金属布线中的至少一个金属布线的上表面和侧面，直接形成由绝缘性氧化金属构成的第二电容器保护绝缘膜的工序；
并且，在形成上述孔的工序中，在上述第一电容器保护绝缘膜上也形成该孔。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，
上述中间绝缘膜和形成上述孔的上述层间绝缘膜都由氧化硅类的材料构成，上述氧化硅类的材料指由硅和氧构成的不含氮的材料。
13.如权利要求11所述的半导体装置的制造方法，其特征在于，
在形成上述第一电容器保护绝缘膜的工序中，形成多孔质绝缘膜作为上述中间绝缘膜。
14.如权利要求11所述的半导体装置的制造方法，其特征在于，
在形成上述第一电容器保护绝缘膜的工序中，在形成上述中间绝缘膜之后，在不对该中间绝缘膜实施热处理的状态下，形成上述第二绝缘性金属氧化金属膜。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，
在形成上述第一电容器保护绝缘膜的工序中，在形成上述中间绝缘膜之后，在充满压力高于大气压的非活性气体的密闭容器内保管上述半导体基板，然后从上述密闭容器中取出上述半导体基板，形成上述第二绝缘性金属氧化金属膜。
16.如权利要求11所述的半导体装置的制造方法，其特征在于，
在形成上述第一电容器保护绝缘膜的工序中，使上述第一绝缘性氧化金属膜和上述第二绝缘性氧化金属膜的总膜厚在100nm以下。
17.如权利要求11所述的半导体装置的制造方法，其特征在于，
在形成第一电容器保护绝缘膜的工序之后，还具有用于在该第一电容器保护绝缘膜之上形成盖绝缘膜的工序，
在上述盖绝缘膜之上形成上述金属布线。
18.如权利要求11所述的半导体装置的制造方法，其特征在于，
还具有：
对多个上述层间绝缘膜中的一个该层间绝缘膜的上表面进行抛光而使其平坦化的工序，
在平坦化后的上述层间绝缘膜的上表面上形成罩绝缘膜的工序；
在上述罩绝缘膜之上形成上述第一电容器保护绝缘膜。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，
还具有：
在平坦化后的上述层间绝缘膜的上表面上，形成由绝缘性氧化金属膜形成的第三电容器保护绝缘膜的工序；
在上述第三电容器保护绝缘膜之上形成上述罩绝缘膜。
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