KR101100142B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

[과제] 강유전체 커패시터의 열화를 방지하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것.
[해결 수단]
실리콘 기판(10)의 상방에 형성된 하지 절연막(25)과, 하지 절연막(25) 위에 형성된 강유전체 커패시터 Q와, 커패시터 Q 위에 교대로 복수 형성된 층간 절연막(35, 48, 62) 및 금속 배선(45, 58, 72)과, 층간 절연막(48)이 구비하는 홀(54a) 내에 형성되고, 금속 배선(45)과 전기적으로 접속된 도전성 플러그(57)를 갖고, 층간 절연막(48)의 윗면에, 제 1 절연성 산화 금속막(50a), 층간 절연막(48)보다 비유전률이 낮은 중간 절연막(50b), 및 제 2 절연성 금속산화 금속막(50c)을 순차적으로 적층하여 이루어지는 제 1 커패시터 보호 절연막(50)이 형성되고, 상기 제 1 커패시터 보호 절연막(50)에도 홀(54a)이 형성된 반도체 장치에 따른다.
Figure R1020097017283
강유전체 커패시터, 층간 절연막, 커패시터 보호 절연막, 중간 절연막, 도전성 플러그, 금속 배선, 홀, 절연성 금속산화 금속막, 반도체 장치

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
최근, 강유전체의 분극반전을 이용해서 정보를 강유전체 커패시터에 유지하는 강유전체 메모리 FeRAM(Ferroelectric Random Access Memory)의 개발이 진행되고 있다. 강유전체 메모리는, 전원을 꺼도 정보가 소실되지 않는 불휘발성 메모리가며, 고집적도, 고속구동, 고내구성, 저소비전력을 실현할 수 있기 때문에 특히 주목받고 있다.
강유전체 커패시터를 구성하는 강유전체막의 재료로서는,
잔류 분극량이 10∼30μC/cm2정도와 큰 PZT(Lead Zirconate Titanate: PbZr1 -xTixO3)이나 SBT(SrBi2Ta2O9)등의 페로브스카이트(perovskite) 결정구조를 갖는 강유전체 산화물이 주(主)로 하여 이용되고 있다. 이러한 강유전체막은, 종래부터, 산화 실리콘막 등의 물과의 친화성이 높은 층간 절연막을 통해서 외부로부터 침입한 수분에 의해 그 강유전체특성이 열화 하는 것이 알려져 있다. 이것은, 디바이스에 침입한 수분이, 층간 절연막이나 금속 배선을 형성하기 위해서 기판을 가열할 때에 수소와 산소로 분해되고, 이 중 수소가 강유전체막에 침입하여, 그 수소에 의해 강유전체막이 환원되기 때문에, 강유전체막에 산소결함이 발생하여 그 결정성이 저하하기 때문이다.
또한, 이와 마찬가지로, 강유전체 메모리를 장기간에 걸쳐 사용하는 경우에도, 강유전체막의 강유전체특성이 열화하고, 강유전체 커패시터의 성능이 열화해 버린다. 또한, 강유전체 커패시터에 한하지 않고, 트랜지스터 등의 성능이 열화 하는 것도 있다.
여기에서, FeRAM 등의 강유전체 디바이스에서는, 알루미나(Al2O3)막 등의 커패시터 보호 절연막을 형성함으로써, 수분이나 수소가 강유전체 커패시터에 침입하는 것을 방지하는 것이 보통이다.
이러한 커패시터 보호 절연막에 대해서는, 예를 들면 특허문헌 1에 개시되어 있다.
도 1은 특허문헌 1에 개시되어 있는 반도체 장치의 요부를 확대 단면도이다.
이 반도체 장치는, 반도체 기판(200)의 상방의 제 1 층간 절연막(201) 위에, 하부 전극(202), 강유전체로 이루어지는 커패시터 유전체막(203), 및 상부 전극(204)을 이 순서로 적층하여 이루어지는 강유전체 커패시터 Q를 구비한다.
그리고, 이 강유전체 커패시터 Q를 덮는 산화 실리콘으로 이루어지는 제 2 층간 절연막(206) 위에는, 강유전체 커패시터 Q에 수소나 수분이 침입하기 위한 커패시터 보호 절연막(210)이 형성된다. 또한, 각 절연막(201, 206, 210)에는, 층간 의 전기적 접속을 행하기 위한 홀(206a, 206b)이 형성되고, 이들의 홀 내에 도전성 플러그(211a, 21lb)가 매립된다.
특허문헌 1에 의하면, 커패시터 보호 절연막(210)으로서 알루미나막(207), 질화 실리콘막(208), 및 알루미나막(209)의 적층막을 형성함으로써, 알루미나막(207, 209)의 스트레스가 질화 실리콘막(208)으로 완화되고 있다.
그러나, 이러한 커패시터 보호 절연막(210)에서는, 에칭에 의해 홀(206a, 206b)을 형성할 때에 질화 실리콘막(208)이 에칭의 스토퍼로서 기능 하기 때문에, 에칭에 장시간이 필요하게 되는 동시에, 질화 실리콘 기판(208)의 하방에서 홀(206a, 206b)의 지름이 현저하게 작아져 버린다.
도 2의 (a), (b)는 이 홀(206a, 206b)을 위에부터 본 SEM(Scanning Electron Microscope) 상(像)을 기초로 해서 그린 평면도이다. 이에 나타나 있는 바와 같이, 206a, 206b의 상단(206c)은 비교적 깨끗한 원형인 것에 비해, 그 하단(206d)의 평면형상은, 불안정한 모양으로 되어 있는 동시에, 그 지름이 상단(206c)의 보다도 작아진다.
이렇게, 커패시터 보호 절연막(210)으로서 질화 실리콘막(208)을 포함한 적층막을 형성한 것은, 홀(206a, 206b)을 아름답게 형성할 수 없고, 이들의 홀(206a, 206b)에 매립되는 도전성 플러그(211a, 21lb)의 콘택트 저항이 불안정해진다고 하는 문제가 발생한다.
도 3은 특허문헌 1에 개시되어 있는 반도체 장치의 다른 예의 요부를 확대한 단면도이다.
이 반도체 장치는, 커패시터 보호 절연막(225)으로서, 알루미나막(220, 222, 224)과 산화 실리콘막(221, 223)을 도면에 나타낸 바와 같이 적층 한다는 점에서 도 1의 예와 상이하다.
이 예에서는, 커패시터 보호 절연막(225)에 질화 실리콘막이 포함되어 있지 않기 때문에, 도 1의 예보다는 홀(206a, 206b)의 에칭이 용이하게 된다.
그러나, 막에 인장 응력이 발생하기 쉬운 플라스마 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘막(221, 223)을 형성하기 때문에, 산화 실리콘막(221, 223)에 발생하는 인장 응력에 의해 반도체 기판(200)이 오목형상으로 뒤집히기 쉽다. 그 때문에, 압전소자인 강유전체 커패시터 Q에 응력이 가해져, 강유전체 커패시터 Q의 강유전체특성이 열화 되기 쉬워지는 다른 문제가 발생한다.
[특허문헌 1] 일본국 특개 제2006-49795호 공보
본 발명의 목적은, 강유전체 커패시터의 열화를 방지하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 1 관점에 의하면, 반도체 기판의 상방에 형성된 하지 절연막과, 상기 하지 절연막 위에 형성되고, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극을 구비한 커패시터와, 상기 커패시터 위에 교대로 복수 형성된 층간 절연막 및 금속 배선과, 상기 층간 절연막이 구비하는 홀 내에 형성되고, 상기 금속 배선과 전기적으로 접속된 도전성 플러그를 갖고, 상기 복수의 층간 절연막 중, 적어도 하나의 상기 층간 절연막의 윗면에, 제 1 절연성 산화 금속막, 상기 층간 절연막보다도 비유전률이 낮은 중간 절연막, 및 제 2 절연성 금속산화 금속막을 순차적으로 적층하여 이루어지는 제 1 커패시터 보호 절연막이 형성되고, 상기 제 1 커패시터 보호 절연막에도 상기 홀이 형성된 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판의 상방에 하지 절연막을 형성하는 공정과, 상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극을 구비한 커패시터를 형성하는 공정과, 상기 커패시터 위에, 층간 절연막과 금속 배선을 교대로 복수 형성하는 공정과, 상기 복수의 층간 절연막 중 적어도 하나에서 홀을 형성하는 공정과, 상기 홀 내에, 상기 금속 배선과 전기적으로 접속되는 도전성 플러그를 형성하는 공정을 갖고, 상기 복수의 층간 절연막 중, 적어도 하나의 상기 층간 절연막의 윗면에, 제 1 절연성 산화 금속막, 상기 층간 절연막보다도 비유전률이 낮은 중간 절연막, 및 제 2 절연성 금속산화 금속막을 순차적으로 적층하여 이루어지는 제 1 커패시터 보호 절연막을 형성하는 공정을 더 갖는 동시에, 상기 홀을 형성하는 공정에서, 상기 제 1 커패시터 보호 절연막에도 상기 홀을 형성하는 반도체 장치의 제조 방법이 제공된다.
다음으로, 본 발명의 작용에 관하여 설명한다.
본 발명에 의하면, 제 1 커패시터 보호 절연막으로서, 제 1 절연성 산화 금속막, 중간 절연막, 및 제 2 절연성 금속산화 금속막을 순차적으로 적층한다.
이 중, 중간 절연막은, 그 아래의 층간 절연막보다도 비유전률이 낮은 재료에서 구성되기 때문에, 플라스마 CVD법에 의해 형성된 산화 실리콘막과 비교해서 막응력이 약 하고 인장응력이 작다. 그 때문에, 도 3에서 설명한 바와 같은 막의 응력에 기인하는 반도체 기판의 휘어짐을 방지할 수 있고, 압전소자인 강유전체 커패시터가 응력에 의해 열화되는 것을 막는 것이 가능해 진다.
또한, 이 중간 절연막과, 홀이 형성되는 층간 절연막은, 동시에 산화 실리콘계의 재료에서 구성되는 것이 바람직하다. 이렇게 하면, 에칭에 의해 홀을 형성할 때, 중간 절연막과 층간 절연막 사이에 실질적인 에칭 레이트(rate)의 차이가 발생하지 않는다.
따라서, 산화 실리콘막의 에칭에서 스토퍼로서 기능하는 질화 실리콘막을 커패시터 보호 절연막에 사용하는 도 1의 예와 비교하여, 단시간에 홀을 개구할 수 있는 동시에, 홀의 상단과 하단의 지름에 차이가 거의 발생하지 않고, 홀을 아름답게 형성하는 것이 가능해 진다.
그 때문에, 홀 내에 형성되는 도전성 플러그에 콘택트 불량이 발생하기 어려워져, 반도체 장치의 수율을 향상시킬 수 있다.
도 1은 특허문헌 1에 개시되어 있는 반도체 장치의 요부를 확대한 단면도.
도 2의 (a), (b)는 특허문헌 1의 홀을 위에부터 본 SEM상을 기초로 해서 그린 평면도.
도 3은 특허문헌 1에 개시되어 있는 반도체 장치의 다른 예의 요부를 확대한 단면도.
도 4의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 5의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 6의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 7의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 10).
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 15).
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 16).
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 17).
도 21은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 18).
도 22는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 19).
도 23은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 20).
도 24는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 21).
도 25는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 22).
도 26은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 23).
도 27은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 24).
도 28은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 25).
도 29는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 26).
도 30은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 27).
도 31은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 28).
도 32는 본 발명의 제 1 실시예에 따른 반도체 장치의 확대 평면도.
도 33은 본 발명의 제 1 실시예에서, 셀 영역에만 제 5 커패시터 보호 절연막을 형성한 경우의 평면도.
도 34는 본 발명의 제 1 실시예에서, 제 1 절연성 산화 금속막과 제 2 절연성 산화 금속막의 2층을 형성함으로써 얻을 수 있는 이점을 설명하기 위한 단면도.
도 35는 비교예에 따른 반도체 장치의 단면도.
도 36은 본 발명의 각 실시예에서 사용되는 밀폐용기의 사시도.
도 37은 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 단면도.
도 38은 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 단면도.
도 39는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 40은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 41은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 42는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 43은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 44는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 45는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도 (그 7).
도 46은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 47은 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 단면도.
도 48은 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 단면도.
도 49의 (a)∼(c)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면(그 1).
도 50의 (a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 51의 (a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 52의 (a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 53의 (a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 54의 (a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 55는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 56은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 57은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 58은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도 (그 10).
도 59는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 60은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 61은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 62는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 63은 제 3 실시예의 제 1 변형예에 따른 반도체 장치의 단면도.
도 64는 제 3 실시예의 제 2 변형예에 따른 반도체 장치의 단면도.
도 65는 제 1 실시예의 제 2 변형예에 따른 반도체 장치에서, 하부 전극과 제 1 금속 배선과의 콘택트 저항을 조사해서 얻은 그래프.
도 66은 제 1 실시예의 제 2 변형예에 따른 반도체 장치에서, 상부 전극과 제 1 금속 배선과의 콘택트 저항을 조사해서 얻은 그래프.
도 67은 제 1 실시예의 제 2 변형예를 따라서 복수의 커패시터를 고립해서 형성하고, 그 커패시터의 잔류분극전하량(Qsw)을 조사해서 얻은 그래프.
도 68은 제 1 실시예의 제 2 변형예를 따라서 셀 영역에 형성된 커패시터의 잔류분극전하량(Qsw)을 조사해서 얻은 그래프.
도 69는 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 불량율의 조사 결 과를 나타낸 도면.
[발명을 실시하기 위한 바람직한 실시예]
이하에, 본 발명의 실시예에 대해서, 첨부된 도면을 참조하면서 상세하게 설명한다.
(1) 제 1 실시예
먼저, 본 발명의 제 1 실시예에 따른 반도체 장치에 대해서, 그 제조공정을 따라가면서 설명한다.
도 4∼도 31은 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
또한, 이들의 도면에서는, 하나의 반도체칩에서의 주변회로영역 Rperipheral, 로직 회로영역 Rlogic, 셀 영역 Rcell, 패드 영역 Rpad을 병기하고 있다.
이 반도체 장치는 플래너형의 FeRAM이며, 아래와 같이 하여 제조된다.
최초에, 도 4의 (a)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
n형 또는 p형의 실리콘(반도체)기판(10)의 표면을 열산화 함으로써 소자분리 절연막(11)을 형성하고, 이 소자분리 절연막(11)으로 트랜지스터의 활성영역을 획정한다. 소자분리 절연막(11)의 막 두께는, 예를 들면 실리콘 기판(10)의 윗면으로부터 재서 약 200nm정도이다. 이러한 소자분리 구조는 LOCOS(Local Oxidation of Silicon)라고 불리지만, 이것 대신에 STI(Shallow Trench Isolation)를 채용해 도 좋다.
다음으로, 실리콘 기판(10)의 활성영역에 p형 불순물, 예를 들면 보론을 도입해서 제 1, 제 2 p웰(12, 13)을 형성한 후, 그 활성영역의 표면을 열산화 함으로써, 게이트 절연막(14)이 되는 열산화막을 약 6∼7nm의 두께로 형성한다.
계속해서, 실리콘 기판(10)의 상측 전체 면에, 두께 약 50nm의 비정질 실리콘막과 두께 약 150nm의 텅스텐 실리사이드막을 순차적으로 형성한다. 또한, 비정질 실리콘막 대신에 다결정 실리콘막을 형성해도 좋다. 그 후에, 포토리소그래피에 의해 이들 막을 패터닝하고, 로직 회로영역 Rlogic과 셀 영역 Rcell의 실리콘 기판(10) 위에 게이트 전극(15)을 형성하는 동시에, 주변회로영역 Rperipheral의 소자분리 절연막(11) 위에 배선(16)을 형성한다.
게이트 전극(15)의 게이트 길이는, 예를 들면 360μm정도이다.
또한, 게이트 전극(15)을 마스크로 하는 이온주입에 의해, 게이트 전극(15)의 옆의 실리콘 기판(10)에 n형 불순물로서 인을 도입하고, 제 1 ∼ 제 3 소스/드레인 익스텐션(17a∼17c)을 형성한다.
그 후에, 실리콘 기판(10)의 상측 전체 면에 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(15)과 배선(16)의 옆에 절연성 스페이서(18)로서 남긴다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화 실리콘막을 45nm의 두께로 형성한다.
계속해서, 이 절연성 스페이서(18)와 게이트 전극(15)을 마스크로 하면서, 실리콘 기판(10)에 비소(砒素) 등의 n형 불순물을 다시 이온주입 함으로써, 게이트 전극(15)의 옆쪽의 실리콘 기판(10)에 제 1 ∼ 제 3 소스/드레인 영역(불순물확산영역)(19a∼19c)을 형성한다.
또한, 실리콘 기판(10)의 상측 전체 면에, 스퍼터법에 의해 코발트막 등의 고융점금속막을 형성한다. 그리고, 그 고융점금속막을 가열시켜서 실리콘과 반응 시킴으로써, 제 1 ∼ 제 3 소스/드레인 영역(19a∼19c)에서의 실리콘 기판(10) 위에 코발트 실리사이드층 등의 고융점 실리사이드층(22)을 형성하고, 각 소스/드레인 영역(19a∼19c)을 저(低)저항화한다. 또한, 이러한 고융점금속 실리사이드층은, 게이트 전극(15)이나 배선(16)의 표층에도 형성된다.
그 후에, 소자분리 절연막(11)의 상(上) 등에서 미반응되고 있는 고융점금속층을 웨트 에칭해서 제거한다.
여기까지의 공정에 의해, 실리콘 기판(10)의 셀 영역 Rcell과 로직 회로영역 Rlogic에는, 각각 게이트 절연막(14), 게이트 전극(15), 및 제 1 ∼ 제 3 소스/드레인 영역(19a∼19c) 등으로 구성되는 제 1 ∼ 제 3 MOS트랜지스터 TR1∼TR3이 형성되게 된다.
다음으로, 도 4의 (b)에 나타나 있는 바와 같이 실리콘 기판(10)의 상측 전체 면에, 플라스마 CVD법으로 산질화 실리콘(SiON)막을 두께 약 200nm로 형성하고, 그것을 에칭 스토퍼막(24)으로 한다.
또한, TEOS(Tetra Ethyl Ortho Silicate)(Tetraethoxysilane)가스와 산소 가 스와의 혼합 가스를 사용하는 플라스마 CVD법에 의해, 이 에칭 스토퍼막(24) 위에 하지 절연막(25)으로서 산화 실리콘(SiO2)막을 두께 약 600nm로 형성한다. 그 후에, 하지 절연막(25)의 윗면을 평탄화하기 위해서, CMP(Chemical Mechanical Polishing)에 의해 그 윗면을 연마한다. 그 연마량은, 예를 들면 200nm정도이다.
다음으로, 도 5의 (a)에 나타나 있는 바와 같이 TEOS(Tetra Ethyl Ortho Silicate) 가스를 사용하는 플라스마 CVD법에 의해, 이 하지 절연막(25) 위에 다시 실리콘 산화막을 약 100nm의 두께로 형성하고, 이 실리콘 산화막을 제 1 캡 절연막(26)으로 한다.
그리고, 이들 절연막(25, 26)의 탈수처리로서, 질소분위기 중에서 기판 온도를 약 650℃로 하는 어닐링을 약 30분간 행한 후, 제 1 캡 절연막(26) 위에 스퍼터법에 의해 알루미나막(20)을 두께 약 20nm로 형성한다.
그 후에, 이 알루미나막(20)에 대하여, 기판 온도를 650℃, 처리 시간을 60초로 하는 RTA(Rapid Thermal Anneal)를 행한다.
이렇게 제 1 캡 절연막(26)을 형성함으로써 상기의 CMP에서 연마 패드와의 접촉으로 붙은 하지 절연막(25)의 윗면의 미세한 상처(마이크로 스크래치)가 제 1 캡에 매립되기 때문에, 제 1 캡 절연막(26)의 윗면에 알루미나막(20)이 양호한 평탄성으로 형성된다.
다음으로, 도 5의 (b)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 알루미나막(20) 위에, 스퍼터법에 의해 제 1 도전막(27)으로서 플라티나(platina)막을 형성한다. 이 제 1 도전막(27)은 나중에 패터닝되어서 커패시터 하부 전극이 되고, 그 막 두께는 약 155nm이다.
또한, 제 1 도전막(27) 위에, 스퍼터법에 의해 PZT(Lead Zirconate Titanate: PbZr1 - xTixO3)막을 150∼200nm의 두께로 형성하고, 이 PZT막을 강유전체막(28)으로 한다.
또한, 강유전체막(28)의 성막 방법으로서는, 스퍼터법 이외에, MOCVD(Metal Organic CVD)법이나 졸(Sol)·겔(gel)법도 있다. 또한, 강유전체막(28)의 재료는 상기의 PZT에 한정되지 않고, SBT(SrBi2Ta2O9), SrBi2(TaxNb1 -x)(2O9), Bi4Ti2O12등의 Bi층상구조화합물이나, PZT에 란탄(Lanthanum)을 도프(dope)한 PLZT(Pb1 - xLaxZr1 -yTiyO3), 또는 그 밖의 금속산화물 강유전체에서 강유전체막(28)을 구성해도 좋다.
여기에서, 스퍼터법에서 형성된 PZT는, 성막 직후에서는 거의 결정화되어 있지 않아, 강유전체특성에 못 미친다. 여기에서, 강유전체막(28)을 구성하는 PZT를 결정화시키기 위한 결정화 어닐링으로서, Ar 유량(流量)이 1.98리터/분(分)으로 산소 유량이 0.025리터/분의 산소함유 분위기 중에서 기판 온도를 약 585℃로 하는 RTA(Rapid Thermal Anneal)를 약 90초간 행한다. 또한, MOCVD법에서 강유전체막(28)을 형성하는 경우에는, 이 결정화 어닐링은 불필요하다.
다음으로, 상기의 강유전체막(28) 위에, 스퍼터법으로 제 1 산화이리 듐(IrO2)막을 두께 약 50nm로 형성하고, 이 제 1 산화이리듐막에 대하여 RTA를 시행한다. 그 RTA의 조건은 특별하게 한정되지 않지만, 본 실시예에서는 Ar 유량이 2.00리터/분으로 산소 유량이 0.025리터/분의 산소함유 분위기 중에서 기판 온도를 725℃, 처리 시간을 20초로 한다.
그 후에, 제 1 산화이리듐막 위에 스퍼터법에 의해 제 2 산화이리듐막을 두께 약 200nm로 형성하고, 이들 제 1, 제 2 산화이리듐막으로 이루어지는 적층막을 제 2 도전막(29)으로 한다.
여기에서, 알루미나막(20) 위에 제 1 도전막(27)을 형성함으로써, 알루미나막(20)을 생략해서 캡 절연막(26) 위에 제 1 도전막(27)을 직접 형성할 경우와 비교하여, 제 1 도전막(27)을 구성하는 플라티나의 배향성이 양호해진다. 그 제 1 도전막(27)의 배향의 작용에 의해, 강유전체막(28)을 구성하는 PZT의 배향을 진열할 수 있어, 강유전체막(28)의 강유전체특성이 향상된다.
다음으로, 도의 6 (a)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 포토리소그래피에 의해 제 2 도전막(29)을 패터닝해서 상부 전극(29a)을 형성한다. 그리고, 이 패터닝에 의해 강유전체막(28)이 받은 손상을 회복시키기 위해서, 강유전체막(28)에 대한 회복 어닐링을 종형로(縱型爐) 내에서 행한다. 이 회복 어닐링은, 산소 유량이 20리터/분의 산소함유 분위기에서 행해지고, 그 조건은, 예를 들면 기판 온도 650℃, 처리 시간 60분이다.
다음으로, 포토리소그래피로 강유전체막(28)을 패터닝 함으로써, PZT 등의 강유전체 재료로 구성되는 커패시터 유전체막(28a)을 형성한다. 이 패터닝에서 커패시터 유전체막(28a)이 받은 손상은 회복 어닐링에 의해 회복된다. 이 회복 어닐링은, 종형로를 이용하여 산소함유 분위기 중에서 행하여지고, 그 조건으로서 산소 유량 20리터/분, 기판 온도 350℃ 및 처리 시간 60분이 채용된다.
계속해서, 실리콘 기판(10)의 상측 전체 면에, 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(28a)을 보호하기 위한 제 1 커패시터 보호 절연막(31)으로서 알루미나막을 스퍼터법에 의해 두께 약 50nm로 형성한다.
또한, 알루미나막 대신에, 산화티탄(TiOx)막, 산화지르코늄(ZrOx)막, 산화마그네슘(MgOx)막, 및 산화티탄 마그네슘(MgTiOx)막 중 어느 하나를 제 1 커패시터 보호 절연막(31)으로서 형성해도 좋다.
그리고, 이 스퍼터에 의해 커패시터 유전체막(28a)이 받은 손상을 회복시키기 위해서, 산소 유량이 20리터/분의 산소함유 분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 60분간 행한다. 이 회복 어닐링은 종형로를 이용하여 행하여진다.
다음으로, 도 7의 (a)에 나타나 있는 바와 같이 포토리소그래피로 제 1 도전막(27)과 제 1 커패시터 보호 절연막(31)을 패터닝 함으로써, 커패시터 유전체막(28a) 아래의 제 1 도전막(27)을 하부 전극(27a)으로 하는 동시에, 이 하부 전극(27a)을 덮도록 제 1 커패시터 보호 절연막(31)을 남긴다.
그 후에, 프로세스 중에 커패시터 유전체(28a)가 받은 손상을 회복시키기 위해서, 기판 온도 650℃, 처리 시간 60분의 조건에서, 산소 유량이 20리터/분의 산소함유 분위기 중에서 커패시터 유전체막(28a)에 회복 어닐링을 실시한다. 그 회복 어닐링은 예를 들면 종형로를 이용하여 행하여진다.
여기까지의 공정에 의해, 실리콘 기판(10)의 상방에는, 하부 전극(27a), 커패시터 유전체막(28a), 및 상부 전극(29a)을 이 순서로 적층하여 이루어지는 커패시터 Q가 형성되게 된다.
계속해서, 도 7의 (b)에 나타나 있는 바와 같이 실리콘 기판(10)의 상측 전체 면에, 커패시터 Q를 보호하기 위한 제 2 커패시터 보호 절연막(33)으로서 알루미나막을 스퍼터법으로 약 20nm의 두께로 형성한다. 이 제 2 커패시터 보호 절연막(33)은, 그 아래의 제 1 커패시터 보호 절연막(31)과 협동하여, 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 이르는 것을 방지하고, 커패시터 유전체막(28a)이 환원되어서 그 강유전체특성이 열화되는 것을 억제하도록 기능 한다.
이러한 기능을 갖는 막에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막이 있어, 이들 중 어느 하나를 제 2 커패시터 보호 절연막(33)으로서 형성해도 좋다.
그리고, 기판 온도 550℃, 처리 시간 60분의 조건에서, 산소함유 분위기로 되어 있는 종형로 내에서 커패시터 유전체막(28a)에 대하여 회복 어닐링을 실시한다. 이 회복 어닐링에서의 산소 유량은, 예를 들면 산소 유량이 20리터/분이다.
다음으로, 도 8에 나타나 있는 바와 같이 TEOS 가스를 사용하는 플라스마 CVD법에 의해, 상기의 제 2 커패시터 보호 절연막(33) 위에 산화 실리콘막을 약 1500nm의 두께로 형성하고, 그 산화 실리콘막을 제 1 층간 절연막(35)으로 한다.
다음으로, 제 1 층간 절연막(35)의 윗면을 평탄화하기 위해서, 예를 들면 CMP처리에 의해, 층간 절연막(35)의 표면을 평탄화한다.
그 후에, 제 1 층간 절연막(35)에 대한 탈수처리로서, CVD장치를 채용한 N2O 플라스마처리(열처리)를 행한다. 이 경우, 기판 온도는 350℃로 설정되고, 처리 시간은 2분으로 한다.
이러한 N2O 플라스마에 의해 제 1 층간 절연막(35)이 탈수되는 동시에, 제 1 층간 절연막(35)의 윗면이 질화되어서 수분의 재흡착을 방지하는 것이 가능하다.
또한, N2O 플라스마처리 대신에, 암모니아(NH3) 플라스마처리에 의해 제 1 층간 절연막(35)의 탈수를 행해도 좋다. 이것에 대해서는, 후술하는 각 N2O 플라스마처리에서도 같다.
또한, 이 탈수처리는, 대상이 되는 절연막의 두께가 100nm이상의 경우에 특히 유효하다. 이것은, 100nm 이상의 막 두께의 절연막에는 비교적 많은 수분이 포함되어 있기 때문이다. 한편, 절연막의 두께가 100nm미만의 경우에는, 절연막 중의 수분량이 적으므로, 이러한 탈수처리는 행하지 않아도 좋다.
이하에서는, 이러한 지견(知見)에 근거하여, 탈수처리가 필요한 절연막과 필요 없는 절연막을 구별한다. 다만, 막 두께가 100nm미만 이여도, 탈수 처리를 실시해서 절연막을 충분하게 건조시키는 것이 바람직한 경우에는, 탈수처리를 행해도 좋다.
또한, 이 층간 절연막(35) 위에 커버 절연막을 형성해도 좋다. 그 커버 절연막은, CMP의 때에 층간 절연막(35)의 윗면에 형성된 마이크로 스크래치나, 인접하는 커패시터 Q 사이의 층간 절연막(35)에 발생한 보이드를 매립하기 위해서 형성되는 것이며, 이러한 커버 절연막을 형성함으로써 그 위에 형성되는 막의 피막성이 향상된다. 그 커버 절연막으로서는, 예를 들면 TEOS 가스를 사용하는 플라스마 CVD법에 의해 형성된 두께 약 50nm의 산화 실리콘막을 채용할 수 있다.
다음으로, 도 9에 나타나 있는 바와 같이 제 1 층간 절연막(35) 위에 스퍼터법으로 알루미나막을 50∼100nm의 두께로 형성하고, 이 알루미나막을 제 3 커패시터 보호 절연막(30)으로 한다. 그 제 3 커패시터 보호 절연막(30)은, 수분이나 수소에 대한 블록(block)성에 뛰어난 알루미나로 구성되고, 수분이나 수소 등의 환원성 물질에 의해 커패시터 유전체막(28a)이 열화되는 것을 방지하는 역할을 담당한다.
또한, 알루미나막 대신에, 수분이나 수소에 대한 블록성이 있는 막, 예를 들면 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막 중 어느 하나를 제 3 커패시터 보호 절연막(30)으로서 형성해도 좋다.
그 후에, 도 10에 나타나 있는 바와 같이 TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제 2 캡 절연막(32)으로서 산화 실리콘막을 두께 약 200∼300nm로 형성한다.
다음으로, 도 11에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한 다.
우선, 제 2 캡 절연막(32) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 홀 형상의 제 1 ∼ 제 4 창(윈도우)(37a∼37d)을 구비한 제 1 레지스트 패턴(37)을 형성한다.
다음으로, 이 제 1 레지스트 패턴(37)을 마스크로 채용하면서, 제 2 캡 절연막(32)으로부터 에칭 스토퍼막(24)까지를 드라이 에칭 함으로써, 제 1 ∼ 제 4 창(37a∼37d) 아래의 이들 절연막에 제 1 ∼ 제 4 컨택트홀(38a∼38d)을 형성한다.
이 드라이 에칭은, 평행 평판형 플라스마에칭 장치(도면에 나타내지 않음)에 서 3스텝의 에칭으로 행하여진다. 그 제 1 스텝의 에칭에서는, C4F8, O2, 및 Ar의 혼합 가스를 에칭 가스로서 사용하고, 제 2 캡 절연막(32)으로부터 하지 절연막(25)까지를 에칭한다. 이 에칭은 에칭 스토퍼막(24) 위에 정지(停止)하고, 에칭 스토퍼막(24)은 에칭되지 않는다.
다음 제 2 스텝에서는, 에칭 가스로서 O2와 Ar와의 혼합 가스를 사용하고, 이들 가스의 스퍼터 작용에 의해, 제 1 스텝으로 홀 내에 생긴 에칭 생성물을 제거한다.
그리고, 제 3 스텝의 에칭에서는, C4F8, CF4, O2, 및 Ar의 혼합 가스를 에칭 가스로 해서 에칭 스토퍼막(24)이 에칭된다.
상기의 에칭이 종료된 후, 제 1 레지스트 패턴(37)은 제거된다.
다음으로, 도 12에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한 다.
우선, 제 1 ∼ 제 4 컨택트홀(38a∼38d)의 내면과 제 2 캡 절연막(32)의 윗면에, 스퍼터법에 의해 티탄(Ti)막과 질화 티탄(TiN)막을 각각 두께 20nm, 50nm로 형성하고, 이들 막을 글루(glue)막으로 한다. 그리고, 이 글루막 위에, 6불화 텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 500nm의 두께로 형성하고, 이 텅스텐막으로 제 1 ∼ 제 4 컨택트홀(38a∼38d)을 완전하게 매립한다.
그 후에, 제 2 캡 절연막(32) 위의 여분인 글루막과 텅스텐막을 CMP법으로 연마해서 제거하고, 이들 막을 제 1 ∼ 제 4 컨택트홀(38a∼38d) 내에 각각 제 1 ∼ 제 4 도전성 플러그(40a∼40d)로서 남긴다.
이들 도전성 플러그 중, 셀 영역 Rcell에 형성된 제 1, 제 2 도전성 플러그(40a, 40b)는, 각각 제 1, 제 2 소스/드레인 영역(19a, 19b)과 전기적으로 접속된다. 한편, 로직 회로영역 Rlogic에 형성된 제 3 도전성 플러그(40c)는 제 3 소스/드레인 영역(19c)과 전기적으로 접속된다. 그리고, 주변회로영역 Rperipheral에 형성된 제 4 도전성 플러그(40d)는 배선(16)과 전기적으로 접속된다.
또한, 제 1 ∼ 제 4 도전성 플러그(40a∼40d)를 형성한 후에, CVD장치를 채용한 N2O 플라스마처리를 제 2 캡 절연막(32)에 대하여 행하고, 제 2 캡 절연막(32)의 탈수와 수분의 재흡착의 방지를 행해도 좋다. 그 탈수처리는, 예를 들면 기판 온도를 350℃, 처리 시간을 2분으로 하는 조건에서 행하여진다.
그런데, 제 1 ∼ 제 4 도전성 플러그(40a∼40d)는, 매우 산화되기 쉬운 텅스텐을 주로 구성되어 있기 때문에, 산소함유 분위기 중에서 용이하게 산화해서 콘택트 불량을 야기할 우려가 있다.
여기에서, 이들 제 1 ∼ 제 4 도전성 플러그(40a∼40d)가 산화하는 것을 방지하기 위해서, 이들 플러그와 제 2 캡 절연막(32)의 각각의 윗면에, 산화방지 절연막(41)으로서 CVD법에 의해 산질화 실리콘막을 두께 약 100nm로 형성한다.
다음으로, 도 13에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 산화방지 절연막(41) 위에 포토레지스트를 도포하고, 그것을 노광, 현상해서 제 2 레지스트 패턴(43)으로 한다. 도면에 나타낸 바와 같이, 상부 전극(29a)과 하부 전극(27a)의 각각의 상의 제 2 레지스트 패턴(43)에는, 홀 형상의 제 5, 제 6 창(43a, 43b)이 형성된다.
다음으로, 제 2 레지스트 패턴(43)을 마스크로 하면서, 산화방지 절연막(41), 제 2 캡 절연막(32), 제 1 층간 절연막(35), 및 제 1 ∼ 제 3 커패시터 보호 절연막(31, 33, 30)을 에칭함으로써, 상부 전극(29a) 위에 제 1 홀(35a)을 형성하는 동시에, 하부 전극(27a)의 콘택트 영역 위에 제 2 홀(35b)을 형성한다.
그리고, 제 2 레지스트 패턴(43)을 제거한 후, 여기까지의 공정에서 커패시터 유전체막(28a)이 받은 손상을 회복시키기 위해서, 산소함유 분위기로 되어 있는 종형로에 실리콘 기판(10)을 넣고, 기판 온도 500℃, 처리 시간 60분의 조건에서, 커패시터 유전체막(28a)에 대하여 회복 어닐링을 실시한다. 이때, 산소의 유량은 예를 들면 20리터/분으로 한다.
그 후에, 산화방지 절연막(41)을 에치백 해서 제거한다.
다음으로, 도 14에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 2 캡 절연막(32)과 제 1 ∼ 제 4 도전성 플러그(40a∼40d)의 각각의 윗면, 및 제 1, 제 2 홀(35a, 35b)의 내면에, 스퍼터법에 의해 금속적층막을 형성한다. 본 실시예에서는, 그 금속적층막으로서, 약 150nm의 두께의 질화 티탄막, 약 550nm의 두께의 동(銅)함유 알루미늄막, 약 5nm의 두께의 티탄막, 및 약 150nm의 두께의 질화 티탄막을 이 순서로 형성한다.
그리고, 포토리소그래피에 의해 이 금속적층막을 패터닝 함으로써, 제 2 캡 절연막(32) 위에 제 1 금속 배선(45)을 형성한다. 그 제 1 금속 배선(45) 중, 커패시터 Q 위에 형성된 것은, 상기의 제 1, 제 2 홀(35a, 35b)을 통해서 각각 상부 전극(29a), 하부 전극(27a)과 전기적으로 접속된다.
또한, 제 1, 제 2 홀(35a, 35b)내에 형성된 제 1 금속 배선(45)은, 도전성 플러그로서의 역할을 담당한다.
계속해서, 도 15에 나타나 있는 바와 같이 제 1 금속 배선(45)과 제 2 캡 절연막(32)을 덮는 제 4 커패시터 보호 절연막(46)으로서, 스퍼터법에 의해 알루미나막을 20nm의 두께로 형성한다.
이 제 4 커패시터 보호 절연막(46)은, 수소나 수분 등의 환원성 물질을 블록 해서 커패시터 유전체막(28a)을 보호하는 기능을 갖는다. 이러한 기능을 갖는 막 에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막이 있고, 이들 중 어느 하나를 제 4 커패시터 보호 절연막(46)으로서 형성해도 좋다.
또한, 제 4 커패시터 보호 절연막(46)을 형성하지 않아도 커패시터 유전체(28a)가 열화하지 않는다면, 제 4 커패시터 보호 절연막(46)을 생략해도 좋다.
다음으로, 도 16에 나타나 있는 바와 같이 반응 가스로서 TEOS 가스와 산소를 사용하는 플라스마 CVD법에 의해, 제 4 커패시터 보호 절연막(46) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 2 층간 절연막(48)으로 한다. 이 제 2 층간 절연막(48)의 막 두께는, 예를 들면 제 1 금속 배선(45) 위에서 약 2600nm이다.
그 후에, 제 2 층간 절연막(48)의 윗면을 평탄화하기 위해, CMP에 의해 그 윗면을 연마한다.
다음으로, 도 17에 나타나 있는 바와 같이 기판 온도 약 350℃, 처리 시간 약 4분의 조건에서, CVD장치 내에서 제 2 층간 절연막(48)의 표면에 대하여 N2O 플라스마처리를 행한다. 이러한 N2O플라스마처리에 의해, 제 2 층간 절연막(48)은 탈수되는 동시에, 그 표면이 질화되어서, 물과의 친화성이 높은 산화 실리콘이 수분을 흡습(吸濕)하는 것이 방지된다.
또한, N2O 플라스마처리 대신에, 기판 온도를 350℃, 처리 시간을 10분으로 하는 NH3 플라스마처리를 행해도 좋다.
다음으로, 도 18에 나타나 있는 바와 같이 TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제 2 층간 절연막(48) 위에 제 3 캡 절연막(49)으로서 산화 실리콘막을 두께 약 100nm로 형성한다.
여기에서, 제 2 층간 절연막(48)의 윗면에는, CMP을 행한 때(도 16 참조)에 CMP 장치의 패드와의 접촉에서 발생한 미세한 상처(마이크로 스크래치)가 형성되어 있지만, 상기의 제 3 캡 절연막(49)은 이 상처를 매립하여 평탄화하는 역할을 담당한다.
계속해서, 도 19에 나타나 있는 바와 같이 CVD장치 내에서 제 3 캡 절연막(49)에 대하여 N2O 플라스마처리를 함으로써, 캡 절연막(49)을 탈수하는 동시에, 캡 절연막(49)의 표면을 질화해서 수분의 재흡착을 방지한다. 이 N2O 플라스마처리는, 예를 들면 기판 온도 350℃, 처리 시간 2분의 조건에서 행하여진다.
다음으로, 도 20에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 3 캡 절연막(49) 위에, 커패시터 유전체막(28a)을 환원성 물질로부터 보호하기 위한 제 1 절연성 산화 금속막(50a)으로서, 수소나 수분 등의 환원성 물질에 대한 블록성에 뛰어난 알루미나막을 두께 약 20nm로 형성한다.
또한, 제 1 절연성 산화 금속막(50a)은, 수소와 수분을 블록하는 성질을 갖는 절연막이면 알루미나막에 한정되지 않는다. 그러한 절연막으로서는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막 이 있다.
스퍼터법으로 이 제 1 절연성 산화 금속막(50a)을 형성할 때, 전술한 바와 같이 N2O 플라스마처리에 의해 캡 절연막(49)을 충분하게 탈수할 수 있기 때문에, 캡 절연막(49) 중의 수분에 의해 커패시터 Q가 증발소각되는 일이 없고, 커패시터 유전체막(28a)이 수분으로 열화되는 것을 방지할 수 있다.
다음으로, 이 제 1 절연성 산화 금속막(50a) 위에, 저유전율의 중간 절연막(50b)을 두께 약 50nm로 형성한다.
이 중간 절연막(50b)은, 제 2 층간 절연막(48)을 구성하는 산화 실리콘(비유전률: 약 3.8∼4.2)보다도 비유전률이 낮은 재료로 구성된다.
그러한 저유전율의 재료로서는, 예를 들면 도포법에 의해 형성할 수 있는 다공질 실리카(Silica)계 재료인 나노 클러스터링 실리카(NCS: Nano Clustering Silica)가 있다. 나노 클러스터링 실리카의 비유전률은 약 2.25이며, 제 2 층간 절연막(43)의 비유전률(3.8∼4.2) 보다도 낮다. 또한, 절연막의 형성 방법으로서의 도포법은, SOD(Spin on Dielectric)법이라고 불리는 것도 있다.
또한, 어플라이드머티리얼즈사가 개발한 산화 실리콘계의 「Black Diamond」도 중간 절연막(50b)의 재료로서 채용될 수 있다. 「Black Diamond」는, 트리메틸 실란을 성막가스로서 사용하는 CVD법에 의해 형성되고, 비유전률이 약 2.7로 낮다.
또한, 비유전률이 2.5이하가 되는 다공질 MSQ(Methyl Silses Quioxane)로 중간 절연막(50b)을 구성해도 좋다. 이 다공질 MSQ도 도포법에 의해 막모양으로 형 성할 수 있다.
그 후에, 이 중간 절연막(50b) 위에, 제 2 절연성 산화 금속막(50c)으로서 알루미나막을 두께 약 20nm로 형성한다. 제 1 절연성 산화 금속막(50a)과 마찬가지로 제 2 절연성 산화 금속막(50c)은 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 침입하는 것을 저지하고, 커패시터 유전체막(28a)이 열화되는 것을 방지하는 역할을 담당한다.
또한, 알루미나막 대신에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막 중 어느 하나를 제 2 절연성 산화 금속막(50c)으로서 형성해도 좋다.
이상에 의해, 제 1, 제 2 절연성 산화 금속막(50a, 50c)과 중간 절연막(50b)으로 구성되는 제 5 커패시터 보호 절연막(50)이 제 3 층간 절연막(49) 위에 형성되게 된다.
그 제 5 커패시터 보호 절연막(50)을 구성하는 중간 절연막(50b)은, 제 2 층간 절연막(48)보다도 비유전률이 낮은 재료로 구성되기 때문에, 플라스마 CVD법으로 형성된 산화 실리콘막(221, 223)(도 3 참조)과 비교해서 막응력이 약하고 인장응력이 작다. 그 때문에 도 3에서 설명한 바와 같은 막의 응력에 기인하는 실리콘 기판(10)의 휘어짐을 방지할 수 있고, 압전소자인 커패시터 Q가 응력에 의해 열화되는 것을 막는 것이 가능해 진다.
또한, 이 중간 절연막(50b)은, 두께가 약 50nm과 제 2 층간 절연막(48)보다도 엷으므로, 성막시에 그 막 중에 포함되는 수분량이 미량이다. 따라서, 제 2 층 간 절연막(48)에 대해 행한 것 같은 탈수를 위한 N2O 플라스마처리(도 17 참조)는 중간 절연막(50b)에 대하여는 불필요하다. 이렇게 N2O 플라스마처리를 생략함으로써 중간 절연막(50b)에 대하여 N2O 플라스마처리를 행할 경우보다도 공정수를 저감할 수 있다고 하는 이점을 얻을 수 있다.
다만, 대기에 중간 절연막(50b)을 장시간 노출시키면, 흡습에 의해 중간 절연막(50b)중의 수분량이 늘어나 버린다. 따라서, 중간 절연막(50b)을 형성하고나서 되도록 이면 12시간 이내에 다음 공정을 행하고, 중간 절연막(50b)의 흡습을 막도록 하는 것이 바람직하다.
또한, 제조상의 경우에 따라서, 다음 공정을 행할 때까지 소정시간, 예를 들면 12시간 이상의 시간이 필요한 경우에는, 중간 절연막(50b)을 형성한 후에, 도 3 6에 나타나 있는 바와 같은 밀폐용기(300) 내에 실리콘 기판(10)을 보관하는 것이 바람직하다.
그 밀폐용기(300)에서는, 기판 온도가 실온보다 높게 유지되는 동시에, 용기내에 대기압보다도 높은 질소 등의 불활성가스가 공급된다. 이렇게 기판 온도를 높게 함으로써 중간 절연막(50b)의 흡습을 막을 수 있다. 또한, 용기 내가 대기압보다도 높으므로, 외부의 대기가 용기 내에 침입하지 않고, 대기중의 수분에 중간 절연막(50b)이 접촉되지 않는다.
그 후에, 제 5 커패시터 보호 절연막(50) 위에, TEOS 가스를 사용하는 플라스마 CVD법에 의해 커버 절연막(51)으로서 산화 실리콘막을 약 100nm의 두께로 형 성한다. 이렇게 100nm정도로 엷은 두께이기 때문에 커버 절연막(51) 중의 수분량은 적고, 또한, 커패시터 Q에 불필요에 손상을 주지 않기 때문에, N2O 플라스마를 채용한 탈수처리를 커버 절연막(51)에 대하여 행할 필요가 없다. 이렇게 N2O 플라스마처리를 생략함으로써 커버 절연막(51)에 대하여 N2O 플라스마처리를 행할 경우보다도 공정수를 저감할 수 있다.
다만, 중간 절연막(50b)과 마찬가지로, 대기중에 커버 절연막(51)을 장시간에 걸쳐 방치하면 커버 절연막(51)이 흡습한다. 그 때문에 커버 절연막(51)의 흡습을 막기 위해서, 커버 절연막(51)을 형성하고나서 되도록 이면 12시간 이내에 다음 공정을 행하는 것이 바람직하다.
또한, 제조상의 경우에 의해, 다음 공정을 행할 때까지 12시간 이상의 시간이 필요한 경우에는, 커버 절연막(51)을 형성한 후에, 도 36에서 설명한 밀폐용기(300) 내에 실리콘 기판(10)을 보관하고, 커버 절연막(51)의 흡습을 막는 것이 바람직하다.
다음으로, 도 21에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 커버 절연막(51) 위에 포토레지스트를 도포하고, 그것을 노광, 현상 함으로써, 제 1 금속 배선(45) 위에 홀 형상의 제 7 창(53a)을 구비한 제 3 레지스트 패턴(53)을 형성한다.
다음으로, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로 하는 평행 평판형 플 라스마에칭 챔버(도면에 나타내지 않음)를 사용하고, 제 7 창(53a) 아래의 각 절연막(46, 48∼51)을 에칭함으로써, 제 1 금속 배선(45) 위에 제 3 홀(54a)을 형성한다.
여기에서, 제 5 커패시터 보호 절연막(50)을 구성하는 중간 절연막(50b)은, 제 2 층간 절연막(48)과 마찬가지로 산화 실리콘계의 재료로 이루어진다. 그 때문에 이 에칭에서는, 중간 절연막(50b)과 제 2 층간 절연막(48)에서 에칭 레이트에 실질적인 차이는 발생하지 않는다. 따라서, 산화 실리콘막의 에칭에서 스토퍼로서 기능하는 질화 실리콘막을 커패시터 보호 절연막에 사용하는 도 1의 예와 비교하여, 단시간에 제 3 홀(54a)을 개구할 수 있는 동시에, 제 3 홀(54a)의 상단과 하단의 지름에 차이가 거의 발생하지 않고, 제 3 홀(54a)을 깨끗한 원형의 평면형 모양으로 형성하는 것이 가능해 진다.
이 에칭이 종료 후, 제 3 레지스트 패턴(53)은 제거된다.
또한, 이 에칭에서는, 제 1, 제 2 절연성 산화 금속막(50a, 50c)은, 에칭 가스의 화학반응보다도 오히려 스퍼터 작용에 의해 에칭된다. 따라서, 이들 절연성 산화 금속막(50a, 50c)의 합계 막 두께가 지나치게 두터우면, 제 3 홀(54a)의 에칭이 곤란하게 된다.
그 때문에 에칭에 의한 제 3 홀(54a)의 형성을 쉽게 하기 위해서는, 제 1, 제 2 절연성 산화 금속막(50a, 50c)의 합계막 두께를 100nm미만, 더 바람직하게는 20nm이상 50nm이하로 하는 것이 바람직하다. 여기에서, 합계 막 두께의 하한을 20nm으로 한 것은, 이보다 엷으면 제 1, 제 2 절연성 산화 금속막(50a, 50c)에 의 한 환원성 물질의 블록성이 충분하게 발휘되지 않기 때문이다.
다음으로, 도 22에 나타나 있는 바와 같이 기판 온도를 약 200℃로 유지하면서, 제 3 홀(54a)의 내면과 커버 절연막(51)의 윗면에 스퍼터법에 의해 질화 티탄막을 두께 약 150nm로 형성하고, 그것을 제 1 글루막(56)으로 한다.
계속해서, 6불화 텅스텐 가스를 사용하는 플라스마 CVD법에 의해, 이 제 1 글루막(56) 위에, 제 3 홀(54a)을 완전하게 매립한 두께, 예를 들면 약 650nm의 두께의 텅스텐막(57a)을 형성한다.
다음으로, 도 23에 나타나 있는 바와 같이 상기의 텅스텐막(57a)을 에치백 해서 커버 절연막(51)의 윗면으로부터 제거하고, 제 3 홀(54a) 내에만 남긴다. 이에 따라 제 3 홀(54a) 내에는, 제 1 금속 배선(45)과 전기적으로 접속되고 또한, 텅스텐을 주로 해서 구성되는 제 5 도전성 플러그(57)가 형성되게 된다.
또한, 이 예에서는 텅스텐막을 에치백했지만, 에치백 대신에 CMP를 채용해도 좋다.
전술한 바와 같이, 도 21의 에칭 공정에서 제 3 홀(54a)을 아름답게 개구할 수 있으므로, 제 5 도전성 플러그(57)는 홀(54a)의 하단에서 제 1 금속 배선(45)과 넓은 접촉 면적에서 접속되고, 제 5 도전성 플러그(57)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
다음으로, 도 24에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
먼저, 상기의 제 5 도전성 플러그(57)와 제 1 글루막(56)의 각각의 윗면에, 스퍼터법에 의해 금속적층막을 형성한다. 그 금속적층막은, 예를 들면 밑에서부터 두께 약 550nm의 동함유 알루미늄막, 두께 약 5nm의 티탄막,그리고 두께 약 150nm의 질화 티탄막이다.
그 후에, 포토리소그래피에 의해 이 금속적층막과 제 1 글루막(56)을 패터닝하고, 이들 막으로 구성되는 제 2 금속 배선(58)을 커버 절연막(51) 위에 형성한다.
이 패터닝에서는, 커버 절연막(51) 위에 에칭의 잔막(殘膜)을 남기지 않기 위해서, 상기의 금속적층막과 제 1 글루막(56)에 대한 에칭을 오버 에칭으로 한다.
이렇게 오버 에칭으로 해도, 제 5 커패시터 보호 절연막(50)은 커버 절연막(51)으로 덮어져 있으므로, 상기의 패터닝 시에 제 5 커패시터 보호 절연막(50)이 에칭되어서 그 막 두께가 얇아는 것이 방지된다. 이에 따라 상기의 패터닝을 종료한 후라도 제 5 커패시터 보호 절연막(50)의 두께를 충분하게 유지할 수 있고, 수소 등의 환원성 물질을 제 5 커패시터 보호 절연막(50)으로 효과적으로 블록 할 수 있다.
계속해서, 도 25에 나타나 있는 바와 같이 커버 절연막(51)과 제 2 금속 배선(58)의 각각의 위에, TEOS 가스와 산소와의 혼합 가스를 사용하는 플라스마 CVD법으로 산화 실리콘막을 두께 약 2200nm로 형성하고, 이 산화 실리콘막을 제 3 층간 절연막(62)으로 한다.
그 후에, 제 3 층간 절연막(62)의 윗면을 CMP에 의해 연마해서 평탄화한다.
계속해서, 도 26에 나타나 있는 바와 같이 기판 온도 350℃, 처리 시간 4분 의 조건에서 제 3 층간 절연막(62)에 대하여 N2O 플라스마처리를 행하고, 이 제 3 층간 절연막(62)을 탈수하는 동시에 그 표면을 질화하고, 수분의 재흡착을 방지한다. 그 N2O 플라스마처리는, 예를 들면 CVD장치를 이용하여 행하여진다.
다음으로, 도 27에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 3 층간 절연막(62) 위에 포토레지스트를 도포하고, 그것을 노광, 현상 함으로써, 제 2 금속 배선(58) 위에 홀 형상의 제 8 창(68a)을 구비한 제 4 레지스트 패턴(68)을 형성한다.
그리고, 평행 평판형 플라스마 에칭 챔버 내에서, 제 4 레지스트 패턴(68)을 마스크로 하면서 제 3 층간 절연막(62)을 에칭함으로써, 제 2 금속 배선(58) 상의 제 3 층간 절연막에 제 4 홀(67a)을 형성한다. 그 에칭에서는, 예를 들면 C4F8, Ar, 및 O2의 혼합 가스가 에칭 가스로서 사용된다.
이 에칭이 종료된 후, 제 4 레지스트 패턴(68)이 제거된다.
계속해서, 도 28에 나타나 있는 바와 같이 제 4 홀(67a)의 내면과 제 3 층간 절연막(62)의 윗면에, 제 2 글루막(70)으로서 스퍼터법에 의해 질화 티탄막을 두께 약 50nm로 형성한다. 그리고, 제 2 글루막(70) 위에 CVD법에서 텅스텐막(71a)을 형성하고, 이 텅스텐막(71a)으로 제 4 홀(67a)을 완전하게 매립한다. 그 텅스텐막(71a)은, 예를 들면 약 650nm의 두께로 형성된다.
다음으로, 도 29에 나타나 있는 바와 같이 제 3 층간 절연막(62) 위의 여분 인 텅스텐막(71a)을 에치백해서 제거하고, 제 4 홀(67a) 내에만 텅스텐막(71a)을 제 6 도전성 플러그(71)로서 남긴다. 또한, 에치백 대신에, CMP법으로 텅스텐막(71a)을 제거하도록 해도 좋다.
다음으로, 도 30에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 2 글루막(70)과 제 6 도전성 플러그(71)의 각각의 윗면에, 밑에서부터 두께 약 500nm의 동함유 알루미늄막, 및 두께 약 150nm의 질화 티탄막을 이 순서로 스퍼터법으로 형성한다. 그리고, 포토리소그래피에 의해 이 금속적층막과 그 아래의 제 2 글루막(70)을 패터닝하고, 셀 영역 Rcell에 제 3 금속 배선(72)을 형성하는 동시에, 패드 영역 Rpad에 본딩 패드(72a)를 형성한다.
다음으로, 도 31에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 3 층간 절연막(62)과 제 3 금속 배선(72)의 각각의 위에, 제 1 패시베이션막(75)으로서 CVD법으로 산화 실리콘막을 약 100nm의 두께로 형성한다.
또한, 제 1 패시베이션막(75)에 대하여, 탈수처리와 흡습 방지 처리를 위한 N2O 플라스마처리를 행해도 좋다. 그 N2O 플라스마처리는, 예를 들면 CVD장치 내에서 행하여지고, 그 처리 조건은 기판 온도가 350℃, 처리 시간이 2분이다.
또한, 이 제 1 패시베이션막(75) 위에, 제 2 패시베이션막(76)으로서 두께가 약 350nm의 질화 실리콘막을 CVD법으로 형성한다.
그리고, 이들 제 1, 제 2 패시베이션막(75, 76)을 패터닝하고, 패드 영역Rpad의 본딩 패드(72a)가 노출하는 제 1 통로(76a)를 형성한다.
다음으로, 실리콘 기판(10)의 상측 전체 면에, 감광성 폴리이미드를 약 3μm의 두께로 형성하고, 폴리이미드 도포막으로 이루어지는 보호층(77)을 형성한다. 다음으로, 보호층(77)을 노광, 현상하고, 본딩 패드(72a)가 노출하는 제 2 통로(77a)를 보호층(77)에 형성한다. 그 후에, 기판 온도 310℃, N2 유량 100리터/분, 처리 시간 40분의 조건에서 보호층(77)을 열경화한다.
도 32는 여기까지의 공 과정을 종료한 후의 실리콘 기판(10)의 확대 평면도이다.
도 32에 나타나 있는 바와 같이, 실리콘 기판(10)에는 복수의 칩 영역 Rc이 획정되어 있고, 그 각각에 전술의 주변회로영역 Rperipheral, 로직 회로영역Rlogic, 셀 영역Rcell, 패드 영역Rpad가 더 획정된다. 또한, 이들 영역 이외에도, 칩 영역 Rc에는, 셀 영역 Rcell에의 신호의 입출력을 제어하는 셀 주변회로영역 Rcell peripheral도 획정된다.
그리고, 본 실시예에서는 전술의 제 5 커패시터 보호 절연막(50)이, 칩 영역Rc의 전체 면에 형성된다.
다만, 제 5 커패시터 보호 절연막(50)의 평면 배치는 이것에 한정되지 않는다. 예를 들면, 커패시터 Q에의 수분이나 수소의 침입을 블록 할 수 있다면, 도 3 3과 같이, 셀 영역 Rcell에만 제 5 커패시터 보호 절연막(50)을 형성해도 좋다.
그 다음은, 각 칩 영역 Rc의 사이의 스크라이브 영역에 따라 실리콘 기판(10)을 다이싱 함으로써, 실리콘 기판(10)으로부터 복수의 반도체칩(반도체 장치)을 잘라내고, 본 실시예의 주요 공정을 종료한다.
이상에서 설명한 본 실시예에 의하면, 도 31에 나타나 있는 바와 같이 제 5 커패시터 보호 절연막(50)으로서, 제 1 절연성 산화 금속막(50a), 중간 절연막(50b), 제 2 절연성 산화 금속막(50c)을 이 순서로 형성하여 이루어지는 적층막을 채용했다.
이렇게, 수소나 수분의 침입을 블록 하는 막으로서 제 1 절연성 산화 금속막(50a)과 제 2 절연성 산화 금속막(50c)의 2층을 사용함으로써, 이들 중 일층만을 형성할 경우보다도 수소와 수분에 대한 블록성을 높일 수 있다.
또한, 본 실시예와 마찬가지의 블록성을 얻기 위해서는, 제 5 커패시터 보호 절연막(50) 대신에, 제 1 절연성 산화 금속막(50a)과 제 2 절연성 산화 금속막(50c)의 합계 막 두께와 동등한 단층의 절연성 산화 금속막을 형성하는 것도 생각된다.
그러나, 본원 발명자가 행한 조사에 의하면, 이러한 단층의 절연성 산화 금속막을 형성할 경우보다도, 본 실시예 쪽이 반도체칩에 불량이 발생하기 어려운 것이 명확했다. 이것은, 불량이 된 반도체칩에서는, 단층의 절연성 산화 금속막의 1군데에 핀 홀이 열린 것만으로도, 그 핀 홀로부터 수소나 수분이 침입해서 커패시 터 유전체막(28a)이 열화하기 때문인 것으로 생각된다.
이에 대하여 본 실시예에서는 도 3 4의 확대 평면도에 나타나 있는 바와 같이, 제 1 절연성 산화 금속막(50a)과 제 2 절연성 산화 금속막(50c)의 양쪽에 핀 홀(50x, 50y)이 형성되어도, 이들 핀홀(50x, 50y)이 근접하여 형성될 확률이 극히 낮고, 보통은 핀 홀(50x, 50y)끼리 떨어져서 형성되므로, 일방의 핀 홀(50y)로부터 타방의 핀 홀(50x)에 수분이나 수소 등의 환원성 물질 P가 이동하는데도 장시간 필요해지고, 환원성 물질 P에 의해 커패시터 유전체막(28a)이 열화할 때까지의 시간을 벌 수 있고, 반도체칩의 수명을 연장시킬 수 있다.
또한, 제 1 절연성 산화 금속막(50a)과 제 2 절연성 산화 금속막(50c)을 형성하는 것뿐이라면, 본 실시예와 같이 이들을 제 1 금속 배선(45)과 제 2 금속 배선(58)의 층간에 형성하는 것이 아니라, 도 35의 비교예와 같이 각 막(50a, 50c)을 다른 층에 형성하는 것도 생각된다.
이 비교예에서는, 제 1 금속 배선(45)과 제 2 금속 배선(58)의 층간에 제 1 절연성 산화 금속막(50a)을 형성하고, 제 2 금속 배선(58)과 제 3 금속 배선(72) 사이에 제 2 절연성 산화 금속막(50c)을 형성하고 있다.
이렇게 각 막(50a, 50c)을 다른 층에 형성하면, 예를 들면 제 3 층간 절연막(62)에 성막시에 형성된 보이드(62x)의 하방과 상방에, 각각 제 1 절연성 산화 금속막(50a)과 제 2 절연성 산화 금속막(50c)이 존재하게 된다.
그런데, 보이드(62x)에는 수분을 담고 있는 것이 있어서, 제 3 금속 배선(72) 등을 형성할 때의 열에 의해 그 수분이 기화하고, 각 막(50a, 50c)에 의해 진행할 곳을 잃어버린 수분이 최종적으로 제 1 절연성 산화 금속막(50a)을 투과해서 커패시터 유전체막(28a)을 열화 시켜 버린다.
또한, 보이드(62x)의 발생을 막기 위해서, 본 실시예와 같이 TEOS 가스를 사용하는 일반적인 플라스마 CVD법 대신에, 실란(SiH4) 가스를 사용하는 HDPCVD(High Density Plasma CVD)법에 의해, 매립성이 좋은 제 3 층간 절연막(62)을 형성하는 것도 생각된다. 그러나, HDPCVD법에서는, 성막 분위기 중에 수소 플라스마가 고밀도로 존재하고, 더욱이 실리콘 기판(10)측에 인가된 플라스마에 의해 그 수소 플라스마가 커패시터 Q로 끌어 당겨질 수 있기 때문에, 커패시터 유전체막(28a)이 수소에 노출되어 열화되기 쉬어, FeRAM의 제조 프로세스에는 부적합하다.
이에 대하여 본 실시예에서는 제 1 금속 배선(45)과 제 2 금속 배선(58)의 층간에 제 1, 제 2 절연성 산화 금속막(50a, 50c)을 형성하기 위해, 이들 막(50a, 50b)의 사이의 중간 절연막(50c)을 엷게 할 수 있다. 그 때문에 중간 절연막(50c)에 상술한 보이드가 형성될 여지가 없어지고, 보이드에 괸 물에 의해 커패시터 유전체막(28a)이 열화되는 것을 막을 수 있다.
또한, 제 5 커패시터 보호 절연막(50)의 중간 절연막(50b)은, 산화 실리콘으로 이루어지는 제 2 층간 절연막(48)과 마찬가지로 산화 실리콘계의 재료, 즉 실리콘과 산소로 주로 구성되어 질소를 포함하지 않는 재료로 구성된다. 그 때문에 도 21을 참조해서 설명한 바와 같이, 에칭에 의해 제 3 홀(54a)을 형성할 때, 중간 절연막(50b)과 제 2 층간 절연막(48) 사이에 에칭 레이트에 실질적인 차이는 발생하 지 않는다. 따라서, 에칭하기 어려운 질화 실리콘막을 커패시터 보호 절연막에 사용하는 도 1의 예보다도 단시간에 제 3 홀(54a)을 개구할 수 있는 동시에, 제 3 홀(54a)을 아름답게 형성할 수 있고, 제 3 홀(54a) 내에 형성되는 제 5 도전성 플러그(57)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
(2) 제 1 실시예의 변형예
다음으로, 상술한 제 1 실시예의 변형예에 대해서, 도 37 및 도 38을 참조해서 설명한다. 또한, 이들 도면에서, 제 1 실시예에서 설명한 구성 요소에는 제 1 실시예와 동일한 부호를 첨부하고, 이하에서는 그 설명을 생략한다.
제 1 변형예
도 37은 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 단면도이다.
제 1 변형예에서는, 제 3 층간 절연막(62)과 제 3 금속 배선(72) 사이에, 제 3 캡 절연막(49), 제 5 커패시터 보호 절연막(50), 및 커버 절연막(51)을 형성한다.
이 경우, 제 4 홀(67a)은 이들 절연막(49∼51)에도 형성되게 된다.
제 5 커패시터 보호 절연막(50)을 구성하는 중간 절연막(50b)이 제 3 층간 절연막(62)과 마찬가지로 산화 실리콘계의 재료에서 구성되므로, 에칭에 의해 제 4 홀(67a)을 형성할 때, 중간 절연막(50b)과 제 3 층간 절연막(62) 사이에서 에칭 레이트에 실질적인 차이가 발생하지 않는다.
그 때문에 본 예에서는, 제 4 홀(67a)의 하단의 지름이 상단의 지름과 같은 정도로 커지게 되고, 제 6 도전성 플러그(71)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
제 2 변형예
도 38은 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 단면도이다.
제 2 변형예에서는, 제 1 층간 절연막(35)과 제 1 금속 배선(45) 사이에, 제 5 커패시터 보호 절연막(50)과 커버 절연막(51)을 형성한다.
이렇게 하면, 제 1 층간 절연막(35)의 제 1, 제 2 홀(35a, 35b)이 절연막(50, 51)에도 형성되게 된다. 다만, 제 5 커패시터 보호 절연막(50)의 중간 절연막(50b)과 제 1 층간 절연막(35)이 동시에 산화 실리콘계의 재료로 구성되므로, 제 1, 제 2 홀(35a, 35b)을 에칭으로 형성할 때, 중간 절연막(50b)과 제 1 층간 절연막(35)에서 에칭 레이트에 실질적인 차이가 생기지 않는다. 따라서, 제 1, 제 2 홀(35a, 35b)의 바닥을 충분하게 크게 형성할 수 있고, 이들 홀(35a, 35b) 내에 매립된 제 1 금속 배선(45)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
또한, 에칭에 의해 제 1, 제 2 홀(35a, 35b)을 형성할 때, 에칭 가스의 스퍼터 작용에서 에칭되는 제 3 커패시터 보호 절연막(30)과 제 1, 제 2 절연성 산화 금속막(50a, 50c)의 합계 막 두께가 지나치게 두터우면, 이들 홀(35a, 35b)의 에칭이 곤란해진다. 그 때문에 제 3 커패시터 보호 절연막(30)과 제 1, 제 2 절연성 산화 금속막(50a, 50c)의 합계 막 두께를 100nm미만으로 해서 에칭에 의해 제 1, 제 2 홀(35a, 35b)의 형성을 용이하게 하는 것이 바람직하다.
도 65는 본 실시예에서의 하부 전극(27a)과 제 1 금속 배선(45)의 콘택트 저항에 관한 조사 결과를 나타낸 그래프이다.
또한, 이 그래프에서의 좌측의 세로축은, 100개의 커패시터 Q에서의 콘택트 저항의 평균치이며, 우측의 세로축은 그 3σ(표준편차의 3배)이다.
또한, 이 그래프에서는, 비교를 위해서, 도 1에서 설명한 종래 예 1과, 도 3에서 설명한 종래 예 2의 결과도 병기하고 있다. 또한, 제 5 커패시터 보호 절연막(50)을 형성하지 않을 경우의 조사 결과도 병기했다.
도 65에 나타나 있는 바와 같이 종래 예 1과 종래 예 2의 어느 쪽보다도 본 실시예쪽이 콘택트 저항이 작다. 이것은, 상술한 바와 같이, 중간 절연막(50b)으로서, 제 1 층간 절연막(35)과 같은 산화 실리콘계의 재료로 이루어지는 절연막을 형성했기 때문이다.
도 66은 본 실시예에서의 상부 전극(29a)과 제 1 배선(45)의 콘택트 저항에 관한 조사 결과를 나타낸 그래프이다. 또한, 도 66에서의 세로축의 의미는 도 65의 의미와 같으므로 생략한다.
도 66에 나타나 있는 바와 같이, 상부 전극(29a)과의 콘택트 저항에 관해서도, 본 실시예 쪽이 종래 예 1, 2과 비교해서 작아진다.
도 67은 본 실시예를 따라서 평면형상이 50μm×50μm의 정방형의 복수의 커패시터 Q를 고립해서 형성하고, 그 커패시터 Q의 잔류분극전하량(Qsw)을 조사해서 얻은 그래프이다. 이 그래프에서의 좌측의 세로축은, 웨이퍼 내의 80개의 커패시터 Q에서의 잔류 분극량의 평균치이며, 우측의 세로축은 그 3σ이다.
도 67에 나타나 있는 바와 같이, 잔류분극전하량(Qsw)에 대해서는, 본 실시예가 종래 예 1, 2보다도 커졌다.
도 68은 본 실시예의 셀 영역 Rcell에 형성된 1200개의 커패시터 중, 웨이퍼내의 80개의 커패시터 Q의 평균의 잔류분극전하량(Qsw)을 조사해서 얻을 수 있었던 그래프이며, 그 세로축의 의미는 도 67과 같다.
도 68에 나타나 있는 바와 같이, 셀 영역Rcell에서의 커패시터 Q 에 관해서도, 본 실시예가 종래 예 1, 2보다도 커졌다.
도 69는 본 실시예에 따른 반도체 장치의 불량율의 조사 결과다.
반도체 장치의 수명은, 보통은 10년간 보증할 필요가 있으므로, 도 69에 있어서 336시간으로 불량율이 0%가 되면 이 요구를 만족시킬 수 있다.
제 5 커패시터 보호 절연막(50)을 형성하지 않을 경우에서는, 168시간을 경과했을 때에 불량율이 50%가 되고, 336시간을 경과했을 때에는 80%의 불량이 되어버려, 상기의 요구를 만족시킬 수 없다.
한편, 본 실시예에서는 종래 예 1, 2와 마찬가지로, 336시간을 경과해도 불량율이 0%이기 때문, 반도체 장치의 보증 기간을 10년으로 할 수 있다.
상술한 도 65∼도 69의 결과로부터, 본 실시예에 의하면, 종래 예 1, 2와 동등한 장기신뢰성을 유지하면서, 제 1 금속 배선(45)과 각 전극(27a, 29a)의 콘택트 저항을 저감하는 것이 가능해 진다.
(3) 제 2 실시예
다음으로, 본 발명의 제 2 실시예에 관련되는 반도체 장치에 관하여 설명한다.
도 39∼도 46은 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 이들 도면에서, 제 1 실시예에서 설명한 바와 같은 구성 요소에 제 1 실시예와 동일한 부호를 첨부하고, 이하에서는 그 설명을 생략한다.
최초에, 도 39에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 1 실시예에서 설명한 도 4∼도 8의 공정을 행한 후, 제 1 층간 절연막(35) 위에 포토레지스트를 도포하고, 이를 노광, 현상해서 제 1 레지스트 패턴(37)을 형성한다.
다음으로, 그 제 1 레지스트 패턴(37)의 제 1 ∼ 제 4 창(37a∼37d)을 통해서 제 1 층간 절연막(35)으로부터 에칭 스토퍼막(24)까지를 드라이 에칭함으로써, 이들 절연막에 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d)을 형성한다.
이 드라이 에칭은, 평행 평판형 플라스마 에칭 장치(도면에 나타내지 않음)에서 3스텝의 에칭으로 행하여진다. 그 제 1 스텝의 에칭에서는, C4F8, O2, 및 Ar의 혼합 가스를 에칭 가스로서 사용하고, 제 1 층간 절연막(35)으로부터 하지 절연막(25)까지를 에칭한다. 이 에칭은 에칭 스토퍼막(24) 위에 정지하고, 에칭 스토퍼막(24)은 에칭되지 않는다.
다음으로, 제 2 스텝에서는, 에칭 가스로서 O2와 Ar의 혼합 가스를 사용하고, 이들 가스의 스퍼터 작용에 의해, 제 1 스텝에서 홀 내에 생긴 에칭 생성물을 제거한다.
그리고, 제 3 스텝의 에칭에서는, C4F8, CF4, O2, 및 Ar의 혼합 가스를 에칭 가스로 해서 에칭 스토퍼막(24)이 에칭된다.
상기의 에칭이 종료된 후, 제 1 레지스트 패턴(37)은 제거된다.
다음으로, 도 40에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d)의 내면과 제 1 층간 절연막(35)의 윗면에, 스퍼터법에 의해 티탄막과 질화 티탄막을 각각 두께 20nm, 50nm로 형성하고, 이들 막을 글루막으로 한다. 그리고, 이 글루막 위에, 6불화 텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d)을 완전하게 매립한다.
그 후에, 제 1 층간 절연막(35) 위의 여분인 글루막과 텅스텐막을 CMP법으로 연마해서 제거하고, 이들 막을 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d) 내에 각각 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d)로서 남긴다.
이들 도전성 플러그 중, 셀 영역 Rcell에 형성된 제 1, 제 2 하부도전성 플러그(81a, 8lb)는, 각각 제 1, 제 2 소스/드레인 영역(19a, 19b)과 전기적으로 접속된다. 한편, 로직 회로영역 Rlogic에 형성된 제 3 하부도전성 플러그(81c)는 제 3 소스/드레인 영역(19c)과 전기적으로 접속된다. 그리고, 주변회로영역 Rperipheral에 형성된 제 4 하부도전성 플러그(81d)는 배선(16)과 전기적으로 접속된다.
다음으로, 도 41에 나타나 있는 바와 같이 제 1 층간 절연막(35)과 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d)의 각각의 윗면에, 제 3 커패시터 보호 절연 막(30)으로서 알루미나막을 스퍼터법으로 50∼100nm의 두께로 형성한다.
제 1 실시예에서 설명한 바와 같이, 이 제 3 커패시터 보호 절연막(30)은, 수분이나 수소 등의 환원성 물질을 블록 하고, 이들 물질에 의해 커패시터 유전체막(28a)이 열화되는 것을 방지하는 역할을 담당한다.
또한, 이 제 3 커패시터 보호 절연막(30) 위에, TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제 2 캡 절연막(32)으로서 산화 실리콘막을 두께 약 200∼300nm로 형성한다.
계속해서, 도 42에 나타나 있는 바와 같이 제 2 캡 절연막(32) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(29a)과 하부 전극(27a)의 각각의 위에 홀 형상의 제 5, 제 6 창(43a, 43b)을 구비한 제 2 레지스트 패턴(43)을 형성한다.
그리고, 이 제 2 레지스트 패턴(43)을 마스크로 하면서, 제 2 캡 절연막(32), 제 1 층간 절연막(35), 및 제 1 ∼ 제 3 커패시터 보호 절연막(31, 33, 30)을 에칭함으로써, 상부 전극(29a) 위에 제 1 홀(35a)을 형성하는 동시에, 하부 전극(27a)의 콘택트 영역 위에 제 2 홀(35b)을 형성한다.
그리고, 제 2 레지스트 패턴(43)을 제거한 후, 여기까지의 공정에서 커패시터 유전체막(28a)이 받은 손상을 회복시키기 위해서, 산소함유 분위기가 되어 있는 종형로에 실리콘 기판(10)을 넣고, 기판 온도 500℃, 처리 시간 60분의 조건에서, 커패시터 유전체막(28a)에 대하여 회복 어닐링을 실시한다. 이때, 산소의 유량은 예를 들면 20리터/분으로 한다.
이렇게 산소분위기 중에서 어닐링을 행해도, 제 3 커패시터 보호 절연막(30)이 산소의 침입을 저지하므로, 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d)의 산화를 방지하는 것이 가능하다.
다음으로, 도 43에 나타나 있는 바와 같이 제 2 캡 절연막(32) 위와 제 1, 제 2 홀(35a, 35b) 내에 포토레지스트를 도포하고, 그 포토레지스트를 노광, 현상해서 제 5 레지스트 패턴(84)을 형성한다.
도면에 나타낸 바와 같이, 그 제 5 레지스트 패턴(84)은, 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d) 위에 제 9 ∼ 제 12 창(84a∼84d)을 구비한다.
그리고, 제 5 레지스트 패턴(84)을 마스크로 해서 제 2 캡 절연막(32)과 제 3 커패시터 보호 절연막(30)을 에칭함으로써, 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d) 위의 이들 절연막에 제 1 ∼ 제 4 상부 컨택트홀(32a∼32d)을 형성한다.
이 에칭을 종료한 후, 제 5 레지스트 패턴(84)은 제거된다.
본 실시예에서는 제 1 ∼ 제 4 하부 도전성 플러그(81a∼81d) 위에 직접 제 3 커패시터 보호 절연막(30)을 형성했으므로, 제 3 커패시터 보호 절연막(30)에 의해 이들 도전성 플러그(81a∼81d)가 산소분위기로부터 보호되고, 이 에칭이 행해질 때까지 각 도전성 플러그(81a∼81d)가 산화해서 콘택트 불량이 발생하는 것을 억제할 수 있다.
계속해서, 도 44에 나타나 있는 바와 같이 제 1 ∼ 제 4 상부 컨택트홀(32a∼32d) 내에 제 1 ∼ 제 4 상부도전성 플러그(86a∼86d)를 형성하는 동시에, 제 1, 제 2 홀(35a, 35b) 내에 각각 상부 전극용 도전성 플러그(86e)와 하부 전극용 도전 성 플러그(86f)를 형성한다.
이들 도전성 플러그(86a∼86f)는, 예를 들면 질화 티탄막 등의 글루막과 텅스텐막을 상부 컨택트홀(32a∼32d) 내와 제 1, 제 2 홀(35a, 35b) 내에 형성하고, 제 2 캡 절연막(32) 위의 불필요한 글루막과 텅스텐막을 CMP법에 의해 연마해서 제거함으로써 형성된다.
또한, 제 1 ∼ 제 4 상부도전성 플러그(86a∼86d)는, 그 아래의 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d)와 각각 전기적으로 접속된다. 그리고, 상부 전극용 도전성 플러그(86e)와 하부 전극용 도전성 플러그(86f)는, 각각 상부 전극(29a)과 하부 전극(27a)에 전기적으로 접속된다.
다음으로, 도 45에 나타나 있는 바와 같이 제 2 캡 절연막(32)과 도전성 플러그(86a∼86f)의 각각 금속적층막을 형성하고, 이 금속적층막을 패터닝해서 제 1 금속 배선(45)을 형성한다. 그 금속적층막으로서, 예를 들면 약 150nm의 두께의 질화 티탄막, 약 550nm의 두께의 동함유 알루미늄막, 약 5nm의 두께의 티탄막, 및 약 150nm의 두께의 질화 티탄막을 이 순서로 형성한다.
그 다음은, 제 1 실시예에서 설명한 도 15 ∼ 도 31의 공정을 행함으로써, 도 46에 나타나 있는 바와 같은 본 실시예에 따른 반도체 장치의 기본구조를 완성되게 한다.
이상에서 설명한 본 실시예에 의하면, 도 46에 나타나 있는 바와 같이, 제 1 ∼ 제 3 소스/드레인 영역(19a∼19c) 위의 도전성 플러그를, 제 1 ∼ 제 4 하부도전성 플러그(81a∼81d)와 제 1 ∼ 제 4 상부도전성 플러그(86a∼86d)의 2단으로 나 누어서 형성했다.
이에 의하면, 제 1 실시예의 도 11의 공정과 같이 컨택트홀(38a∼38d)을 일괄 에칭에 의해 형성할 경우와 비교하여, 도 39에서의 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d)의 형성할 때의 에칭량이 적어진다.
그 때문에, 도 39의 공정에서, 제 1 ∼ 제 4 하부 컨택트홀(80a∼80d)을 완전하게 개구하기 위해서 행하여지는 오버 에칭이 과잉되는 것이 방지된다. 이에 따라 예를 들면 제 1 컨택트홀(80a)이 제 1 소스/드레인 영역(19a)으로부터 어긋나서 소자분리 절연막(11)에 겹쳐서 형성되어도, 제 1 컨택트홀(80a)이 소자분리 절연막(11)을 관통해서 실리콘 기판(10)에 이르는 위험성을 저감할 수 있다.
더군다나, 제 1 실시예와 마찬가지로, 제 5 커패시터 보호 절연막(50)(도 46 참조)에, 수소나 수분 등의 환원성 물질의 침입을 저지하는 2층의 제 1, 제 2 절연성 산화 금속막(50a, 50b)이 형성되므로, 환원성 물질에 의해 커패시터 유전체막(28a)이 열화되는 것을 효과적으로 방지할 수 있다.
또한, 그 제 5 커패시터 보호 절연막(50)을 구성하는 중간 절연막(50b)이, 제 2 층간 절연막(48)과 같은 산화 실리콘계의 저유전율재료로 구성되므로, 중간 절연막(50b)과 제 2 층간 절연막(48)이 대략 같은 에칭 레이트를 갖게 되고, 에칭에 의해 이들 절연막에 제 3 홀(54a)을 아름답게 개구할 수 있다. 그 결과, 제 3 홀(54a) 내의 제 5 도전성 플러그(57)가 제 1 금속 배선(45)과 넓은 접촉 면적에서 접속되고, 제 5 도전성 플러그(57)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
(4) 제 2 실시예의 변형예
다음으로, 상술한 제 2 실시예의 변형예에 대해서, 도 47 및 도 48을 참조해서 설명한다.
또한, 이들 도면에서, 제 2 실시예에서 설명한 요소에는 제 2 실시예와 동일한 부호를 첨부하고, 이하에서는 그 설명을 생략한다.
제 1 변형예
도 47은 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 단면도이다.
제 1 변형예에서는, 제 3 층간 절연막(62)과 제 3 금속 배선(72) 사이에, 제 3 캡 절연막(49), 제 5 커패시터 보호 절연막(50), 및 커버 절연막(51)을 형성한다.
이 경우, 제 4 홀(67a)은 이들 절연막(49∼51)에도 형성되게 된다.
제 5 커패시터 보호 절연막(50)을 구성하는 중간 절연막(50b)이 제 3 층간 절연막(62)과 마찬가지로 산화 실리콘계의 재료로 구성되므로, 에칭에 의해 제 4 홀(67a)을 형성할 때, 중간 절연막(50b)과 제 3 층간 절연막(62) 사이에서 에칭 레이트에 실질적인 차이가 발생하지 않는다.
그 때문에 제 4 홀(67a)의 하단의 지름이 상단의 지름과 같은 정도로 커지고, 제 6 도전성 플러그(71)의 콘택트 저항을 안정화시킬 수 있게 된다.
제 2 변형예
도 48은 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 단면도이다.
제 2 변형예에서는, 제 1 층간 절연막(35)과 제 1 금속 배선(45) 사이에, 제 5 커패시터 보호 절연막(50)과 커버 절연막(51)을 형성한다.
이 경우, 제 1 층간 절연막(35)의 제 1, 제 2 홀(35a, 35b)이나, 도 43에서 설명한 제 1 ∼ 제 4 상부 컨택트홀(32a∼32d)이 절연막(50, 51)에도 형성되게 된다.
이렇게 하여도, 제 5 커패시터 보호 절연막(50)의 중간 절연막(50b)과 제 1 층간 절연막(35)이 동시에 산화 실리콘계의 재료로 구성되므로, 상기의 홀(32a∼32d, 35a, 35b)을 에칭으로 형성할 때, 중간 절연막(50b)과 제 1 층간 절연막(35)에서 에칭 레이트에 실질적인 차이가 생기지 않는다. 따라서, 각 홀(32a∼32d, 35a, 35b)의 바닥을 충분하게 크게 형성할 수 있고, 이들 홀 내에 매립된 도전성 플러그(86a∼86f)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
(5) 제 3 실시예
다음으로, 본 발명의 제 3 실시예에 따른 반도체 장치에 대해서, 그 제조공정을 따라가면서 설명한다.
도 49 ∼ 도 62는 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다. 이들 도면에서는, 하나의 반도체칩에서의 셀 영역 Rcell과 패드 영역 Rpad를 병기하고 있다.
이 반도체 장치는, 미세화에 유리한 스택형의 FeRAM이며, 아래와 같이 하여 제작된다.
최초에, 도 49의 (a)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설 명한다.
우선, n형 또는p형의 실리콘 기판(101)표면에, 트랜지스터의 활성영역을 획정하는 STI용의 홈을 형성하고, 그 속에 산화 실리콘 등의 절연막을 매립한 소자분리 절연막(102)으로 한다. 또한, 소자분리 구조는 STI에 한정되지 않고, LOCOS법에서 소자분리 절연막(102)을 형성해도 좋다.
다음으로, 실리콘 기판(101)의 활성영역에 p형 불순물을 도입해서 p웰(103)을 형성한 후, 그 활성영역의 표면을 열산화 함으로써, 게이트 절연막(104)이 되는 열산화막을 형성한다.
계속해서, 실리콘 기판(101)의 상측 전체 면에 비정질 또는 다결정의 실리콘막을 형성하고, 이들 막을 포토리소그래피에 의해 패터닝해서 두 개의 게이트 전극(105)을 형성한다.
p웰(103) 위에는, 상기의 2개의 게이트 전극(105)이 간격을 두고 평행하게 배치되고, 이들 게이트 전극(105)은 워드 선의 일부를 구성한다.
다음으로, 게이트 전극(105)을 마스크로 하는 이온주입에 의해, 게이트 전극(105)의 옆의 실리콘 기판(101)에 n형 불순물을 도입하고, 제 1, 제 2 소스/드레인 익스텐션(106a, 106b)을 형성한다.
그 후에, 실리콘 기판(101)의 상측 전체 면에 절연막을 형성하고, 그 절연막을 에치백해서 게이트 전극(105)의 옆에 절연성 사이드월(107)을 형성한다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화 실리콘막을 형성한다.
계속해서, 절연성 사이드월(107)과 게이트 전극(105)을 마스크로 하면서, 실 리콘 기판(101)에 n형 불순물을 다시 이온주입 함으로써, 두 개의 게이트 전극(105)의 옆쪽의 실리콘 기판(1)의 표층에 제 1, 제 2 소스/드레인 영역(108a, 108b)을 형성한다.
다음으로, 실리콘 기판(101)의 상측 전체 면에, 스퍼터법에 의해 코발트층 등의 고융점금속층을 형성한 후, 이 고융점금속층을 가열해서 실리콘과 반응시켜, 실리콘 기판(101)위에 고융점금속 실리사이드층(109)을 형성한다. 그 고융점금속 실리사이드층(109)은 게이트 전극(105)의 표층부분에도 형성되고, 그것에 의해 게이트 전극(105)이 저저항화되게 된다.
그 후에 소자분리 절연막(102)의 상(上) 등에서 미반응이 되어 있는 고융점금속층을 웨트 에칭해서 제거한다.
여기까지의 공정에 의해, 실리콘 기판(101)의 활성영역에는, 게이트 절연막(104), 게이트 전극(105), 및 제 1, 제 2 소스/드레인 영역(108a, 108b)으로 구성되는 제 1, 제 2 MOS트랜지스터 TR1, TR2가 형성되게 된다.
계속해서, 도 49의 (b)에 나타나 있는 바와 같이 플라스마 CVD법에 의해 실리콘 기판(101)의 상측 전체 면에 산질화 실리콘막을 두께 약 80nm로 형성하고, 그것을 에칭 스토퍼막(110)으로 한다. 다음으로, 이 에칭 스토퍼막(110) 위에, TEOS 가스를 사용하는 플라스마 CVD법에 의해 하지 절연막(111)으로서 산화 실리콘막을 두께 약 1100nm로 형성한다.
그리고, 상기의 하지 절연막(111)의 윗면을 CMP법에 의해 연마해서 평탄화한다. 이 CMP의 결과, 하지 절연막(111)의 두께는, 실리콘 기판(101)의 평탄면 상에 서 약 800nm가 된다.
그 후에, 포토리소그래피에 의해 하지 절연막(111)과 에칭 스토퍼막(110)을 패터닝하고, 제 1 소스/드레인 영역(108a) 위의 이들 절연막에 제 1 컨택트홀(111a)을 형성한다. 그 패터닝은, 하지 절연막(111)에 대한 에칭과, 에칭 스토퍼막(110)에 대한 에칭의 2 스텝의 에칭에 의해 행하여진다.
계속해서, 하지 절연막(111)의 윗면과 제 1 컨택트홀(111a)의 내면에, 스퍼터법에 의해 두께 약 30nm의 티탄막과 두께 약 50nm의 질화 티탄막을 순차적으로 형성하고, 이들 막을 글루막으로 한다.
또한, 6불화 텅스텐 가스를 사용하는 CVD법을 이용하여, 이 글루막 위에 텅스텐막을 형성하고, 이 텅스텐막에 의해 제 1 컨택트홀(111a)을 완전하게 매립한다.
그리고, 하지 절연막(111) 위의 여분인 글루막과 텅스텐막을 연마해서 제거하고, 이들 막을 제 1 컨택트홀(111a) 내에 제 1 도전성 플러그(113a)로서 남긴다.
여기에서, 텅스텐을 주로 해서 구성되는 제 1 도전성 플러그(113a)는, 산소에 접촉하면 용이하게 산화해서 콘택트 불량을 일으키기 쉽다.
여기에서, 제 1 도전성 플러그(113a)와 하지 절연막(111)의 각각의 윗면에 산화방지 절연막(112)으로서 산질화 실리콘막을 두께 약 100nm로 형성하고, 이 산화방지 절연막(112)에 의해 제 1 도전성 플러그(113a)를 산소분위기로부터 보호한다.
다음으로, 도 49의 (c)에 나타나 있는 바와 같이 각 절연막(110∼112)을 패 터닝하고, 제 2 소스/드레인 영역(108b) 상의 이들 절연막에 제 2 컨택트홀(11lb)을 형성한다. 이 패터닝은, 산화방지 절연막(112)에 대한 에칭, 하지 절연막(111)에 대한 에칭, 및 에칭 스토퍼막(110)에 대한 에칭의 3 스텝의 에칭에 의해 행하여진다.
그리고, 제 1 도전성 플러그(113a)의 형성 방법과 같은 방법을 채용하고, 제 2 컨택트홀(11lb) 내에 제 2 도전성 플러그(113b)를 형성한다.
다음으로, 도 50의 (a)에 나타나 있는 바와 같이 제 2 도전성 플러그(113b)와 산화방지 절연막(112)의 윗면에, DC 스퍼터법에 의해 이리듐(iridium)막을 두께 약 200nm로 형성하고, 그 이리듐막을 제 1 도전막(121)으로 한다. 그 이리듐막의 성막 조건은 특별하게 한정되지 않지만, 본 실시예에서는 스퍼터 가스로서 아르곤 가스를 사용하고, 챔버 내 압력을 약 0.11Pa, DC 파워를 0.5kW, 성막시 사이를 335초, 기판 온도 500으로 한다.
또한, 제 1 도전막(121) 위에, MOCVD법으로 강유전체막(122)으로서 PZT막을 두께 약 120nm로 형성한다. 그 MOCVD법에서는, 예를 들면 테트라히드로푸란(THF:C4H8O)의 유량을 0.474ml/분, THF중에 Pb(DPM)2을 0.3mol/l의 농도로 용해하여 이루어지는 Pb원료의 유량을 0.326ml/분, THF중에 Zr(dmhd)4을 0.3mol/l의 농도로 용해하여 이루어지는 Zr원료의 유량을 0.2ml/분, THF중에 Ti(O-iPr)2(DPM)2을 0.3mol/l의 농도로 용해하여 이루어지는 Zr원료의 유량을 0.2ml/분으로 한다. 또한, 성막 압력은 약 5Torr, 기판 온도는 약 620℃, 성막시 사이는 약 620초이다.
또한, 강유전체막(122)의 성막 방법으로서는, MOCVD법 이외에, 스퍼터법이나 졸·겔법도 있다. 또한, 강유전체막(122)의 재료는 상기의 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(Ta,Nb)2O9 등의 Bi층상구조화합물이나, PZT에 란탄(Lanthanum)을 도프한 PLZT, 또는 그 밖의 금속산화물 강유전체로 강유전체막(122)을 구성해도 좋다.
다음으로, 강유전체막(122) 위에, 스퍼터법에 의해 산화이리듐막을 200nm의 두께로 형성하고, 이것을 제 2 도전막(123)으로 한다.
그 후에, 제 2 도전막(123)의 형성시에 강유전체막(122)이 받은 손상을 회복시키기 위해서, 산소함유 분위기가 되어 있는 퍼니스(furnace)내에서 기판 온도 500℃, 처리 시간 60분간의 조건에서 회복 어닐링을 행한다.
계속해서, 도 50의 (b)에 나타나 있는 바와 같이 커패시터 상부 전극형상의 하드 마스크(도면에 나타내지 않음)를 에칭 마스크로 하면서, 제 1 도전막(121), 강유전체막(122), 및 제 2 도전막(123)을 일괄해서 드라이 에칭함으로써, 하부 전극(121a), 커패시터 유전체막(122a), 및 상부 전극(123a)을 순차적으로 적층하여 이루어지는 커패시터 Q를 형성한다. 그 드라이 에칭에서는, 예를 들면 할로겐 가스를 포함하는 에칭 가스가 사용된다.
다음으로, 도 51의 (a)에 나타나 있는 바와 같이 실리콘 기판(101)의 상측 전체 면에, 예를 들면 TMA(트리메틸 알루미늄)과 O3의 혼합 가스를 사용하는 ALD(Atomic Layer Deposition)법에 의해, 두께 약 20nm의 알루미나막을 형성하고, 이 알루미나막을 제 1 커패시터 보호 절연막(140)으로 한다.
이 제 1 커패시터 보호 절연막(140)은, 수소 등의 환원성 물질을 블록 하고, 커패시터 유전체막(122a)이 환원되어서 열화되는 것을 방지하도록 기능 한다. 이러한 기능을 갖는 막에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막이 있고, 이들 중 어느 하나를 제 1 커패시터 보호 절연막(140)으로서 형성해도 좋다.
그 후에, 여기까지의 공정에서 커패시터 유전체막(122a)이 받은 손상을 회복시키기 위한 회복 어닐링을 행한다. 그 회복 어닐링은, 퍼니스를 사용하고, 산소함유 분위기 중에서 기판 온도를 약 560℃로서 행하여진다.
계속해서, 도 51의 (b)에 나타나 있는 바와 같이 예를 들면 TEOS 가스를 사용하는 플라스마 CVD법에 따라서, 제 1 커패시터 보호 절연막(140) 위에 산화 실리콘막을 형성하고, 그 산화 실리콘막을 제 1 층간 절연막(141)으로 한다.
그 후에, CMP법에 의해 층간 절연막(141)의 윗면을 연마해서 평탄화한다. 이 CMP에 의해, 층간 절연막(141)의 두께는, 상부 전극(123a) 위에서 약 300nm이 된다.
또한, 이 층간 절연막(141) 위에 커버 절연막을 형성해도 좋다. 그 커버 절연막은, CMP 시에 층간 절연막(141)의 윗면에 형성된 마이크로 스크래치나, 인접하는 커패시터 Q의 사이의 층간 절연막(141)에 발생한 보이드를 매립하기 위해서 형성된 것이며, 이러한 커버 절연막을 형성함으로써 그 위에 형성되는 막의 피막성이 향상된다. 그 커버 절연막으로서는, 예를 들면 TEOS 가스를 사용하는 플라스마 CVD법에 의해 형성된 두께 약 50nm의 산화 실리콘막을 채용할 수 있다.
다음으로, 도 52의 (a)에 나타나 있는 바와 같이 환원성 물질로부터 커패시터 유전체막(122a)을 보호하기 위한 제 2 커패시터 보호 절연막(142)으로서, 알루미나막을 스퍼터법으로 두께 약 40nm로 형성한다.
또한, 이 층간 커패시터 보호 절연막(142)을 형성하기 전에, 제 1 층간 절연막(141)에 대하여 N2O 플라스마를 채용한 탈수 어닐링을 행해도 좋다.
또한, 제 2 커패시터 보호 절연막(142)은 알루미나막에 한정되지 않고, 알루미나막, 산화티탄막, 질화 실리콘막, 및 산질화 실리콘막의 단층막, 또는 이들 막의 적층막을 층간 커패시터 보호 절연막(142)으로서 형성해도 좋다.
계속해서, 도 52의 (b)에 나타나 있는 바와 같이 TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제 2 커패시터 보호 절연막(142) 위에 제 1 커버 절연막(143)으로서 산화 실리콘막을 두께 약 100∼150nm로 형성한다.
다음으로, 도 53의 (a)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 1 커버 절연막(143) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(123a) 위에 홀 형상의 제 1 창(144a)을 구비한 제 1 레지스트 패턴(144)을 형성한다.
그리고, 상기의 제 1 창(144a)을 통해서 각 절연막(140∼143)을 에칭하고, 이들 절연막에 상부 전극(123a)에 이르는 깊이의 제 1 홀(145)을 형성한다. 이 에 칭의 조건은 특별하게 한정되지 않지만, 본 실시예에서는 평행 평판형 플라스마에칭 챔버(도면에 나타내지 않음)를 사용하고, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
그리고, 제 1 레지스트 패턴(144)을 제거한 후에, 여기까지의 공정에서 커패시터 유전체막(122a)이 받은 손상을 회복시키기 위해서, 도면에 나타내지 않은 퍼니스 내에 실리콘 기판(1)을 넣고, 산소분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 40분간 행한다.
계속해서, 도 53의 (b)에 나타나 있는 바와 같이 실리콘 기판의 상측 전체 면에 제 2 레지스트 패턴(150)을 형성한다. 그 제 2 레지스트 패턴(150)은 제 1 도전성 플러그(113a) 위에 홀 형상의 제 2 창(150a)을 갖는다.
그리고, 제 2 창(150a)을 통해서 각 절연막(112, 140∼143)을 에칭함으로써, 제 1 도전성 플러그(113a)가 노출하는 제 2 홀(141a)을 형성한다. 이러한 에칭은, 예를 들면 C4F8, Ar, O2, 및 CO의 혼합 가스를 에칭 가스로 하는 평행 평판 플라스마 에칭 챔버 내에서 행하여진다.
여기에서, 제 1 도전성 플러그(113a)는, 이 에칭이 행해질 때까지 산화방지 절연막(112)으로 덮어져 있으므로, 여기까지의 각 공정에서 산소분위기로부터 격리되고, 산화에 따르는 콘택트 불량이 발생하기 어렵다.
이 에칭을 종료한 후, 제 2 레지스트 패턴(150)은 제거된다.
다음으로, 도 54의 (a)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 1 커버 절연막(143)의 윗면과, 제 1, 제 2 홀(145, 141a)의 각각의 내면에, 스퍼터법에 의해 글루막으로서 질화 티탄막을 약 50nm의 두께로 형성한다. 그리고, 이 글루막 위에, 제 2, 제 3 홀(145, 141a)을 매립하는 것에 충분한 두께, 예를 들면 제 1 커버 절연막(143)의 평탄면 상에서의 두께가 300nm가 되는 텅스텐막을 형성한다.
그 후에, 제 1 커버 절연막(143) 위의 여분인 글루막과 텅스텐막을 CMP법에 의해 연마해서 제거하고, 이들 막을 제 1, 제 2 홀(145, 141a) 내에 각각 제 3, 제 4 도전성 플러그(147a, 147b)로서 남긴다.
이들 도전성 플러그 중, 제 3 도전성 플러그(147a)는, 제 1 도전성 플러그(113a)와 전기적으로 접속되고, 그 제 1 도전성 플러그(113a)와 함께 비트 선의 일부를 구성한다. 한편, 제 4 도전성 플러그(147b)는 상부 전극(123a)과 전기적으로 접속된다.
다음으로, 도 54의 (b)에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 1 커버 절연막(143)과 제 3, 제 4 도전성 플러그(147a, 147b)의 각각의 윗면에, 스퍼터법에 의해 금속적층막을 형성한다. 그 금속적층막은, 예를 들면 두께 약 50nm의 질화 티탄막, 두께 약 360nm의 알루미늄막, 및 두께 약 70nm의 질화 티탄막을 이 순서로 적층해서 이루어진다.
그 후에, 포토리소그래피에 의해 이 금속적층막을 패터닝하고, 제 3, 제 4 도전성 플러그(147a, 147b)의 각각과 전기적으로 접속되는 제 1 금속 배선(152)을 형성한다.
여기에서, 금속적층막에 대한 패터닝에서는, 제 1 커버 절연막(143) 위에 금속적층막의 에칭 잔류물을 남기지 않도록 하기 위해서 오버 에칭이 행하여진다. 이렇게 오버 에칭을 해도, 제 1 커패시터 보호 절연막(142)은, 제 1 커버 절연막(143)에 의해 덮어져 있으므로 에칭되지 않는다. 이에 따라 금속적층막의 패터닝이 끝난 후라도 제 1 커패시터 보호 절연막(142)의 두께가 줄어들지 않고, 제 1 커패시터 보호 절연막(142)에서의 환원성 물질의 저지 능력을 충분하게 유지하는 것이 가능해 진다.
다음으로, 도 55에 나타나 있는 바와 같이 제 1 커버 절연막(143)과 제 1 금속 배선(152)의 각각의 위에, 제 3 커패시터 보호 절연막(151)으로서 알루미나막을 스퍼터법으로 약 20nm의 두께로 형성한다. 이 제 3 커패시터 보호 절연막(151)은, 수소나 수분 등의 환원성 물질을 블록 하고, 커패시터 유전체막(122a)이 환원성 물질에 의해 열화되는 것을 방지하는 기능을 갖는다.
이러한 기능을 갖는 막에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막이 있고, 이들 중 어느 하나를 제 3 커패시터 보호 절연막(151)으로서 형성해도 좋다.
또한, 제 3 커패시터 보호 절연막(151)을 형성하지 않아도 커패시터 유전체 (122a)가 열화되지 않는다면, 제 3 커패시터 보호 절연막(151)을 생략해도 좋다.
다음으로, 제 3 커패시터 보호 절연막(151) 위에, 플라스마 CVD법에 의해 제 2 층간 절연막(153)으로서 산화 실리콘막을 형성한다. 이 플라스마 CVD법에서는, 반응 가스로서 TEOS 가스가 사용되고, 제 1 금속 배선(152) 위에서의 제 2 층간 절연막(153)의 두께는 약 2600nm으로 한다.
그리고, CMP법에 의해 제 2 층간 절연막(153)의 윗면을 연마해서 평탄화한 후, 제 2 층간 절연막(153)의 표면에 대하여 N2O 플라스마처리를 함으로써, 제 2 층간 절연막(153)을 탈수하는 동시에, 그 표면을 질화해서 수분의 재흡착을 방지한다. 이 N2O 플라스마처리는, CVD 장치 내에서 기판 온도 약 350℃, 처리 시간 약 4분의 조건에서 행하여진다.
또한, 이 제 2 층간 절연막(153) 위에 커버 절연막을 형성해도 좋다. 그 커버 절연막은, CMP의 때에 제 2 층간 절연막(153)의 윗면에 형성된 마이크로 스크래치나, 인접하는 커패시터 Q의 사이의 제 2 층간 절연막(153)에 발생한 보이드를 매립하기 위해서 형성되는 것이며, 이러한 커버 절연막을 형성함으로써 그 위에 형성되는막의 피막성이 향상된다. 그 커버 절연막으로서는, 예를 들면 TEOS 가스를 사용하는 플라스마 CVD법에 의해 형성된 두께 약 50nm의 산화 실리콘막을 채용할 수 있다.
다음으로, 도 56에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 2 층간 절연막(153) 위에, 커패시터 유전체막(122a)을 환원성 물질로부터 보호하기 위한 제 1 절연성 산화 금속막(154a)으로서 스퍼터법으로 알루미 나막을 두께 약 20nm로 형성한다.
또한, 알루미나막 대신에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막을 제 1 절연성 산화 금속막(154a)으로서 형성해도 좋다.
또한, 스퍼터법으로 제 1 절연성 산화 금속막(50a)을 형성하는 때는 실리콘 기판(101)이 가열되지만, 전술한 바와 같이 N2O 플라스마처리에 의해 제 2 층간 절연막(153)을 충분하게 탈수하고 있기 때문에, 제 2 층간 절연막(153) 중의 수분에 의해 커패시터 Q가 증기 가열되지 않는다.
다음으로, 이 제 1 절연성 산화 금속막(154a) 위에, 저유전율의 중간 절연막(154b)을 두께 약 50nm로 형성한다.
이 중간 절연막(154b)은, 제 2 층간 절연막(153)을 구성하는 산화 실리콘(비유전률: 약 4.1)보다도 비유전률이 낮은 재료, 예를 들면 비유전률이 2.25의 다공질 실리카계 재료인 나노 클러스터링 실리카로 구성된다.
어플라이드머티리얼즈사가 개발한 산화 실리콘계의 「Black Diamond」 (비유전률: 약 3.8∼4.2)이나, 다공질 MSQ(비유전률: 2.5이하)로 중간 절연막(154b)을 구성해도 좋다.
또한, 이 중간 절연막(154b)은, 두께가 약 50nm로 엷기 때문, 성막시에 그 막 중에 받아들이는 수분량은 미량이다. 따라서, 제 2 층간 절연막(153)에 대해 행한 것과 같은 탈수를 위한 N2O 플라스마처리(도 55 참조)는 중간 절연막(154b)에 대하여는 불필요하다.
다만, 대기(大氣)에서 중간 절연막(154b)을 장시간 노출하면, 흡습에 의해 중간 절연막(154b) 중의 수분량이 증가해 버린다. 따라서, 중간 절연막(154b)을 형성하고나서 되도록 이면 12시간 이내에 다음 공정을 행하고, 중간 절연막(154b)의 흡습을 막도록 하는 것이 바람직하다.
또한, 제조상의 경우에 의해, 다음 공정을 행할 때까지 12시간 이상의 시간이 필요한 경우에는, 중간 절연막(50b)을 형성한 후에, 도 36에 설명한 바와 같은 밀폐용기(300) 내에 실리콘 기판(10)을 보관해 두고, 중간 절연막(154b)의 흡습을 극력(極力)으로 막는 것이 바람직하다.
그 후에, 이 중간 절연막(154b) 위에, 제 2 절연성 산화 금속막(154c)으로서 알루미나막을 두께 약 20nm로 형성한다. 제 1 절연성 산화 금속막(154a)과 같이 제 2 절연성 산화 금속막(154c)은, 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 침입하는 것을 저지하고, 커패시터 유전체막(122a)이 열화되는 것을 방지하는 역할을 담당한다.
또한, 알루미나막 대신에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄 마그네슘막 중 어느 하나를 제 2 절연성 산화 금속막(154c)으로서 형성해도 좋다.
이상에 의해, 제 1, 제 2 절연성 산화 금속막(154a, 154c)과 중간 절연막(154b)으로 구성되는 제 4 커패시터 보호 절연막(154)이 제 2 층간 절연막(153) 위에 형성되게 된다.
이 후에, 제 4 커패시터 보호 절연막(154) 위에, TEOS 가스를 사용하는 플라 스마 CVD법에 의해 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 2 커버 절연막(155)으로 한다.
또한, 이 제 2 커버 절연막(155)의 두께는 약 100nm으로 엷고, 상기 제 2 커버 절연막(155)에 포함되는 수분량은 적다. 따라서, N2O 플라스마를 채용한 탈수처리를 제 2 커버 절연막(155)에 대하여 행할 필요는 없다.
다만, 중간 절연막(154b)과 마찬가지로, 대기중에 제 2 커버 절연막(155)을 장시간에 걸쳐 방치하면 제 2 커버 절연막(155)이 흡습해 버리므로, 제 2 커버 절연막(155)을 형성하고나서 되도록 이면 12시간 이내에 다음 공정을 행함으로써 제 2 커버 절연막(155)의 흡습을 억제하는 것이 바람직하다.
또한, 제조상의 경우에 의해, 다음 공정을 행할 때까지 12시간 이상의 시간이 필요한 경우에는, 제 2 커버 절연막(155)을 형성한 후에, 도 36에서 설명한 밀폐용기(300) 내에 실리콘 기판(101)을 보관하고, 제 2 커버 절연막(155)의 흡습을 막는 것이 바람직하다.
다음으로, 도 57에 나타나 있는 바와 같이 제 1 금속 배선(152)의 상방에 제 3 창(160a)을 갖는 제 3 레지스트 패턴(160)을 제 2 커버 절연막(155) 위에 형성한다.
그리고, 이 제 3 창(160a)을 통해서 각 절연막(151, 153∼155)을 드라이 에칭하고, 제 1 금속 배선(152)의 상방의 이들 절연막에 제 3 홀(156)을 형성한다. 그 드라이 에칭의 조건은 특별하게 한정되지 않지만, 본 실시예에서는 평행 평판형 플라스마에칭 챔버(도면에 나타내지 않음)를 사용하고, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
상기의 제 3 홀(156)은 제 4 커패시터 보호 절연막(154)에도 형성되지만, 그 제 4 커패시터 보호 절연막(154)을 구성하는 중간 절연막(154b)이 제 2 층간 절연막(153)과 같은 산화 실리콘계의 재료로 이루어지므로, 중간 절연막(154a)과 제 2 층간 절연막(153)이 실질적으로 같은 에칭 레이트로 에칭된다. 따라서, 제 3 홀(156)의 지름은, 그 상단과 하단이 대략 동일하게 되고, 하단에서의 그 지름이 도 2의 (a), (b)와 같이 극단적으로 작아질 일은 없다.
이 에칭이 종료된 후, 제 3 레지스트 패턴(160)은 제거된다.
또한, 이 에칭에서는, 제 1, 제 2 절연성 산화 금속막(154a, 154c)은 에칭 가스의 스퍼터 작용에 의해 에칭되므로, 이들 절연성 산화 금속막(50a, 50c)의 합계 막 두께가 지나치게 두터우면, 에칭에 의한 제 3 홀(156)의 형성이 곤란해진다. 따라서, 에칭에 의해 제 3 홀(156)을 용이하게 형성하기 위해서, 제 1, 제 2 절연성 산화 금속막(154a, 154c)의 합계 막 두께를 100nm미만, 더 바람직하게는 20nm이상 50nm으로 하는 것이 바람직하다. 여기에서, 합계 막 두께의 하한을 20nm으로 한 것은, 이것보다 엷으면 제 1, 제 2 절연성 산화 금속막(154a, 154c)에 의한 환원성 물질의 블록성이 충분하게 발휘되지 않기 때문이다.
다음으로, 도 58에 나타나 있는 바와 같이 제 3 홀(156)의 내면과 제 2 커버 절연막(155)의 윗면에 스퍼터법에 의해 글루막(162)으로서 질화 티탄막을 두께 약 150nm로 형성한다.
또한, 이 글루막(162) 위에, 6불화 텅스텐 가스를 사용하는 플라스마 CVD법에 의해, 제 3 홀(156)을 완전하게 매립하는 두께, 예를 들면 약 650nm의 두께의 텅스텐막(163a)을 형성한다.
이 후에, 도 59에 나타나 있는 바와 같이 제 2 커버 절연막(155)의 윗면 상의 여분인 글루막(162)과 텅스텐막(163a)을 제거하고, 이들 막을 제 3 홀(156) 내에만 제 5 도전성 플러그(163)로서 남긴다.
전술한 바와 같이, 제 3 홀(156)의 하단이 충분하게 크게 개구되어 있으므로, 제 5 도전성 플러그(163)는 제 1 금속 배선(152)과 넓게 접촉하고, 제 5 도전성 플러그(163)의 콘택트 저항이 안정화된다.
다음으로, 도 60에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 5 도전성 플러그(163)와 제 2 커버 절연막(155)의 각각의 위에, 스퍼터법에 의해 금속적층막을 형성한다. 그 금속적층막으로서, 본 실시예에서는 두께 약 60nm의 Ti막, 두께 약 30nm의 TiN막, 두께 약 400nm의 동함유 알루미늄막, 두께 약 5nm의 Ti막, 및 두께 약 70nm의 TiN막을 이 순서로 형성한다.
그 후에, 포토리소그래피에 의해 이 금속적층막을 패터닝해서 제 2 금속 배선(165)으로 한다.
여기에서, 제 4 커패시터 보호 절연막(154) 위에 제 2 커버 절연막(155)을 형성함으로써 상기의 금속적층막의 패터닝시에 에칭이 제 1 커패시터 보호 절연 막(154)에 미치지 못하게 되어, 제 1 커패시터 보호 절연막(154)의 막 줄어듦이 방지되어 그 환원성 물질의 저지 능력을 충분하게 유지하는 것이 가능해 진다.
또한, 제 2 커버 절연막(155)과 제 2 금속 배선(165)의 각각의 위에, TEOS 가스를 사용하는 플라스마 CVD법으로 산화 실리콘막을 형성하고, 그 산화 실리콘막을 제 3 층간 절연막(167)으로 한다.
그 후에, 제 3 층간 절연막(167)의 윗면을 CMP법으로 연마해서 평탄화한다. 평탄화 후의 제 3 층간 절연막(167)의 막 두께는, 제 2 금속 배선(165) 위에서 예를 들면 약 1000nm이다.
또한, 이 CMP 뒤에, 제 3 층간 절연막(167)에 대한 탈수처리로서 N2O 플라스마처리를 행해도 좋다.
계속해서, 도 61에 나타나 있는 바와 같이 제 3 층간 절연막(167)을 패터닝해서 제 2 금속 배선(165) 위에 제 4 홀(167a)을 형성한다.
다음으로, 제 5 도전성 플러그(163)와 같은 형성 방법에 의해, 제 2 금속 배선(165)과 전기적으로 접속된 제 6 도전성 플러그(170)를 형성한다.
또한, 제 6 도전성 플러그(170)와 제 3 층간 절연막(167)의 각각의 윗면에 스퍼터법으로 금속적층막을 형성한 후, 그 포토리소그래피에 의해 그 금속적층막을 패터닝하고, 셀 영역 Rcell에 제 3 금속 배선(171)을 형성하는 동시에, 패드 영역Rpad에 본딩 패드(171a)를 형성한다.
다음으로, 도 62에 나타낸 단면구조를 얻을 때까지의 공정에 관하여 설명한 다.
우선, 제 3 층간 절연막(167)과 제 3 금속 배선(171)의 각각의 위에, 제 1 패시베이션막(173)으로서 CVD법으로 산화 실리콘막을 약 100nm의 두께로 형성한다.
또한, 제 1 패시베이션막(173)의 탈수와 재흡습 방지 때문에, 제 1 패시베이션막(173)에 대하여 N2O플라스마처리를 행해도 좋다.
또한, 이 제 1 패시베이션막(173) 위에, 제 2 패시베이션막(174)으로서 두께가 약 350nm의 질화 실리콘막을 CVD법으로 형성한다.
그리고, 이들 제 1, 제 2 패시베이션막(173, 174)을 패터닝하고, 패드 영역Rpad의 본딩 패드(171a)가 노출하는 제 1 통로(173a)를 형성한다.
다음으로, 실리콘 기판(10)의 상측 전체 면에, 감광성 폴리이미드를 약 3μm의 두께로 형성하고, 폴리이미드 도포막으로 이루어지는 보호층(175)을 형성한다.
그리고, 보호층(175)을 노광, 현상하고, 본딩 패드(171a)가 노출하는 제 2 통로(175a)를 보호층(175)에 형성한다. 그 후에, 기판 온도 310℃, N2 유량 100리터/분, 처리 시간 40분의 조건에서 보호층(175)을 열경화한다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본구조가 완성되었다.
상술한 본 실시예에 의하면, 커패시터 유전체막(122a)에 환원성 물질이 침입하는 것을 저지하는 제 4 커패시터 보호 절연막(154)으로서, 제 1 절연성 산화 금속막(154a), 중간 절연막(154b), 및 제 2 절연성 산화 금속막(154c)을 이 순서로 형성하여 이루어지는 적층막을 채용했다.
이렇게 제 1 절연성 산화 금속막(154a)과 제 2 절연성 산화 금속막(154c)의 2층을 형성함으로써 이들 중의 일층만을 형성할 경우보다도 수소나 수분 등의 환원성 물질에 대한 블록성을 높일 수 있다.
또한, 제 1 실시예에서 설명한 것과 같은 이유에 의해, 제 1 절연성 산화 금속막(154a)과 제 2 절연성 산화 금속막(154c)의 합계 막 두께와 동등한 단층의 절연성 산화 금속막을 형성할 경우와 비교하여, 반도체 장치에 불량이 발생하기 어려워진다.
또한, 제 1 절연성 산화 금속막(154a)과 제 2 절연성 산화 금속막(154c)을 동일한층, 즉 양자와 함께 제 2 층간 절연막(153)과 제 2 금속 배선(165) 사이에 형성해서 이들 사이의 간격을 최소한으로 좁게 했다. 이에 따라 제 1 실시예에서 설명한 바와 같이, 각 절연성 산화 금속막(154a, 154c)의 사이에 형성되는 중간 절연막(153b)의 두께가 얇아지고, 중간 절연막(153b)에 보이드가 발생하기 어려워진다. 그 결과, 보이드 중의 수분에 의해 커패시터 유전체막(122a)이 열화되는 것을 막을 수 있다.
더욱이, 그 제 4 커패시터 보호 절연막(154)을 구성하는 중간 절연막(154b)은, 제 2 층간 절연막(153)보다도 비유전률이 낮은 재료로 구성되기 때문에, 플라스마 CVD법으로 형성된 산화 실리콘막과 비교해서 막응력이 약하고 인장 응력이 작다. 그 때문에 도 3에서 설명한 바와 같은 플라스마 CVD법으로 산화 실리콘막(221, 223)을 형성하는 경우와 비교하여, 막의 응력에 기인하는 실리콘 기판(101)의 휘어짐을 방지할 수 있고, 압전소자인 커패시터 Q가 응력에 의해 열화되 는 것을 막는 것이 가능해 진다.
(6) 제 3 실시예의 변형예
다음으로, 상기 밑 제 3 실시예의 변형예에 대해서, 도 63 및 도 64를 참조해서 설명한다. 또한, 이들 도면에서, 제 3 실시예에서 설명한 구성 요소에는 제 3 실시예와 동일한 부호를 첨부하고, 이하에서는 그 설명을 생략한다.
제 1 변형예
도 63은 제 3 실시예의 제 1 변형예에 따른 반도체 장치의 단면도이다.
이 제 1 변형예에서는, 제 3 층간 절연막(167)과 제 3 금속 배선(171) 사이에, 제 4 커패시터 보호 절연막(154)과 제 2 커버 절연막(155)을 형성한다.
이렇게 하면, 제 4 홀(167a)은 이들 절연막(154, 155)에도 형성되게 된다.
다만, 제 4 커패시터 보호 절연막(154)을 구성하는 중간 절연막(154b)이 제 3 층간 절연막(167)과 마찬가지로 산화 실리콘계의 재료에서 구성되므로, 에칭에 의해 제 4 홀(167a)을 형성할 때, 중간 절연막(154b)과 제 3 층간 절연막(167) 사이에서 에칭 레이트에 실질적인 차이가 발생하지 않는다.
따라서, 제 4 홀(167a)의 하단의 지름이 상단의 지름과 같은 정도로 커지고, 제 6 도전성 플러그(170)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
제 2 변형예
도 64는 제 3 실시예의 제 2 변형예에 따른 반도체 장치의 단면도이다.
제 2 변형예에서는, 제 1 층간 절연막(141)과 제 1 금속 배선(152) 사이에, 제 4 커패시터 보호 절연막(154)과 제 2 커버 절연막(155)을 형성한다.
이 경우, 제 1 층간 절연막(141)의 제 1, 제 2 홀(145, 141a)이 절연막(154, 155)에도 형성되게 된다.
이렇게 해도, 제 1 변형예에서 설명한 바와 같이, 중간 절연막(154b)과 제 1 층간 절연막(141)이 동시에 산화 실리콘계의 재료에서 구성되므로, 제 1, 제 2 홀(145, 141a)을 에칭으로 형성할 때, 중간 절연막(154b)과 제 1 층간 절연막(141)에서 에칭 레이트에 실질적인 차이가 발생하지 않는다. 따라서, 제 1, 제 2 홀(145, 141a)의 바닥을 충분하게 크게 형성할 수 있고, 이들 홀(145, 141a) 내에 매립된 제 3, 제 4 도전성 플러그(147a, 147b)의 콘택트 저항을 안정화시키는 것이 가능해 진다.
또한, 에칭에 의해 제 1, 제 2 홀(145, 141a)을 형성할 때, 에칭 가스의 스퍼터 작용으로 에칭되는 제 2 커패시터 보호 절연막(142)과 제 1, 제 2 절연성 산화 금속막(154a, 154c)의 합계 막 두께가 지나치게 두터우면, 이들 홀(145, 141a)의 에칭이 곤란해진다. 그 때문에 제 2 커패시터 보호 절연막(142)과 제 1, 제 2 절연성 산화 금속막(154a, 154c)의 합계 막 두께를 100nm미만으로 해서 에칭에 의한 제 1, 제 2 홀(145, 141a)의 형성을 용이하게 하는 것이 바람직하다.

Claims (20)

  1. 반도체 기판의 상방(上方)에 형성된 하지(下地) 절연막과,
    상기 하지 절연막 위에 형성되고, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극을 구비한 커패시터와,
    상기 커패시터 위에 교대로 복수 형성된 층간 절연막 및 금속 배선과,
    상기 층간 절연막이 구비하는 홀 내에 형성되고, 상기 금속 배선과 전기적으로 접속된 도전성 플러그를 갖고,
    상기 복수의 층간 절연막 중, 적어도 하나의 상기 층간 절연막의 윗면에, 제 1 절연성 산화 금속막, 상기 층간 절연막보다 비유전률이 낮은 중간 절연막, 및 제 2 절연성 금속산화 금속막을 순차적으로 적층하여 이루어지는 제 1 커패시터 보호 절연막이 형성되고, 상기 제 1 커패시터 보호 절연막에도 상기 홀이 형성된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 커패시터 보호 절연막 위에 커버 절연막이 형성되고, 상기 커버 절연막 위에 상기 금속 배선이 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 층간 절연막 중 하나의 상기 층간 절연막의 윗면에 캡 절연막이 형성되고, 상기 캡 절연막 위에 상기 제 1 커패시터 보호 절연막이 형성된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 커패시터 위에, 절연성 산화 금속으로 이루어지는 제 3 커패시터 보호 절연막이 형성되고, 상기 제 3 커패시터 보호 절연막 위에 상기 층간 절연막과 상기 금속 배선이 교대로 복수 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 중간 절연막과, 상기 홀이 형성되는 상기 층간 절연막의 양쪽의 절연막이 산화 실리콘계의 재료로 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 중간 절연막은, 다공질 절연막인 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판의 상방에 하지 절연막을 형성하는 공정과,
    상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막, 및 상부 전극을 구비한 커패시터를 형성하는 공정과,
    상기 커패시터 위에, 층간 절연막과 금속 배선을 교대로 복수 형성하는 공정과,
    상기 복수의 층간 절연막 중 적어도 하나에 홀을 형성하는 공정과,
    상기 홀 내에, 상기 금속 배선과 전기적으로 접속되는 도전성 플러그를 형성하는 공정을 갖고,
    상기 복수의 층간 절연막 중, 적어도 하나의 상기 층간 절연막의 윗면에, 제 1 절연성 산화 금속막, 상기 층간 절연막보다도 비유전률이 낮은 중간 절연막, 및 제 2 절연성 금속산화 금속막을 순차적으로 적층하여 이루어지는 제 1 커패시터 보호 절연막을 형성하는 공정을 더 가지며,
    상기 홀을 형성하는 공정에서, 상기 제 1 커패시터 보호 절연막에도 상기 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 중간 절연막과, 상기 홀이 형성되는 상기 층간 절연막의 양쪽의 절연막을 산화 실리콘계의 재료로 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    제 1 커패시터 보호 절연막을 형성하는 공정의 뒤에, 상기 제 1 커패시터 보호 절연막 위에 커버 절연막을 형성하는 공정을 더 갖고,
    상기 커버 절연막 위에 상기 금속 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 복수의 층간 절연막 중 하나의 상기 층간 절연막의 윗면을 연마해서 평탄화하는 공정과,
    상기 평탄화된 층간 절연막의 윗면에 캡 절연막을 형성하는 공정을 더 갖고,
    상기 캡 절연막 위에 상기 제 1 커패시터 보호 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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