KR100991743B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 신규한 특징을 갖는 반도체 장치와 그 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여 본 발명은 실리콘 기판(10)의 위쪽에 제1 절연막(25)을 형성하는 공정과, 제1 절연막(25)의 소정의 깊이에 불순물을 이온 주입함으로써, 제1 절연막(25)에 불순물층(22)을 형성하는 공정과, 불순물층(22)을 형성한 후, 제1 절연막을 어닐링함으로써, 불순물층(22)을 배리어 절연막(23)으로 개질하는 공정을 갖는 반도체 장치의 제조 방법에 의한다.
Figure R1020080014875
반도체 장치, 반도체 장치의 제조 방법, 불순물층, 배리어 절연막

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
LSI 등의 반도체 장치에서는, 반도체 기판에 형성된 회로를 외부 분위기로부터 보호하기 위하여, 층간 절연막의 윗면 등에 배리어 절연막을 형성하는 경우가 있다. 그 배리어 절연막의 재료는 배리어의 대상이 되는 분위기에 따라 선택된다.
예를 들면, 수분으로부터 회로를 보호하려고 하는 경우에는, 내습성이 뛰어난 질화실리콘막을 배리어 절연막으로서 형성한다.
또한, FeRAM 등의 강유전체 디바이스에서는, 수소 등의 환원성 물질에 의해 강유전체막이 환원되어 열화해 버리므로, 환원성 물질로부터 강유전체막을 보호하기 위하여 알루미나막 등의 절연성 금속 산화막이 배리어 절연막으로서 형성된다.
단, 알루미나막 등의 절연성 산화 금속막은 화학 반응성이 떨어지기 때문에, 에칭에 의해 홀을 형성하기가 곤란하여, 안정한 단면 형상의 홀을 형성하기 어렵다는 결점이 있다.
또한, 알루미나막을 에칭할 때 발생하는 반응 생성물에 의해, 홀 내에 텅스 텐 플러그를 형성하는 것이 어려워져, 텅스텐 플러그에 컨택트 불량이 발생할 우려도 있다.
이와 같은 홀 형성의 곤란성과 컨택트 불량은 반도체 장치의 수율을 저하시키는 요인이 된다.
또한, 알루미나막 위에 금속 배선을 직접 형성하면, 금속막을 에칭하여 금속 배선으로 할 때, 오버 에칭에 의해 알루미나막이 에칭되어, 알루미나막에 의한 환원성 물질의 배리어성이 저하해 버린다. 이 점을 감안하여, 에칭을 흡수하기 위한 커버 절연막을 알루미나막 위에 형성하고, 이 커버 절연막 위에 금속 배선을 형성 하는 것도 고려된다.
그러나, 이것으로는 커버 절연막의 형성 공정이나, 그 커버 절연막을 탈수하기 위한 어닐링 공정을 추가할 필요가 있게 되어, 공정수가 증대해 버린다.
상기와 같은 홀 형성의 곤란성이나 공정수의 증대를 극복하기 위하여, 강유전체 디바이스에서도, 수소나 수분의 침입을 저지하기 위한 배리어 절연막으로서 질화실리콘막을 형성하는 것이 바람직하다.
또한, 질화실리콘막은 상기와 같은 배리어 절연막으로서의 용도 외에, 에칭 스토퍼막으로서의 용도도 있다.
예를 들면, 구리 배선의 형성에 유용한 대머신(Damascene) 프로세스에서는, 질화실리콘막과 산화실리콘막을 이 순서대로 형성하고, 질화실리콘막을 에칭 스토퍼막으로 사용하면서 산화실리콘막을 에칭함으로써, 산화실리콘막에 배선홈이 형성된다.
단, 강유전체 디바이스에 대머신 프로세스를 적용하는 경우에, 질화실리콘막을 CVD(Chemical Vapor Deposition)법으로 성막하면, 성막 분위기에 포함되는 수소에 의해 커패시터 유전체막 등이 환원되어 열화하여, 반도체 장치의 수율이 저하해버린다. 그 때문에, 대머신 프로세스에 사용되는 에칭 스토퍼막으로서는, 성막 시에 수소가 발생하기 어려운 것이 요구된다.
또한, 본 발명에 관련된 기술이 하기의 특허문헌 1∼3에 개시되어 있다.
그 중, 특허문헌 1에서는, MOS 트랜지스터의 게이트 전극 위의 질화실리콘막에 이온 주입에 의해 질소를 도입하고, 그 후 열처리를 행함으로써 절연성 측벽(side wall)과 실리콘 기판의 계면에 질소를 열확산시키고 있다.
또한, 특허문헌 2에서는, 유기 SOG(Spin On Glass) 막에 붕소를 이온 주입함으로써, 유기 SOG 막에 포함되는 수분과 수산기를 감소시키고 있다.
그리고, 특허문헌 3에서는 층간 절연막과 금속 배선 위에 질화실리콘막을 형성하고 있다.
그 밖에, 본 발명에 관련된 기술이 특허문헌 4에도 개시되어 있다.
<특허문헌 1> 일본 특허 제3019816호 명세서
<특허문헌 2> 일본 특개 2000-323572호 공보
<특허문헌 3> 일본 특개 2004-56099호 공보
<특허문헌 4> 미국 특허 제5786276호 명세서
본 발명의 목적은 신규한 특징을 갖는 반도체 장치와 그 제조 방법을 제공 하는 데 있다.
본 발명의 하나의 관점에 의하면, 반도체 기판의 위쪽에 절연막을 형성하는 공정과, 상기 절연막의 소정의 깊이에 불순물을 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과, 상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 배리어 절연막으로 개질하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판의 위쪽에 절연막을 형성하는 공정과, 상기 절연막의 소정의 깊이에 불순물을 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과, 상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 에칭 스토퍼막으로 개질하는 공정과, 상기 절연막 위에, 개구를 구비한 마스크막을 형성하는 공정과, 상기 개구를 통하여 상기 절연막을 에칭함으로써, 상기 에칭 스토퍼막 위의 상기 절연막에 홈을 형성하는 공정과, 상기 홈에 배선을 매립하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
그리고, 본 발명의 다른 관점에 의하면, 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막의 소정의 깊이에 형성되어, 불순물을 함유하는 불순물 함유 절연막을 갖고, 상기 절연막으로부터 상기 불순물 함유 절연막을 향해 상기 불순물의 농도가 연속적으로 증가하는 반도체 장치가 제공된다.
다음에, 본 발명의 작용에 대하여 설명한다.
본 발명에 의하면, 절연막에 불순물을 이온 주입하여 불순물층을 형성한 후, 절연막을 어닐링함으로써 불순물층을 배리어 절연막이나 에칭 스토퍼막으로 개질한다.
그와 같은 배리어 절연막은 에칭 가스와의 화학 반응에 의해 에칭할 수 있고, 화학 반응에 의한 에칭이 곤란한 알루미나막보다도 에칭하기 쉽다. 그 때문에, 상기 절연막에 에칭에 의해 홀을 형성하는 경우에도, 그 홀의 단면 형상이 붕괴되기 어려워지는 동시에, 알루미나막에 기인한 반응 생성물도 발생하지 않게 된다. 그 결과, 홀 아래에 도전 패턴이 존재할 경우, 그 도전 패턴과 홀 내에 형성되는 도전체의 컨택트 저항이 안정하여, 반도체 장치의 수율이 향상된다.
또한, 배리어 절연막을 CVD법이나 스퍼터링법으로 형성한 것에서는, 배리어 절연막보다도 위의 막을 패터닝할 때 에칭이 배리어 절연막에 이르러 그 배리어 절연막이 감소하는 것을 방지하기 위하여, 커버 절연막을 배리어 절연막의 윗면에 형성할 필요가 있지만, 본 발명과 같이 이온 주입을 이용하여 배리어 절연막을 형성함으로써, 배리어 절연막 위의 절연막이 상기 커버 절연막의 역할을 하므로, 배리어 절연막의 윗면에 커버 절연막을 형성할 필요가 없는데다가, 그 커버 절연막을 탈수하기 위한 플라스마 처리도 생략되어, 플라스마 처리에 의한 공정수의 증대와 디바이스에 대한 손상을 방지할 수도 있게 된다.
한편, 본 발명에서의 에칭 스토퍼막은 절연막의 소정의 깊이에 자동적으로 형성되므로, 배선용의 홈을 형성하기 위한 새로운 절연막을 에칭 스토퍼막 위에 형성할 필요가 없어, 공정수의 삭감을 도모할 수 있게 된다.
게다가, 에칭 스토퍼막의 아래쪽에 강유전체 커패시터가 존재하는 경우에는, 에칭 스토퍼막을 CVD법으로 형성한 것에서는, 에칭 스토퍼막의 성막 분위기에 포함되는 수소에 의해 커패시터 유전체막이 환원되어 열화할 우려가 있는 데 반하여, 본 발명에서는 질소의 이온 주입과 어닐링에 의해 에칭 스토퍼막을 형성하기 때문에, 이와 같이 커패시터 유전체막이 열화할 우려가 없다.
본 발명에 의하면, 이온 주입과 어닐링에 의해 배리어 절연막이나 에칭 스토퍼막을 형성함으로써, 신규한 특징을 갖는 반도체 장치를 제공할 수 있다.
(1) 제1 실시 형태
우선, 본 발명의 제1 실시 형태에 따른 반도체 장치에 대하여, 그 제조 공정을 따라가면서 설명한다.
도 1∼도 25는 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 이들 도면에서는 하나의 반도체 칩에 있어서의 주변 회로 영역(Rperipheral), 로직 회로 영역(Rlogic), 셀 영역(Rcell), 패드 영역(Rpad)을 병기하고 있다.
이 반도체 장치는 플래너형의 FeRAM이며, 이하와 같이 제조된다.
처음에, 도 1(a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
n형 또는 p형의 실리콘(반도체) 기판(10)의 표면을 열산화함으로써 소자 분리 절연막(11)을 형성하고, 이 소자 분리 절연막(11)으로 트랜지스터의 활성 영역을 획정한다. 소자 분리 절연막(11)의 막두께는, 예를 들면 실리콘 기판(10)의 윗면으로부터 측정하여 약 200nm 정도이다. 이와 같은 소자 분리 구조는 LOCOS(Local Oxidation of Silicon)라 불리지만, 이 대신에 STI(Shallow Trench Isolation)을 채용해도 된다.
다음에, 실리콘 기판(10)의 활성 영역에 p형 불순물, 예를 들면 붕소를 도입하여 제1, 제2 p웰(12, 13)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(14)이 되는 열산화막을 약 6∼7nm의 두께로 형성한다.
이어서, 실리콘 기판(10)의 위쪽 전면(全面)에, 두께 약 50nm의 비정질 실리콘막과 두께 약 150nm의 텅스텐 실리사이드막을 순서대로 형성한다. 또한, 비정질 실리콘막 대신에 다결정 실리콘막을 형성해도 된다. 그 후, 포토리소그래피에 의해 이들 막을 패터닝하여, 로직 회로 영역(Rlogic)과 셀 영역(Rcell)의 실리콘 기판(10) 위에 게이트 전극(15)을 형성하는 동시에, 주변 회로 영역(Rperipheral)의 소자 분리 절연막(11) 위에 배선(16)을 형성한다.
게이트 전극(15)의 게이트 길이는, 예를 들면 360㎛ 정도이다.
또한, 게이트 전극(15)을 마스크로 하는 이온 주입에 의해, 게이트 전극(15) 옆의 실리콘 기판(10)에 n형 불순물로서 인을 도입하여, 제1∼제3 소스/드레인 익 스텐션(17a∼17c)을 형성한다.
그 후, 실리콘 기판(10)의 위쪽 전면에 절연막을 형성하고, 그 절연막을 에칭백(etching back)하여 게이트 전극(15)과 배선(16) 옆에 절연성 측벽(18)으로서 남긴다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화실리콘막을 45nm 두께로 형성한다.
이어서, 이 절연성 측벽(18)과 게이트 전극(15)을 마스크로 하면서, 실리콘 기판(10)에 비소 등의 n형 불순물을 재차 이온 주입함으로써, 게이트 전극(15) 옆쪽의 실리콘 기판(10)에 제1∼제3 소스/드레인 영역(도전 패턴)(19a∼19c)을 형성한다.
또한, 실리콘 기판(10)의 위쪽 전면에, 스퍼터링법에 의해 코발트막 등의 고융점 금속막을 형성한다. 그리고, 그 고융점 금속막을 가열시켜 실리콘과 반응시킴으로써, 제1∼제3 소스/드레인 영역(19a∼19c)에서의 실리콘 기판(10) 위에 코발트 실리사이드층 등의 고융점 실리사이드층(21)을 형성하여, 각 소스/드레인 영역(19a∼19c)을 저(低)저항화한다. 또한, 이와 같은 고융점 금속 실리사이드층은 게이트 전극(15)이나 배선(16)의 표층에도 형성된다.
그 후, 소자 분리 절연막(11) 위 등에서 미반응되어 있는 고융점 금속층을 습식 에칭하여 제거한다.
여기까지의 공정에 의해, 실리콘 기판(10)의 셀 영역(Rcell)과 로직 회로 영역(Rlogic)에는, 각각 게이트 절연막(14), 게이트 전극(15), 및 제1∼제3 소스/드레 인 영역(19a∼19c) 등으로 구성되는 제1∼제3 MOS 트랜지스터(TR1∼TR3)가 형성된 것으로 된다.
다음에, 도 1(b)에 나타낸 바와 같이, 실리콘 기판(10)의 위쪽 전면에, 플라스마 CVD법으로 산질화실리콘(SiON)막을 두께 약 200nm로 형성하고, 그것을 하지 절연막(24)으로 한다.
또한, TEOS(Tetraethoxysilane) 가스와 산소 가스의 혼합 가스를 사용하는 플라스마 CVD법에 의해, 이 하지 절연막(24) 위에 제1 절연막(25)으로서 산화실리콘(SiO2)막을 두께 약 600nm로 형성한다. 그 후, 제1 절연막(25)의 윗면을 평탄화하기 위하여, CMP(Chemical Mechanical Polishing)에 의해 그 윗면을 연마한다. 그 연마량은, 예를 들면 200nm 정도이다.
여기서, 하지 절연막(24)이나 제1 절연막(25)에 포함되는 수분은, 제1 절연막(25) 위에 나중에 형성되는 강유전체 커패시터의 커패시터 유전체막을 환원하여 열화시킬 우려가 있다.
그래서, 다음 공정에서는, 도 2(a)에 나타낸 바와 같이, 제1 절연막(25)의 소정의 깊이에 불순물로서 질소를 이온 주입함으로써, 수분이 기판 측으로부터 위쪽으로 확산되는 것을 방지하는 불순물층(22)을 제1 절연막(25)에 형성한다. 이 이온 주입의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 가속 에너지를 5keV, 도즈(dose)량을 1×1015cm-2으로 한다. 이와 같은 가속 에너지에 의하면, 제1 절연막(25)의 표면으로부터 약 20nm 깊이의 부분에 불순물 농도의 피크를 갖는 불 순물층(22)이 형성된다.
또한, 이 이온 주입 전에 제1 절연막(25)의 윗면을 CMP에 의해 평탄화했으므로, 그 윗면으로부터의 질소의 침입 거리가 제1 절연막(25)의 거의 대부분에서 일정해져, 불순물층(22)을 평탄하게 형성할 수 있다.
단, 이와 같이 간단히 이온 주입을 한 것만으로는, 제1 절연막(25) 내에 질소가 머물러 있는 것에 지나지 않고, 불순물층(22)의 수분 배리어성을 충분히 확보할 수 없다.
따라서, 본 실시 형태에서는 도 2(b)에 나타낸 바와 같이, 불순물층(22)에 대하여 어닐링을 함으로써, 불순물층(22) 내의 질소를 제1 절연막(25) 내의 실리콘과 반응시켜, 불순물층(22)을 질화실리콘을 포함하는 배리어 절연막(불순물 함유 절연막)(23)으로 개질한다.
그 어닐링은, 예를 들면 종형 또는 횡형의 가열로를 사용하여, 기판 온도를 800∼1000℃로 하여, 아르곤이나 질소 등의 불활성 가스의 분위기 중에서 약 30∼60분간 행해진다.
또한, 가열로 대신에 RTA(Rapid Thermal Anneal)에 의해 이 어닐링을 행해도 된다. 그 경우, 처리 시간은 2∼20초 정도의 단시간에 끝난다.
또한, 상술한 바와 같이 제1 절연막(25)을 미리 평탄화함으로써 불순물층(23)이 평탄하게 형성되어 있으므로, 상기 배리어 절연막(23)도 평탄해진다. 그 때문에, 국소적으로 막두께가 얇은 부분이 배리어 절연막(23)에 형성되기 어려워져, 배리어 절연막(23)에 의한 수분의 저지 능력을 높일 수 있게 된다.
도 93은 제1 절연막(25)의 윗면으로부터의 깊이와 질소 농도의 관계를 모식적으로 나타낸 그래프이다.
도 93의 실선 그래프로 표시되는 바와 같이, 상기한 바와 같이 이온 주입과 어닐링에 의해 배리어 절연막(23)을 형성하면, 제1 절연막(25)으로부터 배리어 절연막(23)을 향해 질소 농도가 연속적으로 증가한다.
이에 대하여, 배리어 절연막(23)을 CVD법 등으로 성막하면, 동(同) 도면의 점선 그래프로 표시되는 바와 같이, 제1 절연막(25)과 배리어 절연막(23)의 계면이 명확해져, 그 계면에서 질소 농도가 불연속적으로 증감한다.
이와 같이, 본 실시 형태는 제1 절연막(25)으로부터 배리어 절연막(23)에 걸쳐 질소 농도가 연속적으로 증가하고, 제1 절연막(25)과 배리어 절연막(23)의 사이에 명확한 계면이 존재하지 않음에 의해 특징 지워진다. 이와 같은 특징은 후술하는 제2∼제4 실시 형태에서도 보여진다.
다음에, 도 3(a)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제1 절연막(25) 위에 재차 실리콘 산화막을 약 100nm의 두께로 형성하고, 이 실리콘 산화막을 제1 캡 절연막(26)으로 한다.
그리고, 이들 절연막(25, 26)의 탈수 처리로서, 질소 분위기 중에서 기판 온도를 약 650℃로 하는 어닐링을 약 30분간 행한 후, 제1 캡 절연막(26) 위에 스퍼터링법에 의해 알루미나막(20)을 두께 약 20nm로 형성한다.
그 후, 이 알루미나막(20)에 대하여, 기판 온도를 650℃, 처리 시간을 60초로 하는 RTA를 산소 분위기 중에서 행한다.
이와 같이 제1 캡 절연막(26)을 미리 형성함으로써, 제1 절연막(25)에 대한 CMP에 있어서 연마 패드와의 접촉으로 생긴 제1 절연막(25) 윗면의 미세한 흠집(마이크로스크래치)이 제1 캡 절연막(26)에 의해 매립되므로, 제1 캡 절연막(26)의 윗면에 알루미나막(20)이 양호한 평탄성으로 형성된다.
다음에, 도 5(b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 알루미나막(20) 위에, 스퍼터링법에 의해 제1 도전막(27)으로서 플래티나막을 형성한다. 이 제1 도전막(27)은, 나중에 패터닝되어 커패시터 하부 전극이 되고, 그 막두께는 약 155nm이다.
또한, 제1 도전막(27) 위에, 스퍼터링법에 의해 PZT(Lead Zirconate Titanate: PbZr1 - xTixO3) 막을 150∼200nm 두께로 형성하고, 이 PZT 막을 강유전체막(28)으로 한다.
또한, 강유전체막(28)의 성막 방법으로서는, 스퍼터링법 외에, MOCVD(Metal Organic CVD)법이나 졸·겔법도 있다. 또한, 강유전체막(28)의 재료는 상기의 PZT에 한정되지 않고, SBT(SrBi2Ta2O9), SrBi2(TaxNb1 -x)2O9, Bi4Ti2O12 등의 Bi 층상 구조 화합물이나, PZT에 란탄을 도핑한 PLZT(Pb1 - xLaxZr1 - yTiyO3), 또는 그 밖의 금속 산화물 강유전체로 강유전체막(28)을 구성해도 된다.
여기서, 스퍼터링법으로 형성된 PZT는 성막 직후에는 거의 결정화해 있지 않아, 강유전체 특성이 떨어진다. 그래서, 강유전체막(28)을 구성하는 PZT를 결정화시키기 위한 결정화 어닐링으로서, 산소 유량이 0.025리터/분의 산소 함유 분위기 중에서 기판 온도를 약 585℃로 하는 RTA(Rapid Thermal Anneal)을 약 90초간 행한다. 또한, MOCVD법으로 강유전체막(28)을 형성하는 경우에는, 이 결정화 어닐링은 필요하지 않다.
다음에, 상기 강유전체막(28) 위에, 스퍼터링법으로 제1 산화이리듐(IrO2)막을 두께 약 50nm로 형성하고, 이 제1 산화이리듐막에 대하여 RTA를 실시한다. 그 RTA의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 산소 유량이 0.025리터/분의 산소 함유 분위기 중에서 기판 온도를 725℃, 처리 시간을 20초로 한다.
그 후, 제1 산화이리듐막 위에 스퍼터링법에 의해 제2 산화이리듐막을 두께 약 200nm로 형성하고, 이들 제1, 제2 산화이리듐막으로 이루어지는 적층막을 제2 도전막(29)으로 한다.
여기서, 알루미나막(20) 위에 제1 도전막(27)을 형성함으로써, 알루미나막(20)을 생략하고 제1 캡 절연막(26) 위에 제1 도전막(27)을 직접 형성하는 경우와 비교하여, 제1 도전막(27)을 구성하는 플래티나의 배향성이 양호해진다. 그 제1 도전막(27)의 배향 작용에 의해, 강유전체막(28)을 구성하는 PZT의 배향이 정렬되어, 강유전체막(28)의 강유전체 특성이 향상된다.
다음에, 도 4(a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 포토리소그래피에 의해 제2 도전막(29)을 패터닝하여 상부 전극(29a)을 형성한다. 그리고, 이 패터닝에 의해 강유전체막(28)이 받은 손상을 회복시키기 위하여, 강유전체막(28)에 대한 회복 어닐링을 종형로(縱型爐) 내에서 행한다. 이 회복 어닐링은 산소 유량이 20리터/분의 산소 함유 분위기에서 행해지고, 그 조건은, 예를 들면 기판 온도 650℃, 처리 시간 60분이다.
다음에, 포토리소그래피로 강유전체막(28)을 패터닝함으로써, PZT 등의 강유전체 재료로 구성되는 커패시터 유전체막(28a)을 형성한다. 이 패터닝으로 커패시터 유전체막(28a)이 받은 손상은 회복 어닐링에 의해 회복된다. 이 회복 어닐링은, 종형로를 사용하여 산소 함유 분위기 중에서 행해지고, 그 조건으로서 산소 유량 20리터/분, 기판 온도 350℃, 및 처리 시간 60분이 채용된다.
이어서, 도 4(b)에 나타낸 바와 같이, 실리콘 기판(10)의 위쪽 전면에, 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(28a)을 보호하기 위한 제1 커패시터 보호 절연막(31)으로서 알루미나막을 스퍼터링법으로 두께 약 50nm로 형성한다.
또한, 알루미나막 대신에, 산화티탄(TiOx)막, 산화지르코늄(ZrOx)막, 산화마그네슘(MgOx)막, 및 산화티탄마그네슘(MgTiOx)막의 어느 것을 제1 커패시터 보호 절연막(31)으로서 형성해도 된다.
그리고, 이 스퍼터링에 의해 커패시터 유전체막(28a)이 받은 손상을 회복시키기 위하여, 산소 유량이 20리터/분의 산소 함유 분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 60분간 행한다. 이 회복 어닐링은 종형로를 사용하여 행해진다.
다음에, 도 5(a)에 나타낸 바와 같이, 포토리소그래피로 제1 도전막(27)과 제1 커패시터 보호 절연막(31)을 패터닝함으로써, 커패시터 유전체막(28a) 아래의 제1 도전막(27)을 하부 전극(27a)으로 하는 동시에, 이 하부 전극(27a)을 덮도록 제1 커패시터 보호 절연막(31)을 남긴다.
또한, 이 패터닝에서는, 하부 전극(27a)으로 덮여 있지 않은 부분의 알루미나막(20)도 제거된다.
그 후, 프로세스 중에 커패시터 유전체(28a)가 받은 손상을 회복시키기 위하여, 기판 온도 650℃, 처리 시간 60분의 조건으로, 산소 유량이 20리터/분의 산소 함유 분위기 중에서 커패시터 유전체막(28a)에 회복 어닐링을 실시한다. 그 회복 어닐링은, 예를 들면 종형로를 사용하여 행해진다.
여기까지의 공정에 의해, 제1 절연막(25) 위에는, 하부 전극(27a), 커패시터 유전체막(28a), 및 상부 전극(29a)을 이 순서대로 적층하여 이루어지는 커패시터(Q)가 형성된 것으로 된다. 또한, 그 커패시터(Q)는 셀 영역(Rcell)에 복수 형성되지만, 본 실시 형태에서는 간략화를 위하여 하나의 커패시터(Q)만을 도시하고 있다.
이어서, 도 5(b)에 나타낸 바와 같이, 실리콘 기판(10)의 위쪽 전면에, 커패시터(Q)를 보호하기 위한 제2 커패시터 보호 절연막(33)으로서 알루미나막을 스퍼터링법으로 약 20nm의 두께로 형성한다. 이 제2 커패시터 보호 절연막(33)은, 그 아래의 제1 커패시터 보호 절연막(31)과 협동하여, 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 이르는 것을 방지하여, 커패시터 유전체막(28a)이 환 원되어 그 강유전체 특성이 열화되는 것을 억제하도록 기능한다.
이와 같은 기능을 갖는 막에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄마그네슘막이 있으며, 이들 어느 것을 제2 커패시터 보호 절연막(33)으로서 형성해도 된다.
그리고, 기판 온도 550℃, 처리 시간 60분의 조건으로, 산소 함유 분위기로 되어 있는 종형로 내에서 커패시터 유전체막(28a)에 대하여 회복 어닐링을 실시한다. 이 회복 어닐링에 있어서의 산소 유량은, 예를 들면 산소 유량이 20리터/분이다.
다음에, 도 6에 나타낸 바와 같이, TEOS 가스를 사용하는 플라스마 CVD법에 의해, 상기 제2 커패시터 보호 절연막(33) 위에 산화실리콘막을 약 1500nm의 두께로 형성하고, 그 산화실리콘막을 제2 절연막(35)으로 한다.
그 후, 제2 절연막(35)에 대한 탈수 처리로서, CVD 장치를 사용한 N2O 플라스마 처리(열처리)를 행한다. 이 경우, 기판 온도는 350℃로 설정하고, 처리 시간은 2분으로 한다.
이와 같은 N2O 플라스마 처리에 의해 제2 절연막(35)이 탈수되는 동시에, 제2 절연막(35)의 윗면이 질화되어 수분의 재흡착을 방지할 수 있다.
다음에, 도 7에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제2 절연막(35) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 홀 형상의 제1창(37a)을 구비한 제1 레지스트 패턴(37)을 형성한다.
다음에, 이 제1 레지스트 패턴(37)을 마스크로 사용하면서, 제2 절연막(35)으로부터 하지 절연막(24)까지를 건식 에칭함으로써, 제1창(37a) 아래의 이들 절연막에 제1홀(38a)을 형성한다.
이 건식 에칭은 평행 평판형 플라스마 에칭 장치(도시 생략)에서 행해진다. 그리고, 산화실리콘으로 이루어지는 제1, 제2 절연막(25, 35)과 제1 캡 절연막(26)에 대해서는, 에칭 가스로서 C4F8, O2, 및 Ar의 혼합 가스가 사용된다. 또한, 경우에 따라서는, 이들 가스에 CO 가스를 첨가해도 된다. 또한, 알루미나로 이루어지는 제2 커패시터 보호 절연막(33)도 이 에칭 가스의 스퍼터 작용에 의해 에칭된다.
한편, 질화실리콘을 포함하는 배리어 절연막(23)과 산질화실리콘으로 이루어지는 하지 절연막(24)에 대해서는, 에칭 가스로서 CHF3, O2, 및 Ar의 혼합 가스가 사용된다.
이와 같은 에칭이 종료된 후, 제1 레지스트 패턴(37)은 제거된다.
다음에, 도 8에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1홀(38a)의 내면과 제2 절연막(35)의 윗면에, 스퍼터링법에 의해 티탄(Ti)막과 질화티탄(TiN)막을 각각 두께 20nm, 50nm로 형성하고, 이들 막을 글루(glue)막으로 한다. 그리고, 이 글루막 위에, 육불화텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 500nm의 두께로 형성하고, 이 텅스텐막으로 제1홀(38a)을 완전히 매립한다.
그 후, 제2 절연막(35) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마하 여 제거하고, 이들 막을 제1홀(38a) 내에 제1 도전성 플러그(도전체)(40)로서 남긴다.
이들 도전성 플러그 중, 셀 영역(Rcell)에 형성된 제1 도전성 플러그(40)는 제1, 제2 소스/드레인 영역(19a, 19b)과 전기적으로 접속된다. 한편, 로직 회로 영역(Rlogic)에 형성된 제1 도전성 플러그(40)는 제3 소스/드레인 영역(19c)과 전기적으로 접속된다. 그리고, 주변 회로 영역(Rperipheral)에 형성된 제1 도전성 플러그(40)는 배선(16)과 전기적으로 접속된다.
또한, 제1 도전성 플러그(40a)를 형성한 후에, CVD 장치를 사용한 N2O 플라스마 처리를 제2 절연막(35)에 대해 행하여, 제2 절연막(35)의 탈수와 수분의 재흡착 방지를 행해도 된다. 그 탈수 처리는, 예를 들면 기판 온도를 350℃, 처리 시간을 2분으로 하는 조건으로 행해진다.
그런데, 제1 도전성 플러그(40)는 매우 산화되기 쉬운 텅스텐을 주로 하여 구성되어 있기 때문에, 산소 함유 분위기 중에서 쉽게 산화되어 컨택트 불량을 일으킬 우려가 있다.
그래서, 다음 공정에서는, 도 9에 나타낸 바와 같이, 제1 도전성 플러그(40)가 산화되는 것을 방지하기 위하여, 제1 도전성 플러그(40)와 제2 절연막(35) 각각의 윗면에, 산화 방지 절연막(41)으로서 CVD법에 의해 산질화실리콘막을 두께 약 100nm로 형성한다.
다음에, 도 10에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 산화 방지 절연막(41) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제2 레지스트 패턴(43)으로 한다. 도시한 바와 같이, 상부 전극(29a)과 하부 전극(27a) 각각의 위의 제2 레지스트 패턴(43)에는, 홀 형상의 제2, 제3창(43a, 43b)이 형성된다.
다음에, 제2 레지스트 패턴(43)을 마스크로 하면서, 산화 방지 절연막(41), 제2 절연막(35) 및 제1, 제2 커패시터 보호 절연막(31, 33)을 에칭함으로써, 상부 전극(29a) 위에 제2홀(35a)을 형성하는 동시에, 하부 전극(27a)의 컨택트 영역 위에 제3홀(35b)을 형성한다.
그리고, 제2 레지스트 패턴(43)을 제거한 후, 여기까지의 공정에서 커패시터 유전체막(28a)이 받은 손상을 회복시키기 위하여, 산소 함유 분위기로 되어 있는 종형로에 실리콘 기판(10)을 넣고, 기판 온도 500℃, 처리 시간 60분의 조건으로, 커패시터 유전체막(28a)에 대하여 회복 어닐링을 실시한다. 이때, 산소의 유량은, 예를 들면 20리터/분으로 한다.
그 후, 산화 방지 절연막(41)을 에칭백하여 제거한다.
다음에, 도 11에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제2 절연막(35)과 제1 도전성 플러그(40) 각각의 윗면, 및 제2, 제3홀(35a, 35b)의 내면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 본 실시 형태에서는, 그 금속 적층막으로서, 약 150nm 두께의 질화티탄막, 약 550nm 두께의 구리 함유 알루미늄막, 약 5nm 두께의 티탄막, 및 약 150nm 두께의 질화티탄막을 이 순서대로 형성한다.
그리고, 포토리소그래피에 의해 이 금속 적층막을 패터닝함으로써, 제2 절연막(35) 위에 제1 금속 배선(45)을 형성한다. 그 제1 금속 배선(45) 중, 커패시터(Q) 위에 형성된 것은, 상기 제1, 제2홀(35a, 35b)을 통하여 각각 상부 전극(29a), 하부 전극(27a)과 전기적으로 접속된다.
또한, 제1, 제2홀(35a, 35b) 내에 형성된 제1 금속 배선(45)은 도전성 플러그(도전체)로서의 역할을 한다.
이어서, 도 12에 나타낸 바와 같이, 제1 금속 배선(45)과 제2 절연막(35)을 덮는 제3 커패시터 보호 절연막(46)으로서, 스퍼터링법에 의해 알루미나막을 20nm의 두께로 형성한다.
이 제3 커패시터 보호 절연막(46)은 수소나 수분 등의 환원성 물질을 블로킹하여 커패시터 유전체막(28a)을 보호하는 기능을 갖는다. 이와 같은 기능을 갖는 막에는, 알루미나막 이외에, 산화티탄막, 산화지르코늄막, 산화마그네슘막, 및 산화티탄마그네슘막이 있으며, 이들 어느 것을 제3 커패시터 보호 절연막(46)으로서 형성해도 된다.
다음에, 도 13에 나타낸 바와 같이, 반응 가스로서 TEOS 가스와 산소를 사용하는 플라스마 CVD법에 의해, 제3 커패시터 보호 절연막(46) 위에 산화실리콘막을 형성하고, 이 산화실리콘막을 제3 절연막(48)으로 한다. 이 제3 절연막(48)의 막두께는, 예를 들면 제1 금속 배선(45) 위에서 약 2600nm이다.
그리고, 제3 절연막(48)의 윗면을 평탄화하기 위하여 CMP에 의해 그 윗면을 연마한 후, 기판 온도 약 350℃, 처리 시간 약 4분의 조건으로, CVD 장치 내에서 제3 절연막(48)의 표면에 대하여 N2O 플라스마 처리를 행한다. 이와 같은 N2O 플라스마 처리에 의해, 제3 절연막(48)은 탈수되는 동시에, 그 표면이 질화되어, 물과의 친화성이 높은 산화실리콘이 수분을 흡습하는 것이 방지된다.
다음에, 도 14에 나타낸 바와 같이,TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제3 절연막(48) 위에 제2 캡 절연막(49)으로서 산화실리콘막을 두께 약 100nm로 형성한다.
여기서, 제3 절연막(48)의 윗면에는, CMP를 행했을 때 CMP 장치의 패드와의 접촉으로 발생한 미세한 흠집(마이크로스크래치)이 형성되어 있는데, 상기 제2 캡 절연막(49)은 이 흠집을 매립하여 평탄화하는 역할을 한다.
그 후, 이 제2 캡 절연막(49) 위에, 커패시터 유전체막(28a)을 환원성 물질로부터 보호하기 위한 제4 커패시터 보호 절연막(50)으로서, 수소나 수분 등의 환원성 물질에 대한 블록성이 뛰어난 알루미나막을 두께 약 20nm로 형성한다.
또한, 제4 커패시터 보호 절연막(50) 위에, TEOS 가스를 사용하는 플라스마 CVD법에 의해 제1 커버 절연막(51)으로서 산화실리콘막을 약 100nm의 두께로 형성한다.
또한, 제1 커버 절연막(51)의 탈수와 수분의 재흡착 방지를 위하여, CVD 장치 내에서 제1 커버 절연막에 대하여 N2O 플라스마 처리를 행해도 된다. 그 N2O 플라스마 처리는, 예를 들면 기판 온도 350℃, 처리 시간 2분의 조건으로 행해진다.
다음에, 도 15에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 커버 절연막(51) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제1 금속 배선(45) 위에 홀 형상의 제4창(53a)을 구비한 제3 레지스트 패턴(53)을 형성한다.
다음에, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로 하는 평행 평판형 플라스마 에칭 체임버(도시 생략)를 사용하여, 제4창(53a) 아래의 각 절연막(46, 48∼51)을 에칭함으로써, 제1 금속 배선(45) 위에 제4홀(54a)을 형성한다.
이 에칭이 종료된 후, 제3 레지스트 패턴(53)은 제거된다.
다음에, 도 16에 나타낸 바와 같이, 기판 온도를 약 200℃로 유지하면서, 제4홀(54a)의 내면과 제1 커버 절연막(51)의 윗면에 스퍼터링법에 의해 질화티탄막을 두께 약 150nm로 형성하고, 그것을 제1 글루막(56)으로 한다.
이어서, 육불화텅스텐 가스를 사용하는 플라스마 CVD법에 의해, 이 제1 글루막(56) 위에, 제4홀(54a)을 완전히 매립하는 두께, 예를 들면 약 650nm 두께의 텅스텐막(57a)을 형성한다.
다음에, 도 17에 나타낸 바와 같이, 상기 텅스텐막(57a)을 에칭백하여 제1 커버 절연막(51)의 윗면으로부터 제거하고, 제4홀(54a) 내에만 남긴다. 이것에 의해, 제4홀(54a) 내에는, 제1 금속 배선(45)과 전기적으로 접속되고 또한 텅스텐을 주로 하여 구성되는 제2 도전성 플러그(도전체)(57)가 형성된 것으로 된다.
또한, 이 예에서는 텅스텐막을 에칭백했지만, 에칭백 대신에 CMP를 채용해도 된다.
다음에, 도 18에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 상기 제2 도전성 플러그(57)와 제1 글루막(56) 각각의 윗면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막은, 예를 들면 아래로부터 두께 약 550nm의 구리 함유 알루미늄막, 두께 약 5nm의 티탄막, 그리고 두께 약 150nm의 질화티탄막이다.
그 후, 포토리소그래피에 의해 이 금속 적층막과 제1 글루막(56)을 패터닝하여, 이들 막으로 구성되는 제2 금속 배선(58)을 제1 커버 절연막(51) 위에 형성한다.
이 패터닝에서는, 제1 커버 절연막(51) 위에 에칭의 잔막(殘膜)을 남기지 않기 위하여, 상기 금속 적층막과 제1 글루막(56)에 대한 에칭을 오버 에칭으로 한다.
이와 같이 오버 에칭으로 하더라도, 제4 커패시터 보호 절연막(50)은 제1 커버 절연막(51)으로 덮여 있으므로, 상기 패터닝 시에 제4 커패시터 보호 절연막(50)이 에칭되어 그 막두께가 얇아지는 것이 방지된다. 이것에 의해, 상기 패터닝을 종료한 후에도 제4 커패시터 보호 절연막(50)의 두께를 충분히 유지할 수 있어, 수소 등의 환원성 물질을 제4 커패시터 보호 절연막(50)으로 효과적으로 블로킹할 수 있다.
이어서, 도 19에 나타낸 바와 같이, 제1 커버 절연막(51)과 제2 금속 배선(58) 각각의 위에, TEOS 가스와 산소의 혼합 가스를 사용하는 플라스마 CVD법으로 산화실리콘막을 두께 약 2200nm로 형성하고, 이 산화실리콘막을 제4 절연막(62) 으로 한다.
그리고, 제4 절연막(62)의 윗면을 CMP법에 의해 연마하여 평탄화한 후, 기판 온도 350℃, 처리 시간 4분의 조건으로 제4 절연막(62)에 대하여 N2O 플라스마 처리를 행함으로써, 이 제4 절연막(62)을 탈수하는 동시에 그 표면을 질화하여, 수분의 재흡착을 방지한다. 그 N2O 플라스마 처리는, 예를 들면 CVD 장치를 사용하여 행해진다.
다음에, 도 20에 나타낸 바와 같이, 상술한 절연막(49∼51)과 마찬가지로, 제4 절연막(62) 위에 제3 캡 절연막(63), 제5 커패시터 보호 절연막(64), 및 제2 커버 절연막(65)을 형성한다.
이 중, 제3 캡 절연막(63)과 제2 커버 절연막(65)은 TEOS 가스를 사용하는 플라스마 CVD법으로 형성되며, 그 막두께는 약 100nm이다. 한편, 제5 커패시터 보호 절연막(64)은 스퍼터링법으로 형성된 두께 약 50nm의 알루미나막으로 이루어진다.
또한, 제3 캡 절연막(63)과 제2 커버 절연막(65) 각각의 성막을 종료한 후에, 이들 막에 대하여 N2O 플라스마 처리를 행하여, 이들 절연막을 탈수해도 된다. 그 N2O 플라스마 처리는, 예를 들면 기판 온도를 350℃로 하여 2분간 행해진다.
다음에, 도 21에 나타낸 바와 같이, 제2 커버 절연막(65) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제2 금속 배선(58) 위에 홀 형상의 제5창(68a)을 구비한 제4 레지스트 패턴(68)을 형성한다.
그리고, 평행 평판형 플라스마 에칭 체임버 내에서, 제4 레지스트 패턴(68)을 마스크로 하면서 각 절연막(62∼65)을 에칭함으로써, 제2 금속 배선(58) 위의 이들 절연막에 제5홀(67a)을 형성한다. 그 에칭에서는, 예를 들면 C4F8, Ar, 및 O2의 혼합 가스가 에칭 가스로서 사용된다.
이 에칭이 종료된 후, 제4 레지스트 패턴(68)은 제거된다.
이어서, 도 22에 나타낸 바와 같이, 제5홀(67a)의 내면과 제2 커버 절연막(65)의 윗면에, 제2 글루막(70)으로서 스퍼터링법에 의해 질화티탄막을 두께 약50nm로 형성한다. 그리고, 제2 글루막(70) 위에 CVD법으로 텅스텐막(71a)을 형성하고, 이 텅스텐막(71a)으로 제5홀(67a)을 완전히 매립한다. 그 텅스텐막(71a)은, 예를 들면 약 650nm의 두께로 형성된다.
다음에, 도 23에 나타낸 바와 같이, 제2 커버 절연막(65) 위의 여분의 텅스텐막(71a)을 에칭백하여 제거하고, 제5홀(67a) 내에만 텅스텐막(71a)을 제3 도전성 플러그(도전체)(71)로서 남긴다. 또한, 에칭백 대신에, CMP법으로 텅스텐막(71a)을 제거해도 된다.
다음에, 도 24에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제2 글루막(70)과 제3 도전성 플러그(71) 각각의 윗면에, 아래로부터 두께 약 500nm의 구리 함유 알루미늄막, 및 두께 약 150nm의 질화티탄막을 이 순서대로 스퍼터링법으로 형성한다. 그리고, 포토리소그래피에 의해 이 금속 적층막과 그 아래의 제2 글루막(70)을 패터닝하여, 셀 영역(Rcell)에 제3 금속 배선(72)을 형 성하는 동시에, 패드 영역(Rpad)에 본딩 패드(72a)를 형성한다.
다음에, 도 25에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제2 커버 절연막(65)과 제3 금속 배선(72) 각각의 위에, 제1 패시베이션막(75)을 구성하는 절연막으로서 CVD법으로 산화실리콘막을 약 100nm의 두께로 형성한다.
또한, 제1 패시베이션막(75)에 대하여, 탈수 처리와 흡습 방지 처리를 위한 N2O 플라스마 처리를 행해도 된다. 그 N2O 플라스마 처리는, 예를 들면 CVD 장치 내에서 행해지고, 그 처리 조건은 기판 온도가 350℃, 처리 시간이 2분이다.
또한, 이 제1 패시베이션막(75) 위에, 제2 패시베이션막(76)으로서 두께가 약 350nm의 질화실리콘막을 CVD법으로 형성한다.
그리고, 이들 제1, 제2 패시베이션막(75, 76)을 선택적으로 건식 에칭하여, 패드 영역(Rpad)의 본딩 패드(72a)가 노출되는 제6홀(76a)을 형성한다.
다음에, 실리콘 기판(10)의 위쪽 전면에, 감광성 폴리이미드를 약 3㎛의 두께로 형성하여, 폴리이미드 도막으로 이루어지는 보호층(77)을 형성한다. 다음에, 보호층(77)을 노광, 현상하여, 본딩 패드(72a)가 노출되는 제7홀(77a)을 보호층(77)에 형성한다. 그 후, 기판 온도 310℃, N2 유량 100리터/분, 처리 시간 40분의 조건으로 보호층(77)을 열경화한다.
도 26은 여기까지의 공정을 종료한 후의 실리콘 기판(10)의 확대 평면도이다.
도 26에 나타낸 바와 같이, 실리콘 기판(10)에는 복수의 칩 영역(Rc)이 획정되어 있으며, 그 각각에 상술한 주변 회로 영역(Rperipheral), 로직 회로 영역(Rlogic), 셀 영역(Rcell), 패드 영역(Rpad)이 더 획정된다. 또한, 이들 영역 이외에도, 칩 영역(Rc)에는, 셀 영역(Rcell)으로의 신호의 입출력을 제어하는 셀 주변 회로 영역(Rcell peripheral)도 획정된다.
그리고, 본 실시 형태에서는 상술한 배리어 절연막(23)이 칩 영역(Rc)의 전면에 형성된다.
단, 배리어 절연막(23)의 평면 레이아웃은 이것에 한정되지 않는다. 예를 들면, 실리콘 기판(10) 측으로부터 커패시터(Q)로 침입하는 수분을 블로킹할 수 있는 것이라면, 도 27과 같이, 셀 영역(Rcell)에만 배리어 절연막(23)을 형성해도 된다.
이와 같이 셀 영역(Rcell)에만 선택적으로 배리어 절연막(23)을 형성하기 위해서는, 도 2(a)에 나타낸 이온 주입 공정에서, 셀 영역(Rcell) 이외의 영역을 덮는 레지스트 패턴(도시 생략)을 제1 절연막(25) 위에 형성하고, 그 레지스트 패턴을 마스크로 하여 셀 영역(Rcell)에만 선택적으로 질소를 이온 주입하도록 하면 된다.
이후에는, 각 칩 영역(Rc) 사이의 스크라이브(scribe) 영역을 따라 실리콘 기판(10)을 다이싱함으로써, 실리콘 기판(10)으로부터 복수의 반도체 칩(반도체 장 치)을 잘라내고, 본 실시 형태의 주요 공정을 종료한다.
이상 설명한 본 실시 형태에 의하면, 도 2(a), (b)를 참조하여 설명한 바와 같이, 제1 절연막(25)에 질소를 이온 주입하여 불순물층(22)을 형성한 후, 그 불순물층(22)을 어닐링하여, 수소나 수분의 침입을 저지하는 배리어 절연막(23)으로 했다.
이와 같이 형성된 배리어 절연막(23)은, 주로 질화실리콘으로 구성되기 때문에, 에칭 가스와의 화학 반응에 의해 에칭할 수 있고, 화학 반응에 의한 에칭이 곤란한 알루미나막보다도 에칭하기 쉽다. 그 때문에, 도 7에서 설명한 제1홀(38a)을 에칭으로 형성할 때 제1홀(38a)의 단면 형상이 붕괴되기 어려워지는 동시에, 알루미나막에 기인한 반응 생성물도 발생하지 않게 되어, 제1∼제3 소스/드레인 영역(19a∼19c) 등의 도전 패턴과 제1홀(38a) 내에 형성되는 제1 도전성 플러그(40)(도 8 참조)의 컨택트 저항이 안정하고, 나아가서는 반도체 장치의 수율이 향상된다.
또한, 배리어 절연막(23)을 CVD법이나 스퍼터링법으로 형성한 것에서는, 하부 전극(27a)의 패터닝 시에 에칭이 배리어 절연막(23)에 이르러 그 배리어 절연막(23)이 감소하는 것을 방지하기 위하여, 제1, 제2 커버 절연막(51, 65) 등과 같은 커버 절연막을 배리어 절연막(23)의 윗면에 형성할 필요가 있지만, 본 실시 형태와 같이 이온 주입을 이용하여 제1 절연막(25)의 막 중에 배리어 절연막(23)을 형성함으로써, 배리어 절연막(23) 위의 제1 절연막(25)이 상기 커버 절연막의 역할을 하므로, 배리어 절연막(23)의 윗면에 커버 절연막을 형성할 필요가 없는데다가, 그 커버 절연막을 탈수하기 위한 N2O 플라스마 처리도 생략되어, N2O 플라스마 처리에 의한 공정수의 증대와 디바이스에 대한 손상을 방지할 수 있다.
또한, 상기에서는, 불순물층(22)을 형성하기 위하여, 도 2(b)의 공정에서 질소를 이온 주입했지만, 질소 대신에 탄소나 불소를 이온 주입해도 된다. 이것에 대해서는, 후술하는 각 변형예나 각 실시 형태에서도 마찬가지이다.
이 중, 탄소를 포함하는 불순물층(22)을 어닐링에 의해 개질하여 이루어지는 배리어 절연막(23)은, 상기와 같은 질화실리콘으로 주로 구성되는 배리어 절연막(23)과 마찬가지로 수분의 저지 능력이 뛰어나다.
또한, 불소를 포함하는 불순물층(22)을 어닐링에 의해 개질하여 이루어지는 배리어 절연막(23)은, 자신이 수분을 흡습함으로써, 수분의 침투를 방지하는 기능을 갖는다.
그리고, 본 실시 형태에서는 FeRAM에 대하여 배리어 절연막(23)을 적용했지만, 다른 반도체 장치에 배리어 절연막(23)을 적용하더라도, 내습성이 높은 반도체 장치를 얻을 수 있다. 이것에 관해서는 후술하는 제2∼제4 실시 형태에서도 마찬가지이다.
또한, 상기의 본 실시 형태에서는 제1 절연막(25)의 막 중에 배리어 절연막(23)을 형성했지만, 배리어 절연막(23)의 형성 부위는 이것에 한정되지 않고, 이하와 같은 본 실시 형태의 제1∼5 변형예와 같은 부위에 배리어 절연막(23)을 형성해도 된다. 또한, 이들 변형예에 있어서의 배리어 절연막(23)의 형성 방법은 상기 와 마찬가지이므로, 이하에서는 형성 방법에 관해서는 생략한다.
제1 변형예
도 28은 본 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는 상기 배리어 절연막(23)을 제2 절연막(35)의 소정의 깊이에 형성한다. 이것에 의하면, 상부 전극(29a)이나 하부 전극(27a) 등의 도전 패턴 위에 형성되는 제2, 제3홀(35a, 35b)을 에칭에 의해 형성할 때, 질화실리콘을 포함하는 배리어 절연막(23)에 대한 에칭 가스로서 CHF3, O2, 및 Ar의 혼합 가스를 사용함으로써, 이들 홀(35a, 35b)을 용이하게 형성할 수 있어, 제1 금속 배선(45)과 이들 전극(27a, 29a)의 컨택트 저항이 안정하다.
또한, 이와 같이 커패시터(Q)의 위쪽에 배리어 절연막(23)을 형성함으로써, 대기중에 포함되는 수분이 커패시터(Q)의 위쪽으로부터 커패시터 유전체막(28a)으로 침입하는 것을 효과적으로 방지할 수 있다.
또한, 커패시터(Q)의 위쪽에 CVD법에 의해 배리어 절연막(23)을 형성한 것에서는, 배리어 절연막(23)의 성막 분위기에 포함되는 수소에 의해 커패시터 유전체막(28a)이 환원되어 열화할 우려가 있지만, 본 예에서는 질소의 이온 주입과 어닐링에 의해 배리어 절연막(23)을 형성하기 때문에, 이와 같이 커패시터 유전체막(28a)이 열화할 우려가 없다. 이에 대해서는, 후술하는 제2∼제5 변형예에서도 마찬가지이다.
단, 본 변형예와 같이 커패시터(Q)의 위쪽에 배리어 절연막(23)을 형성하는 경우에는, 불순물층(22)(도 2(a) 참조)을 어닐링하여 배리어 절연막(23)으로 개질할 때의 기판 온도가 지나치게 높으면, 어닐링 시의 열에 의해 커패시터 유전체막(28a)이 열화할 우려가 있으므로, 본 변형예에서는 상기 기판 온도를 450∼500℃ 정도의 저온으로 하는 것이 바람직하다.
제2 변형예
도 29는 본 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 배리어 절연막(23)을 제1 절연막(25)과 제2 절연막(35) 각각의 소정의 깊이에 형성한다.
이와 같이 배리어 절연막(23)을 2층 형성함으로써, 1층만 형성한 경우보다도 수분의 배리어성을 향상시킬 수 있다.
제3 변형예
도 30은 본 실시 형태의 제3 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 배리어 절연막(23)을 제3 절연막(48)의 소정의 깊이에 형성한다. 이 경우, 에칭에 의해 제4홀(54a)을 형성하는 공정(도 15)에서, 질화실리콘용의 에칭 가스, 예를 들면 상술한 CHF3, O2, 및 Ar의 혼합 가스를 사용함으로써 배리어 절연막(23)을 용이하게 개구할 수 있어, 제1 금속 배선(45) 등의 도전 패턴과 제2 도전성 플러그(57)의 컨택트 저항이 안정하다.
또한 본 예에서는, 배리어 절연막(23)에 의해 수분이나 수소의 침입이 저지되므로, 환원성 물질의 침입을 방지하기 위한 제4 커패시터 보호 절연막(50)(도 18 참조)이 불필요해지는 동시에, 그 제4 커패시터 보호 절연막(50)의 형성 전에 제3 절연막(48)의 마이크로스크래치를 매립하기 위한 제2 캡 절연막(49)도 불필요해진다.
또한, 제2 금속 배선(58)의 패터닝 시(도 18), 에칭이 배리어 절연막(23)에 이르는 것이 배리어 절연막(23) 위의 제3 절연막(48)에 의해 방지되므로, 그 에칭을 흡수하는 목적으로 형성하는 제1 커버 절연막(51)도 불필요해진다.
이와 같이, 본 변형예에서는, 각 막(49∼51)이 불필요해짐으로써, 공정수의 간략화를 도모할 수 있게 된다.
또한, 본 변형예와 같이 제1 금속 배선(45)의 위쪽에 배리어 절연막(23)을 형성하는 경우에는, 불순물층(22)을 어닐링하여 배리어 절연막(23)으로 개질할 때의 기판 온도가 지나치게 높으면, 융점이 낮은 알루미늄을 주로 하여 구성되는 제1 금속 배선(45)이 어닐링에 의해 열화할 우려가 있으므로, 본 변형예에서는 상기 기판 온도를 450∼500℃ 정도의 저온으로 하는 것이 바람직하다. 이것에 관해서는 후술하는 제4, 제5 변형예에서도 마찬가지이다.
제4 변형예
도 31은 본 실시 형태의 제4 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 배리어 절연막(23)을 제4 절연막(62)의 소정의 깊이에 형성한다. 이와 같이 하면, 제5홀(67a)을 형성할 때 질화실리콘을 포함하는 배리어 절연막(23)을 에칭하여 개구할 필요가 있는데, 그 에칭은 상기 CHF3, O2, 및 Ar의 혼합 가스를 에칭 가스로 사용함으로써 용이하게 행할 수 있어, 제3 도전성 플러그(71)와 제2 금속 배선(58) 등의 도전 패턴의 컨택트 저항을 안정화할 수 있게 된다.
또한, 제3 변형예와 마찬가지 이유로, 제3 캡 절연막, 제5 커패시터 보호 절연막(64), 및 제2 커버 절연막(65)(도 24 참조)도 생략할 수 있다.
제5 변형예
도 32는 본 실시 형태의 제5 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 배리어 절연막(23)을 제1 패시베이션막(75)의 소정의 깊이에 형성한다.
이와 같이, 제1∼제4 절연막(25, 35, 48, 62)보다도 대기에 가까운 제1 패시베이션막(75)의 막 중에 배리어 절연막(23)을 형성함으로써, 제1∼제4 절연막(25, 35, 48, 62)이 흡습하는 것을 배리어 절연막(23)에 의해 방지하기 쉬워져, 강유전체 커패시터(Q)의 수분 열화를 억제하기 쉬워진다.
또한, 이와 같은 구성으로 하더라도, 본딩 패드(72a)가 노출되는 제6홀(76a)을 에칭에 의해 형성할 때(도 25), 상기 CHF3, O2, 및 Ar의 혼합 가스를 에칭 가스로 사용함으로써, 질화실리콘을 포함하는 배리어 절연막(23)은 용이하게 형성될 수 있다.
(2) 제2 실시 형태
다음에, 본 발명의 제2 실시 형태에 따른 반도체 장치에 대하여, 그 제조 공 정을 따라가면서 설명한다.
제1 실시 형태에서는 하나의 절연막의 막 중에 하나의 배리어 절연막을 형성했지만, 본 실시 형태에서는 하나의 절연막의 막 중에 2개의 배리어 절연막을 형성한다.
도 33∼도 36은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 이들 도면에서, 제1 실시 형태에서 설명한 요소에는 제1 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
이 반도체 장치를 제조하기 위해서는, 우선 제1 실시 형태에서 설명한 도 1∼도 6의 공정을 행함으로써, 도 33에 나타낸 단면 구조를 얻는다. 단, 본 실시 형태에서는 제1 절연막(25)의 막 중에 배리어 절연막(23)을 형성하지 않는다.
다음에, 도 34에 나타낸 바와 같이, 가속 에너지를 변화시켜 질소의 이온 주입을 2회 행함으로써, 제2 절연막(35)의 깊이가 다른 부분에 2층의 불순물층(22)을 형성한다. 그 이온 주입의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 1회째의 이온 주입을 가속 에너지 25keV, 도즈량 1×1015cm-2의 조건으로 행하고, 2회째의 이온 주입을 가속 에너지 25∼50keV, 도즈량 1×1015cm-2의 조건으로 행한다.
이와 같은 가속 에너지에 의하면, 1회째의 이온 주입에 의해 제2 절연막(25)의 표면으로부터 약 20nm의 깊이에 불순물 농도의 피크를 갖는 불순물층(22)이 형성되는 동시에, 2회째의 이온 주입에 의해 100∼200nm의 깊이에 불순물층(22)이 형성된다.
다음에, 도 35에 나타낸 바와 같이, 아르곤이나 질소 등의 불활성 가스의 분위기 중에서 불순물층(22)에 대하여 어닐링을 행하여, 불순물층(22) 내의 질소를 제2 절연막(35) 내의 실리콘과 반응시켜, 2층의 불순물층(22) 각각을 질화실리콘을 포함하는 배리어 절연막(23)으로 개질한다.
이 어닐링은 커패시터 유전체막(28a)에 대한 열손상을 저감시키기 위하여, 가급적 낮은 온도, 예를 들면 450∼500℃ 정도의 기판 온도에서 행하는 것이 바람직하다. 또한, 어닐링 시간도 특별히 한정되지 않지만, 종형 또는 횡형의 가열로를 사용하는 경우에는, 어닐링 시간은 약 30∼60분으로 한다. 또한, 어닐링 장치로서 RTA 장치를 사용하면, 어닐링 시간을 2∼20초 정도의 단시간으로 할 수 있으므로, 커패시터 유전체막(28a)에 대한 열손상을 저감시키기 쉬워진다.
이후에는, 제1 실시 형태에서 설명한 도 7∼도 25의 공정을 행함으로써, 도 36에 나타낸 바와 같은, 본 실시 형태에 따른 반도체 장치의 기본 구조를 완성시킨다.
이상 설명한 본 실시 형태에 의하면, 도 34 및 도 35를 참조하여 설명한 바와 같이, 가속 에너지를 변화시켜 제2 절연막(35)에 질소를 2회 이온 주입하여 2층의 불순물층(22)을 형성하고, 그 후 이 불순물층(22)을 어닐링하여 질화실리콘을 포함하는 2층의 배리어 절연막(23)을 형성했다.
이와 같이 2층의 배리어 절연막(23)을 형성함으로써, 배리어 절연막(23)을 1층만으로 할 경우보다도 수분의 배리어성이 향상되어, 강유전체 커패시터(Q) 등의 소자가 수분에 의해 열화하는 것을 방지하기 쉬워진다.
또한, 배리어 절연막(23)의 수는 2층에 한정되지 않고, 질소의 이온 주입을 3회 이상 행하여 배리어 절연막(23)을 3층 이상 형성해도 된다.
또한, 이 배리어층(23)의 형성 부위도 제2 절연막(35)의 막 중에 한정되지 않고, 이하의 변형예에서와 같은 부위에 배리어층(23)을 형성해도 된다.
제1 변형예
도 37은 본 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제3 절연막(48)의 소정의 깊이에 2층의 배리어 절연막(23)을 형성한다. 이와 같이 제2 절연막(35)보다도 대기에 가까운 제3 절연막(48)에 배리어 절연막(23)을 형성함으로써, 대기중의 수분이 커패시터(Q)에 도달하는 것을 배리어 절연막(23)에 의해 효과적으로 저지하기 쉬워진다.
제2 변형예
도 38은 본 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제3 절연막(48)보다도 더 대기에 가까운 제4 절연막(62)의 소정의 깊이에 2층의 배리어 절연막(23)을 형성한다. 이것에 의해, 상기 제1 변형예보다도 커패시터(Q)로부터 떨어진 부분에서 배리어 절연막(23)으로 수분의 침입을 저지할 수 있어, 수분에 의한 커패시터(Q)의 열화를 방지하기 쉬워진다.
(3) 제3 실시 형태
제1 실시 형태에서는, 도 2(a)를 참조하여 설명한 바와 같이, 제1 도전성 플러그(40)(도 9 참조)의 형성 전에 불순물층(22)을 형성했지만, 도전성 플러그와 불순물층(22) 각각의 형성 공정 순서는 이것에 한정되지 않는다. 본 실시 형태에서 는 이하에 설명한 바와 같이, 이들 공정순을 반대로 한다.
도 39∼도 50은 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치를 제조하기 위해서는, 우선 제1 실시 형태에서 설명한 도 1(a), (b)의 공정을 행한다.
다음에, 도 39에 나타낸 바와 같이, 제1 절연막(25) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제1∼제3 소스/드레인 영역(19a∼19c)이나 배선(16) 등의 도전 패턴 위에 제1창(30a)을 구비한 제1 레지스트 패턴(30)을 형성한다.
다음에, 그 제1 레지스트 패턴(30)을 마스크로 하면서 하지 절연막(24)과 제1 절연막(25)을 에칭함으로써, 이들 절연막에 제1홀(34a)을 형성한다. 이 에칭에서는, 산화실리콘으로 이루어지는 제1 절연막(25)에 대한 에칭 가스로서 C4F8, O2, 및 Ar의 혼합 가스가 사용되고, 산질화실리콘으로 이루어지는 하지 절연막(24)에 대한 에칭 가스로서 CHF3, O2, 및 Ar의 혼합 가스가 사용된다.
다음에, 도 40에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1홀(34a)의 내면과 제1 절연막(25)의 윗면에, 스퍼터링법에 의해 티탄막과 질화티탄막을 각각 두께 20nm, 50nm로 형성하고, 이들 막을 글루막으로 한다. 그리고, 이 글루막 위에, 육불화텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 500nm의 두께로 형성하고, 이 텅스텐막으로 제1홀(34a)을 완전히 매립한다.
그 후, 제1 절연막(25) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마하여 제거하고, 이들 막을 제1홀(34a) 내에 제1 도전성 플러그(36)로서 남긴다.
이어서, 도 41에 나타낸 바와 같이, 제1 절연막(25)에 질소를 이온 주입함으로써, 제1 절연막(25)의 소정의 깊이에 질소를 포함하는 불순물층(22)을 형성한다. 그 이온 주입의 조건으로서, 예를 들면 가속 에너지 5keV, 도즈량 1×1015cm-2을 채용한다.
다음에, 도 42에 나타낸 바와 같이, 종형 또는 횡형의 가열로에서 기판 온도를 800∼1000℃로 하여 불순물층(22)을 어닐링함으로써, 불순물층(22) 내의 질소와 제1 절연막(25) 내의 실리콘을 반응시켜, 질화실리콘을 포함하는 배리어 절연막(23)을 형성한다.
여기서, 매우 산화되기 쉬운 텅스텐을 포함하는 제1 도전성 플러그(36)가 산화되어 컨택트 불량이 발생하는 것을 방지하기 위하여, 이 어닐링은 산소가 배제된 아르곤이나 질소 등의 불활성 가스의 분위기 중에서 행하는 것이 바람직하다.
다음에, 도 43에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 스퍼터 장치를 RF 플라스마 처리 장치로서 대용하고, 그 스퍼터 장치내에서 아르곤 가스에 고주파 전력을 인가함으로써 아르곤 플라스마를 발생시킨다. 그리고, 상기 제1 도전성 플러그(36)의 윗면을 이 아르곤 플라스마에 노출하여 수nm만 깎아냄으로써, 그 윗면에 부착되어 있는 산화물을 제거하여, 그 윗면을 청정화한다.
또한, 스퍼터 장치에 부속되어 있는 RF 플라스마 전 처리 장치나 플라스마 에칭 장치와 같이, 실리콘 기판(10)에 바이어스 전압이 인가되는 장치로 이 플라스마 처리를 행해도 된다.
이어서, 제1 도전성 플러그(36)와 제1 절연막(25) 각각의 위에, 제1 도전성 플러그(36)의 산화를 방지하기 위한 산화 방지 절연막(39)으로서 CVD법에 의해 산질화실리콘막을 두께 약 100nm로 형성한다.
다음에, 제1 실시 형태에서 설명한 도 3(a)∼도 5(a)의 공정을 행함으로써, 도 44에 나타낸 바와 같이, 산화 방지 절연막(39) 위에 알루미나막(20)과 커패시터(Q)를 형성한다.
또한, 제1 실시 형태에서 설명한 제1 캡 절연막(26)은 산화 방지 절연막(39)을 겸하므로, 본 실시 형태에서는 제1 캡 절연막(26)은 불필요하다.
다음에, 제1 실시 형태에서 설명한 도 5(b)∼도 6의 공정을 행함으로써, 도 45에 나타낸 바와 같이, 커패시터(Q) 위에 제2 커패시터 보호 절연막(33)과 제2 절연막(35)을 순서대로 형성한다.
이어서, 도 46에 나타낸 바와 같이, 제2 절연막(35) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(29a)과 하부 전극(27a) 각각의 위에 홀 형상의 제2, 제3창(43a, 43b)을 구비한 제2 레지스트 패턴(43)을 형성한다.
그리고, 이 제2 레지스트 패턴(43)을 마스크로 하여, 제2 절연막(35) 및 제1, 제2 커패시터 보호 절연막(31, 33)을 에칭함으로써, 상부 전극(29a) 위에 제2홀(35a)를 형성하는 동시에, 하부 전극(27a)의 컨택트 영역 위에 제3홀(35b)을 형 성한다.
이후, 제2 레지스트 패턴(43)은 제거된다.
다음에, 도 47에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 도전성 플러그(36) 위에 제4창(39a)을 구비한 제3 레지스트 패턴(39)을 제2 절연막(35) 위에 형성한다.
그리고, 이 제3 레지스트 패턴(39)을 마스크로 하면서, 에칭 가스로서 C4F8, O2, 및 Ar의 혼합 가스를 사용하여, 산화실리콘으로 이루어지는 제2 절연막(35)을 건식 에칭하는 동시에, 이 에칭 가스의 스퍼터 작용에 의해 알루미나로 이루어지는 제2 커패시터 보호 절연막(33)을 에칭한다.
또한, 에칭 가스를 CHF3, O2, 및 Ar의 혼합 가스로 교체하여, 산질화실리콘으로 이루어지는 산화 방지 절연막(39)을 건식 에칭한다.
이와 같은 에칭에 의해, 제1 도전성 플러그(36) 위의 각 절연막(33, 35, 39)에, 제1 도전성 플러그(36)의 윗면이 노출되는 제4홀(35c)이 형성된다.
그리고, 이 에칭을 종료한 후, 제3 레지스트 패턴(39)을 제거한다.
다음에, 도 48에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제2∼제4홀(35a∼35c)의 내면과 제2 절연막(35)의 윗면에, 글루막으로서 스퍼터링법에 의해 질화티탄막을 두께 약 150nm로 형성한다.
이어서, 육불화텅스텐 가스를 사용하는 플라스마 CVD법에 의해, 이 글루막(56) 위에 텅스텐막을 형성하고, 이 텅스텐막으로 각 홀(35a∼35c)을 완전히 매 립한다.
그리고, 제2 절연막(35) 윗면의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이들 막을 제2∼제4홀(35a∼35c) 내에 제2 도전성 플러그(42)로서 남긴다.
이와 같이 형성된 제2 도전성 플러그(42) 중, 커패시터(Q) 위에 형성된 것은, 하부 전극(27a)이나 상부 전극(29a)과 전기적으로 접속된다.
한편, 제1 도전성 플러그(36) 위에 형성된 제2 도전성 플러그(42)는, 제1 도전성 플러그(36)를 거쳐 제1∼제3 소스/드레인 영역(19a∼19c)이나 배선(16)과 전기적으로 접속된다.
이와 같이 제1, 제2 도전성 플러그(36, 42)를 2단으로 한 구조는 via to via 구조라고 불린다. via to via 구조에서는, 각 도전성 플러그(36, 42)가 매립되는 제1, 제4홀(34a, 35c)을 별도로 형성하기 때문에, 이들 홀을 일괄 에칭에 의해 형성하는 경우보다도 각 홀(34a, 35c)의 에칭이 용이해진다.
또한, 이들 홀(34a, 35c)을 일괄 에칭에 의해 형성한 것에서는, 각 홀(34a, 35c)의 전체로서의 어스펙트비가 커져 도전성 플러그의 매립이 곤란해지지만, via to via 구조에서는 각 홀(34a, 35c) 각각의 어스펙트비를 작게 할 수 있으므로, 제1, 제2 도전성 플러그(36, 42)의 매립이 용이해진다.
이어서, 도 49에 나타낸 바와 같이, 제2 도전성 플러그(42)와 제2 절연막(35) 각각의 위에 금속 적층막을 형성한 후, 포토리소그래피에 의해 이 금속 적층막을 패터닝하여 제1 금속 배선(45)을 형성한다. 그 금속 적층막으로서, 예를 들면 질화티탄막, 구리 함유 알루미늄막, 및 질화티탄막을 이 순서대로 스퍼터링법으로 형성한다.
이후에는, 제1 실시 형태에서 설명한 도 12∼도 25의 공정을 행함으로써, 도 50에 나타낸 바와 같은, 본 실시 형태에 따른 반도체 장치의 기본 구조를 완성시킨다.
이상 설명한 본 실시 형태에서는, 도 41을 참조하여 설명한 바와 같이, 제1 도전성 플러그(36)를 형성한 후에, 제1 절연막(25)에 질소를 이온 주입하여 불순물층(22)을 형성하고, 그 불순물층(22)을 어닐링하여 배리어 절연막(23)으로 했다.
이것에 의하면, 제1 도전성 플러그(36)가 매립되는 제1홀(34a)을 에칭에 의해 형성할 때(도 39), 제1홀(34a)이 배리어 절연막(23)을 관통하지 않으므로, 에칭 가스를 배리어 절연막(23)용 가스로 교체할 필요가 없어져, 공정의 간략화를 도모할 수 있다.
(4) 제4 실시 형태
제1∼제3 실시 형태에서는, 플래너형의 FeRAM에 배리어 절연막(23)을 형성했다. 이에 대하여 본 실시 형태에서는, 미세화에 유리한 스택형의 FeRAM에 배리어 절연막을 형성한다. 도 51∼도 65는 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다.
또한, 이하에서는, 셀 영역(Rcell)과 패드 영역(Rpad)만을 도시하여 설명한다.
처음에, 도 51(a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한 다.
우선, n형 또는 p형의 실리콘 기판(101) 표면에, 트랜지스터의 활성 영역을 획정하는 STI용의 홈을 형성하고, 그 속에 산화실리콘 등의 절연막을 매립하여 소자 분리 절연막(102)으로 한다. 또한, 소자 분리 구조는 STI에 한정되지 않고, LOCOS법으로 소자 분리 절연막(102)을 형성해도 된다.
다음에, 실리콘 기판(101)의 활성 영역에 p형 불순물을 도입하여 p웰(103)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(104)이 되는 열산화막을 형성한다.
이어서, 실리콘 기판(101)의 위쪽 전면에 비정질 또는 다결정의 실리콘막을 형성하고, 이들 막을 포토리소그래피에 의해 패터닝하여 2개의 게이트 전극(105)을 형성한다.
p웰(103) 위에는, 상기 2개의 게이트 전극(105)이 간격을 두고 평행하게 배치되고, 그들 게이트 전극(105)은 워드선의 일부를 구성한다.
다음에, 게이트 전극(105)을 마스크로 하는 이온 주입에 의해, 게이트 전극(105) 옆의 실리콘 기판(101)에 n형 불순물을 도입하여, 제1, 제2 소스/드레인 익스텐션(106a, 106b)을 형성한다.
그 후, 실리콘 기판(101)의 위쪽 전면에 절연막을 형성하고, 그 절연막을 에칭백하여 게이트 전극(105) 옆에 절연성 측벽(107)을 형성한다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화실리콘막을 형성한다.
이어서, 절연성 측벽(107)과 게이트 전극(105)을 마스크로 하면서, 실리콘 기판(101)에 n형 불순물을 재차 이온 주입함으로써, 2개의 게이트 전극(105) 옆쪽의 실리콘 기판(1)의 표층에 제1, 제2 소스/드레인 영역(108a, 108b)을 형성한다.
다음에, 실리콘 기판(101)의 위쪽 전면에, 스퍼터링법에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열하여 실리콘과 반응시켜, 실리콘 기판(101) 위에 고융점 금속 실리사이드층(109)을 형성한다. 그 고융점 금속 실리사이드층(109)은 게이트 전극(105)의 표층 부분에도 형성되고, 그것에 의해 게이트 전극(105)이 저(低)저항화된다.
그 후, 소자 분리 절연막(102) 위 등에서 미반응되어 있는 고융점 금속층을 습식 에칭하여 제거한다.
여기까지의 공정에 의해, 실리콘 기판(101)의 활성 영역에는, 게이트 절연막(104), 게이트 전극(105), 및 제1, 제2 소스/드레인 영역(108a, 108b) 등으로 구성되는 제1, 제2 MOS 트랜지스터(TR1, TR2)가 형성된 것으로 된다.
이어서, 도 51(b)에 나타낸 바와 같이, 플라스마 CVD법에 의해 실리콘 기판(101)의 위쪽 전면에 산질화실리콘막을 두께 약 80nm로 형성하고, 그것을 하지 절연막(110)으로 한다. 그 다음에, 이 하지 절연막(110) 위에, TEOS 가스를 사용하는 플라스마 CVD법에 의해 제1 절연막(111)으로서 산화실리콘막을 두께 약 1100nm로 형성한다.
그리고, 상기 제1 절연막(111)의 윗면을 CMP법에 의해 연마하여 평탄화한다. 이 CMP의 결과, 제1 절연막(111)의 두께는 실리콘 기판(101)의 평탄면 위에서 약 800nm가 된다.
다음에, 도 52(a)에 나타낸 바와 같이, 예를 들면 가속 에너지 5keV, 도즈량 1×1015cm-2의 조건으로, 제1 절연막(111)의 소정의 깊이, 예를 들면 표면으로부터 20nm의 깊이에 질소를 이온 주입함으로써, 불순물로서 질소를 포함한 불순물층(114)을 형성한다.
다음에, 도 52(b)에 나타낸 바와 같이, 종형 또는 횡형의 가열로를 사용하여, 아르곤이나 질소 등의 불활성 가스의 분위기 중에서 기판 온도를 800∼1000℃로 하여, 불순물층(114)에 대하여 어닐링을 행한다. 이와 같은 어닐링에 의해, 불순물층(114) 내의 질소와 제1 절연막(111) 내의 실리콘이 반응하여, 수분 배리어성이 뛰어난 질화실리콘을 포함하는 배리어 절연막(불순물 함유 절연막)(115)이 형성된다.
이어서, 도 53(a)에 나타낸 바와 같이, 제1 소스/드레인 영역(108a)의 위쪽에 제1창(116a)을 구비한 제1 레지스트 패턴(116)을 제1 절연막(111) 위에 형성한다.
그리고, 이 제1 레지스트 패턴(116)을 마스크로 하면서 제1 절연막(111), 배리어 절연막(115), 및 하지 절연막(110)을 건식 에칭함으로써, 이들 절연막에 제1홀(111a)을 형성한다.
이 건식 에칭은, 도시가 생략된 평행 평판형 플라스마 에칭 장치에서 행해진다. 그리고, 산화실리콘으로 이루어지는 제1 절연막(111)에 대해서는, 에칭 가스 로서 C4F8, O2, 및 Ar의 혼합 가스가 사용된다. 또한, 경우에 따라서는, 이들 가스에 CO 가스를 첨가해도 된다.
한편, 질화실리콘을 포함하는 배리어 절연막(115)과 산질화실리콘으로 이루어지는 하지 절연막(110)에 대해서는, 에칭 가스로서 CHF3, O2, 및 Ar의 혼합 가스가 사용된다.
이와 같은 에칭이 종료된 후, 제1 레지스트 패턴(37)은 제거된다.
다음에, 도 53(b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 절연막(111)의 윗면과 제1홀(111a)의 내면에, 스퍼터링법에 의해 두께 약 30nm의 티탄막과 두께 약 50nm의 질화티탄막을 순서대로 형성하고, 이들 막을 글루막으로 한다.
또한, 육불화텅스텐 가스를 사용하는 CVD법을 이용하여, 이 글루막 위에 텅스텐막을 형성하고, 이 텅스텐막에 의해 제1홀(111a)을 완전히 매립한다.
그리고, 제1 절연막(111) 위의 여분의 글루막과 텅스텐막을 연마하여 제거하고, 이들 막을 제1홀(111a) 내에 제1 도전성 플러그(113a)로서 남긴다.
여기서, 텅스텐을 주로 하여 구성되는 제1 도전성 플러그(113a)는 산소에 접촉하면 쉽게 산화되어 컨택트 불량을 일으키기 쉽다.
그래서, 제1 도전성 플러그(113a)와 제1 절연막(111) 각각의 윗면에 산화 방지 절연막(112)로서 산질화실리콘막을 형성하고, 이 산화 방지 절연막(112)에 의해 제1 도전성 플러그(113a)를 산소 분위기로부터 보호한다.
이어서, 도 54(a)에 나타낸 바와 같이, 제2 소스/드레인 영역(108b)의 위쪽에 제2창(117a)을 구비한 제2 레지스트 패턴(117)을 산화 방지 절연막(112) 위에 형성한다.
그리고, 도시가 생략된 평행 평판형 플라스마 에칭 장치를 사용하고, 이 제2 레지스트 패턴(117)을 마스크로 하여 산화 방지 절연막(112), 제1 절연막(111), 배리어 절연막(115), 및 하지 절연막(110)을 에칭함으로써, 이들 절연막에 제2홀(111b)을 형성한다.
제1홀(111a)의 에칭(도 53(a))과 마찬가지로, 이 에칭에서도, 산화실리콘으로 이루어지는 제1 절연막(111)의 에칭 가스로서 C4F8, O2, 및 Ar의 혼합 가스가 사용된다. 그리고, 산질화실리콘으로 이루어지는 산화 방지 절연막(112)과 하지 절연막(110), 및 질화실리콘을 포함하는 배리어 절연막(115)에 대해서는, 에칭 가스로서 CHF3, O2, 및 Ar의 혼합 가스가 사용된다.
이 에칭이 종료된 후, 제2 레지스트 패턴(117)은 제거된다.
다음에, 도 54(b)에 나타낸 바와 같이, 제1 도전성 플러그(113a)의 형성 방법과 동일한 방법을 채용하여, 제2홀(111b) 내에 제2 도전성 플러그(113b)를 형성한다.
다음에, 도 55(a)에 나타낸 바와 같이, 제2 도전성 플러그(113b)와 산화 방지 절연막(112)의 윗면에, DC 스퍼터링법에 의해 이리듐막을 두께 약 200nm로 형성 하고, 그 이리듐막을 제1 도전막(121)으로 한다. 그 이리듐막의 성막 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 스퍼터 가스로서 아르곤 가스를 사용하고, 체임버 내 압력을 약 0.11Pa, DC 파워를 0.5kW, 성막 시간을 335초, 기판 온도 500℃로 한다.
또한, 제1 도전막(121) 위에, MOCVD법에 의해 강유전체막(122)으로서 PZT막을 두께 약 120nm로 형성한다. 그 MOCVD법에서는, 예를 들면 테트라히드로푸란(THF: C4H8O)의 유량을 0.474ml/분, THF 중에 Pb(DPM)2를 0.3mol/l의 농도로 용해하여 이루어지는 Pb 원료의 유량을 0.326ml/분, THF 중에 Zr(dmhd)4를 0.3mol/l의 농도로 용해하여 이루어지는 Zr 원료의 유량을 0.2ml/분, THF 중에 Ti(O-iPr)2(DPM)2를 0.3mol/l의 농도로 용해하여 이루어지는 Zr 원료의 유량을 0.2ml/분으로 한다. 또한, 성막 압력은 약 5Torr, 기판 온도는 약 620℃, 성막 시간은 약620초이다.
또한, 강유전체막(122)의 성막 방법으로서는, MOCVD법 이외에, 스퍼터링법이나 졸·겔법도 있다. 또한, 강유전체막(122)의 재료는 상기의 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9 등의 Bi 층상 구조 화합물이나, PZT에 란탄을 도핑한 PLZT, 또는 그 밖의 금속 산화물 강유전체로 강유전체막(122)을 구성해도 된다.
다음에, 강유전체막(122) 위에, 스퍼터링법에 의해 산화이리듐막을 200nm의 두께로 형성하고, 그것을 제2 도전막(123)으로 한다.
그 후, 제2 도전막(123)의 형성 시에 강유전체막(122)이 받은 손상을 회복시 키기 위하여, 산소 함유 분위기로 되어 있는 퍼니스(furnace) 내에서 기판 온도 500℃, 처리 시간 60분간의 조건으로 회복 어닐링을 행한다.
이어서, 도 55(b)에 나타낸 바와 같이, 커패시터 상부 전극 형상의 하드 마스크(도시 생략)를 에칭 마스크로 하면서, 제1 도전막(121), 강유전체막(122), 및 제2 도전막(123)을 일괄하여 건식 에칭함으로써, 하부 전극(121a), 커패시터 유전체막(122a), 및 상부 전극(123a)을 순서대로 적층하여 이루어지는 커패시터(Q)를 형성한다. 그 건식 에칭에서는, 예를 들면 할로겐 가스를 포함하는 에칭 가스가 사용된다.
다음에, 도 56(a)에 나타낸 바와 같이, 실리콘 기판(101)의 위쪽 전면에, 예를 들면 TMA(트리메틸알루미늄)와 O3의 혼합 가스를 사용하는 ALD(Atomic Layer Deposition)법에 의해, 두께 약 20nm의 알루미나막을 형성하고, 이 알루미나막을 제1 커패시터 보호 절연막(140)으로 한다.
이 제1 커패시터 보호 절연막(140)은 수소 등의 환원성 물질을 블로킹하여, 커패시터 유전체막(122a)이 환원되어 열화하는 것을 방지하도록 기능한다.
그 후, 여기까지의 공정에서 커패시터 유전체막(122a)이 받은 손상을 회복시키기 위한 회복 어닐링을 행한다. 그 회복 어닐링은 퍼니스를 사용하여, 산소 함유 분위기 중에서 기판 온도를 약 560℃로 하여 행해진다.
이어서, 도 56(b)에 나타낸 바와 같이, 예를 들면 TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제1 커패시터 보호 절연막(140) 위에 산화실리콘막을 형성하 고, 그 산화실리콘막을 제2 절연막(141)으로 한다.
이후, CMP법에 의해 제2 절연막(141)의 윗면을 연마하여 평탄화한다. 이 CMP에 의해, 제2 절연막(141)의 두께는 상부 전극(123a) 위에서 약 300nm가 된다.
다음에, 도 57(a)에 나타낸 바와 같이, 환원성 물질로부터 커패시터 유전체막(122a)을 보호하기 위한 제2 커패시터 보호 절연막(142)으로서, 제2 절연막(141) 위에 알루미나막을 스퍼터링법으로 두께 약 40nm로 형성한다.
또한, 이 제2 커패시터 보호 절연막(142)을 형성하기 전에, 제2 절연막(141)에 대하여 N2O 플라스마 처리를 행하여, 제2 절연막(141)을 탈수해도 된다.
이어서, 도 57(b)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라스마 CVD법에 의해, 제2 커패시터 보호 절연막(142) 위에 제1 커버 절연막(143)으로서 산화실리콘막을 형성한다.
다음에, 도 58(a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 커버 절연막(143) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(123a) 위에 홀 형상의 제3창(144a)을 구비한 제3 레지스트 패턴(144)을 형성한다.
그리고, 상기 제3창(144a)을 통하여 각 절연막(140∼143)을 에칭하여, 이들 절연막에 상부 전극(123a)에 이르는 깊이의 제3홀(145)을 형성한다. 이 에칭 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 평행 평판형 플라스마 에칭 체임 버(도시 생략)를 사용하고, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
그리고, 제3 레지스트 패턴(144)을 제거한 후에, 여기까지의 공정에서 커패시터 유전체막(122a)이 받은 손상을 회복시키기 위하여, 도시를 생략한 퍼니스 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 40분간 행한다.
이어서, 도 58(b)에 나타낸 바와 같이, 실리콘 기판의 위쪽 전면에 제4 레지스트 패턴(150)을 형성한다. 그 제4 레지스트 패턴(150)은 제1 도전성 플러그(113a) 위에 홀 형상의 제4창(150a)을 갖는다.
그리고, 제4창(150a)을 통하여 각 절연막(112, 140∼143)을 에칭함으로써, 제1 도전성 플러그(113a)가 노출되는 제4홀(141a)을 형성한다. 이와 같은 에칭은, 예를 들면 C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로 하는 평행 평판형 플라스마 에칭 체임버 내에서 행해진다.
여기서, 제1 도전성 플러그(113a)는, 이 에칭이 행해질 때까지 산화 방지 절연막(112)으로 덮여 있었으므로, 여기까지의 각 공정에서 산소 분위기로부터 격리되어, 산화에 따른 컨택트 불량이 발생하기 어렵다.
이 에칭을 종료한 후, 제4 레지스트 패턴(150)은 제거된다.
다음에, 도 59(a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 커버 절연막(143)의 윗면과, 제3, 제4홀(145, 141a) 각각의 내면에, 스퍼터링법에 의해 글루막으로서 질화티탄막을 약 50nm의 두께로 형성한다. 그리고, 이 글루막 위에, 제3, 제4홀(145, 141a)을 매립하는 데 충분한 두께, 예를 들면 제1 커버 절연막(143)의 평탄면 위에서의 두께가 300nm가 되는 텅스텐막을 형성한다.
그 후, 제1 커버 절연막(143) 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이들 막을 제3, 제4홀(145, 141a) 내에 각각 제3, 제4 도전성 플러그(147b, 147a)로서 남긴다.
이들 도전성 플러그 중, 제4 도전성 플러그(147a)는 제1 도전성 플러그(113a)와 전기적으로 접속되어, 그 제1 도전성 플러그(113a)와 함께 비트선의 일부를 구성한다. 한편, 제3 도전성 플러그(147b)는 상부 전극(123a)과 전기적으로 접속된다.
다음에, 도 59(b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제1 커버 절연막(143)과 제3, 제4 도전성 플러그(147b, 147a) 각각의 윗면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막은, 예를 들면 두께 약 50nm의 질화티탄막, 두께 약 360nm의 알루미늄막, 및 두께 약 70nm의 질화티탄막을 이 순서대로 적층하여 이루어진다.
그 후, 포토리소그래피에 의해 이 금속 적층막을 패터닝하여, 제3, 제4 도전성 플러그(147b, 147a) 각각과 전기적으로 접속되는 제1 금속 배선(152)을 형성한 다.
여기서, 금속 적층막에 대한 패터닝에서는, 제1 커버 절연막(143) 위에 금속 적층막의 에칭 잔사를 남기지 않도록 하기 위하여 오버 에칭이 행해진다. 이와 같이 오버 에칭을 하더라도, 제1 커패시터 보호 절연막(142)은 제1 커버 절연막(143)에 의해 덮여 있으므로 에칭되지 않는다. 이것에 의해, 금속 적층막의 패터닝이 끝난 후에도 제1 커패시터 보호 절연막(142)의 두께가 감소되지 않아, 제1 커패시터 보호 절연막(142)에서의 환원성 물질의 저지 능력을 충분히 유지할 수 있게 된다.
다음에, 도 60에 나타낸 바와 같이, 제1 커버 절연막(143)과 제1 금속 배선(152) 각각의 위에, 플라스마 CVD법에 의해 제3 절연막(153)으로서 산화실리콘막을 형성한다. 이 플라스마 CVD법에서는, 반응 가스로서 TEOS 가스가 사용되고, 제1 금속 배선(152) 위에서의 제3 절연막(153)의 두께는 약 2600nm로 된다.
그리고, CMP법에 의해 제3 절연막(153)의 윗면을 연마하여 평탄화한 후, 제3 절연막(153)의 표면에 대하여 N2O 플라스마 처리를 행함으로써, 제3 절연막(153)을 탈수하는 동시에, 그 표면을 질화하여 수분의 재흡착을 방지한다. 이 N2O 플라스마 처리는, CVD 장치 내에서 기판 온도 약 350℃, 처리 시간 약 4분의 조건으로 행해진다.
다음에, 도 61에 나타낸 바와 같이, 제1 금속 배선(152)의 위쪽에 제5창(160a)을 갖는 제5 레지스트 패턴(160)을 제3 절연막(153) 위에 형성한다.
그리고, 이 제5창(160a)을 통하여 제3 절연막(153)을 건식 에칭하여, 제1 금속 배선(152) 위의 제3 절연막(153)에 제5홀(156)을 형성한다. 그 건식 에칭의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 평행 평판형 플라스마 에칭 체임버(도시 생략)를 사용하고, C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
이 에칭이 종료된 후, 제5 레지스트 패턴(160)은 제거된다.
이어서, 도 62에 나타낸 바와 같이, 제3, 제4 도전성 플러그(147b, 147a)의 형성 방법과 동일한 방법을 이용하여, 제1 금속 배선(152)과 전기적으로 접속된 제5 도전성 플러그(163)를 제5홀(156) 내에 형성한다.
다음에, 도 63에 나타낸 바와 같이, 제5 도전성 플러그(163)와 제3 절연막(153) 각각의 위에 스퍼터링법으로 금속 적층막을 형성하고, 그 금속 적층막을 패터닝하여 제2 금속 배선(165)으로 한다. 그 금속 적층막으로서, 본 실시 형태에서는 두께 약 60nm의 Ti막, 두께 약 30nm의 TiN막, 두께 약 400nm의 구리 함유 알루미늄막, 두께 약 5nm의 Ti막, 및 두께 약 70nm의 TiN막을 이 순서대로 형성한다.
또한, 제3 절연막(153)과 제2 금속 배선(165) 각각의 위에, TEOS 가스를 사용하는 플라스마 CVD법으로 산화실리콘막을 형성하고, 그 산화실리콘막을 제4 절연막(167)으로 한다.
그 후, 제4 절연막(167)의 윗면을 CMP법으로 연마하여 평탄화한다.
또한, 이 CMP 후에, 제4 절연막(167)에 대한 탈수 처리로서 N2O 플라스마 처 리를 행해도 된다.
이어서, 도 64에 나타낸 바와 같이, 제4 절연막(167)을 선택적으로 에칭하여 제2 금속 배선(165) 위에 제6홀(167a)을 형성한다.
다음에, 제3, 제4 도전성 플러그(147b, 147a)와 동일한 형성 방법에 의해, 제2 금속 배선(165)과 전기적으로 접속된 제6 도전성 플러그(170)를 형성한다.
또한, 제6 도전성 플러그(170)와 제4 절연막(167) 각각의 윗면에 스퍼터링법으로 금속 적층막을 형성한 후, 포토리소그래피에 의해 그 금속 적층막을 패터닝하여, 셀 영역(Rcell)에 제3 금속 배선(171)을 형성하는 동시에, 패드 영역(Rpad)에 본딩 패드(171a)를 형성한다.
다음에, 도 65에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 제4 절연막(167)과 제3 금속 배선(171) 각각의 위에, 제1 패시베이션막(173)으로서 CVD법으로 산화실리콘막을 약 100nm의 두께로 형성한다.
또한, 제1 패시베이션막(173)의 탈수와 재흡습 방지를 위하여, 제1 패시베이션막(173)에 대하여 N2O 플라스마 처리를 행해도 된다.
또한, 이 제1 패시베이션막(173) 위에, 제2 패시베이션막(174)으로서 두께가 약 350nm의 질화실리콘막을 CVD법으로 형성한다.
그리고, 이들 제1, 제2 패시베이션막(173, 174)을 선택적으로 건식 에칭하여, 패드 영역(Rpad)의 본딩 패드(171a)가 노출되는 제7홀(173a)을 형성한다.
다음에, 실리콘 기판(10)의 위쪽 전면에, 감광성 폴리이미드를 약 3㎛의 두 께로 형성하여, 폴리이미드 도막으로 이루어지는 보호층(175)을 형성한다.
그리고, 보호층(175)을 노광, 현상하여, 본딩 패드(171a)가 노출되는 제8홀(175a)을 보호층(175)에 형성한다. 그 후, 기판 온도 310℃, N2 유량 100리터/분, 처리 시간 40분의 조건으로 보호층(175)을 열경화한다.
이상에 의해, 본 실시 형태에 따른 반도체 장치의 기본 구조가 완성되었다.
상기한 본 실시 형태에서는 도 52(a), (b)를 참조하여 설명한 바와 같이, 제1 실시 형태와 마찬가지로 질소의 이온 주입으로 형성된 불순물층(114)을 어닐링함으로써, 불순물층(114) 내의 질소를 제1 절연막(111) 내의 실리콘과 반응시켜, 수분의 배리어성이 뛰어난 질화실리콘을 포함하는 배리어 절연막(115)을 형성한다.
이와 같이 배리어 절연막(115)을 주로 질화실리콘으로 구성함으로써, 에칭에 의한 제1홀(111a)의 형성 공정(도 53(a))이나 제2홀(111b)의 형성 공정(도 54(a))에서, 제1 절연막(111)을 에칭하기 위한 산화실리콘용의 에칭 가스로부터 질화실리콘용의 에칭 가스로 교체함으로써, 에칭 가스와의 화학 반응에 의해 배리어 절연막(115)을 용이하게 에칭할 수 있다.
이것에 의해, 각 홀(111a, 111b)의 단면 형상이 붕괴되기 어려워져, 이들 홀 내에 형성되는 제1, 제2 도전성 플러그(113a, 113b)와 제1, 제2 소스/드레인 영역(108a, 108b) 등의 도전 패턴의 컨택트 저항이 안정하다.
또한, 제1 실시 형태에서 설명한 바와 같이, 이온 주입을 이용함으로써 제1 절연막(111)의 막 중에 배리어 절연막(115)을 용이하게 형성할 수 있고, 배리어 절 연막(115)의 감소를 방지하기 위한 커버 절연막을 배리어 절연막(115)에 형성할 필요가 없어지는 동시에, 그 커버 절연막을 탈수하기 위한 N2O 플라스마 처리도 생략된다.
상기한 본 실시 형태에서는, 제1 절연막(111)의 막 중에 배리어 절연막(115)을 형성했지만, 배리어 절연막(115)의 형성 부위는 이것에 한정되지 않고, 이하와 같은 본 실시 형태의 제1∼9 변형예와 같은 부위에 배리어 절연막(115)을 형성해도 된다.
제1 변형예
도 66은 본 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 상기의 배리어 절연막(115)을 제2 절연막(141)의 소정의 깊이에 형성한다. 이 경우, 위쪽으로부터 커패시터(Q)에 수분이 침입하는 것을 방지하는 역할을 배리어 절연막(115)이 맡으므로, 제2 커패시터 보호 절연막(142)(도 57(a) 참조)은 불필요해진다.
또한, 이온 주입에 의해 배리어 절연막(115)이 제2 절연막(141)의 소정의 깊이에 자동적으로 형성되기 때문에, 에칭에 의해 제1 금속 배선(152)을 형성할 때 배리어 절연막(115)이 감소하는 것을 방지하기 위한 제1 커버 절연막(143)(도 57(b))도 불필요해진다.
이와 같이, 본 변형예에서는, 공정수의 간략화를 도모할 수 있게 된다.
제2 변형예
도 67은 본 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제1 절연막(111)과 제2 절연막(141) 쌍방의 소정의 깊이에 배리어 절연막(115)을 형성한다. 이와 같이 함으로써, 커패시터(Q)의 위쪽과 아래쪽 각각으로부터의 수분의 침입 경로가 배리어 절연막(115)에 의해 차단되어, 수분에 의한 커패시터(Q)의 열화를 효과적으로 방지할 수 있다.
제3 변형예
도 68은 본 실시 형태의 제3 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제3 절연막(153)의 소정의 깊이에 배리어 절연막(115)을 형성한다. 제1, 제2 절연막(141)보다도 제3 절연막(153)은 대기 측에 가까우므로, 반도체 장치에 침입하는 수분을 조기 단계에서 배리어 절연막(115)에 의해 저지할 수 있어, 반도체 장치의 내습성을 향상시키기 쉬워진다.
제4 변형예
도 69는 본 실시 형태의 제4 변형예에 따른 반도체 장치의 단면도이다.
이 변형예에서는, 제4 절연막(167)의 소정의 깊이에 배리어 절연막(115)을 형성한다. 이것에 의하면, 제3 변형예보다도 배리어 절연막(115)이 더 대기 측에 가까우므로, 반도체 장치의 내습성을 보다 한층 향상시키기 쉬워진다.
제5 변형예
도 70은 본 실시 형태의 제5 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제4 절연막(167)보다도 더 대기 측에 가까운 제1 패시베이션막(173)의 소정의 깊이에 배리어 절연막(115)을 형성함으로써, 반도체 장치의 내 습성이 더욱 높아진다.
제6 변형예
도 71은 본 실시 형태의 제6 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제2 절연막(141)의 다른 깊이에 2층의 배리어 절연막(115)을 형성한다. 또한, 이와 같이 배리어 절연막(115)을 2층 형성하기 위해서는, 제2 실시 형태에서 도 34 및 도 35를 참조하여 설명한 바와 같이, 가속 에너지를 변화시켜 이온 주입을 2회 행하고, 각 이온 주입에 의해 형성된 불순물층을 어닐링하면 된다.
이와 같이, 배리어 절연막(115)을 2층 형성함으로써, 1층만 형성하는 경우보다도 반도체 장치의 내습성을 향상시킬 수 있게 된다.
제7 변형예
도 72는 본 실시 형태의 제7 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제3 절연막(153)의 다른 깊이에 2층의 배리어 절연막(115)을 형성함으로써, 제6 변형예와 마찬가지로, 반도체 장치의 내습성을 향상시킨다.
제8 변형예
도 73은 본 실시 형태의 제8 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제3 절연막(153)보다도 대기 측에 가까운 제4 절연막(167)의 다른 깊이에 2층의 배리어 절연막(115)을 형성한다. 이것에 의해, 대기중의 수분이 반도체 장치에 깊숙이 침입하기 전에 배리어 절연막(115)으로 저지되어, 내습성이 뛰어난 반도체 장치를 제공할 수 있다.
제9 변형예
도 74는 본 실시 형태의 제9 변형예에 따른 반도체 장치의 단면도이다.
본 변형예에서는, 제2∼제4 절연막(141, 153, 167) 각각의 소정의 깊이에 2층의 배리어 절연막(115)을 형성함으로써, 반도체 장치의 내습성 향상을 한층 도모하도록 한다.
(5) 제5 실시 형태
상기의 제1∼제4 실시 형태에서는, 질소 등의 불순물을 포함하는 불순물층을 어닐링에 의해 개질하여 얻어진 불순물 함유 절연막을, 수분 등을 배리어하는 배리어 절연막으로서 이용했다.
이에 대하여, 본 실시 형태에서는 불순물층을 개질하여 이루어지는 불순물 함유 절연막을, 대머신 프로세스의 에칭 스토퍼막으로서 이하와 같이 이용한다.
또한, 이하에서는, 제4 실시 형태에서 설명한 스택형의 FeRAM에 대머신 프로세스를 적용하지만, 본 발명은 FeRAM에 한정되지 않고, 로직 제품 등의 다른 반도체 장치에 대머신 프로세스를 적용해도 된다.
도 75∼도 92는 본 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치를 제조하기 위해서는, 우선, 제4 실시 형태에서 설명한 도 51(a)∼도 59(a)의 공정을 행한다.
다음에, 도 75(a)에 나타낸 바와 같이, 제3, 제4 도전성 플러그(147b, 147a)와 제1 커버 절연막(143) 각각의 위에, 두께 약 50∼100nm의 질화실리콘막(146)과 두께 약 500nm의 산화실리콘막(148)을 이 순서대로 CVD법으로 형성하고, 또한 이들 막을 패터닝하여 제3 도전성 플러그(147b) 위에 배선홈(148a)을 형성한다. 또한, 경우에 따라서는 질화실리콘막(146)을 생략해도 된다.
다음에, 도 75(b)에 나타낸 바와 같이, 실리콘 기판(1)의 위쪽 전면에 스퍼터링법에 의해 탄탈막을 10∼20nm 정도의 두께로 형성한 후, 그 위에 구리 도금막을 형성하고, 이들 막을 CMP법에 의해 연마하여 배선홈(148a) 내에 하지 구리 배선(도전 패턴)(149)으로서 남긴다.
이어서, 도 76에 나타낸 바와 같이, 하지 구리 배선(149)과 제1 커버 절연막(143) 각각의 윗면에, 플라스마 CVD법에 의해 질화실리콘막을 50∼100nm의 두께로 형성하고, 이 질화실리콘막을 제2 커버 절연막(151)으로 한다.
또한, 이 제2 커버 절연막(151) 위에, 제3 절연막(154)으로서 플라스마 CVD법으로 산화실리콘막을 두께 약 800∼1000nm로 형성한다. 그 플라스마 CVD법에서는, 예를 들면 TEOS 가스가 반응 가스로서 사용된다.
다음에, 도 77에 나타낸 바와 같이, 제3 절연막(154)에 불순물로서 질소를 이온 주입함으로써, 제3 절연막(154)의 소정의 깊이에 불순물층(157)을 형성한다. 그 이온 주입의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는 가속 에너지를 5keV, 도즈량을 1×1015cm-2으로 한다. 이와 같은 가속 에너지에 의하면, 제3 절연막(154)의 표면으로부터 약 20nm 깊이 부분에 불순물 농도의 피크를 갖는 불순물층(157)이 형성된다.
이어서, 도 78에 나타낸 바와 같이, 제3 절연막(154) 위에 질화실리콘으로 이루어지는 마스크막(158)을 형성한다. 그 마스크막(158)은 플라스마 CVD법에 의해 형성되고, 그 두께는 약 100nm이다.
다음에, 도 79에 나타낸 바와 같이, 종형 또는 횡형의 가열로에서, 기판 온도를 450∼500℃로 하는 어닐링을 불순물층(157)에 대하여 행함으로써, 불순물층(157) 내의 질소를 제3 절연막(154) 내의 실리콘과 반응시켜, 불순물층(157)을 질화실리콘으로 주로 구성되는 에칭 스토퍼막(불순물 함유 절연막)(159)으로 개질한다.
다음에, 도 80에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
우선, 마스크막(158)의 윗면에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제5창(161a)을 구비한 제5 레지스트 패턴(161)을 형성한다.
다음에, 그 제5창(161a)을 통하여 마스크막(158)을 에칭함으로써, 제5창(161a) 아래의 마스크막(158)에 개구(158a)를 형성한다.
이후, 제5 레지스트 패턴(161)은 제거된다.
이어서, 도 81에 나타낸 바와 같이, 개구(158a) 내와 마스크막(158) 위에, 노광 광의 반사를 방지하기 위한 반사 방지막(162)으로서 유기막을 도포한다. 이와 같은 반사 방지막은 BARC(Bottom Anti-Reflection Coating)이라고도 불린다.
그리고, 이 반사 방지막(162) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제6 레지스트 패턴(164)을 형성한다. 그 제6 레지스트 패턴(164)은 마스크막(158)의 개구(158a) 위에 제6창(164a)을 갖는다.
다음에, 도 82에 나타낸 바와 같이, 제6창(164a)을 통하여 반사 방지막(162)과 산화실리콘으로 이루어지는 제3 절연막(154)을 에칭함으로써, 에칭 스토퍼막(159) 위의 제3 절연막(154)에, 개구(158a)에 겹치는 제5홀(154a)을 형성한다.
그와 같은 에칭은, 에칭 가스로서 C4F8, O2, 및 Ar의 혼합 가스를 사용하면서, 예를 들면 평행 평판형 플라스마 에칭 장치 내에서 행해진다. 또한, 질화실리콘으로 주로 구성되는 에칭 스토퍼막(159)은 이 에칭 가스에 대하여 거의 에칭되지 않으므로, 이 에칭은 에칭 스토퍼막(159) 위에서 자동적으로 정지한다.
이후, 제6 레지스트 패턴(164)과 반사 방지막(162)은 제거된다.
이어서, 도 83에 나타낸 바와 같이, 평행 평판형 플라스마 에칭 장치(도시 생략)를 사용하여, 제5홀(154a)을 통하여 에칭 스토퍼막(159)을 에칭함으로써, 그 에칭 스토퍼막(159)에 제6홀(159a)을 형성한다.
이 에칭에서는, 질화실리콘을 포함하는 에칭 스토퍼막(159)을 선택적으로 에칭하는 에칭 가스, 예를 들면 CH3F, CF4, 및 O2의 혼합 가스가 사용된다. 이 에칭 가스에 대하여 산화실리콘으로 이루어지는 제3 절연막(154)은 에칭 내성을 가지므로, 에칭 스토퍼막(159)보다도 아래의 제3 절연막(154)은 거의 에칭되지 않는다.
다음에, 도 84에 나타낸 바와 같이, 마스크막(158)의 개구(158a)를 통하여 제3 절연막(154)을 에칭함으로써, 에칭 스토퍼막(159) 위의 제3 절연막(154)에 제1홈(154b)을 형성한다.
또한 이 에칭에서는, 에칭 스토퍼막(159)보다도 아래의 제3 절연막(154)이 제6홀(159a)을 통하여 에칭되어, 그 제3 절연막(154)에 제7홀(154c)이 형성된다.
이 에칭은 도시를 생략한 평행 평판형 플라스마 에칭 장치에서 행해지고, C4F8, O2, 및 Ar의 혼합 가스가 에칭 가스로서 사용된다. 이와 같은 에칭 가스에 대하여 질화실리콘으로 이루어지는 제2 커버 절연막(151)은 에칭 내성을 갖기 때문에, 이 에칭은 제2 커버 절연막(151)의 윗면에서 정지한다.
이어서, 도 85에 나타낸 바와 같이, 에칭 스토퍼막(159)과 제2 커버 절연막(151)을 동시에 에칭함으로써, 제7홀(154c) 아래의 커버 절연막(151)을 제거하여, 그 제7홀(154c)에 하지 구리 배선(149) 등의 도전 패턴을 노출시키는 동시에, 제1홈(154b) 아래의 에칭 스토퍼막(159)을 제거한다. 이 결과, 에칭 스토퍼막(159)에도 제1홈(154b)이 형성된다.
상기 에칭은, 도시를 생략한 평행 평판형 플라스마 에칭 장치에서, CHF3, O2, 및 Ar의 혼합 가스를 에칭 가스로 하여 행해진다. 에칭 스토퍼막(159)에는 이온 주입(도 77)에 의해 불순물로서 질소가 도입되어 있지만, 질화실리콘으로 주로 구성되는 커버 절연막(151)도 질소를 포함하고 있기 때문에, 이들 막(159, 151)은 실질적으로 동일한 에칭 레이트를 가져, 이와 같은 동시 에칭이 가능해진다.
또한, 제4 도전성 플러그(147a) 위의 산화실리콘막(146)과 질화실리콘막(148)을 에칭하여 이들 막에 홀을 형성하고, 그 홀 내에 제4 도전성 플러그(147 a)를 노출시킨다.
그 후, 기판 온도를 300℃로 유지하면서, 하지 구리 배선(149)과 제4 도전성 플러그(147a)의 윗면을 암모니아 분위기에 약 300초간 노출시킨다.
다음에, 도 86에 나타낸 바와 같이, 제1홈(154b)과 제7홀(154c) 각각의 내면에, 배리어 메탈막(181)으로서 탄탈막을 스퍼터링법으로 10∼20nm의 두께로 형성한다.
또한, 이 배리어 메탈막(181) 위에, 스퍼터링법에 의해 구리 시드층(182)을 두께 약 130nm로 형성한다.
여기서, 배리어 메탈막(181)의 형성 전에 하지 구리 배선(149)과 제4 도전성 플러그(147a)의 윗면을 암모니아 분위기에 노출함으로써, 이들 도전성 플러그(147b, 147a)와 배리어 메탈막(181)의 밀착성이 향상되어, 후술하는 제1 구리 배선과 도전성 플러그(147b, 147a)의 컨택트 저항이 안정하다.
다음에, 도 87에 나타낸 바와 같이, 전해 도금에 의해 구리 시드층(182) 위에 구리막(183)을 형성하고, 이 구리막(183)으로 제1홈(154b)과 제7홀(154c)을 완전히 매립한다.
이어서, 도 88에 나타낸 바와 같이, 구리막(183), 구리 시드막(182), 및 배리어 메탈막(181)을 CMP법으로 연마함으로써, 이들 막을 제1홈(154b)과 제7홀(154c) 내에만 제1 구리 배선(184)으로서 남긴다.
그 후, 상기한 도 76∼도 88과 동일한 공정을 행함으로써, 도 89에 나타낸 바와 같이, 질화실리콘으로 이루어지는 제3 커버 절연막(191)과 산화실리콘으로 이루어지는 제4 절연막(194)을 도시한 바와 같이 형성하는 동시에, 제4 절연막(194)에 제2홈(194b)과 제8홀(194c)을 형성하고, 이들 속에 제2 구리 배선(201)을 형성 한다.
다음에, 도 90에 나타낸 바와 같이, 제4 절연막(194)과 제2 구리 배선(201) 각각의 윗면에, 제5 절연막(203)으로서 플라스마 CVD법에 의해 산화실리콘막을 형성한다.
그리고, 이 제5 절연막(203)을 패터닝하여 제9홀(203a)을 형성한 후, 제9홀(203a) 내에 질화티탄막과 텅스텐막을 이 순서대로 적층하여 이루어지는 제5 도전성 플러그(204)를 형성한다.
이어서, 도 91에 나타낸 바와 같이, 제5 도전성 플러그(204)와 제5 절연막(203) 각각의 윗면에 스퍼터링법으로 알루미늄막을 포함하는 금속 적층막을 형성한 후, 포토리소그래피에 의해 그 금속 적층막을 패터닝하여, 셀 영역(Rcell)에 최종 금속 배선(206)을 형성하는 동시에, 패드 영역(Rpad)에 본딩 패드(206a)를 형성한다.
이후에는, 제4 실시 형태의 도 65의 공정을 행함으로써, 도 92에 나타낸 바와 같이, 제5 절연막(203)과 최종 금속 배선(206) 각각의 위에 제1, 제2 패시베이션막(173, 174)과 보호층(175)을 형성하여, 본 실시 형태에 따른 반도체 장치의 기본 구조를 완성시킨다.
이상 설명한 본 실시 형태에서는, 도 77∼도 79를 참조하여 설명한 바와 같이, 제3 절연막(154)에 질소를 이온 주입하여 불순물층(157)을 형성한 후, 이 불순물층(157)을 어닐링하여 질화실리콘으로 주로 구성되는 에칭 스토퍼막(159)으로 했 다.
이것에 의하면, 에칭 스토퍼막(159)이 제3 절연막(154)의 소정의 깊이에 자동적으로 형성되므로, 홈(154b)을 형성하기 위한 새로운 절연막을 에칭 스토퍼막(159) 위에 형성할 필요가 없어, 공정수의 삭감을 도모할 수 있게 된다.
게다가, 에칭 스토퍼막(159)을 CVD법으로 형성한 것에서는, 에칭 스토퍼막(159)의 성막 분위기에 포함되는 수소에 의해 커패시터 유전체막(122a)이 환원되어 열화할 우려가 있지만, 본 실시 형태에서는 질소의 이온 주입과 어닐링에 의해 에칭 스토퍼막(159)을 형성하기 때문에, 이와 같이 커패시터 유전체막(122a)이 열화할 우려가 없다.
또한, 제1 실시 형태와 마찬가지로, 본 실시 형태에 따른 반도체 장치도, 제3 절연막(154) 중의 질소 농도가 도 93에 나타낸 바와 같은 분포를 나타내어, 제3 절연막(154)과 에칭 스토퍼막(159)의 사이에 명확한 계면이 존재하지 않는다는 특징을 갖는다.
또한 본 실시 형태에서는, 불순물층(157)을 형성하기 위한 불순물로서 질소의 이온 주입을 행했지만(도 77), 불순물은 질소에 한정되지 않는다. 그 불순물은 에칭 스토퍼막(159)과 제3 절연막(154)의 에칭 선택비가 취해지는 것이면 되고, 질소 대신에 불소나 탄소를 이온 주입해도 된다.
(부기 1) 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
상기 절연막의 소정의 깊이에 불순물을 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과,
상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 배리어 절연막으로 개질하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 반도체 기판의 위쪽에 도전 패턴을 형성하는 공정을 더 갖고,
상기 절연막을 형성하는 공정에서, 상기 도전 패턴 위에 그 절연막을 형성하는 동시에,
상기 도전 패턴 위의 상기 절연막에 홀을 형성하는 공정과,
상기 홀 내에, 상기 도전 패턴과 전기적으로 접속된 도전체를 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 배리어 절연막을 형성하는 공정은 상기 홀을 형성하는 공정 전에 행해지는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 불순물층을 형성하는 공정은 상기 도전체를 형성하는 공정 후에 행해지고,
상기 절연막을 어닐링하는 공정은 산소가 배제된 불활성 가스의 분위기 중에서 행해지는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 도전 패턴으로서 금속 배선을 형성하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 도전 패턴으로서, 상기 반도체 기판의 표층에 불순물 확산 영역을 형성하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 도전 패턴으로서 본딩 패드를 형성하고, 상기 절연막으로서 패시베이션막을 형성하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 도전 패턴으로서, 강유전체 재료로 이루어지는 커패시터 유전체막을 구비한 강유전체 커패시터의 하부 전극 또는 상부 전극을 형성하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 반도체 기판의 셀 영역에 상기 강유전체 커패시터를 복수 형성하고,
상기 배리어 절연막을 형성하는 공정에서, 적어도 상기 셀 영역에 그 배리어 절연막을 형성하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 불순물층을 형성하는 공정에서, 가속 에너지를 변화시켜 상기 이온 주입을 복수회 행함으로써, 상기 절연막의 깊이가 다른 부분에 복수의 상기 불순물층을 형성하고,
상기 배리어 절연막을 형성하는 공정에서, 상기 어닐링에 의해 상기 복수의 불순물층을 개질하여 상기 배리어 절연막을 복수 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 절연막을 2층 이상 형성하고, 적어도 2층의 그 절연막 각각에 상기 배리어 절연막을 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 불순물층을 형성하는 공정 전에, 상기 절연막의 윗면을 평탄화하는 공정을 더 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 불순물층을 형성하는 공정에서, 상기 불순물로서 질소, 탄소, 및 불소의 어느 것을 상기 절연막에 이온 주입함으로써, 상기 배리어 절연막으로서 수분 또는 수소의 침입을 저지하는 막을 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 14) 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
상기 절연막의 소정의 깊이에 불순물을 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과,
상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 에칭 스토퍼막으로 개질하는 공정과,
상기 절연막 위에, 개구를 구비한 마스크막을 형성하는 공정과,
상기 개구를 통하여 상기 절연막을 에칭함으로써, 상기 에칭 스토퍼막 위의 상기 절연막에 홈을 형성하는 공정과,
상기 홈에 배선을 매립하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15) 상기 개구 위에 창을 구비한 레지스트 패턴을 상기 마스크막 위에 형성하는 공정과,
상기 창을 통하여 상기 절연막을 에칭함으로써, 상기 에칭 스토퍼막 위의 상 기 절연막에, 상기 개구에 겹치는 제1홀을 형성하는 공정과,
상기 제1홀을 통하여 상기 에칭 스토퍼막을 에칭함으로써, 그 에칭 스토퍼막에 제2홀을 형성하는 공정을 더 갖고,
상기 절연막에 상기 홈을 형성하는 공정에서, 상기 제2홀을 통하여 상기 에칭 스토퍼막보다도 아래의 상기 절연막을 에칭함으로써, 그 절연막에 제3홀을 형성하고,
상기 홈에 상기 배선을 매립하는 공정에서, 상기 제3홀에도 그 배선을 매립하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 절연막을 형성하는 공정 전에, 상기 반도체 기판의 위쪽에 도전 패턴을 형성하는 공정을 더 갖고,
상기 절연막을 형성하는 공정에서, 상기 도전 패턴 위에 그 절연막을 형성하고,
상기 절연막에 상기 홈을 형성하는 공정에서, 상기 도전 패턴 위에 상기 제3홀을 형성하고,
상기 홈에 상기 배선을 매립하는 공정에서, 상기 도전 패턴과 전기적으로 접속되도록 상기 배선을 상기 제3홀에 매립하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 도전 패턴 위에, 상기 불순물을 포함하는 커버 절연막을 형성하는 공정과,
상기 제3홀을 형성하는 공정 후에, 상기 에칭 스토퍼막과 상기 커버 절연막 을 동시에 에칭함으로써, 상기 제3홀 아래의 상기 커버 절연막을 제거하여 그 제3홀에 상기 도전 패턴을 노출시키는 동시에, 상기 홈 아래의 상기 에칭 스토퍼막을 제거하는 공정을 더 갖는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 반도체 기판의 위쪽에 형성된 절연막과,
상기 절연막의 소정의 깊이에 형성되어, 불순물을 함유하는 불순물 함유 절연막을 갖고,
상기 절연막으로부터 상기 불순물 함유 절연막을 향해 상기 불순물의 농도가 연속적으로 증가하는 것을 특징으로 하는 반도체 장치.
(부기 19) 상기 절연막과 상기 불순물 함유 절연막에 홈이 형성되고, 상기 홈에 배선이 형성된 것을 특징으로 하는 부기 18에 기재된 반도체 장치.
(부기 20) 상기 불순물은 질소, 탄소, 및 불소의 어느 것임을 특징으로 하는 부기 18에 기재된 반도체 장치.
도 1(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 2(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 3(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 4(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 5(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 10은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 10).
도 11은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 12는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 13은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 14는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 15는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 15).
도 16은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 16).
도 17은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 17).
도 18은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 18).
도 19는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 19).
도 20은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 20).
도 21은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 21).
도 22는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 22).
도 23은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 23).
도 24는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 24).
도 25는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 25).
도 26은 본 발명의 제1 실시 형태에서, 배리어 절연막의 평면 레이아웃을 나타낸 도면.
도 27은 본 발명의 제1 실시 형태에서, 배리어 절연막의 평면 레이아웃의 다른 예를 나타낸 도면.
도 28은 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도.
도 29는 본 발명의 제1 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도.
도 30은 본 발명의 제1 실시 형태의 제3 변형예에 따른 반도체 장치의 단면 도.
도 31은 본 발명의 제1 실시 형태의 제4 변형예에 따른 반도체 장치의 단면도.
도 32는 본 발명의 제1 실시 형태의 제5 변형예에 따른 반도체 장치의 단면도.
도 33은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 34는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 35는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 36은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 37은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도.
도 38은 본 발명의 제2 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도.
도 39는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 40은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 2).
도 41은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 42는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 43은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 44는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 45는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 46은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 47은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 48은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 10).
도 49는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 50은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 12).
도 51(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 52(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 53(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 54(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 55(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 56(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 57(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 58(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 59(a), (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 60은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 10).
도 61은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 62는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 63은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 64는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 65는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 15).
도 66은 본 발명의 제4 실시 형태의 제1 변형예에 따른 반도체 장치의 단면도.
도 67은 본 발명의 제4 실시 형태의 제2 변형예에 따른 반도체 장치의 단면도.
도 68은 본 발명의 제4 실시 형태의 제3 변형예에 따른 반도체 장치의 단면도.
도 69는 본 발명의 제4 실시 형태의 제4 변형예에 따른 반도체 장치의 단면도.
도 70은 본 발명의 제4 실시 형태의 제5 변형예에 따른 반도체 장치의 단면 도.
도 71은 본 발명의 제4 실시 형태의 제6 변형예에 따른 반도체 장치의 단면도.
도 72는 본 발명의 제4 실시 형태의 제7 변형예에 따른 반도체 장치의 단면도.
도 73은 본 발명의 제4 실시 형태의 제8 변형예에 따른 반도체 장치의 단면도.
도 74는 본 발명의 제4 실시 형태의 제9 변형예에 따른 반도체 장치의 단면도.
도 75(a), (b)는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 76은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 77은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 78은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 79는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 80은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 6).
도 81은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 82는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 8).
도 83은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 9).
도 84는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 10).
도 85는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 11).
도 86은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 12).
도 87은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 13).
도 88은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 14).
도 89는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 15).
도 90은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면 도(그 16).
도 91은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 17).
도 92는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 18).
도 93은 본 발명의 각 실시 형태에서, 배리어 절연막과 에칭 스토퍼막의 질소 농도를 모식적으로 나타낸 그래프.
도면에 주요 부호에 대한 설명
10, 101…실리콘 기판, 11, 102…소자 분리 절연막, 12, 13…제1, 제2 p웰, 14, 104…게이트 절연막, 15, 105…게이트 전극, 16…배선, 17a∼17c…제1∼제3 소스/드레인 익스텐션, 18, 107…절연성 측벽, 19a∼19c…제1∼제3 소스/드레인 영역, 20…알루미나막, 21, 109…고융점 실리사이드층, 22, 114, 157…불순물층, 23, 115…배리어 절연막, 24, 110…하지 절연막, 25, 111…제1 절연막, 26…제1 캡 절연막, 27, 121…제1 도전막, 27a, 121a…하부 전극, 28, 122…강유전체막, 28a, 122a…커패시터 유전체막, 29, 123…제2 도전막, 29a, 123a…상부 전극, 30, 37, 116…제1 레지스트 패턴, 30a, 37a…제1창, 31, 140…제1 커패시터 보호 절연막, 33, 142…제2 커패시터 보호 절연막, 34a, 38a…제1홀, 35, 141…제2 절연막, 35a, 35b…제2, 제3홀, 36, 40…제1 도전성 플러그, 39, 41, 112…산화 방지 절연막, 42…제2 도전성 플러그, 43, 117…제2 레지스트 패턴, 43a, 43b…제2, 제3창, 45, 152…제1 금속 배선, 46…제3 커패시터 보호 절연막, 48, 153…제3 절연막, 49…제2 캡 절연막, 50…제4 커패시터 보호 절연막, 51…제1 커버 절연막, 53, 144…제3 레지스트 패턴, 53a…제4창, 54a…제4홀, 56…제1 글루막, 57…제2 도전성 플러그, 57a…텅스텐막, 58…제2 금속 배선, 62, 167…제4 절연막, 63…제3 캡 절연막, 64…제5 커패시터 보호 절연막, 65…제2 커버 절연막, 67a…제5홀, 68…제4 레지스트 패턴, 68a…제5창, 70…제2 글루막, 71…제3 도전성 플러그, 71a…텅스텐막, 72, 171…제3 금속 배선, 72a, 171a…본딩 패드, 75, 76…제1, 제2 패시베이션막, 76a…제6홀, 77…보호층, 77a…제7홀, 103…p웰, 106a, 106b…제1, 제2 소스/드레인 익스텐션, 108a, 108b…제1, 제2 소스/드레인 영역, 113a, 113b…제1, 제2 도전성 플러그, 117a…제2창, 143…제1 커버 절연막, 144a…제3창, 145…제3홀, 147b, 147a…제3, 제4 도전성 플러그, 149…하지 구리 배선, 150…제4 레지스트 패턴, 150a…제4창, 151…제2 커버 절연막, 153, 154…제3 절연막, 156…제5홀, 158…마스크막, 159…에칭 스토퍼막, 160…제5 레지스트 패턴, 160a…제5창, 161…제5 레지스트 패턴, 161a…제5창, 162…반사 방지막, 163…제5 도전성 플러그, 164…제6 레지스트 패턴, 164a…제6창, 165…제2 금속 배선, 170…제6 도전성 플러그, 173, 174…제1, 제2 패시베이션막, 173a…제7홀, 175…보호층, 175a…제8홀

Claims (12)

  1. 반도체 기판의 위쪽에 산화실리콘으로 이루어지는 절연막을 형성하는 공정과,
    상기 절연막의 소정의 깊이에 불순물로서 탄소를 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과,
    상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 배리어 절연막으로 개질하는 공정을 포함하고,
    상기 불순물층을 형성하는 공정에서, 가속 에너지를 변화시켜 상기 이온 주입을 복수회 행함으로써, 상기 절연막의 깊이가 다른 부분에 복수의 상기 불순물층을 형성하고,
    상기 배리어 절연막을 형성하는 공정에서, 1회의 상기 어닐링에 의해 상기 복수의 불순물층을 개질하여 상기 배리어 절연막을 복수 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 위쪽에 도전 패턴을 형성하는 공정을 더 갖고,
    상기 절연막을 형성하는 공정에서, 상기 도전 패턴 위에 그 절연막을 형성하는 동시에,
    상기 도전 패턴 위의 상기 절연막에 홀을 형성하는 공정과,
    상기 홀 내에, 상기 도전 패턴과 전기적으로 접속된 도전체를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 불순물층을 형성하는 공정 전에, 상기 절연막의 윗면을 평탄화하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 반도체 기판의 위쪽에 산화실리콘으로 이루어지는 절연막을 형성하는 공정과,
    상기 절연막의 소정의 깊이에 불순물로서 탄소를 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과,
    상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 에칭 스토퍼막으로 개질하는 공정과,
    상기 절연막 위에, 개구를 구비한 마스크막을 형성하는 공정과,
    상기 개구를 통하여 상기 절연막을 에칭함으로써, 상기 에칭 스토퍼막 위의 상기 절연막에 홈을 형성하는 공정과,
    상기 홈에 배선을 매립하는 공정을 포함하고,
    상기 불순물층을 형성하는 공정에서, 가속 에너지를 변화시켜 상기 이온 주입을 복수회 행함으로써, 상기 절연막의 깊이가 다른 부분에 복수의 상기 불순물층을 형성하고,
    상기 불순물층을 에칭 스토퍼막으로 개질하는 공정에서, 1회의 상기 어닐링에 의해 상기 복수의 불순물층을 개질하여 배리어 절연막을 복수 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 개구 위에 창을 구비한 레지스트 패턴을 상기 마스크막 위에 형성하는 공정과,
    상기 창을 통하여 상기 절연막을 에칭함으로써, 상기 에칭 스토퍼막 위의 상기 절연막에, 상기 개구에 겹치는 제1홀을 형성하는 공정과,
    상기 제1홀을 통하여 상기 에칭 스토퍼막을 에칭함으로써, 그 에칭 스토퍼막에 제2홀을 형성하는 공정을 더 갖고,
    상기 절연막에 상기 홈을 형성하는 공정에서, 상기 제2홀을 통하여 상기 에칭 스토퍼막보다도 아래의 상기 절연막을 에칭함으로써, 그 절연막에 제3홀을 형성하고,
    상기 홈에 상기 배선을 매립하는 공정에서, 상기 제3홀에도 그 배선을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판의 위쪽에 형성된 산화실리콘으로 이루어지는 절연막과,
    상기 절연막의 소정의 깊이에 형성되어, 불순물로서 탄소를 함유하는 불순물 함유 절연막을 갖고,
    상기 절연막으로부터 상기 불순물 함유 절연막을 향해 상기 불순물의 농도가 연속적으로 증가하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 절연막과 상기 불순물 함유 절연막에 홈이 형성되고, 상기 홈에 배선이 형성된 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 복수의 불순물층은 상기 반도체 기판의 전면에 대하여 상기 절연막의 깊이가 다른 부분에 각각 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
    상기 절연막의 소정의 깊이에 탄소를 이온 주입함으로써, 상기 절연막에 불순물층을 형성하는 공정과,
    상기 불순물층을 형성한 후, 상기 절연막을 어닐링함으로써, 상기 불순물층을 배리어 절연막으로 개질하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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