CN101252086B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括以下步骤：在半导体衬底上方形成第一绝缘膜；通过将杂质离子注入所述第一绝缘膜的预定深度，在所述第一绝缘膜中形成杂质层；以及在形成所述杂质层后，通过对所述第一绝缘膜进行退火，将所述杂质层改造为阻挡绝缘膜。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在一些半导体器件例如LSI中，为了保护半导体衬底上形成的电路不受外部环境的影响，在层间绝缘膜的上表面形成阻挡绝缘膜。根据要保护的电路相应的环境来选择阻挡绝缘膜的材料。
例如，为了保护电路不受水分的影响，将防潮性极佳的氮化硅膜形成作为阻挡绝缘膜。
在铁电器件例如FeRAM中，因为还原剂(例如氢)的还原作用而使铁电膜退化。因此，为了在FeRAM中保护铁电膜不受还原剂的影响，将绝缘金属氧化物膜(例如氧化铝膜)形成作为阻挡绝缘膜。
但是，由于绝缘金属氧化物膜(例如氧化铝膜)具有较低的化学反应性，因此难以通过蚀刻在膜中形成孔，也难以形成具有稳定截面形状的孔，这是不利的。
此外，由于蚀刻氧化铝膜时产生的反应产物，难以在孔中形成钨插塞，所以钨插塞中可能会出现接触缺陷。
如上所述，形成孔的困难以及接触缺陷成为使半导体器件产量降低的因素。
此外，当直接在氧化铝膜上形成金属布线时，由于在蚀刻金属膜形成金属布线时的过蚀刻，氧化铝膜也被蚀刻。结果，氧化铝膜对还原剂的阻挡性能下降。考虑到这一点，可以在氧化铝膜上形成覆盖绝缘膜来缓冲蚀刻，然后在该覆盖绝缘膜上形成金属布线。
但是，因为需要增加形成覆盖绝缘膜的工艺和用以干燥覆盖绝缘膜而进行的退火工艺，所以这使得制造工艺的数量增加。
为了解决形成孔的困难和制造工艺数量的增加，即使在铁电器件中，也优选将氮化硅膜形成作为阻挡绝缘膜，以防止氢气和水分渗入。
此外，氮化硅膜除了用作上述阻挡绝缘膜，还可以用作蚀刻停止膜。
例如，在用于形成铜布线的镶嵌(damascene)工艺中，依次形成氮化硅膜和二氧化硅膜。然后，将氮化硅膜用作蚀刻停止膜，同时蚀刻二氧化硅膜，从而在二氧化硅膜中形成布线槽。
但是，当通过化学气相沉积(CVD)方法在应用镶嵌工艺的铁电器件中形成氮化硅膜时，由于成膜环境中包含的氢，使电容器介电膜还原且退化，造成半导体器件的产量下降。因此，要求将成膜时几乎不产生氢的膜作为镶嵌工艺中使用的蚀刻停止膜。
注意，在日本专利No.3019816的说明书以及日本专利申请特开No.2000-323572和No.2004-56099中公开了与本申请相关的技术。
上述文献中，在日本专利No.3019816中，通过离子注入将氮引入位于MOS晶体管栅电极上的氮化硅膜，然后进行热处理，由此使氮热扩散到绝缘侧壁与硅衬底之间的界面。
在日本专利申请特开No.2000-323572中，将硼离子注入有机旋涂玻璃(SOG)膜，以减少有机SOG膜中包含的水分和羟基。
在日本专利申请特开No.2004-56099中，在层间绝缘膜和金属布线上形成氮化硅膜。
此外，专利文献4(美国专利申请No.5786276)也公开了与本申请相关的技术。
发明内容
下述实施例的一个方案提供一种制造半导体器件的方法，包括以下步骤：在半导体衬底上方形成绝缘膜；通过将杂质离子注入所述绝缘膜的预定深度，在所述绝缘膜中形成杂质层；以及在形成所述杂质层后，通过对所述绝缘膜进行退火，将所述杂质层改造为阻挡绝缘膜。
下述实施例的另一个方案提供一种制造半导体器件的方法，包括以下步骤：在半导体衬底上方形成绝缘膜；通过将杂质离子注入所述绝缘膜的预定深度，在所述绝缘膜中形成杂质层；在形成所述杂质层后，通过对所述绝缘膜进行退火，将所述杂质层改造为蚀刻停止膜；在所述绝缘膜上形成设置有开口的掩模层；通过所述开口蚀刻所述绝缘膜，在所述蚀刻停止膜上方的所述绝缘膜中形成沟槽；以及在所述沟槽中嵌入布线。
下述实施例的又一个方案提供一种半导体器件，包括：绝缘膜，形成在半导体衬底上方；以及含杂质绝缘膜，形成在所述绝缘膜的预定深度并包含杂质，其中，所述杂质的浓度从所述绝缘膜向所述含杂质绝缘膜连续增加。
附图说明
图1A至图1Z以及图2A至图2D为根据第一实施例制造半导体器件的剖视图；
图3为示出第一实施例中阻挡绝缘膜的平面布局的示意图；
图4为示出第一实施例中阻挡绝缘膜的平面布局的另一实例的示意图；
图5为根据第一实施例的第一变型的半导体器件的剖视图；
图6为根据第一实施例的第二变型的半导体器件的剖视图；
图7为根据第一实施例的第三变型的半导体器件的剖视图；
图8为根据第一实施例的第四变型的半导体器件的剖视图；
图9为根据第一实施例的第五变型的半导体器件的剖视图；
图10A至图10D为根据第二实施例制造半导体器件的剖视图；
图11为根据第二实施例的第一变型的半导体器件的剖视图；
图12为根据第二实施例的第二变型的半导体器件的剖视图；
图13A至图13L为根据第三实施例制造半导体器件的剖视图；
图14A至图14X为根据第四实施例制造半导体器件的剖视图；
图15为根据第四实施例的第一变型的半导体器件的剖视图；
图16为根据第四实施例的第二变型的半导体器件的剖视图；
图17为根据第四实施例的第三变型的半导体器件的剖视图；
图18为根据第四实施例的第四变型的半导体器件的剖视图；
图19为根据第四实施例的第五变型的半导体器件的剖视图；
图20为根据第四实施例的第六变型的半导体器件的剖视图；
图21为根据第四实施例的第七变型的半导体器件的剖视图；
图22为根据第四实施例的第八变型的半导体器件的剖视图；
图23为根据第四实施例的第九变型的半导体器件的剖视图；
图24A至图24S为示出根据第五实施例制造半导体器件工艺的示意图；以及
图25为示意性示出各实施例中阻挡绝缘膜和蚀刻停止膜的氮浓度的曲线图。
具体实施方式
(1)第一实施例
首先，结合制造工艺描述根据第一实施例的半导体器件。
图1A至图1Z以及图2A至图2D为在制造过程中根据本实施例的半导体器件的剖视图。注意，在这些附图中，所示出的外围电路区R外围、逻辑电路区R逻辑、单元区R单元以及焊盘区R焊盘都在一个半导体芯片中。
这种半导体器件为平面型FeRAM，其制造过程如下。
首先，描述获得图1A所示截面结构的工艺。
将n型或p型硅(半导体)衬底10的表面进行热氧化，以形成器件隔离绝缘膜11。器件隔离膜11限定晶体管的有源区。从硅衬底10的上表面开始测量时，器件隔离绝缘膜11的膜厚例如为大约200nm。这种器件隔离结构称为硅的局部氧化(LOCOS)。作为替代，可采用浅沟槽隔离(STI)。
随后，将p型杂质例如硼引入硅衬底10的有源区，以形成第一p阱12和第二p阱13，然后将有源区的表面进行热氧化，以形成热氧化膜，其成为厚约6nm至7nm的栅极绝缘膜14。
之后，在硅衬底10的整个上表面上依次形成厚约50nm的非晶硅膜和厚约150nm的硅化钨膜。这里，可形成多晶硅膜代替非晶形硅膜。之后，通过光刻将这些膜图案化，从而在硅衬底10上的逻辑电路区R逻辑和单元区R单元中形成栅电极15，并且在器件隔离绝缘膜11上的外围电路区R外围中形成布线16。
栅电极15的栅极长度例如为大约360μm。
此外，使用栅电极15作为掩模，通过离子注入将磷作为n型杂质引入栅电极15旁边的硅衬底10中。这样就形成了第一至第三源/漏延伸区17a至17c。
之后，在硅衬底10的整个上表面上形成绝缘膜，再对绝缘膜进行深蚀刻，在栅电极15和布线16旁边留下绝缘侧壁18。例如，通过化学气相沉积(VCD)方法形成厚45nm的二氧化硅膜作为绝缘膜。
随后，使用绝缘侧壁18和栅电极15作为掩模，再次进行离子注入，将n型杂质例如砷引入硅衬底10，在硅衬底10中栅电极15的旁边形成第一至第三源/漏区(导电图案)19a至19c。
此外，通过溅射方法在硅衬底10的整个上表面形成难熔金属膜，例如钻膜。然后，加热难熔金属膜，由此使其与硅反应。从而在硅衬底10上的第一至第三源/漏区19a至19c中形成难熔金属硅化物层21，例如硅化钴层。这样就降低了第一至第三源/漏区19a至19c中每一个的电阻。注意，在栅电极15和布线16的表面层上也形成了这种难熔金属硅化物层。
之后，通过湿蚀刻将器件隔离绝缘膜11等上留下的未反应的难熔金属层去除。
通过上述工艺，在硅衬底10上的单元区R单元和逻辑电路区R逻辑中形成第一晶体管TR1至第三晶体管TR3，这些晶体管的每一个都由栅极绝缘膜14、栅电极15以及第一至第三源/漏区19a至19c中的至少一个等构成。
接着，如图1B所示，通过等离子体CVD方法在硅衬底10的整个上表而形成厚约200nm的氮氧化硅(SiON)膜，作为基底绝缘膜24。
此外，通过使用四乙氧基甲硅烷(TEOS)气体和氧气的混合气体的等离子体CVD方法，在基底绝缘膜24上形成厚约600nm的二氧化硅(SiO2)膜作为第一绝缘膜25。之后，通过化学机械抛光(CMP)方法，抛光第一绝缘膜25的上表面，使其平坦化。例如，抛光量为大约200nm。
这里，基底绝缘膜24和第一绝缘膜25中包含的水分可能会使以后在第一绝缘膜25上形成的铁电电容器的电容器介电膜还原和退化。
为了处理这个问题，如图1C所示，下面的工艺中将氮作为杂质离子注入第一绝缘膜25中的预定深度，从而在第一绝缘膜25中形成杂质层22，以防止水分从衬底侧向上扩散。对该离子注入的条件没有特别限制。本实施例中将条件设置为：加速能量为5keV，并且剂量为1×1015cm-2。在这样的加速能量下，杂质层22的杂质峰值浓度位于距第一绝缘膜25的上表面约20nm的深度处。
此外，由于第一绝缘膜25的上表面在该离子注入前通过CMP被平坦化，所以在第一绝缘膜25的几乎所有部分，从第一绝缘膜25的上表面注入氮的距离都一致，因此可形成平坦的杂质层22。
但是，因为如上所述简单地进行离子注入，氮仅保留在第一绝缘膜25内，所以不能充分保证杂质层22对水分的阻挡性能。
由于这个原因，如图1D所示，本实施例中通过对杂质层22进行退火，使杂质层22中的氮与第一绝缘膜25中的硅发生反应。从而，将杂质层22改造成为包含氮化硅的阻挡绝缘膜(包含杂质的绝缘膜)23。
在竖炉或者横炉中进行退火，其中衬底温度为800℃至1000℃，在惰性气体(例如氩气或氮气)气氛下持续大约30至60分钟。
注意，可用快速热退火(RTA)代替炉子来进行退火。在这种情况下，处理时间仅需2至20秒这样短的时间。
此外如上所述，由于通过预先将第一绝缘膜25平坦化来形成平坦的杂质层22，所以阻挡绝缘膜23也被平坦化。因此，在阻挡绝缘膜23中难以形成局部薄的部分，从而能够提高通过阻挡绝缘膜23防潮的能力。
图25为示意性示出与第一绝缘膜25上表面相距的深度与氮浓度之间关系的曲线图。
如图25中实线所示，当如上所述通过离子注入和退火形成阻挡绝缘膜23时，从第一绝缘膜25到阻挡绝缘膜23氮浓度连续增加。
相比之下，当通过CVD等方法形成阻挡绝缘膜23时，第一绝缘膜25与阻挡绝缘膜23之间的界面变清晰，如同一曲线图中虚线所示，因此在界面中氮浓度不连续地增加和减少。
在这种方式下，本实施例的特征是，从第一绝缘膜25到阻挡绝缘膜23氮浓度连续增加，因此第一绝缘膜25与阻挡绝缘膜23之间没有清晰的界面。下面的第二至第四实施例中也可以看到这样的特征。
接着，如图1E所示，通过使用TEOS气体的等离子体CVD方法，在第一绝缘膜25上再次形成厚约100nm的二氧化硅膜。该二氧化硅膜用作第一遮盖(cap)绝缘膜26。
然后，以大约650℃的衬底温度进行退火，在氮气气氛下持续大约30分钟，作为上述绝缘膜25和26的干燥工艺。之后，通过溅射方法在第一遮盖绝缘膜26上形成厚约20nm的氧化铝膜20。
之后，在氧气气氛下对该氧化铝膜20进行RTA，其中衬底温度为650℃，处理时间为60秒。
通过以这种方式预先形成第一遮盖绝缘膜26，将第一绝缘膜25的上表而上由于在第一绝缘膜25上进行CMP的过程中与抛光垫相接触而产生的小刮痕(小擦痕)埋置在第一遮盖绝缘膜26中。这样，在第一遮盖绝缘膜26的上表面上可优选形成平坦化的氧化铝膜20。
接着，描述获得图1F所示截面结构的工艺。
首先，通过溅射方法在氧化铝膜20上形成铂膜作为第一导电膜27。该第一导电膜27以后通过图案化成为膜厚约155nm的电容器下电极。
此外，通过溅射方法在第一导电膜27上形成厚150nm至200nm的锆钛酸铅(PZT：PbZr1-xTixO3)膜作为铁电膜28。
除了溅射方法，还可以采用有机金属CVD(MOCVD)方法和溶胶-凝胶方法作为形成铁电膜28的方法。此外，铁电膜28的材料不限于上述的PZT，还可以由Bi层结构化合物，例如SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9或者Bi4Ti2O12形成。此外，通过在PZT中掺杂镧形成的PLZT(Pb1-xLaxZr1-yTiyO3)或者其它金属氧化物铁电物质也可以用作铁电膜28的材料。
这里，通过溅射方法形成的PZT刚形成时几乎不结晶，并且铁电特性差。由于这个原因，以大约585℃的衬底温度进行RTA，其中在包含氧的气氛下持续大约90秒，氧气流量为0.025升每分钟，作为将构成铁电膜28的PZT结晶的结晶化退火。注意，当通过MOCVD方法形成铁电膜28时，则不需要这种结晶化退火。
随后，通过溅射方法在上述铁电膜28上形成厚约50nm的第一氧化铱(IrO2)膜，并对第一氧化铱膜进行RTA。对RTA的条件没有特别限制。本实施例中，在包含氧的气氛下进行RTA，其中氧气流量为0.025升每分钟，衬底温度为725℃，处理时间为20秒。
之后，通过溅射方法在第一氧化铱膜上形成厚约200nm的第二氧化铱膜。然后，将第一氧化铱膜和第二氧化铱膜构成的层叠膜用作第二导电膜29。
这里，通过在氧化铝膜20上形成第一导电膜27，与没有氧化铝膜20而在第一遮盖绝缘膜26上直接形成第一导电膜27的情况相比，构成第一导电膜27的铂的取向变为优选的。由于第一导电膜27的取向的效应，使构成铁电膜28的PZT的取向对准，从而提高了铁电膜28的铁电特性。
接着，描述获得图1G所示截面结构的工艺。
首先，通过光刻将第二导电膜29图案化形成上电极29a。然后，为了恢复该图案化使铁电膜28受到的损害，在竖炉中对铁电膜28进行恢复退火。在包含氧的气氛下进行该恢复退火，其中氧气流量为20升每分钟。进行该恢复退火的条件是，衬底温度为650℃，处理时间为60分钟。
之后，通过光刻将铁电膜28图案化，以形成电容器介电膜28a，电容器介电膜28a由铁电材料(例如PZT)制成。通过恢复退火恢复由于该图案化使电容器介电膜28a受到的损害。通过使用竖炉在包含氧的气氛下进行该退火。该退火采用的条件是：氧气流量为20升每分钟，衬底温度为350℃，处理时间为60分钟。
接着，如图1H所示，在硅衬底10的整个上表面上形成厚约50nm的氧化铝膜作为第一电容器保护绝缘膜31，以保护电容器介电膜28a不受还原剂(例如氢气和水分)的影响。
作为氧化铝膜的替代，氧化钛(TiOx)膜、氧化锆(ZrOx)膜、氧化镁(MgOx)膜以及氧化钛镁(MgTiOx)膜中的任一种都可形成作为第一电容器保护绝缘膜31。
然后，为了恢复电容器介电膜28a由于该溅射而受到的损害，以550℃的衬底温度进行恢复退火，其中在包含氧的气氛下持续大约60分钟，氧气流量为20升每分钟。通过使用竖炉进行该退火。
接着，如图1I所示，通过光刻将第一导电膜27和第一电容器保护绝缘膜31图案化，将电容器介电膜28a下的第一导电膜27制成下电极27a，同时留下第一电容器保护绝缘膜31以覆盖该下电极27a。
注意，在该图案化中，未被下电极27a覆盖的氧化铝膜20也被去除。
之后，为了恢复电容器介电膜28a在此过程中受到的损害，在包含氧的气氛下对电容器介电膜28a进行恢复退火，氧气流量为20升每分钟，条件是衬底温度为650℃，处理时间为60分钟。例如，在竖炉中进行该恢复退火。
通过上述工艺，在第一绝缘膜25上形成电容器Q，电容器Q通过依次堆叠下电极27a、电容器介电膜28a以及上电极29a构成。注意，虽然在单元区R单元形成有多个电容器Q，但是本实施例为简单起见，在附图中仅示出一个电容器Q。
接着，如图1J所示，通过溅射方法在硅衬底10的整个上表面上形成厚约20nm的氧化铝膜作为第二电容器保护绝缘膜33，以保护电容器Q。该第二电容器保护绝缘膜33和下面的第一电容器保护绝缘膜31一起，防止还原剂(例如氢气和水分)与电容器介电膜28a接触，并具有抑制电容器介电膜28a由于其还原而使铁电特性变差的功能。
除了氧化铝膜之外，具有这种功能的膜还包括氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜。第二电容器保护绝缘膜33可由这些膜中的任一种形成。
然后，在竖炉中，在包含氧的气氛下对电容器介电膜28a进行恢复退火，条件是衬底温度为550℃，处理时间为60分钟。该退火中的氧气流量例如为20升每分钟。
接着，如图1K所示，通过使用TEOS气体的等离子体CVD方法在上述第二电容器保护绝缘膜33上形成厚约1500nm的二氧化硅膜。该二氧化硅膜用作第二绝缘膜35。
之后，使用CVD设备对第二绝缘膜35进行N2O等离子体处理(热处理)，作为干燥工艺。在这种情况下，将衬底温度设定为350℃，并将处理时间设定为2分钟。
通过这样的N2O等离子体处理，第二绝缘膜35被干燥，并且第二绝缘膜35的上表面被氮化。因此，可防止水分被重新吸收到第二绝缘膜35中。
接着，描述获得图1L所示截面结构的工艺。
首先，在第二绝缘膜35上涂覆光致抗蚀剂。将光致抗蚀剂曝光并显影，以形成设置有孔形第一窗口37a的第一抗蚀剂图案37。
随后，通过使用第一抗蚀剂图案作为掩模，对从第二绝缘膜35至基底绝缘膜24这些膜进行干蚀刻。从而，在第一窗口37a下方，在这些绝缘膜中形成第一孔38a。
在平行板式等离子体蚀刻设备(未示出)中进行该干蚀刻。然后，将由C4F8、O2以及Ar组成的混合气体作为蚀刻气体，用于分别由二氧化硅制成的第一和第二绝缘膜25、35以及第一遮盖绝缘膜26。注意，有时候可在该混合气体中添加CO气体。此外，通过该蚀刻气体的溅射效应，由氧化铝制成的第二电容器保护绝缘膜33也被蚀刻。
相比之下，将由CHF3、O2以及Ar组成的混合气体作为蚀刻气体，用于包含氮化硅的阻挡绝缘膜23和由氮氧化硅制成的基底绝缘膜24。
完成该蚀刻后，将第一抗蚀剂图案37去除。
接着，描述获得图1M所示截面结构的工艺。
首先，通过溅射方法在第一孔38a的内表面和第二绝缘膜35的上表面形成厚20nm的钛(Ti)膜和厚50nm的氮化钛(TiN)膜。这些膜用作胶膜。然后，通过使用六氟化钨气体的CVD方法，在胶膜上形成厚500nm的钨膜，该钨膜完全嵌入第一孔38a。
之后，通过CMD方法将第二绝缘膜35上多余的胶膜和钨膜抛光并去除，并且这些膜留在第一孔38a中作为第一导电插塞(导电材料)40。
在这些导电插塞中，形成在单元区R单元中的第一导电插塞40电连接第一、第二源/漏区19a、19b。相比之下，形成在逻辑电路区R逻辑中的第一导电插塞40电连接第三源/漏区19c。然后，形成在外围电路区R外围中的第一导电插塞40电连接布线16。
注意，为了干燥第二绝缘膜35以及防止它重新吸收水分，在形成第一导电插塞40后可使用CVD设备对第二绝缘膜35进行N2O等离子体处理。进行该干燥处理的条件例如是，衬底温度为350℃，并且处理时间为2分钟。
顺便提及，第一导电插塞40主要由极易氧化的钨形成。由于这个原因，在包含氧的气氛下可能会发生接触缺陷。
为了处理这个问题，如图1N所示，在后面的工艺中为了保护第一导电插塞40不被氧化，通过CVD方法分别在第一导电插塞40和第二绝缘膜35的上表面形成厚约100nm的氮氧化硅膜，作为防氧化绝缘膜41。
接着，描述获得图1O所示截面结构的工艺。
首先，在防氧化绝缘膜41上涂覆光致抗蚀剂。然后，将光致抗蚀剂曝光并显影，以形成第二抗蚀剂图案43。如图所示，在上电极29a和下电极27a上，在第二抗蚀剂图案43中形成孔形第二窗口43a和第三窗口43b。
随后，使用第二抗蚀剂图案43作为掩模，蚀刻防氧化绝缘膜41、第二绝缘膜35以及第一、第二电容器保护绝缘膜31、33。从而，在上电极29a上形成第二孔35a，并且在下电极27a的接触区域上形成第三孔35b。
然后，在去除第二抗蚀剂图案43后，为了恢复在上述工艺中电容器介电膜28a受到的损害，将硅衬底10放在竖炉中，在包含氧的气氛下对电容器介电膜28a进行恢复退火，条件是衬底温度为500℃，并且处理时间为60分钟。此时，将氧气流量设定为例如20升每分钟。
之后，对防氧化绝缘膜41进行深蚀刻，并将其去除。
接着，描述获得图1P所示截面结构的工艺。
首先，通过溅射方法分别在第二绝缘膜35和第一导电插塞40的上表面、第二和第三孔35a、35b的内表面形成金属层叠膜。本实施例中，依次形成厚约150nm的氮化钛膜、厚约550nm的含铜铝膜、厚约5nm的钛膜以及厚约150nm的氮化钛膜作为金属层叠膜。
然后，通过光刻将金属层叠膜图案化，以在第二绝缘膜35上形成第一金属布线45。在这些第一金属布线45中，那些形成在电容器Q上的第一金属布线分别通过上述第一和第二孔35a、35b电连接上电极29a和下电极27a。
注意，在第一和第二孔35a、35b中形成的第一金属布线45充当导电插塞(导电材料)。
接着，如图1Q所示，通过溅射方法形成厚20nm的氧化铝膜，作为覆盖第一金属布线45和第二绝缘膜35的第三电容器保护绝缘膜46。
该第三电容器保护绝缘膜46具有通过阻挡还原剂(例如氢气和水分)，保护电容器介电膜28a的功能。具有这种功能的膜除了氧化铝膜之外，还包括氧化钛膜、氧化锆膜、氧化镁膜以及氧化钛镁膜。第三电容器保护绝缘膜46可由这些膜中的任一种形成。
接着，如图1R所示，通过使用TEOS气体和氧气作为反应气体的等离子体CVD方法在第三电容器保护绝缘膜46上形成二氧化硅膜，并且该二氧化硅膜用作第三绝缘膜48。在第一金属布线45上该第三绝缘膜48的膜厚例如为大约2600nm。
然后，通过CMP将第三绝缘膜48的上表面抛光以将其平坦化后，在CVD设备中对第三绝缘膜48的表面进行N2O等离子体处理，条件是衬底温度为大约350℃，并且处理时间为大约4分钟。通过进行这种N2O等离子体处理，将第三绝缘膜48干燥。此外，通过N2O等离子体处理将第三绝缘膜48的上表面氮化，从而防止亲水性强的二氧化硅吸收水分。
接着，如图1S所示，通过使用TEOS气体的等离子体CVD方法在第三绝缘膜48上形成厚约100nm的二氧化硅膜作为第二遮盖绝缘膜49。
这里，在第三绝缘膜48的上表面，形成由于在CMP过程中与CMP设备的垫相接触而产生的小刮痕(小擦痕)。第二遮盖绝缘膜49用于埋置这些刮痕，并且将第三绝缘膜48的上表面平坦化。
之后，在第二遮盖绝缘膜49上形成厚约20nm的、对还原剂(例如氢气和水分)有极佳阻挡能力的氧化铝膜作为第四电容器保护绝缘膜50，用于保护电容器介电膜28a不受还原剂的影响。
此外，通过使用TEOS气体的等离子体CVD方法在第四电容器保护绝缘膜50上形成厚约100nm的二氧化硅膜作为第一覆盖(cover)绝缘膜51。
可在CVD设备中对第一覆盖绝缘膜51进行N2O等离子体处理，以使第一覆盖绝缘膜51干燥，并防止它重新吸收水分。进行N2O等离子体处理的条件例如是，衬底温度为350℃，并且处理时间为2分钟。
接着，描述获得图1T所示截面结构的工艺。
首先，在第一覆盖绝缘膜51上涂覆光致抗蚀剂。然后，将光致抗蚀剂曝光并显影，以形成在第一金属布线45上设置有孔形第四窗口53a的第三抗蚀剂图案53。
随后，使用平行板式等离子体蚀刻腔体(未示出)，并使用C4F8、Ar以及O2组成的混合气体作为蚀刻气体，对第四窗口53a下的各个绝缘膜46、48至51进行蚀刻。从而在第一金属布线45上形成第四孔54a。
完成该蚀刻后，将第三抗蚀剂图案53去除。
接着，如图1U所示，在将衬底温度保持在大约200℃的同时，通过溅射方法在第四孔54a的内表面以及第一覆盖绝缘膜51的上表面形成厚约150nm的氮化钛膜。将这样形成的氮化钛膜用作第一胶膜56。
随后，通过使用六氟化钨气体的等离子体CVD方法在第一胶膜56上形成钨膜57a，钨膜57a具有完全嵌入第四孔54a的厚度，例如约650nm的厚度。
接着，如图1V所示，对上述钨膜57a进行深蚀刻，并且将其从第一覆盖绝缘膜51的上表面去除，而只留在第四孔54a中。这样就在第四孔54a中形成主要由钨形成的、电连接第一金属布线45的第二导电插塞(导电材料)57。
注意，在本实例中对钨膜进行深蚀刻，但是也可以采用CMP来代替深蚀刻。
接着，描述获得图1W所示截面结构的工艺。
首先，通过溅射方法分别在上述第二导电插塞57和第一胶膜56的上表面形成金属层叠膜。该金属层叠膜从其底部开始，依次由例如厚约550nm的含铜铝膜、厚约5nm的钛膜以及厚约150nm的氮化钛膜形成。
之后，通过光刻将该金属层叠膜和第一胶膜56图案化，以在第一覆盖绝缘膜51上形成第二金属布线58，第二金属布线58由这些膜构成。
在该图案化过程中，金属层叠膜和第一胶膜56被过蚀刻，避免在第一覆盖绝缘膜51上留下蚀刻残留膜。
由于第四电容器保护绝缘膜50被第一覆盖绝缘膜51覆盖，所以能够防止在图案化时、甚至在进行这样的过蚀刻时，第四电容器保护绝缘膜50的厚度由于蚀刻而被减薄。因此，能够充分保持第四电容器保护绝缘膜50的厚度，并且即使在完成图案化后，第四电容器保护绝缘膜50也能够有效阻挡还原剂(例如氢气)。
接着，如图1X所示，通过使用TEOS气体和氧气组成的混合气体的等离子体CVD方法，在第一覆盖绝缘膜51和第二金属布线58上形成厚约2200nm的二氧化硅膜。这样形成的二氧化硅膜用作第四绝缘膜62。
然后，通过CMP方法将第四绝缘膜62的上表面抛光和平坦化后，对第四绝缘膜62进行N2O等离子体处理，条件是衬底温度为350℃，并且处理时间为4分钟。因此，该第四绝缘膜62被干燥，并且其上表面被氮化，所以可防止第四绝缘膜62重新吸收水分。例如，使用CVD设备进行N2O等离子体处理。
接着，如图1Y所示，与上述绝缘膜49至51类似，在第四绝缘膜62上形成第三遮盖绝缘膜63、第五电容器保护绝缘膜64以及第二覆盖绝缘膜65。
在这些膜中，通过使用TEOS气体的等离子体CVD，形成膜厚约100nm的第三遮盖绝缘膜63和第二覆盖绝缘膜65。相比之下，通过溅射方法由厚约50nm的氧化铝膜形成第五电容器保护绝缘膜64。
注意，形成这些膜后，可通过在第三遮盖绝缘膜63和第二覆盖绝缘膜65上进行N2O等离子体处理将它们干燥。例如在350℃的衬底温度下持续2分钟进行这种N2O等离子体处理。
接着，如图1Z所示，在第二覆盖绝缘膜65上涂覆光致抗蚀剂。然后，将涂覆的光致抗蚀剂曝光并显影，以在第二金属布线58上形成设置有第五孔形窗口68a的第四抗蚀剂图案68。
之后，在使用第四抗蚀剂图案68作为掩模的同时，在平行板式等离子体蚀刻腔体中对绝缘膜62至65进行蚀刻，以在这些绝缘膜中，在第二金属布线58上形成第五孔67a。该蚀刻例如使用C4F8、Ar以及O2组成的混合气体作为蚀刻气体。
完成该蚀刻后，将第四抗蚀剂图案68去除。
接着，如图2A所示，通过溅射方法在第五孔67a的内表面和第二覆盖绝缘膜65的上表面形成厚约50nm的氮化钛膜作为第二胶膜70。然后，通过CVD方法在第二胶膜70上形成钨膜71a，并且该钨膜71a完全嵌入第五孔67a。钨膜71a形成的厚度例如为大约650nm。
接着，如图2B所示，对第二覆盖绝缘膜65上多余的钨膜71a进行深蚀刻，并将其去除，仅在第五孔67a中保留钨膜71a作为第三导电插塞(导电材料)71。注意，可用CMP方法代替深蚀刻来去除钨膜71a。
接着，描述获得图2C所示截面结构的工艺。
首先，通过溅射方法分别在第二胶膜70和第三导电插塞71的上表面依次形成厚约500nm的含铜铝膜和厚约150nm的氮化钛膜。然后，通过光刻将该金属层叠膜和下面的第二胶膜70图案化，以在单元区R单元中形成第三金属布线72，并且在焊盘区R焊盘中形成接合焊盘72a。
接着，描述获得图2D所示截面结构的工艺。
首先，通过CVD方法分别在第二覆盖绝缘膜65和第三金属布线72上形成厚约100nm的二氧化硅膜，作为构成第一钝化膜75的绝缘膜。
注意，对第一钝化膜75可进行N2O等离子体处理，用于干燥并防止吸收水分。例如，在CVD设备中进行N2O等离子体处理，处理采用的条件是：衬底温度为350℃，并且处理时间为2分钟。
此外，通过CVD方法在第一钝化膜75上形成厚约350nm的氮化硅膜作为第二钝化膜76。
然后，对第一和第二钝化膜75、76进行选择性干蚀刻，以形成第六孔76a，其中暴露出焊盘区R焊盘中的接合焊盘72a。
随后，在硅衬底10的整个上表面形成厚约3μm的光敏聚酰亚胺，以形成由聚酰亚胺涂覆膜制成的保护层77。之后，将保护层77曝光并显影，以形成第七孔77a，其中暴露出接合焊盘72a。之后，将保护层77热固化，条件是：衬底温度为310℃，氮气流量为100升每分钟以及处理时间为40分钟。
图3为完成上述制造工艺后硅衬底10的放大平面示意图。
如图3所示，在硅衬底10中限定有多个芯片区RC。在各个芯片区RC中还限定有上述外围电路区R外围、逻辑电路区R逻辑、单元区R单元以及焊盘区R焊盘。此外，在各个芯片区RC中除了上述区外还限定有单元外围电路区R单元外围，用于控制单元区R单元的信号输入/输出。
然后，本实施例中，在芯片区RC的整个表面上形成上述阻挡绝缘膜23。
但是，阻挡绝缘膜23的平面布局不限于此。例如，如图4所示，可以仅在单元区R单元中形成阻挡绝缘膜23，只要能阻挡水分从硅衬底10向电容器Q渗透。
为了以这种方式仅在单元区R单元中选择性地形成阻挡绝缘膜23，只需要在图1C所示的离子注入过程中，在第一绝缘膜25上形成覆盖除了单元区R单元之外的区域的抗蚀剂图案(未示出)，并在使用该抗蚀剂图案作为掩模的同时，将氮选择性地仅仅离子注入到单元区R单元中。
完成上述步骤后，沿着芯片区RC之间的划线区对硅衬底10进行切割，从而在硅衬底10上切割下多个半导体芯片(半导体器件)。然后，完成本实施例的主要制造工艺。
根据上述本实施例，如参照图1C和图1D所述，将氮离子注入第一绝缘膜25，以形成杂质层22。之后，对杂质层22进行退火，并将其转变为阻挡绝缘膜23，用于防止氢气和水分的渗透。
该工艺中形成的阻挡绝缘膜23主要由氮化硅形成，因此它能够以与蚀刻气体发生化学反应的方式而被蚀刻。因此，该蚀刻比对氧化铝膜的蚀刻容易，而氧化铝膜是难以蚀刻的。由于这个原因，通过蚀刻来形成图1L所述的第一孔38a时，第一孔38a的截面形状不易变形，并且不会产生由于氧化铝膜导致的反应产物。这样，导电图案之间，例如第一至第三源/漏区19a至19c与第一孔38a中形成的第一导电插塞40(参见图1M)之间的接触电阻变稳定，从而提高了半导体器件的产量。
注意，如果通过CVD方法或者溅射方法形成阻挡绝缘膜23，则需要在阻挡绝缘膜23的上表面形成覆盖绝缘膜(例如第一和第二覆盖绝缘膜51、65)，以防止阻挡绝缘膜23在图案化下电极27a时由于其蚀刻而变薄。
相比之下，如果像本实施例一样，通过离子注入在第一绝缘膜25中形成阻挡绝缘膜23，则阻挡绝缘膜23上的第一绝缘膜25充当上述覆盖绝缘膜。这样就不需要在阻挡绝缘膜23的上表面形成覆盖绝缘膜。此外，还可以省略干燥覆盖绝缘膜的N2O等离子体处理，从而避免增加制造工艺的数量，防止由于N2O等离子体处理造成对器件的损害。
注意，在上面的描述中，在图1D所示的工艺中将氮离子注入来形成杂质层。但是，也可以离子注入碳或者氟来代替氮。这也适用于后面所述的各个变型和实施例。
在这些膜中，与上述主要由氮化硅形成的阻挡绝缘膜23相似，通过退火来改造包含碳的杂质层22而制成的阻挡绝缘膜23在防止水分渗透方面很出色。
此外，通过退火来改造包含氟的杂质层22而形成的阻挡绝缘膜23具有通过自身吸收水分从而防止水分渗透的功能。
本实施例中将阻挡绝缘膜23应用于FeRAM，但是即使将阻挡绝缘膜23应用于其它半导体器件，也能够获得防潮性强的半导体器件。这也适用于下面将要描述的第二至第四实施例。
此外，在上述实施例中，在第一绝缘膜25中形成阻挡绝缘膜23。但是，阻挡绝缘膜23的形成位置不限于此，阻挡绝缘膜23也可以形成在与本实施例的下述第一至第五变型中类似的位置。注意，在这些变型中形成阻挡绝缘膜23的方法与上述方法相似，因此省略其描述。
第一变型
图5为根据本实施例的第一变型的半导体器件的剖视图。
本变型中，在第二绝缘膜35的预定深度处形成上述阻挡绝缘膜23。因此，通过蚀刻在导电图案(例如上电极29a和下电极27a)上形成第二和第三孔35a和35b时，对包含氮化硅的阻挡绝缘膜23使用由CHF3、O2以及Ar组成的混合气体作为蚀刻气体，能够容易地形成第二和第三孔35a和35b。因此，第一金属布线45与这些电极27a、29a之间的接触电阻变稳定。
此外，通过以这种方式在电容器Q上形成阻挡绝缘膜23，能够有效防止电容器Q上面的气氛中包含的水分渗入电容器介电膜28a。
此外，如果通过CVD方法在电容器Q上形成阻挡绝缘膜23，则电容器介电膜28a会被阻挡绝缘膜23的成膜气氛中包含的氢气还原和退化。但是，本变型中，通过离子注入氮和退火来形成阻挡绝缘膜23。因此，电容器介电膜28a不可能退化。下面要描述的第二至第五变型中也是这种情况。
注意，如果像本变型一样，在电容器Q上形成阻挡绝缘膜23，则对杂质层22(参见图1C)进行退火以将其改造为阻挡绝缘膜23时，优选将衬底温度设定为450℃至500℃范围的低温度，因为如果衬底温度太高的话，电容器介电膜28a可能会由于退火过程中的热量而退化。
第二变型
图6为根据本实施例的第二变型的半导体器件的剖视图。
第二变型中，分别在第一和第二绝缘膜25和35的预定深度处形成上述阻挡绝缘膜23。
通过以这种方式在两个层中形成阻挡绝缘膜23，与仅在一个层中形成阻挡绝缘膜23的情况相比较，能够改善对水分的阻挡性能。
第三变型
图7为根据第三实施例的第三变型的半导体器件的剖视图。
第三变型中，在第三绝缘膜48的预定深度处形成阻挡绝缘膜23。在这利情况下，在通过蚀刻形成第四孔54a的过程(图1T)中，利用用于氮化硅的蚀刻气体，例如上述由CHF3、O2以及Ar组成的混合气体，能够容易地为阻挡绝缘膜23开口，因此，导电图案之间(例如第一金属布线45与第二导电插塞57之间)的接触电阻变稳定。
此外，本变型中，阻挡绝缘膜23防止了水分和氢气的渗入。因此，不需要第四电容器保护绝缘膜50(参见图1W)来防止还原剂的渗入。此外，也不需要第二遮盖绝缘膜49在形成第四电容器保护绝缘膜50之前埋置第三绝缘膜48上的小擦痕。
此外，在图案化第二金属布线58(图1W)时，阻挡绝缘膜23受到形成在它上面的第三绝缘膜48保护而不被蚀刻。因此，也不需要形成第一覆盖绝缘膜51来缓冲蚀刻。
在这种方式下，本变型中不需要这些膜49至51，因此能减少制造工艺的数量。
注意，在像本变型一样在第一金属布线45上形成阻挡绝缘膜23的情况下，在将杂质层22退火以将其改造为阻挡绝缘膜23时，优选将衬底温度设定为450℃至500℃范围的低温度。这是因为第一金属布线45主要由低熔点的铝形成，如果衬底温度太高的话，第一金属布线45在退火过程中可能退化。下面要描述的第四、第五变型中也是这种情况。
第四变型
图8为根据本实施例的第四变型的半导体器件的剖视图。
第四变型中，在第四绝缘膜62的预定深度处形成阻挡绝缘膜23。在这种情况下，在形成第五孔67a时需要蚀刻并为包含氮化硅的阻挡绝缘膜23开口。但是，通过使用上述由CHF3、O2以及Ar组成的混合气体作为蚀刻气体，能够容易地进行蚀刻。因此，第三导电插塞71与导电图案(例如第二金属布线58)之间的接触电阻能够变稳定。
此外，由于与第三变型类似的原因，也可省略第三遮盖绝缘膜63、第五电容器保护绝缘膜64以及第二覆盖绝缘膜65(参见图2C)。
第五变型
图9为根据本实施例的第五变型的半导体器件的剖视图。
本变型中，在第一钝化膜75的预定深度处形成阻挡绝缘膜23。
通过以这种方式在比第一至第四绝缘膜25、35、48、62更靠近环境的第一钝化膜中形成阻挡绝缘膜23，更易于通过阻挡绝缘膜23防止第一至第四绝缘膜25、35、48、62吸收水分。因此，更容易抑制水分使铁电电容器Q退化。
此外，即使在这种结构中，在通过蚀刻形成暴露出接合焊盘72a的第六孔76a的步骤(图2D)中，通过使用上述由CHF3、O2以及Ar组成的混合气体作为蚀刻气体，也能够容易地蚀刻包含氮化硅的阻挡绝缘膜23。
(2)第二实施例
下面，结合制造过程描述根据本发明第二实施例的半导体器件。
第一实施例中，一个绝缘膜上形成一个阻挡绝缘膜。相比之下，本实施例中，一个绝缘膜上形成两个阻挡绝缘膜。
图10A至图10D为根据本实施例制造半导体器件的剖视图。注意，在这些附图中，给出的与第一实施例中相同的附图标记表示第一实施例中所述的元件，并省略其描述。
为了制造该半导体器件，首先进行第一实施例中所述的图1A至图1K的工艺以获得图10A所示的截面结构。但是，本实施例中不在第一绝缘膜25上形成阻挡绝缘膜23。
接着，如图10B所示，通过改变加速能量，两次离子注入氮，以在第二绝缘膜35中不同深度的部分形成两层杂质层22。对离子注入的条件没有特别限制。本实施例中，进行第一离子注入的条件是加速能量为25keV，剂量为1×1015cm-2，而进行第二离子注入的条件是加速能量为25keV至50keV，剂量为1×1015cm-2。
在这样的加速能量下，通过第一离子注入形成在从第二绝缘膜25的上表面起约为20nm的深度处具有杂质峰值浓度的杂质层22，而通过第二离子注入在深度为100nm至200nm处形成杂质层22。
之后，如图10C所示，在惰性气体(例如氩气或氮化物)气氛下对杂质层22进行退火，使杂质层22中包含的氮与第二绝缘膜35中包含的硅发生反应。因此，两层杂质层22都被改造成为包含氮化硅的阻挡绝缘膜23。
优选以尽可能低的温度(例如450℃至500℃的衬底温度)进行该退火，以降低热量对电容器介电膜28a的损害。此外，对退火时间也没有特别限制。使用竖炉或横炉时，将退火时间设定为大约30至60分钟。此外，当使用RTA设备作为退火设备时，可将退火时间缩短到2至20秒的范围，因此能够容易地降低热量对电容器介电膜28a的损害。
之后，进行第一实施例中图1L至图1Z以及图2A至图2D所述的制造过程，以完成根据本实施例的半导体器件的基本结构，如图10D所示。
根据上述本实施例，如参照图10B和图10C所述，通过改变加速能量，两次在第二绝缘膜35中离子注入氮，形成两层杂质层22。之后，将杂质层22退火，使其转变为包含氮化硅的两层阻挡绝缘膜23。
通过以这种方式形成两层阻挡绝缘膜23，与仅形成一个阻挡绝缘膜23的情况相比，改善了对水分的阻挡性能，并且像铁电电容器Q这样的元件变得更容易防止受水分的损害。
注意，阻挡绝缘膜23的数目不限于两层，通过进行三次以上的离子注入氮，可形成三层或更多的阻挡绝缘膜23。
此外，阻挡绝缘膜23的形成位置不限于在第二绝缘膜35中，也可以形成在后面变型中所述的类似的位置。
第一变型
图11为根据本实施例的第一变型的半导体器件的剖视图。
该变型中，在第三绝缘膜48的预定深度处形成两层阻挡绝缘膜23。由于阻挡绝缘膜23形成在比第二绝缘膜35更靠近外部气氛的第三绝缘膜48中，所以阻挡绝缘膜23有效地保护电容器Q不被气氛中包含的水分触及变得更容易。
第二变型
图12为根据本实施例的第二变型的半导体器件的剖视图。
该变型中，在比第三绝缘膜48更靠近外部气氛的第四绝缘膜62的预定深度处形成两层阻挡绝缘膜23。因此，相比于上述第一变型，阻挡绝缘膜23能够防止在与电容器Q分离的部分水分的渗入，因此防止电容器Q由于水分而退化变得更容易。
(3)第三实施例
如参照图1C所述，第一实施例中，在形成第一导电插塞40(参见图1H)前形成杂质层22。但是，形成导电插塞40和杂质层22的工艺次序不限于此。本实施例中，如下所述，上述工艺次序颠倒。
图13A至图13L为根据本实施例制造半导体器件的剖视图。
为了制造该半导体器件，首先进行第一实施例中所述的图1A和图1B的工艺。
接着，如图13A所示，在第一绝缘膜25上涂覆光致抗蚀剂。然后将涂覆的光致抗蚀剂曝光并显影，以形成在导电图案(例如第一至第三源/漏区19a至19c以及布线16)上设置有第一窗口30a的第一抗蚀剂图案30。
随后，在将第一抗蚀剂图案30用作掩模的同时，蚀刻基底绝缘膜24和第一绝缘膜25，以在这些绝缘膜上形成第一孔34a。在该蚀刻过程中，对由二氧化硅形成的第一绝缘膜25使用由C4F8、O2以及Ar组成的混合气体作为蚀刻气体，而对由氮氧化硅形成的基底绝缘膜24使用由CHF3、O2以及Ar组成的混合气体作为蚀刻气体。
之后，去除第一抗蚀剂图案30。
接着，描述获得图13B所示截面结构的工艺。
首先，通过溅射方法在第一孔34a的内表面和第一绝缘膜25的上表面分别形成厚20nm和厚50nm的钛膜和氮化钛膜。这些膜被用作胶膜。然后，通过使用六氟化钨气体的CVD方法在该胶膜上形成厚500nm的钨膜。该钨膜完全嵌入第一孔34a。
之后，通过CMP方法将第一绝缘膜25上多余的胶膜和钨膜抛光并去除，并且这些膜留在第一孔34a中作为第一导电插塞36。
接着如图13C所示，将氮离子注入第一绝缘膜25，以在第一绝缘膜25的预定深度处形成包含氮的杂质层22。该离子注入采用的条件例如为：加速能量为5keV，并且剂量为1×1015cm-2。
接着，如图13D所示，在竖炉或横炉中以800℃至1000℃的衬底温度对杂质层22进行退火，使杂质层22中包含的氮与第一绝缘膜25中包含的硅发生反应。从而，形成包含氮化硅的阻挡绝缘膜23。
这里，为了防止由于包含极易氧化的钨的第一导电插塞36氧化而产生接触缺陷，优选在惰性气体(例如氩气或氮气)气氛下进行该退火，惰性气体将氧气排除在外。
接着，描述获得图13E所示截面结构的工艺。
首先，在溅射设备(用于代替RF等离子体处理设备)中向氩气施加高频功率以产生氩等离子体。然后，将上述第一导电插塞36的上表面暴露在该氩等离子体中，并且将其蚀刻掉几个纳米。这样就将粘附在第一导电插塞36上表面的氧化剂去除并清理干净。
注意，可以像在RF等离子体预处理设备和装配在溅射设备上的等离子体蚀刻设备中一样，在向硅衬底10施加偏置电压的设备中进行该等离子体处理。
随后，通过CVD方法分别在第一导电插塞36和第一绝缘膜25上形成厚约100nm的氮氧化硅膜作为防氧化绝缘膜39，用于防止第一导电插塞36氧化。
接着，如图13F所示，通过进行在第一实施例中所述的图1E至图1I的工艺，在防氧化绝缘膜39上形成氧化铝膜20和电容器Q。
注意，第一实施例中所述的第一遮盖绝缘膜26并非必要，因为第一遮盖绝缘膜26的作用被防氧化绝缘膜39所实现。
接着，如图13G所示，通过进行在第一实施例中所述的图1J和图1K的工艺，在电容器Q上依次形成第二电容器保护绝缘膜33和第二绝缘膜35。
随后，如图13H所示，在第二绝缘膜35上涂覆光致抗蚀剂。然后，将涂覆的光致抗蚀剂曝光并显影，以形成分别在上电极29a和下电极27a上设置有第二和第三孔形窗口43a、43b的第二抗蚀剂图案43。
然后，通过使用第二抗蚀剂图案43作为掩模，蚀刻第二绝缘膜35以及第一、第二电容器保护绝缘膜31、33。这样，在上电极29a上形成第二孔35a，在下电极27a的接触区形成第三孔35b。
之后，将第二抗蚀剂图案43去除。
接着，描述获得图13I所示截面结构的工艺。
首先，在第二绝缘膜35上形成在第一导电插塞36上设置有第四窗口39a的第三抗蚀剂图案39。
随后，在使用第三抗蚀剂图案作为掩模的同时，通过使用由C4F8、O2以及Ar组成的混合气体作为蚀刻气体，干蚀刻由二氧化硅制成的第二绝缘膜35。同时，通过该蚀刻气体的溅射效应，蚀刻由氧化铝制成的第二电容器保护绝缘膜33。
此外，通过将蚀刻气体改为由CHF3、O2以及Ar组成的混合气体，干蚀刻由氮氧化硅制成的防氧化绝缘膜39。
通过这样的蚀刻，在第一导电插塞36上，在绝缘膜33、35以及39中形成多个第四孔35c，每一个第四孔35c中暴露出第一导电插塞36的上表面。
完成该蚀刻后，将第三抗蚀剂图案39去除。
接着，描述获得图13J所示截面结构的工艺。
首先，通过溅射方法分别在第二至第四孔35a至35c的内表面以及第二绝缘膜35的上表面形成厚约150nm的氮化钛膜作为胶膜。
随后，通过使用六氟化钨气体的等离子体CVD方法在该胶膜56上形成钨膜，并且该钨膜完全嵌入孔35a至35c。
之后，通过CMP方法将第二绝缘膜35上表面多余的胶膜和钨膜抛光并去除，并且这些膜留在第二至第四孔35a至35c中作为第二导电插塞42。
在以这种方式形成的多个第二导电插塞42中，那些形成在电容器Q上的第二导电插塞42电连接下电极27a和上电极29a。
相比之下，形成在第一导电插塞36上的第二导电插塞42通过第一导电插塞36电连接第一至第三源/漏区19a至19c以及布线16。
以这种方式具有第一导电插塞36和第二导电插塞42这两级的结构被称为导孔至导孔(via-to-via)结构。在导孔至导孔结构中，分别形成第一孔34a和第四孔35c，在第一孔34a和第四孔35c中分别嵌入有导电插塞36和导电插塞42。因此，与同时蚀刻这些孔的情况相比，蚀刻孔34a和35c变得更容易。
此外，如果同时形成这些孔34a和35c，则孔34a和35c的整个纵横比变大，从而难以将导电插塞嵌入这些孔。相比之下，在导孔至导孔结构中，各个孔34a和35c的纵横比可变小。因此，能够容易地将第一导电插塞36和第二导电插塞42嵌入这些孔34a和35c。
接着，如图13K所示，分别在第二导电插塞42和第二绝缘膜35上形成金属层叠膜。之后，通过光刻将该金属层叠膜图案化以形成第一金属布线45。通过依次溅射例如氮化钛膜、含铜的铝膜以及氮化钛膜形成该金属层叠膜。
之后，通过进行在第一实施例中所述的图1Q至图1Z以及图2A至图2D的工艺，完成根据本实施例的半导体器件的基本结构，如图13L所示。
在上述本实施例中，如参照图13C所述，通过在形成第一导电插塞36后将氮离子注入第一绝缘膜25中形成杂质层22。然后，对该杂质层22进行退火以将其转变为阻挡绝缘膜23。
因此，嵌入有第一导电插塞36的第一孔34a在通过蚀刻形成第一孔34a的步骤(图13A)中不通过阻挡绝缘膜23。因此，在该蚀刻中不需要将蚀刻气体改变为用于阻挡绝缘膜23的气体，从而能够简化制造工艺。
注意，本实施例不限于上述。例如，在图13A所示的步骤中去除第一抗蚀剂图案30后进行图13C的离子注入。在这种情况下，在第一绝缘膜25上涂覆任选的光致抗蚀剂，用该光致抗蚀剂填充第一孔34a。然后，该光致抗蚀剂经深蚀刻而仅保留在第一孔34a中。之后，可进行上述的离子注入。根据这样的工艺，由于留下的光致抗蚀剂，离子不会被注入第一孔34a下的衬底10中，所以可防止第一导电插塞36与源/漏区19a至19c之间接触电阻增加。
(4)第四实施例
第一至第三实施例中是在平坦型FeRAM中形成阻挡绝缘膜23。相比之下，本实施例中是在适用于微型器件的堆叠型FeRAM中形成阻挡绝缘膜23。图14A至图14X为制造过程中根据本实施例的半导体器件的剖视图。
注意，下面给出的描述仅示例出单元区R单元和焊盘区R焊盘。
第一步，描述获得图14A所示截面结构的工艺。
首先，在n型或p型硅衬底101的表面形成限定晶体管有源区的STI沟槽。然后，通过器件隔离绝缘膜102(例如二氧化硅)嵌入沟槽。注意，器件隔离结构不限于STI，并且可通过LOCOS方法形成器件隔离绝缘膜102。
随后，通过向硅衬底101的有源区引入p型杂质形成p阱103。之后，将有源区的表面热氧化以形成热氧化膜作为栅极绝缘膜104。
之后，在硅衬底101的整个上表面形成非晶或多晶硅膜，并且通过光刻将这些膜图案化以形成两个栅电极105。
上述两个栅电极105彼此以一定的距离平行地设置在p阱103上，并且这些栅电极105形成字线(ward line)的一部分。
之后，使用栅电极105作为掩模，通过离子注入将n型杂质引入栅电极105旁边的硅衬底101，以形成第一和第二源/漏延伸区106a和106b。
之后，在硅衬底101的整个上表面形成绝缘膜，并且对该绝缘膜进行深蚀刻，以在栅电极105旁边形成绝缘侧壁107。例如，通过CVD方法形成二氧化硅膜作为绝缘膜。
随后，在使用绝缘侧壁107和栅电极105作为掩模的同时，再次将n型杂质离子注入硅衬底101，以在两个栅电极105旁边的硅衬底101的表面层中形成第一和第二源/漏区108a和108b。
之后，通过溅射方法在硅衬底101的整个上表面形成难熔金属层(例如钻层)。然后，加热难熔金属层，由此使其与硅反应，以在硅衬底101上形成难熔金属硅化物层109。在栅电极105的表面部分也形成难熔金属硅化物层109。因此，降低了栅电极105的电阻。
之后，通过湿蚀刻去除留在器件隔离绝缘膜102等上未反应的难熔金属层。
通过上述工艺，在硅衬底101的有源区形成由栅极绝缘膜104、栅电极105、第一和第二源/漏区108a和108b等形成的第一和第二MOS晶体管TR1和TR2。
接着，如图14B所示，通过等离子体CVD方法在硅衬底101的整个上表面形成厚约80nm的氮氧化硅膜。将这样形成的氮氧化硅膜用作基底绝缘膜110。然后，通过使用TEOS气体的等离子体CVD方法在基底绝缘膜110上形成厚约1100nm的二氧化硅膜作为第一绝缘膜111。
之后，将第一绝缘膜111的上表面抛光并平坦化。作为该CMP的结果，在硅衬底101的平坦表面上第一绝缘膜111的厚度变为大约800nm。
接着，如图14C所示，将氮离子注入第一绝缘膜111的预定深度，例如从上表面其20nm的深度处，条件例如为：加速能量为5keV，并且剂量为1×1015cm-2。从而，形成包含氮作为杂质的杂质层114。
接着，如图14D所示，通过使用竖炉或横炉在惰性气体(例如氩气或氮气)气氛下对杂质层114进行退火，其中衬底温度为800℃至1000℃。通过该退火，杂质层114中包含的氮与第一绝缘膜111中包含的硅发生反应。因此，形成包含氮化硅的、对水分有极佳阻挡性能的阻挡绝缘膜(含杂质绝缘膜)115。
接着，如图14E所示，在第一绝缘膜111上形成在第一源/漏区108a上设置有第一窗口116a的第一抗蚀剂图案116。
随后，在使用该第一抗蚀剂图案116作为掩模的同时，对第一绝缘膜111、阻挡绝缘膜115以及基底绝缘膜110进行干蚀刻，以在这些膜中形成第一孔111a。
在平行板式等离子体蚀刻设备(未示出)中进行该干蚀刻。然后，对由二氧化硅制成的第一绝缘膜111使用由C4F8、O2以及Ar组成的混合气体作为蚀刻气体。注意，有时候可在该混合气体中添加CO气体。
相比之下，将由CHF3、O2以及Ar组成的混合气体作为蚀刻气体用于包含氮化硅的阻挡绝缘膜115和由氮氧化硅形成的基底绝缘膜110。
完成该蚀刻后，将抗蚀剂图案37去除。
注意，可在形成第一孔111a后进行上述离子注入(图14C)和退火(图14D)。因此，由于可省略对阻挡绝缘膜115的蚀刻，所以形成第一孔111a的蚀刻变容易。在这种情况下，在进行上述离子注入前，可用任选的光致抗蚀剂埋置第一孔111a。通过首先在第一绝缘膜111的整个上表面形成光致抗蚀剂，然后对它进行深蚀刻使其仅留在第一孔111a中，从而在第一孔111a中形成光致抗蚀剂。该光致抗蚀剂用于防止离子被引入第一孔111a下的衬底101。因此，可避免由于离子造成孔111a中形成的导电插塞与源/漏区108a之间的接触电阻增加。在进行退火以形成阻挡绝缘膜115前去除该光致抗蚀剂。
接着，描述获得图14F所示截面结构的工艺。
首先，通过溅射方法在第一绝缘膜111的上表面和第一孔111a的内表面依次分别形成厚约30nm和50nm的钛膜和氮化钛膜。将这些膜用作胶膜。
此外，通过使用六氟化钨气体的CVD方法在该胶膜上形成钨膜，以将该钨膜完全嵌入第一孔111a。
然后，将第一绝缘膜111上多余的胶膜和钨膜抛光并去除，以将这些膜留在第一孔111a中作为第一导电插塞113a。
这里，主要由钨形成的第一导电插塞113a由于与氧接触时氧化，容易造成接触缺陷。
为了处理这个问题，分别在第一导电插塞113a和第一绝缘膜111的上表面形成氮氧化硅膜作为防氧化绝缘膜112。防氧化绝缘膜112防止第一导电插塞113a受到氧气气氛的影响。
接着，如图14G所示，在防氧化绝缘膜112上形成在第二源/漏区108b上设置有第二窗口117a的第二抗蚀剂图案117。
随后，在使用该第二抗蚀剂图案117作为掩模的同时，通过使用平行板式等离子体蚀刻设备(未示出)蚀刻防氧化绝缘膜112、第一绝缘膜111、阻挡绝缘膜115以及基底绝缘膜110。由此，在这些绝缘膜中形成第二孔111b。
与蚀刻第一孔111a(图14E)相似，在该蚀刻中对由二氧化硅制成的第一绝缘膜111也使用由C4F8、O2以及Ar组成的混合气体作为蚀刻气体。相比之下，将由CHF3、O2以及Ar组成的混合气体作为蚀刻气体用于由氮氧化硅形成的防氧化绝缘膜112和基底绝缘膜110以及包含氮化硅的阻挡绝缘膜。
完成该蚀刻后，将第二抗蚀剂图案117去除。
接着，如图14H所示，采用与形成第一导电插塞113a相同的方法在第二孔111b中形成第二导电插塞113b。
接着，如图14I所示，通过DC溅射方法在第二导电插塞113b和防氧化绝缘膜112的上表面形成厚约200nm的铱膜作为第一导电膜121。该铱膜的成膜条件没有特别限制。本实施例中，通过使用氩气作为溅射气体，并通过将腔体内压力设置为大约0.11Pa、DC功率为0.5kW、成膜时间为335秒、衬底温度为500℃来形成该铱膜。
此外，通过MOCVD方法在第一导电膜121上形成厚约120nm的PZT膜作为铁电膜122。通过将四氢呋喃(THF∶C4H8O)的流量例如设定为0.474ml每分钟来进行MOCVD方法。通过以0.3mol每升的浓度将Pb(DPM)2溶解在THF溶剂中制备的Pb材料的流量被设定为0.326ml每分钟。通过以0.3mol每升的浓度将Zr(dmhd)4溶解在THF溶剂中制备的Zr材料的流量被设定为0.2ml每分钟。然后，通过以0.3mol每升的浓度将Ti(O-iPr)2(DPM)2溶解在THF溶剂中制备的Zr材料的流量被设定为0.2ml每分钟。此外，成膜压力约为5Torr(托)，衬底温度约为620℃，成膜时间约为620秒。
注意，除了MOCVD方法，铁电膜122的成膜方法还包括溅射方法和溶胶-凝胶方法。此外，铁电膜122的材料不限于上述PZT，还可以由Bi层结构化合物例如SrBi2Ta2O9和SrBi2(Ta，Nb)2O9形成。此外，还可以采用在PZT中掺杂镧的PLZT或者其它金属氧化物铁电物质作为铁电膜122的材料。
之后，通过溅射方法在铁电膜122上形成厚200nm的氧化铱膜作为第二导电膜123。
随后，为了恢复在形成第二导电膜123时铁电膜122受到的损害，在炉子中在包含氧的气氛下进行退火，条件是衬底温度为500℃，并且处理时间为60分钟。
接着，如图14J所示，将具有电容器上电极形状的硬掩模(未示出)用作蚀刻掩模，同时干蚀刻第一导电膜121、铁电膜122以及第二导电膜123。从而，形成其中依次层叠有下电极121a、电容器介电膜122a以及上电极123a的电容器Q。该干蚀刻例如使用包括卤素气体的蚀刻气体。
接着，如图14K所示，通过使用例如由三甲基铝(TMA)和O3组成的混合气体的原子层沉积(ALD)方法在硅衬底101的整个上表面形成厚约20nm的氧化铝膜。将这样形成的氧化铝膜用作第一电容器保护绝缘膜140。
第一电容器保护绝缘膜140具有这样的功能：通过阻挡还原剂(例如氢气)，防止电容器介电膜122a由于还原而退化。
之后，进行恢复退火，以恢复上述制造工艺中电容器介电膜122a受到的损害。在炉子中，在包含氧的气氛下以大约560℃的衬底温度进行该恢复退火。
接着，如图14L所示，例如通过使用TEOS气体的等离子体CVD方法在第一电容器保护绝缘膜140上形成二氧化硅膜作为第二绝缘膜141。
之后，通过CMP方法将第二绝缘膜141的上表面抛光并平坦化。通过该CMP方法，在上电极123a上第二绝缘膜141的厚度变为大约300nm。
接着，如图14M所示，通过溅射方法在第二绝缘膜141上形成厚约40nm的氧化铝膜作为第二电容器保护绝缘膜142，用于保护电容器介电膜122a不受还原剂影响。
注意，在形成第二电容器保护绝缘膜142前，可通过对第二绝缘膜141进行N2O等离子体处理将其干燥。
接着，如图14N所示，通过使用TEOS气体的等离子体CVD方法在第二电容器保护绝缘膜142上形成二氧化硅膜作为第一覆盖绝缘膜143。
接着，描述获得图14O所示截面结构的工艺。
首先，在第一覆盖绝缘膜143上涂覆光致抗蚀剂。然后，将涂覆的光致抗蚀剂曝光并显影，以在上电极123a上形成设置有孔形第三窗口144a的第三抗蚀剂图案144。
之后，通过第三窗口144a蚀刻绝缘膜140至143，以在这些绝缘膜中形成深度达到上电极123a的第三孔145。对该蚀刻的条件没有特别限制。本实施例中，通过使用平行板式等离子体蚀刻腔体(未示出)，并使用由C4F8、Ar以及O2组成的混合气体作为蚀刻气体进行该蚀刻。
随后，将第三抗蚀剂图案144去除后，为了恢复上述制造工艺中电容器介电膜122a受到的损害，将硅衬底101放入炉子(未示出)中，在包含氧的气氛下以550℃的衬底温度进行恢复退火大约40分钟。
接着，如图14P所示，在硅衬底101的整个上表面形成第四抗蚀剂图案150。形成的第四抗蚀剂图案150在第一导电插塞113a上具有孔形第四窗口150a。
随后，通过第四窗口150a分别蚀刻绝缘膜112、140至143，以形成暴露出第一导电插塞113a的第四孔141a。例如，在平行板式等离子体蚀刻腔体中使用由C4F8、Ar以及O2组成的混合气体作为蚀刻气体进行该蚀刻。
这里，第一导电插塞113a被防氧化绝缘膜112覆盖，直到进行该蚀刻。因此，在第一导电插塞113a中不太可能因为氧化而出现接触缺陷，因为在上述制造工艺中第一导电插塞113a通过防氧化绝缘膜112与包含氧的气氛隔离。
完成该蚀刻后将第四抗蚀剂图案150去除。
接着，描述获得图14Q所示截面结构的工艺。
首先，通过溅射方法分别在第一覆盖绝缘膜143的上表面和第三、第四孔145和141a的内表面形成厚约50nm的氮化钛膜作为胶膜。之后，在该胶膜上形成厚度足以嵌入第三、第四孔145和141a的钨膜。在第一覆盖绝缘膜143的平坦化表面上该钨膜的厚度例如为300nm。
之后，通过CMP方法将第一覆盖绝缘膜143上多余的胶膜和钨膜抛光并去除，以将这些膜分别留在第三和第四孔145和141a中作为第三和第四导电插塞147b和147a。
在这些导电插塞中，第四导电插塞147a电连接第一导电插塞113a，并且与第一导电插塞113a一起构成一部分位线。另一方面，第三导电插塞147b电连接上电极123a。
接着，描述获得图14R所示截面结构的工艺。
首先，通过溅射方法分别在第一覆盖绝缘膜143和第三、第四导电插塞147b和147a的上表面形成金属层叠膜。通过依次层叠厚约50nm的氮化钛膜、厚约360nm的铝膜以及厚约70nm的氮化钛膜形成该金属层叠膜。
随后，通过光刻将该金属层叠膜图案化以形成第一金属布线152，每一条第一金属布线152分别电连接第三和第四导电插塞147b和147a。
这里，在该金属层叠膜图案化的过程中进行过蚀刻，从而不会在第一覆盖绝缘膜143上留下该金属层叠膜的蚀刻残留物。由于第一电容器保护绝缘膜142被第一覆盖绝缘膜143覆盖，所以即使在进行这样的过蚀刻时，第一电容器保护绝缘膜142也不会被蚀刻。因此，即使在完成该金属层叠膜的图案化后，第一电容器保护绝缘膜142的厚度也不会变薄，因此能够充分保持第一电容器保护绝缘膜142防止还原剂的能力。
接着，如图14S所示，通过等离子体CVD方法分别在第一覆盖绝缘膜143和第一金属布线152上形成二氧化硅膜作为第三绝缘膜153。该等离子体CVD方法使用TEOS气体作为反应气体。第一金属布线152上第三绝缘膜153的厚度设定为大约2600nm。
随后，在通过CMP方法将第三绝缘膜153的上表面抛光并平坦化后，对第三绝缘膜153的表面进行N2O等离子体处理。由此，将第三绝缘膜153干燥，并使其表面氮化，以防止重新吸收水分。在CVD设备中进行该N2O等离子体处理，其中衬底温度为大约350℃，并且处理时间为大约4分钟。
接着，如图14T所示，在第三绝缘膜153上形成在第一金属布线152上具有第五窗口160a的第五抗蚀剂图案160。
随后，通过第五窗口160a对第三绝缘膜153进行干蚀刻，以在第一金属布线152上，在第三绝缘膜153中形成第五孔156。该干蚀刻的条件没有特别限制。本实施例中，通过使用平行板式等离子体蚀刻设备(未示出)，并且使用由C4F8、Ar以及O2组成的混合气体作为蚀刻气体进行该干蚀刻。
完成该蚀刻后将第五抗蚀剂图案160去除。
接着，如图14U所示，使用与形成第三和第四导电插塞147b和147a同样的方法，在第五孔156中形成与第一金属布线152电连接的第五导电插塞163。
接着，如图14V所示，通过溅射方法分别在第五导电插塞163和第三绝缘膜153上形成金属层叠膜。然后，将该金属层叠膜图案化成为第二金属布线165。本实施例中，通过依次堆叠厚约60nm的钛膜、厚约30nm的氮化钛膜、厚约400nm的含铜铝膜、厚约5nm的钛膜以及厚约70nm的氮化钛膜形成该金属层叠膜。
此外，通过使用TEOS气体的等离子体CVD方法分别在第三绝缘膜153和第二金属布线165上形成二氧化硅膜作为第四绝缘膜167。
之后，通过CMP方法将第四绝缘膜167的上表面抛光并平坦化。
注意，在CMP后可对第四绝缘膜167进行N2O等离子体处理作为干燥处理。
接着，如图14W所示，通过选择性蚀刻第四绝缘膜167，在第二金属布线165上形成第六孔167a。
随后，使用与形成第三和第四导电插塞147b和147a类似的方法，形成与第二金属布线165电连接的第六导电插塞170。
此外，通过溅射方法分别在第六导电插塞170和第四绝缘膜167的上表面形成金属层叠膜，然后通过光刻将该金属层叠膜图案化。从而，在单元区R单元中形成第三金属布线171，在焊盘区R焊盘中形成接合焊盘171a。
接着，描述获得图14X所示截面结构的工艺。
首先，通过CVD方法分别在第四绝缘膜167和第三金属布线171上形成厚约100nm的二氧化硅膜作为第一钝化膜173。
注意，为了将第一钝化膜173干燥，并防止重新吸收水分，可对第一钝化膜173进行N2O等离子体处理。
此外，通过CVD方法在该第一钝化膜173上形成厚约350nm的氮化硅膜作为第二钝化膜174。
之后，通过选择性地干蚀刻第一和第二钝化膜173和174形成第七孔173a，其中暴露出焊盘区R焊盘中的接合焊盘171a。
随后，在硅衬底101的整个上表面形成厚约3μm的光敏聚酰亚胺，以形成由聚酰亚胺涂覆膜制成的保护层175。
然后，将保护层175曝光并显影，以在保护层175中形成第八孔175a。其中暴露出接合焊盘171a。之后，将保护层175热固化，条件为衬底温度为310℃，N2流量为100升每分钟，处理时间为40分钟。
这样就完成了根据本实施例的半导体器件的基本结构。
在上述本实施例中，如参照图14C和图14D所述，与第一实施例相似，将通过离子注入氮形成的杂质层114退火，使杂质层114中包含的氮与第一绝缘膜111中包含的硅发生反应。从而，形成包含氮化硅的、对水分有极佳阻挡性能的阻挡绝缘膜115。
如上所述，阻挡绝缘膜115主要由氮化硅制成。因此，通过将用于二氧化硅的蚀刻气体改为用于氮化硅的蚀刻气体，在形成第一孔111a的步骤(图14E)和形成第二孔111b的步骤(图14G)中，阻挡绝缘膜115易于通过化学反应蚀刻。
因此，孔111a和111b的截面形状不易变形，因此在这些孔中形成的第一和第二导电插塞113a和113b与导电图案(例如第一和第二源/漏区108a和108b)之间的接触电阻变稳定。
此外，如第一实施例所述，通过使用离子注入易于在第一绝缘膜111中形成阻挡绝缘膜115。这样就不需要在第一绝缘膜111中形成用于防止阻挡绝缘膜115变薄的覆盖绝缘膜，且也可省略用于干燥覆盖绝缘膜的N2O等离子体处理。
在上述实施例中，在第一绝缘膜111中形成阻挡绝缘膜115。但是，阻挡绝缘膜115的形成位置不限于此，也可以在与本发明的下述第一至第九变型中相似的位置形成阻挡绝缘膜115。
第一变型
图15为根据本实施例的第一变型的半导体器件的剖视图。
本变型中，在第二绝缘膜141的预定深度处形成阻挡绝缘膜115。在这种情况下，阻挡绝缘膜115用于防止水分从电容器Q上渗入。因此，不需要第二电容器保护绝缘膜142(参见图14M)。
此外，通过离子注入在第二绝缘膜141的预定深度处自动形成阻挡绝缘膜115。因此，用于在通过蚀刻形成第一金属布线152时防止阻挡绝缘膜115变薄的第一覆盖绝缘膜143(图14N)也不必要。
在这种方式下，本变型中能够减少制造工艺的数量。
第二变型
图16为根据本实施例的第二变型的半导体器件的剖视图。
本变型中，分别在第一绝缘膜111和第二绝缘膜141的预定深度处形成阻挡绝缘膜115。根据这种结构，阻挡绝缘膜115保护电容器Q不受通过电容器Q上方和下方的渗透路径渗入的水分的影响。因此，能够有效地防止电容器Q由于水分而退化。
第三变型
图17为根据本实施例的第三变型的半导体器件的剖视图。
本变型中，在第三绝缘膜153的预定深度处形成阻挡绝缘膜115。第三绝缘膜153比第一和第二绝缘膜111和141更靠近外部气氛。因此，阻挡绝缘膜115能够在水分渗入的早期阶段保护半导体器件不受水分的影响，从而能够容易地改善半导体器件的防潮性。
第四变型
图18为根据本实施例的第四变型的半导体器件的剖视图。
本变型中，在第四绝缘膜167的预定深度处形成阻挡绝缘膜115。根据这种结构，阻挡绝缘膜115比在第三变型中更靠近外部气氛。因此，更容易改善半导体器件的防潮性。
第五变型
图19为根据本实施例的第五变型的半导体器件的剖视图。
本变型中，在比第四绝缘膜167更靠近外部气氛的第一钝化膜173的预定深度处形成阻挡绝缘膜115，因此能够进一步改善半导体器件的防潮性。
第六变型
图20为根据本实施例的第六变型的半导体器件的剖视图。
本变型中，在第二绝缘膜141的不同深度处形成两层阻挡绝缘膜115。为了形成两层阻挡绝缘膜115，如同第二实施例中参照图10B和图10C所述，通过改变加速能量两次来进行离子注入，然后对这样形成的杂质层进行退火，将其转变为阻挡绝缘膜。
通过以这种方式形成两层阻挡绝缘膜115，与仅形成一层阻挡绝缘膜的情况相比，能够改善半导体器件的防潮性。
第七变型
图21为根据本实施例的第七变型的半导体器件的剖视图。
本变型中，在第三绝缘膜153的不同深度处形成两层阻挡绝缘膜115，因此像第六变型一样改善了半导体器件的防潮性。
第八变型
图22为根据本实施例的第八变型的半导体器件的剖视图。
本变型中，在比第三绝缘膜153更靠近外部气氛的第四绝缘膜167的不同深度处形成两层阻挡绝缘膜115。这样，阻挡绝缘膜115在水分渗入半导体器件深处前，保护半导体器件不受气氛中包含的水分的影响。因此，能够提供具有极佳防潮性的半导体器件。
第九变型
图23为根据本实施例的第九变型的半导体器件的剖视图。
本变型中，通过分别在第二至第四绝缘膜141、153以及167的预定深度处形成两层阻挡绝缘膜115，进一步改善了半导体器件的防潮性。
(5)第五实施例
在上述第一至第四实施例中，将通过退火改造包含氮等元素的杂质层而获得的含杂质绝缘膜用作阻挡绝缘膜，作为对水分等物质的阻挡物。
相比之下，本实施例中，通过改造杂质层而获得的含杂质绝缘膜用作下述镶嵌工艺的蚀刻停止膜。
注意在下文中，将镶嵌工艺用于第四实施例所述的堆叠型FeRAM。但是，本发明不限于FeRAM，也可以将镶嵌工艺用于其它半导体器件，例如逻辑器件。
图24A至图24S为示出制造过程中根据本实施例的半导体器件的剖视图。
首先，进行第四实施例中所述的图14A至图14Q的工艺来制造该半导体器件。
接着，如图24A所示，通过CVD方法分别在第三、第四导电插塞147b和147a以及第一覆盖绝缘膜143上形成厚约50nm至100nm的氮化硅膜146和厚约500nm的二氧化硅膜148。此外，将这些膜图案化，以在第三导电插塞147b上形成布线沟槽148a。注意，有时候可省略氮化硅膜146。
接着，如图24B所示，通过溅射方法在硅衬底101的整个上表面形成厚度范围为10nm至20nm的钽膜。之后，在钽膜上形成镀铜膜。然后，通过CMP方法抛光这些膜，以将它们留在布线沟槽148a中作为基底铜布线(导电图案)149。
接着，如图24C所示，通过等离子体CVD方法分别在基底铜布线149和第一覆盖绝缘膜143的上表面形成厚约50nm至100nm的氮化硅膜。将这样形成的氮化硅膜用作第二覆盖绝缘膜151。
此外，通过等离子体CVD方法在该第二覆盖绝缘膜151上形成厚约800nm至1000nm的二氧化硅膜作为第三绝缘膜154。该等离子体CVD方法例如使用TEOS气体作为反应气体。
接着，如图24D所示，将氮作为杂质离子注入第三绝缘膜154，以在第三绝缘膜154的预定深度处形成杂质层157。该离子注入的条件没有特别限制。本实施例中，将加速能量设定为5keV，并将剂量设定为1×1015cm-2。根据该加速能量，形成在从第三绝缘膜154的上表面起约20nm的深度处具有杂质峰值浓度的杂质层157。
接着，如图24E所示，在第三绝缘膜154上形成由氮化硅制成的掩模层158。通过等离子体CVD方法形成该掩模层158，其厚度约为100nm。
接着，如图24F所示，在竖炉或横炉中以450℃至500℃的衬底温度对杂质层157进行退火。从而，使杂质层157中包含的氮与第三绝缘膜154中包含的硅发生反应，以将杂质层157改造为主要由氮化硅形成的蚀刻停止膜(含杂质绝缘膜)159。
接着，描述获得图24G所示截面结构的工艺。
首先，在掩模层158的上表面涂覆光致抗蚀剂。将涂覆的光致抗蚀剂曝光并显影，以形成设置有第五窗口161a的第五抗蚀剂图案161。
随后，通过第五窗口161a蚀刻掩模层158，以在第五窗口161a下，在掩模层158中形成开口158a。
之后，将第五抗蚀剂图案161去除。
接着，如图24H所示，在开口158a中以及掩模层158上涂覆有机膜作为防反射膜162，用于防止曝光光线的反射。这种防反射膜又称为底部抗反射涂层(BARC)。
随后，在防反射膜162上涂覆光致抗蚀剂，通过将光致抗蚀剂曝光并显影形成第六抗蚀剂图案164。第六抗蚀剂图案164在掩模层158的开口158a上具有第六窗口164a。
接着，如图24I所示，通过第六窗口164a蚀刻防反射膜162和由二氧化硅制成的第三绝缘膜154。因此，在蚀刻停止膜159上，在第三绝缘膜154中形成与开口158a重叠的第五孔154a。
例如，在使用由C4F8、O2以及Ar组成的混合气体作为蚀刻气体的同时，在平行板式等离子体蚀刻设备中进行这种蚀刻。此外，主要由氮化硅形成的蚀刻停止膜159几乎不能被这种蚀刻气体蚀刻。因此，在蚀刻停止膜159上自动停止蚀刻。
之后，将第六抗蚀剂图案164和防反射膜162去除。
接着，如图24J所示，使用平行板式等离子体蚀刻设备(未示出)通过第五孔154a对蚀刻停止膜159进行蚀刻，以在蚀刻停止膜159中形成第六孔159a。
该蚀刻使用对包含氮化硅的蚀刻停止膜159选择性蚀刻的蚀刻气体，例如由CH3F、CF4以及O2组成的混合气体。因为由二氧化硅制成的第三绝缘膜154对该蚀刻气体具有抗蚀刻性，所以比蚀刻停止膜159低的第三绝缘膜154几乎不被蚀刻。
接着，如图24K所示，通过掩模层158的开口158a对第三绝缘膜154进行蚀刻，以在蚀刻停止膜159上，在第三绝缘膜154中形成第一沟槽154b。
此外，在该蚀刻过程中，通过第六孔159a对比蚀刻停止膜159低的第三绝缘膜154进行蚀刻。结果在第三绝缘膜154中形成第七孔154c。
在平行板式等离子体蚀刻设备(未示出)中进行该蚀刻，并且将由C4F8、O2以及Ar组成的混合气体用作蚀刻气体。因为由氮化硅制成的第二覆盖绝缘膜151对该蚀刻气体具有抗蚀刻性，所以在第二覆盖绝缘膜151的上表面停止蚀刻。
接着，如图24L所示，同时对蚀刻停止膜159和第二覆盖绝缘膜151进行蚀刻。因此，第七孔154c下的第二覆盖绝缘膜151被去除，并且导电图案(例如基底铜布线149)暴露在第七孔154c中。此外，第一沟槽154b下的蚀刻停止膜159被去除。结果在蚀刻停止膜159中也形成第一沟槽154b。
通过使用由CHF3、O2以及Ar组成的混合气体作为蚀刻气体，在平行板式等离子体蚀刻设备(未示出)中进行上述蚀刻。虽然在蚀刻停止膜159中离子注入氮(图24D)作为杂质，但是由于主要由氮化硅形成的覆盖绝缘膜151也包含氮，所以这些膜159和151具有基本相同的蚀刻速率，因此如上所述，可以同时进行该蚀刻。
此外，蚀刻第四导电插塞147a上的二氧化硅膜146和氮化硅膜148，以在这些膜中形成孔。因此，第四导电插塞147a暴露在该孔中。
之后，在将衬底温度保持在300℃的同时，将基底铜布线149和第四导电插塞147a的上表面暴露在氨气气氛中持续大约300秒。
接着，如图24M所示，通过溅射方法分别在第一沟槽154b和第七孔154c的内表面形成厚约10nm至20nm的钽膜作为阻挡金属膜181。
此外，通过溅射方法在阻挡金属膜181上形成厚约130nm的铜籽晶层182。
这里，在形成阻挡金属膜181前，将基底铜布线149和第四导电插塞147a的上表面暴露在氨气气氛中。因此，提高了这些导电图案149和147a与阻挡金属膜181之间的粘性，并且下文将要描述的第一铜布线与这些导电图案149和147a之间的接触电阻变稳定。
接着，如图24N所示，通过电镀在铜籽晶层182上形成铜膜183。然后，铜膜183完全嵌入第一沟槽154b和第七孔154c。
接着，如图24O所示，通过CMP方法抛光铜膜183、铜籽晶层182以及阻挡金属膜181。因此，这些膜仅留在第一沟槽154b和第七孔154c中作为第一铜布线184。
随后，通过进行与上述图24C至图24O相同的工艺，如图24P所示，形成由氮化硅制成的第三覆盖绝缘膜191和由二氧化硅制成的第四绝缘膜194，如图中所示，并且在第四绝缘膜194中形成第二沟槽194b和第八孔194c。然后，在第二沟槽194b和第八孔194c中形成第二铜布线201。
接着，如图24Q所示，通过等离子体CVD方法分别在第四绝缘膜194和第二铜布线201的上表面形成二氧化硅膜作为第五绝缘膜203。
随后，将第五绝缘膜203图案化以形成第九孔203a。之后，在第九孔203a中形成通过依次层叠氮化钛膜和钨膜而形成的第五导电插塞204。
接着，如图24R所示，通过溅射方法分别在第五导电插塞204和第五绝缘膜203的上表面形成包括铝膜的金属层叠膜。之后，通过光刻将该金属层叠膜图案化，以在单元区R单元中形成最终金属布线206，并在焊盘区R焊盘中形成接合焊盘206a。
接着，如图24S所示，通过进行第四实施例的图14X的工艺，分别在第五绝缘膜203和最终金属布线206上形成第一、第二钝化膜173和174以及保护层175。这样就完成了根据本实施例的半导体器件的基本结构。
在上述本实施例中，如参照图24D至图24F所述，将氮离子注入第三绝缘膜154中以形成杂质层157，之后将杂质层157退火以将其改造为主要由氮化硅制成的蚀刻停止膜159。
根据上述工艺，在第三绝缘膜154的预定深度处自动形成蚀刻停止膜159。因此，不需要在蚀刻停止膜159上形成新的绝缘膜来形成沟槽154b。这样能够减少制造工艺的数量。
此外，如果通过CVD方法形成蚀刻停止膜159，则电容器介电膜122a会由于蚀刻停止膜159的成膜气氛中包含的氢气而被还原，从而退化。相比之下，本实施例中通过离子注入氮和退火来形成蚀刻停止膜159，因此电容器介电膜122a不太可能退化。
此外，与第一实施例相似，根据本实施例的半导体器件也具有这样的特征：在第三绝缘膜154与蚀刻停止膜159之间没有清晰的界面，因为第三绝缘膜154中的氮浓度表现出如图25所示的分布。
注意，本实施例中，将氮作为杂质离子注入以形成杂质层157(图24D)。但是，杂质不限于氮，也可以离子注入氟或碳来代替氮，只要它能够在蚀刻停止膜159与第三绝缘膜154之间表现出蚀刻选择性。
以上所述仅视作本发明原理的示例。此外，由于本领域技术人员易于想到各种变型和改型，所以不应将本发明限制在所示和所述的具体构造和应用，因此所有适当的变型和等同物可认为皆落入本发明所附权利要求书及其等同物的范围。

Claims (20)

1.一种制造半导体器件的方法，包括以下步骤； 
在半导体衬底上方形成绝缘膜； 
通过将杂质离子注入所述绝缘膜的预定深度，在所述绝缘膜中形成杂质层；以及 
在形成所述杂质层后，通过对所述绝缘膜进行退火，将所述杂质层改造为阻挡绝缘膜。 
2.如权利要求1所述的制造半导体器件的方法，还包括以下步骤： 
在所述半导体衬底上方形成导电图案； 
其中，当形成所述绝缘膜时，在所述导电图案上形成所述绝缘膜，以及 
所述方法还包括以下步骤： 
在所述导电图案上的所述绝缘膜中形成孔；以及 
在所述孔中形成与所述导电图案电连接的导电材料。 
3.如权利要求2所述的制造半导体器件的方法，其中，在形成所述孔前形成所述阻挡绝缘膜。 
4.如权利要求2所述的制造半导体器件的方法，其中， 
在形成所述导电材料后形成所述杂质层，以及 
在不包括氧的惰性气体气氛中对所述绝缘膜进行退火。 
5.如权利要求2所述的制造半导体器件的方法，其中，形成金属布线作为所述导电图案。 
6.如权利要求2所述的制造半导体器件的方法，其中，在所述半导体衬底的表面层中形成杂质扩散区作为所述导电图案。 
7.如权利要求2所述的制造半导体器件的方法，其中， 
形成接合焊盘作为所述导电图案，以及 
形成钝化膜作为所述绝缘膜。 
8.如权利要求2所述的制造半导体器件的方法，其中，形成铁电电容器的下电极和上电极中的任一个作为所述导电图案，所述铁电电容器包括由铁电材料形成的电容器介电膜。 
9.如权利要求8所述的制造半导体器件的方法，其中， 
将单元区限定在多个芯片区中的各芯片区中，所述多个芯片区限定在所述半导体衬底中，
在所述单元区中形成多个所述铁电电容器，以及
当形成所述阻挡绝缘膜时，至少在所述单元区中形成所述阻挡绝缘膜。 
10.如权利要求1所述的制造半导体器件的方法，其中，
当形成所述杂质层时，通过改变加速能量来多次进行所述离子注入，以在所述绝缘膜的不同深度处形成多个所述杂质层，以及
当形成所述阻挡绝缘膜时，通过退火改造多个所述杂质层，以形成多个所述阻挡绝缘膜。
11.如权利要求1所述的制造半导体器件的方法，其中，
形成至少两层的所述绝缘膜，以及
在每一层所述绝缘膜中形成所述阻挡绝缘膜。
12.如权利要求1所述的制造半导体器件的方法，还包括以下步骤：
在形成所述杂质层前，将所述绝缘膜的上表面平坦化。
13.如权利要求1所述的制造半导体器件的方法，其中，当形成所述杂质层时，将氮、碳和氟中的任一种作为杂质离子注入所述绝缘膜中，以形成防止水分或氢气渗入的膜作为所述阻挡绝缘膜。
14.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上方形成绝缘膜；
通过将杂质离子注入所述绝缘膜的预定深度，在所述绝缘膜中形成杂质层；
在形成所述杂质层后，通过对所述绝缘膜进行退火，将所述杂质层改造为蚀刻停止膜；
在所述绝缘膜上方形成设置有开口的掩模层；
通过所述开口蚀刻所述绝缘膜，在所述蚀刻停止膜上方的所述绝缘膜中形成沟槽；以及
在所述沟槽中嵌入布线。
15.如权利要求14所述的制造半导体器件的方法，还包括以下步骤：
在所述掩模层上方形成抗蚀剂图案，所述抗蚀剂图案在所述开口上方设置有窗口； 
通过所述窗口蚀刻所述绝缘膜，在所述蚀刻停止膜上方的所述绝缘膜中形成与所述开口重叠的第一孔；以及
通过所述第一孔蚀刻所述蚀刻停止膜，在所述蚀刻停止膜中形成第二孔，
其中，当在所述绝缘膜中形成所述沟槽时，通过所述第二孔蚀刻比所述蚀刻停止膜低的所述绝缘膜，在所述绝缘膜中形成第三孔，以及
当在所述沟槽中嵌入所述布线时，所述布线也被嵌入所述第三孔中。
16.如权利要求15所述的制造半导体器件的方法，还包括以下步骤：
在形成所述绝缘膜前，在所述半导体衬底上方形成导电图案，其中，
当形成所述绝缘膜时，在所述导电图案上方形成所述绝缘膜；
当在所述绝缘膜中形成所述沟槽时，在所述导电图案上方形成所述第三孔；以及
当在所述沟槽中嵌入所述布线时，所述布线被嵌入所述第三孔中，以电连接至所述导电图案。
17.如权利要求16所述的制造半导体器件的方法，还包括以下步骤：
在所述导电图案上方形成包含所述杂质的覆盖绝缘膜；以及
在形成所述第三孔后，同时蚀刻所述蚀刻停止膜和所述覆盖绝缘膜，以通过去除所述第三孔下的所述覆盖绝缘膜并去除所述沟槽下的所述蚀刻停止膜，在所述第三孔中暴露出所述导电图案。
18.一种半导体器件，包括：
绝缘膜，形成在半导体衬底上方；以及
含杂质绝缘膜，形成在所述绝缘膜的预定深度，并包含杂质，
其中，所述杂质的浓度从所述绝缘膜向所述含杂质绝缘膜连续增加。
19.如权利要求18所述的半导体器件，其中，在所述绝缘膜和所述含杂质绝缘膜中形成有沟槽，并且在所述沟槽中形成有布线。
20.如权利要求18所述的半导体器件，其中，所述杂质为氮、碳和氟中的任一种。 
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