JP2004111429A - 半導体装置 - Google Patents
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Abstract
【課題】素子分離に関する問題である、ボイドの発生、ドーピングされた絶縁体中の不純物の半導体基板等へ拡散、及び、シリコン窒化膜によるゲート絶縁膜の薄膜化を同時に解消する。
【解決手段】溝2内において、ドーピングされたシリコン酸化膜31Dと基板1との間にオキシナイトライド膜31ON1及びシリコン酸化膜31O1が配置されており、ドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側にシリコン酸化膜31ON2が配置されている。オキシナイトライド膜31ON1はシリコン酸化膜31O1を利用した窒化処理によって形成されている。溝2の開口入り口付近はシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1で以て占められている。
【選択図】 図2
【解決手段】溝2内において、ドーピングされたシリコン酸化膜31Dと基板1との間にオキシナイトライド膜31ON1及びシリコン酸化膜31O1が配置されており、ドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側にシリコン酸化膜31ON2が配置されている。オキシナイトライド膜31ON1はシリコン酸化膜31O1を利用した窒化処理によって形成されている。溝2の開口入り口付近はシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1で以て占められている。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、素子分離に関する問題である、ボイドの発生、ドーピングされた絶縁体中の不純物の半導体基板等へ拡散、及び、シリコン窒化膜によるゲート絶縁膜の薄膜化を同時に解消するための技術に関する。
【0002】
【従来の技術】
半導体集積回路において素子間の電気的な干渉を無くして個々の素子を完全に独立して動作させるためには、素子分離領域を有する素子分離構造を形成する必要がある。
【0003】
素子分離領域を形成する方法の一つとして溝型分離法(トレンチ分離法)が広く知られており、数々の改良が提案されている。溝型分離法では、基板に溝(トレンチ)を形成し、当該溝内を絶縁物を充填する。溝型分離法によればバーズビークがほとんど発生しないので、半導体集積回路を微細化する上で不可欠な素子分離方法の一つであると言える。
【0004】
図63の断面図を参照して従来の半導体装置500を説明する。半導体装置500は、シリコン基板501と、溝型の素子分離531と、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)590と、を含んでいる。
【0005】
基板501には基板主面501Sから内部に向けて溝502が形成されており、当該溝502内に素子分離531が配置されている。従来の素子分離531はシリコン酸化膜ないしは内壁酸化膜531a及びシリコン酸化膜ないしは埋め込み酸化膜531bによって構成されている。内壁酸化膜531aは溝502の内表面全体に接し且つ当該内表面に沿って形成されている。埋め込み酸化膜531bは内壁酸化膜531aに接して配置されており、溝502を埋めている。
【0006】
素子分離531で区画された活性領域ないしは素子形成領域にMOSFET590が形成されている。詳細には、活性領域の基板主面501S内には1対のソース/ドレイン領域593がチャネル領域を介して形成されており、基板主面501S上には上記チャネル領域に対面するようにシリコン酸化膜から成るゲート絶縁膜592及びゲート電極591がこの順序で形成されている。
【0007】
次に図64〜図67の断面図を参照して従来の半導体装置500の製造方法を説明する。まず、下敷シリコン酸化膜505及びシリコン窒化膜506を基板主面501S上にこの順序で形成する(図64参照)。そして、上記膜505,506及び基板501を写真製版技術によってパターンエッチングして、基板501内に溝502を形成する(図64参照)。
【0008】
続いて、溝502内に露出している基板501の内表面を熱酸化して内壁酸化膜531aを形成する(図65参照)。次に、CVD(Chemical Vapor Deposition)法によって全面的に埋め込み酸化膜531bを堆積し、これにより溝502を埋め込み酸化膜531bで充填する(図65参照)。
【0009】
そして、シリコン窒化膜506をストッパとするCMP(Chemical Mechanical Polishing)法によって、当該シリコン窒化膜506上の埋め込み酸化膜531bを除去し、埋め込み酸化膜531bを平坦化する(図66参照)。その後、素子分離531の高さを調整するためにフッ酸によって埋め込み酸化膜531bを一部除去する。そして、シリコン窒化膜506を熱リン酸によって除去し、下敷シリコン酸化膜505をフッ酸によって除去する。これにより素子分離531が完成する(図67参照)。
【0010】
その後、MOSFET590を形成する。具体的には、ウェル、チャネルカット領域、及び、しきい値を制御するためのチャネル不純物層を、イオン注入法で形成する。そして、ゲート絶縁膜592、ゲート電極591、及び、ソース/ドレイン領域593を形成する。これにより、図63の半導体装置500が完成する。
【0011】
なお、溝型素子分離に関する技術は例えば特許文献1において紹介されている。
【0012】
【特許文献1】
特開2000−332099号公報
【0013】
【発明が解決しようとする課題】
半導体装置500の製造方法では上述のようにCVD法によって溝502内に埋め込み酸化膜531bを堆積するので、半導体装置500の微細化に伴って溝502のアスペクト比が大きくなると埋め込み酸化膜531b内にボイドが発生しやすくなる。このボイドはCMP後又はシリコン酸化膜531b及び/又は505のフッ酸処理後に、微細な溝として素子分離531の表面に現れる。この微細な溝内に例えば配線層用の配線材料が埋め込まれ、当該配線材料のパターニング後にも残存すると、配線層がショートしてしまう。このようにボイドの発生は歩留まり低下を招く。
【0014】
ボイドの発生を抑制するためには、埋め込み酸化膜531bとして、不純物がドーピングされて埋め込み特性が向上したシリコン酸化膜を用いることが有効である。しかしながら、埋め込み酸化膜531bにドーピングされた不純物は、当該膜531bの形成後の熱処理工程によって、基板501内や素子分離531上の配線層に拡散し、MOSFET590の特性にばらつきを発生させる等の問題がある。具体的には、素子分離531と基板501との界面や基板501内へ拡散した不純物は、MOSFET590のしきい値電圧を変動させたり、ゲート絶縁膜592の形成に際して酸化速度を変動させたりする。更に、基板501内へ拡散した不純物が基板501とゲート絶縁膜592との界面に界面準位を形成すると、MOSFET590の特性が変動したり、リーク電流が増大したりする。また、素子分離531上に延在したゲート電極591中へ不純物が拡散すると、ゲート電極591の仕事関数が変動してMOSFET590の特性が変動する。
【0015】
このような不純物の拡散を抑制するために内壁酸化膜531aと埋め込み酸化膜531bとの間にシリコン窒化膜を堆積することによって内壁構造を2層にすることが、上記特許文献1(特開2000−332099号公報)に提案されている。しかしながら、上記シリコン窒化膜を堆積するとその分、溝502のアスペクト比が大きくなるので、埋め込み酸化膜531bの形成時にボイドが発生しやすくなる。更に、上記シリコン窒化膜はゲート酸化膜592の形成時に酸化抑制作用を奏するので、素子分離531付近においてゲート絶縁膜593が薄くなり、ゲート絶縁膜593の信頼性を低下させてしまう。
【0016】
本発明はかかる点に鑑みてなされたものであり、ボイドの発生、ドーピングされた絶縁体中の不純物の半導体基板等へ拡散、及び、シリコン窒化膜によるゲート絶縁膜の薄膜化、という素子分離に関するこれらの問題を同時に解消しうる半導体装置を提供することを目的とする。
【0017】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、不純物がドーピングされた絶縁体と、不純物がドーピングされていない絶縁体と、第1のオキシナイトライド膜と、MIS型トランジスタと、を含んでいる。前記半導体基板は、主面を有すると共に前記主面に開口入り口を設けて形成された溝を有している。前記不純物がドーピングされた絶縁体は前記溝内に配置されている。前記不純物がドーピングされていない絶縁体は、前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置されている。前記第1のオキシナイトライド膜は、前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記半導体基板との間に配置されている。前記MIS型トランジスタは、前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されている。そして、前記ドーピングされた絶縁体は、前記ドーピングされていない絶縁体及び前記第1のオキシナイトライド膜によって、前記半導体基板と分離されている。
【0018】
あるいは、この発明に係る半導体装置は、半導体基板と、不純物がドーピングされた絶縁体と、不純物がドーピングされていない絶縁体と、シリコン酸化膜と、オキシナイトライド膜と、MIS型トランジスタと、を含んでいる。前記半導体基板は、主面を有すると共に前記主面に開口入り口を設けて形成された溝を有している。前記不純物がドーピングされた絶縁体は前記溝内に配置されている。前記不純物がドーピングされていない絶縁体は、前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置されている。前記シリコン酸化膜は、前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間に配置されている。前記オキシナイトライド膜は、前記溝内において前記ドーピングされていない絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記ドーピングされた絶縁体との間に配置されている。前記MIS型トランジスタは、前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されている。そして、前記ドーピングされた絶縁体は、前記シリコン酸化膜、前記ドーピングされていない絶縁体、及び、前記オキシナイトライド膜によって、前記半導体基板と分離されている。
【0019】
【発明の実施の形態】
<実施の形態1>
図1に実施の形態1に係る半導体装置101の模式的な断面図を示し、当該半導体装置101の溝型の素子分離31を説明するための断面図を図2に示す。半導体装置101は、例えばシリコンから成る半導体基板(以下、単に「基板」とも呼ぶ)1と、素子分離31と、半導体素子(ここでは一例としてMOSFET(ないしはMISFET(Metal Insulator Semiconductor Field Effect Transistor))90を挙げる)と、を含んでいる。
【0020】
具体的には、基板1には基板主面1Sから内部に向けて深さ150nm〜500nm程度の溝2が形成されており(このとき溝2の開口入り口は基板主面1Sに設けられている)、当該溝2内に素子分離31が配置されている。
【0021】
図2に示すように、素子分離31は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)31Dと、不純物がドーピングされていない周辺絶縁体31NDと、に大別され、周辺絶縁体31NDはドーピングされた絶縁体31Dに接し且つ当該絶縁体31D全体を取り囲んでいる。更に、周辺絶縁体31NDは、酸化シリコンから成るオキサイド部分31Oと、オキシナイトライドから成るオキシナイトライド部分31ONと、に大別され、シリコン窒化膜を含んではいない。素子分離31では、オキサイド部分31Oは2つのシリコン酸化膜31O1,31O2から成り、オキシナイトライド部分31ONはオキシナイトライド膜31ON1から成る。
【0022】
詳細には、シリコン酸化膜31O1は溝2の内表面2S(側面2W及び底面2Bから成る)全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。シリコン酸化膜31O1の厚さ(内表面2Sに垂直な方向の寸法)は5nm〜30nm程度である。
【0023】
更に、オキシナイトライド膜31ON1が、溝2内においてシリコン酸化膜31O1を介して基板1に対面するように形成されている。オキシナイトライド膜31ON1はシリコン酸化膜31O1に接し且つ当該膜31O1に沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜31ON1はシリコン酸化膜31O1を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜31ON1はオキサイド部分31Oのうちのシリコン酸化膜31O1を利用した窒化処理により形成され、当該膜31ON1の厚さ(溝2の内表面2Sに垂直な方向の寸法)は0.5nm〜2nm程度である。
【0024】
そして、ドーピングされたシリコン酸化膜31D及びオキサイド部分31Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)31O2が、オキシナイトライド膜31ON1及びシリコン酸化膜31O1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、オキシナイトライド膜31ON1及びシリコン酸化膜31O1は溝2内において、ドーピングされたシリコン酸化膜31Dと基板1との間及びシリコン酸化膜31O2と基板1との間に配置されている。また、シリコン酸化膜31O1が溝2内においてオキシナイトライド膜31ON1と基板1との間に配置されている。なおここでは上記両膜31D,31O2の厚さ(溝2の底面2B又は基板主面1Sに垂直な方向の寸法)は大略等しいものとする。
【0025】
より具体的には、上記両膜31D,31O2は溝2内において2層構造を成している。詳細には、ドーピングされたシリコン酸化膜31Dは溝2の底面2Bの側に配置されており、底面及び側面(溝2の底面2B及び側面2Wに対面する表面)がオキシナイトライド膜31ON1に接している。他方、シリコン酸化膜31O2はドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側に配置されており(従ってシリコン酸化膜31O2はドーピングされたシリコン酸化膜31Dを介して溝2の底面2Bに対面するように配置されている)、底面(溝2の底面2Bに対面する表面)はドーピングされたシリコン酸化膜31Dに接する一方で側面(溝2の側面2Wに対面する表面)はオキシナイトライド膜31ON1に接している。すなわち、ドーピングされたシリコン酸化膜31Dの全表面はシリコン酸化膜31O2及びオキシナイトライド膜31ON1に接している。そして、ドーピングされたシリコン酸化膜31Dはシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1によって基板1と分離されている。
【0026】
このとき、溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜31O1、オキシナイトライド膜31ON1及びシリコン酸化膜31O2が並んでおり、これらの膜31O1,31ON1,31O2で以て、すなわちオキサイド部分31O及びオキシナイトライド部分31ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0027】
更に、溝2の開口入り口付近において、シリコン酸化膜31O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜31ON1の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜31O2の上面(ドーピングされたシリコン酸化膜31Dに接する表面に対向する表面)はオキシナイトライド膜31ON1の上記端部と略同程度の高さレベルに在る。すなわち、素子分離31は基板主面1Sよりも落ち込んだ(くぼんだ)部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応して開口入り口エッジ付近ではシリコン酸化膜31O1の厚さは端部(先端)に近づくにつれてなめらかに増大している。
【0028】
図1に戻り、素子分離31で区画された活性領域ないしは素子形成領域には(すなわち主面1Sのうちで溝2が形成されていない領域には)MOSFET90が形成されている。詳細には、活性領域の基板主面1S内には1対のソース/ドレイン領域93がチャネル領域を介して形成されている。なお、ソース/ドレイン領域93は素子分離31に接しており、又、素子分離31よりも(ここではシリコン酸化膜31O2よりも)浅い。そして、基板主面1S上には上記チャネル領域に対面するように例えばシリコン酸化膜から成るゲート絶縁膜92及びゲート電極91がこの順序で形成されている。
【0029】
次に、図1及び図2に加えて図3〜図8の断面図を参照して、半導体装置101の製造方法を説明する。まず、膜厚5nm〜30nm程度の下敷シリコン酸化膜5、及び、膜厚50nm〜200nm程度のシリコン窒化膜6を基板主面1S上にこの順序で形成する(図3参照)。そして、上記膜5,6及び基板1を写真製版技術によってパターンエッチングして、基板1内に至る溝2を形成する(図3参照)。なお、溝2は基板1内において深さ150nm〜500nm程度に形成する。
【0030】
続いて、溝2内に露出している基板1の内表面2Sを熱酸化して、膜厚5nm〜30nm程度のシリコン酸化膜31O1を形成する(図4参照)。このとき、シリコン酸化膜31O1の端部は下敷シリコン酸化膜5と結合している(接している)。なお、両膜31O1,5は互いに端部を共有しているとも捉えられる。また、当該熱酸化時に、基板1において両シリコン酸化膜31O1,5の結合部分付近すなわち開口入り口エッジも酸化されるため、当該エッジ部分が丸められる(図2参照)。
【0031】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、シリコン酸化膜31O1を利用して当該膜31O1の表面にオキシナイトライド膜31ON1を形成する(図4参照)。かかる窒化処理により、オキシナイトライド膜31ON1は、シリコン酸化膜31O1に接して形成され、又、溝2の側面2Wに対面する部分を有して形成される。なおこのとき下敷シリコン酸化膜5の側面(溝2内で露出している)にもオキシナイトライド膜31ON1の一部が形成される。
【0032】
その後、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法によって溝2内に、フッ素がドーピングされたシリコン酸化膜31Dを堆積する(図5参照)。このとき、図5に示すように溝2の開口入り口付近ではオキシナイトライド膜31ON1上にドーピングされたシリコン酸化膜31Dが堆積しないように、換言すれば開口入り口付近ではオキシナイトライド膜31ON1が露出するように、更に換言すれば溝2内の該膜31Dが断面視においてU字型にならないように、成膜条件を選定する。なお、ドーピングされたシリコン酸化膜31Dはシリコン窒化膜6の上面(下敷シリコン酸化膜5に接する表面とは対向する表面)上にも堆積され、図5には更に当該膜6の側面上にも堆積された場合を図示している。
【0033】
次に、オキサイド部分31Oを成すシリコン酸化膜31O2をHDP−CVD法によって全面的に堆積し(少なくとも溝2内のドーピングされたシリコン酸化膜31Dを覆うように且つ溝2を充填するように堆積し)、溝2を完全に充填する(図6参照)。
【0034】
そして、シリコン窒化膜6をストッパとするCMP(Chemical Mechanical Polishing)法によって、当該シリコン窒化膜6上の膜31D,31O2を除去し、シリコン酸化膜31O2を平坦化する(図7参照)。その後、素子分離31の高さを調整するためにフッ酸によりシリコン酸化膜31O2を一部除去する。そして、シリコン窒化膜6を熱リン酸によって除去し、下敷シリコン酸化膜5をフッ酸によって除去する。
【0035】
なお、下敷シリコン酸化膜5の除去時にシリコン酸化膜31O2も一部除去されるので、このとき除去される量を考慮してシリコン窒化膜6の除去前に行うシリコン酸化膜31O2の一部除去処理を実施する。また、シリコン窒化膜6の側面上に残っていた、ドーピングされたシリコン酸化膜31Dは、シリコン酸化膜31O2及び/又は下敷シリコン酸化膜5のエッチング時に除去する。また、上述のようにオキシナイトライド膜31ON1はシリコン窒化膜5の側面にも形成されるので、下敷シリコン酸化膜5の除去後において、シリコン酸化膜31O1の端部は基板主面1Sと略同じ高さになる一方でオキシナイトライド膜31ON1の端部は基板主面1Sよりも突出することになる。
【0036】
これにより、素子分離31が完成する(図8参照)。かかる製造方法によれば、基板1とドーピングされたシリコン酸化膜31Dとの間にシリコン酸化膜31O1及びオキシナイトライド膜31ON1が配置され、シリコン酸化膜31O2が、ドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側に配置される。しかも、溝2内において基板1、シリコン酸化膜31O1及びオキシナイトライド膜31ON1は接して形成されると共にシリコン酸化膜31O2は開口入り口付近において露出したオキシナイトライド膜31ON1に接して形成されるので、開口入り口付近はシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1で以て占められる。また、シリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1の形成工程によって、ドーピングされたシリコン酸化膜31Dが周辺絶縁体31NDで取り囲まれる。
【0037】
その後、MOSFET90を形成する。具体的には、ウェル、チャネルカット領域、及び、しきい値を制御するためのチャネル不純物層を、イオン注入法で形成する。次に、ゲート絶縁膜92を形成し、電極材料の堆積及びパターニングによってゲート電極91を形成する。次に、イオン注入法によってソース/ドレイン領域93を形成する。これにより、図1の半導体装置101が完成する。
【0038】
かかる半導体装置101及びこれの製造方法によれば、次のような効果が得られる。
【0039】
まず、ドーピングされたシリコン酸化膜31Dは溝2を埋め込む特性に優れるので、狭い溝2であってもボイドの発生を抑制可能である。更に、シリコン酸化膜31O2よりも下にドーピングされたシリコン酸化膜31Dが配置されているので、ドーピングされたシリコン酸化膜31Dの形成後には溝2のアスペクト比が小さくなっている。このため、不純物がドーピングされていないシリコン酸化膜31O2を埋め込む時にボイドの発生が抑制可能である。従って、ボイドに起因した不具合が低減できる。
【0040】
また、周辺絶縁体31NDがドーピングされたシリコン酸化膜31Dを取り囲んでいるので、上記不純物が基板1内へ及びゲート電極91へ拡散するのが防止される。具体的には、オキシナイトライド膜31ON1及びシリコン酸化膜31O1によって、ドーピングされたシリコン酸化膜31D中の不純物が基板1へ拡散するのが防止されるし、シリコン酸化膜31ON1,31O2及びオキシナイトライド膜31ON1によって、上記不純物が基板主面1S付近(例えばソース/ドレイン領域93)へ及び素子分離31上の要素(例えばゲート電極91)へ拡散するのが防止される。従って、上記不純物に起因した不具合、例えばMOSFET90の特性変動やリーク電流の発生を低減することができる。このとき、オキシナイトライドは酸化シリコンに比べて不純物の拡散を阻止する能力が高いので、オキシナイトライド膜31ON1によって基板1内(基板主面1S付近を含む)への不純物拡散をより確実に防止することができる。
【0041】
また、オキシナイトライド膜31ON1をシリコン酸化膜31O1を利用した窒化処理によって形成する。かかる窒化処理によればCVD法等の堆積法に比べて薄い膜を形成できるし又溝2内であっても堆積法に比べて均一な膜厚が得られるので、溝2のアスペクト比を大幅に増大させることなくオキシナイトライド膜31ON1を形成することができる。このため、素子分離31中のボイドを、従ってボイドに起因した不具合を抑制できる。
【0042】
また、オキシナイトライド部分31ONの適用により、シリコン窒化膜を用いる場合とは異なる次のような効果も得られる。すなわち、開口入り口付近はオキサイド部分31O及びオキシナイトライド部分31ONで以て占められており、当該開口入り口付近にはシリコン窒化膜が配置されていない。既述のように、開口入り口付近にシリコン窒化膜が存在すると、基板主面1Sを酸化してゲート絶縁膜92を形成する際にシリコン窒化膜がかかる酸化を抑制する働きをする。このため、ゲート絶縁膜92が素子分離近傍で薄くなりゲート絶縁膜92の信頼性が低下してしまう。しかしながら、半導体装置101では上述のように開口入り口付近にシリコン窒化膜が存在しないので、又、オキシナイトライドは窒化シリコンよりも上述のゲート絶縁膜の薄膜化を発生しにくいので、ゲート絶縁膜92の信頼性を、従って半導体装置101の信頼性を向上させることができる。
【0043】
ここで、図9〜図12を参照して半導体装置101の他の製造方法を説明する。まず、上述の製造方法と同様にしてオキシナイトライド膜31ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜31D(用の絶縁膜)を堆積する(図9参照)。このとき、完成した素子分離31におけるドーピングされたシリコン酸化膜31Dよりも厚く溝2内に該膜31Dを堆積する。なお、図9に示すように、上述の製造方法とは異なり、溝2の開口入り口付近においてオキシナイトライド膜31ON1上にドーピングされたシリコン酸化膜31Dが堆積して構わない、すなわち当該膜31Dが溝2内において断面視U字型になっても構わない。更に当該ドーピングされたシリコン酸化膜31Dは溝2内からシリコン窒化膜6の上面上に渡って一続きに形成されていても構わない。
【0044】
次に、堆積したシリコン酸化膜31Dの一部をフッ酸で除去する(図10参照)。より具体的には、ドーピングされたシリコン酸化膜31Dの上面部分をエッチングすることによって、当該膜31Dの大きさ(厚さ)を調整し、完成した素子分離31での同シリコン酸化膜31Dを溝2内に形成する。また、開口入り口付近においてオキシナイトライド膜31ON1が露出するように、フッ酸処理を施す。更に、シリコン酸化膜31Dのうちでシリコン窒化膜6の側面上の部分を除去する(完全に除去するのが望ましい)ことにより、当該部分によって狭められていた開口入り口を広げる。このとき、溝2内においてオキシナイトライド膜31ON1がシリコン酸化膜31O1よりもドーピングされたシリコン酸化膜31Dの側に配置されているので、オキシナイトライド膜31ON1によってシリコン酸化膜31O1を上記フッ酸処理時にエッチングされないようにすることができる(上記フッ酸から保護することができる)。
【0045】
その後は上述の製造方法と同様にして、シリコン酸化膜31O2の堆積(図11参照)、及び、CMP処理(図12参照)等を実施することにより、半導体装置101が完成する。このとき、上述のようにドーピングされたシリコン酸化膜31Dのフッ酸処理によって開口入り口が広げられているので、シリコン酸化膜31O2をボイドを抑制して良好に堆積できる。
【0046】
<実施の形態2>
図13に実施の形態2に係る半導体装置102の模式的な断面図を示し、当該半導体装置102の溝型の素子分離32を説明するための断面図を図14に示す。半導体装置102は半導体装置101(図1及び図2参照)において素子分離31を素子分離32に変えた構造を有しており、当該素子分離32は基本的に素子分離31(図2参照)においてシリコン酸化膜31O1とオキシナイトライド膜31ON1とを互いに配置位置を入れ替えた構造を有している。
【0047】
具体的には、基板1の溝2内に素子分離32が配置されている。図14に示すように、素子分離32は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)32Dと、不純物がドーピングされていない周辺絶縁体32NDと、に大別され、周辺絶縁体32NDはドーピングされた絶縁体32Dに接し且つ当該絶縁体32D全体を取り囲んでいる。更に、周辺絶縁体32NDは、酸化シリコンから成るオキサイド部分32Oと、オキシナイトライドから成るオキシナイトライド部分32ONと、に大別され、シリコン窒化膜を含んではいない。素子分離32では、オキサイド部分32Oは2つのシリコン酸化膜32O1,32O2から成り、オキシナイトライド部分32ONはオキシナイトライド膜32ON1から成る。
【0048】
詳細には、オキシナイトライド膜32ON1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜32ON1は溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜32ON1はオキサイド部分32Oのうちのシリコン酸化膜32O1を利用した窒化処理により形成される。なお、オキシナイトライド膜32ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0049】
更に、シリコン酸化膜32O1が、溝2内においてオキシナイトライド膜32ON1を介して基板1に対面するように形成されている。シリコン酸化膜32O1はオキシナイトライド膜32ON1に接し且つ当該膜32ON1に沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜32O1の厚さは既述のシリコン酸化膜31O1(図2参照)と同程度である。
【0050】
そして、ドーピングされたシリコン酸化膜32D及びオキサイド部分32Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)32O2が、シリコン酸化膜32O1及びオキシナイトライド膜32ON1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、シリコン酸化膜32O1及びオキシナイトライド膜32ON1は溝2内において、ドーピングされたシリコン酸化膜32Dと基板1との間及びシリコン酸化膜32O2と基板1との間に配置されている。なおここでは上記両膜32D,32O2の厚さは既述の膜31D,31O2(図2参照)と同様、大略等しいものとする。
【0051】
より具体的には、上記両膜32D,32O2は溝2内において2層構造を成している。詳細には、ドーピングされたシリコン酸化膜32Dは溝2の底面2Bの側に配置されており、底面及び側面がシリコン酸化膜32O1に接している。他方、シリコン酸化膜32O2はドーピングされたシリコン酸化膜32Dよりも溝2の開口入り口の側に配置されており(従ってシリコン酸化膜32O2はドーピングされたシリコン酸化膜32Dを介して溝2の底面2Bに対面するように配置されている)、底面はドーピングされたシリコン酸化膜32Dに接する一方で側面はシリコン酸化膜32O1に接している。すなわち、ドーピングされたシリコン酸化膜32Dの全表面はシリコン酸化膜32O1,32O2に接している。そして、ドーピングされたシリコン酸化膜32Dはシリコン酸化膜32O1,32O2及びオキシナイトライド膜32ON1によって基板1と分離されている。
【0052】
このとき、溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にオキシナイトライド膜32ON1、シリコン酸化膜32O1及びシリコン酸化膜32O2が並んでおり、これらの膜32ON1,32O1,32O2で以て、すなわちオキサイド部分32O及びオキシナイトライド部分32ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0053】
更に、溝2の開口入り口付近において、オキシナイトライド膜32ON1及びシリコン酸化膜32O1の端部は基板主面1Sと大略同じ高さにあり、シリコン酸化膜32O2の上面は基板主面1Sよりも溝2の外側(上方)へ突出している。すなわち、素子分離32は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、オキシナイトライド膜32ON1はかかる形状に沿って形成されている(厚さは大略均一である)。他方、シリコン酸化膜32O1の端部は上述の丸められた形状に対応して、既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0054】
そして、半導体装置101(図1参照)と同様に、素子分離32で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0055】
次に、図13及び図14に加えて図15〜図19の断面図を参照して、半導体装置102の製造方法を説明する。まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する(図15参照)。続いて、既述の半導体装置101の製造方法と同様に、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜32O1を形成する(図15参照)。
【0056】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中で熱処理を実施することにより、シリコン酸化膜32O1と基板1との界面近傍に窒素を導入してオキシナイトライド膜32ON1を形成する(図15参照)。かかる窒化処理により、オキシナイトライド膜32ON1は溝2の側面2Wに対面する部分を有して形成される。このとき、オキシナイトライド膜32O1はシリコン酸化膜32O1から酸素が供給されることによって及びシリコン酸化膜32O1及び/又は基板1からシリコンが供給されることによって形成されると考えられ、従って当該オキシナイトライド膜32O1は少なくともシリコン酸化膜32O1を利用して形成されると考えられる。なお、オキシナイトライド膜32ON1の端部は下敷シリコン酸化膜5に接しており、従って当該端部は基板主面1Sと略同じ高さに在る。
【0057】
その後の製造方法は既述の半導体装置101と基本的に同様である。具体的には、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜32Dを堆積する(図16参照)。その後、オキサイド部分32Oを成すシリコン酸化膜32O2をHDP−CVD法によって堆積し、これにより溝2を完全に充填する(図17参照)。このとき、シリコン酸化膜32O2は開口入り口付近において露出したシリコン酸化膜32O1に接して形成されるので、開口入り口付近はシリコン酸化膜32O1,32O2及びオキシナイトライド膜32ON1で以て占められる。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜32D,32O2を除去し、シリコン酸化膜32O2を平坦化する(図18参照)。その後、素子分離32の高さを調整するためにフッ酸によりシリコン酸化膜32O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離32が完成する(図19参照)。その後、MOSFET90を形成することにより、図13の半導体装置102が完成する。
【0058】
なお、上述のようにオキシナイトライド膜32ON1の端部は基板主面1Sと大略同じ高さにあるので、下敷シリコン酸化膜5の除去後においてオキシナイトライド膜32ON1及びシリコン酸化膜32O1の両端部は基板主面1Sと略同じ高さになる。
【0059】
かかる半導体装置102及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。
【0060】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置102を製造することも可能である。
【0061】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜32ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜32Dを堆積する(図20参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離32におけるドーピングされたシリコン酸化膜32Dよりも厚く溝2内に該膜32Dを堆積する。次に、堆積したシリコン酸化膜32Dの一部をフッ酸で除去する(図21参照)。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0062】
その後は上述の製造方法と同様にして、シリコン酸化膜32O2の堆積(図22参照)、及び、CMP処理(図23参照)等を実施することにより、半導体装置102が完成する。
【0063】
<実施の形態3>
図24に実施の形態3に係る半導体装置103の模式的な断面図を示し、当該半導体装置103の溝型の素子分離33を説明するための断面図を図25に示す。半導体装置103は半導体装置101(図1及び図2参照)において素子分離31を素子分離33に変えた構造を有しており、当該素子分離33は基本的に素子分離31(図2参照)においてオキシナイトライド膜31ON1の底部(溝2の底面2Bに対面する部分)をドーピングされたシリコン酸化膜31Dとシリコン酸化膜31O2との間に設けた構造を有している。
【0064】
具体的には、基板1の溝2内に素子分離33が配置されている。図25に示すように、素子分離33は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)33Dと、不純物がドーピングされていない周辺絶縁体33NDと、に大別され、周辺絶縁体33NDはドーピングされた絶縁体33Dに接し且つ当該絶縁体33D全体を取り囲んでいる。更に、周辺絶縁体33NDは、酸化シリコンから成るオキサイド部分33Oと、オキシナイトライドから成るオキシナイトライド部分33ONと、に大別され、シリコン窒化膜を含んではいない。素子分離33では、オキサイド部分33Oは2つのシリコン酸化膜33O1,33O2から成り、オキシナイトライド部分33ONはオキシナイトライド膜33ON2から成る。
【0065】
詳細には、シリコン酸化膜33O1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜33O1の厚さは例えば、底部及び当該底部寄りの側部では既述のシリコン酸化膜31O1(図2参照)と同程度である一方、開口入り口側の側部では上記底部よりも薄くなっている。
【0066】
そして、ドーピングされたシリコン酸化膜33Dが、シリコン酸化膜33O1を介して基板1に対面し且つシリコン酸化膜33O1に接して、溝2内に配置されている。換言すればこのとき、シリコン酸化膜33O1は溝2内において、ドーピングされたシリコン酸化膜33Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜33Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜33O2と同程度の厚さを有しているものとする。
【0067】
更に、オキシナイトライド膜33ON2が、ドーピングされたシリコン酸化膜33Dの上面(溝2の底面2Bに対面する表面に対向する表面)及びシリコン酸化膜33O1の上記薄い部分に接して形成されており、断面視においてU字型をしている。なお、かかるU字型のオキシナイトライド膜33ON2は溝2の内表面2Sに沿って形成されているとも捉えられる。このとき、オキシナイトライド膜33ON2はシリコン酸化膜33O1の上記薄い部分を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜33ON2はオキサイド部分33Oのうちのシリコン酸化膜33O1及びドーピングされたシリコン酸化膜33Dを利用した窒化処理により形成される。なお、オキシナイトライド膜33ON2の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0068】
オキシナイトライド膜33ON2に接し且つ当該膜33ON2が形成する断面視U字型を埋めるように、オキサイド部分33Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)33O2が配置されている。すなわち、シリコン酸化膜33O2は、オキシナイトライド膜33ON2及びシリコン酸化膜33O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜33ON2、ドーピングされたシリコン酸化膜33D及びシリコン酸化膜33O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。このとき、オキシナイトライド膜33ON2はシリコン酸化膜33O2と基板1との間及びシリコン酸化膜33O2とドーピングされたシリコン酸化膜33Dとの間に配置されている。ドーピングされたシリコン酸化膜33Dの全表面はシリコン酸化膜33O1及びオキシナイトライド膜33ON2に接している。そして、ドーピングされたシリコン酸化膜33Dはシリコン酸化膜33O1,33O2及びオキシナイトライド膜33ON1によって基板1と分離されている。
【0069】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜33O1、オキシナイトライド膜33ON2及びシリコン酸化膜33O2が並んでおり、これらの膜33O1,33ON2,32O2で以て、すなわちオキサイド部分33O及びオキシナイトライド部分33ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0070】
更に、溝2の開口入り口付近において、シリコン酸化膜33O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜33ON2の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜33O2の上面はオキシナイトライド膜33ON2の上記端部と略同程度の高さレベルに在る。すなわち、素子分離33は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してシリコン酸化膜33O1の端部は既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0071】
そして、半導体装置101(図1参照)と同様に、素子分離33で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0072】
次に、図24及び図25に加えて図26〜図31の断面図を参照して、半導体装置103の製造方法を説明する。なお、半導体装置103の製造方法は基本的に半導体装置101の製造方法においてオキシナイトライド膜31ON1とドーピングされたシリコン酸化膜31Dとの形成順序を入れ替えて成る。
【0073】
まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する(図26参照)。続いて、既述の半導体装置101の製造方法と同様に、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜33O1を形成する(図26参照)。
【0074】
その後、既述の半導体装置101の製造方法と同様に、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜33Dを堆積する(図27参照)。
【0075】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、シリコン酸化膜33O1及びドーピングされたシリコン酸化膜33Dを利用して当該膜33O1,33Dの露出表面にオキシナイトライド膜33ON2を形成する(図28参照)。かかる窒化処理により、オキシナイトライド膜33ON2は、シリコン酸化膜33O1に接して形成され、又、溝2の側面2Wに対面する部分を有して形成される。更に、オキシナイトライド膜33ON2は、ドーピングされたシリコン酸化膜33Dよりも溝2の開口入り口の側に配置される。なおこのとき下敷シリコン酸化膜5の露出表面にもオキシナイトライド膜33ON2の一部が形成される。また、シリコン酸化膜33O1においてオキシナイトライド33ON2が形成される部分は当該窒化処理によって薄くなり、上述のシリコン酸化膜33O1の薄い部分に成る。同様にかかる窒化処理によって、ドーピングされたシリコン酸化膜33Dが薄くなるので、この減少分を考慮して当該膜33Dを堆積しておく。
【0076】
その後の製造方法は既述の半導体装置101と基本的に同様である。具体的には、オキサイド部分33Oを成すシリコン酸化膜33O2をHDP−CVD法によって堆積し、溝2を完全に充填する(図29参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜33D,33ON2,33O2を除去し、シリコン酸化膜33O2を平坦化する(図30参照)。その後、素子分離33の高さを調整するためにフッ酸によりシリコン酸化膜33O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離33が完成する(図31参照)。かかる製造方法によれば、オキシナイトライド膜33ON2が、ドーピングされたシリコン酸化膜33Dとシリコン窒化膜33O2との間に配置される。また、シリコン酸化膜33O1,33O2及びオキシナイトライド膜33ON2の形成工程によって、ドーピングされたシリコン酸化膜33Dが周辺絶縁体33NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図24の半導体装置103が完成する。
【0077】
なお、オキシナイトライドはフッ酸及び熱リン酸のいずれによってもエッチングされる(但し一般的に酸化シリコン及び窒化シリコンに比してエッチングレートは低い)ので、CMP後にシリコン窒化膜6の側面に対面して残っているオキシナイトライド膜33ON2は、シリコン酸化膜31O2、シリコン窒化膜6、及び/又は、下敷シリコン酸化膜5のエッチング時に除去される(除去可能である)。また、シリコン酸化膜33O1は既述のシリコン酸化膜31O1(図2参照)と同様に形成されるので、下敷シリコン酸化膜5の除去後においてシリコン酸化膜33O1の端部は基板主面1Sと略同じ高さになる。
【0078】
かかる半導体装置103及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜33ON2によって、基板主面1S付近及び素子分離33上の要素(例えばゲート電極91)への不純物拡散をより確実に防止することができる。
【0079】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置103を製造することも可能である。
【0080】
具体的には、上述の製造方法と同様にしてシリコン酸化膜33O1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜33Dを堆積する(図32参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離33におけるドーピングされたシリコン酸化膜33Dよりも厚く溝2内に該膜33Dを堆積する。次に、堆積したシリコン酸化膜33Dの一部をフッ酸で除去する(図33参照)。このとき、オキシナイトライド膜33ON2の形成を考慮して、完成した素子分離33での同シリコン酸化膜33Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0081】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜33ON2の形成(図34参照)、シリコン酸化膜33O2の堆積(図35参照)、及び、CMP処理(図36参照)等を実施することにより、半導体装置103が完成する。
【0082】
<実施の形態4>
図37に実施の形態4に係る半導体装置104の模式的な断面図を示し、当該半導体装置104の溝型の素子分離34を説明するための断面図を図38に示す。半導体装置104は半導体装置101(図1及び図2参照)において素子分離31を素子分離34に変えた構造を有しており、当該素子分離34は基本的に素子分離31(図2参照)においてドーピングされたシリコン酸化膜31Dとシリコン酸化膜31O2との間に更なるオキシナイトライド膜を設けた構造を有している。
【0083】
具体的には、基板1の溝2内に素子分離34が配置されている。図38に示すように、素子分離34は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)34Dと、不純物がドーピングされていない周辺絶縁体34NDと、に大別され、周辺絶縁体34NDはドーピングされた絶縁体34Dに接し且つ当該絶縁体34D全体を取り囲んでいる。更に、周辺絶縁体34NDは、酸化シリコンから成るオキサイド部分34Oと、オキシナイトライドから成るオキシナイトライド部分34ONと、に大別され、シリコン窒化膜を含んではいない。素子分離34では、オキサイド部分34Oは2つのシリコン酸化膜34O1,34O2から成り、オキシナイトライド部分34ONは2つのオキシナイトライド膜34ON1,34ON2から成る。
【0084】
詳細には、シリコン酸化膜34O1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜34O1の厚さは既述のシリコン酸化膜31O1(図2参照)と同程度である。
【0085】
更に、オキシナイトライド膜34ON1が、溝2内においてシリコン酸化膜34O1を介して基板1に対面するように形成されている。オキシナイトライド膜34ON1はシリコン酸化膜34O1に接し且つ当該膜34O1に沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜34ON1はシリコン酸化膜34O1を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜34ON1はオキサイド部分34Oのうちのシリコン酸化膜34O1を利用した窒化処理により形成され、当該膜34ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0086】
そして、ドーピングされたシリコン酸化膜34Dが、オキシナイトライド膜34ON1及びシリコン酸化膜34O1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、オキシナイトライド膜34ON1及びシリコン酸化膜34O1は溝2内において、ドーピングされたシリコン酸化膜34Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜34Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜34O2と同程度の厚さを有しているものとする。
【0087】
更に、オキシナイトライド膜34ON2が、ドーピングされたシリコン酸化膜34Dの上面全体に接して形成されており、当該オキシナイトライド膜34ON2の端部はオキシナイトライド膜34ON1に結合している(接している)。なお、後述のようにオキシナイトライド膜34ON2はドーピングされたシリコン酸化膜34Dを利用した窒化処理により形成される。オキシナイトライド膜34ON2の厚さは上述のオキシナイトライド膜34ON1及び既述のオキシナイトライド膜33ON2(図25参照)と同程度である。
【0088】
オキシナイトライド膜34ON1,34ON2に接し且つ当該膜34ON1,34ON2が形成する断面視U字型を埋めるように、オキサイド部分34Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)34O2が配置されている。このとき、シリコン酸化膜34O2はオキシナイトライド膜34ON2を介して、ドーピングされたシリコン酸化膜34Dに対面しており、換言すればオキシナイトライド膜34ON2はドーピングされたシリコン酸化膜34Dとシリコン酸化膜34O2との間に配置されている。なお、シリコン酸化膜34O2はオキシナイトライド膜34ON1及びシリコン酸化膜34O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜34ON2、ドーピングされたシリコン酸化膜34D及びシリコン酸化膜34O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。また、オキシナイトライド膜34ON1は溝2内においてドーピングされたシリコン酸化膜34Dと基板1との間及びシリコン酸化膜34O2と基板1との間に配置されている。このとき、ドーピングされたシリコン酸化膜34Dの全表面はオキシナイトライド膜34ON1,34ON2に接している。そして、ドーピングされたシリコン酸化膜34Dはシリコン酸化膜34O1,34O2及びオキシナイトライド膜34ON1,34ON2によって基板1と分離されている。
【0089】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜34O1、オキシナイトライド膜34ON1及びシリコン酸化膜34O2が並んでおり、これらの膜34O1,34ON1,34O2で以て、すなわちオキサイド部分34O及びオキシナイトライド部分34ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0090】
更に、溝2の開口入り口付近において、シリコン酸化膜34O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜34ON1の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜34O2の上面はオキシナイトライド膜34ON1の上記端部と略同程度の高さレベルに在る。すなわち、素子分離34は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してシリコン酸化膜34O1の端部は既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0091】
そして、半導体装置101(図1参照)と同様に、素子分離34で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0092】
次に、図37及び図38に加えて図39〜図42の断面図を参照して、半導体装置104の製造方法を説明する。なお、半導体装置104の製造方法は基本的に半導体装置101,103の両製造方法を組み合わせて成る。
【0093】
まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5、シリコン窒化膜6、溝2、シリコン酸化膜34O1、オキシナイトライド膜34ON1、及び、ドーピングされたシリコン酸化膜34Dを形成する(図39参照)。具体的には、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する。続いて、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜34O1を形成する。更に、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することによって、シリコン酸化膜34O1を利用して当該膜34O1の表面にオキシナイトライド膜34ON1を形成する。そして、HDP−CVD法により、ドーピングされたシリコン酸化膜34Dを形成する。
【0094】
次に、既述の半導体装置103の製造方法と同様に、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することによって、ドーピングされたシリコン酸化膜34Dを利用して当該膜34Dの露出表面にオキシナイトライド膜34ON2を形成する(図39参照)。なお、かかる窒化処理によって、既に形成したオキシナイトライド膜34ON1のうちの露出部分が更に成長する場合もある。
【0095】
その後の製造方法は既述の半導体装置103,101と基本的に同様である。具体的には、オキサイド部分34Oを成すシリコン酸化膜34O2をHDP−CVD法によって堆積して溝2を完全に充填する(図40参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜34D,34ON2,34O2を除去し、シリコン酸化膜34O2を平坦化する(図41参照)。その後、素子分離34の高さを調整するためにフッ酸によりシリコン酸化膜34O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離34が完成する(図42参照)。このとき、シリコン酸化膜34O1,34O2及びオキシナイトライド膜34ON1,34ON2の形成工程によって、ドーピングされたシリコン酸化膜34Dが周辺絶縁体34NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図37の半導体装置104が完成する。
【0096】
かかる半導体装置104及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜34ON1によって基板1内(基板主面1S付近を含む)への不純物拡散を、又、オキシナイトライド膜34ON2によって基板主面1S付近及び素子分離34上の要素(例えばゲート電極91)への不純物拡散を、より確実に防止することができる。
【0097】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置104を製造することも可能である。
【0098】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜34ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜34Dを堆積する(図43参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離34におけるドーピングされたシリコン酸化膜34Dよりも厚く溝2内に該膜34Dを堆積する。次に、堆積したシリコン酸化膜34Dの一部をフッ酸で除去する(図44参照)。このとき、オキシナイトライド膜34ON2の形成を考慮して、完成した素子分離34での同シリコン酸化膜34Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。このとき、オキシナイトライド膜34ON1によってシリコン酸化膜34O1を上記フッ酸から保護することができる。
【0099】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜34ON2の形成(図45参照)、シリコン酸化膜34O2の堆積(図46参照)、及び、CMP処理(図47参照)等を実施することにより、半導体装置104が完成する。
【0100】
<実施の形態5>
図48に実施の形態5に係る半導体装置105の模式的な断面図を示し、当該半導体装置105の溝型の素子分離35を説明するための断面図を図49に示す。半導体装置105は半導体装置101(図1及び図2参照)において素子分離31を素子分離35に変えた構造を有しており、当該素子分離35は基本的に素子分離32,33(図14及び図25参照)を組み合わせた構造を有している。
【0101】
具体的には、基板1の溝2内に素子分離35が配置されている。図49に示すように、素子分離35は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)35Dと、不純物がドーピングされていない周辺絶縁体35NDと、に大別され、周辺絶縁体35NDはドーピングされた絶縁体35Dに接し且つ当該絶縁体35D全体を取り囲んでいる。更に、周辺絶縁体35NDは、酸化シリコンから成るオキサイド部分35Oと、オキシナイトライドから成るオキシナイトライド部分35ONと、に大別され、シリコン窒化膜を含んではいない。素子分離35では、オキサイド部分35Oは2つのシリコン酸化膜35O1,35O2から成り、オキシナイトライド部分35ONは2つのオキシナイトライド膜35ON1,35ON2から成る。
【0102】
詳細には、オキシナイトライド膜35ON1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜35ON1は溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜35ON1はオキサイド部分35Oのうちのシリコン酸化膜35O1を利用した窒化処理により形成される。なお、オキシナイトライド膜35ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0103】
更に、シリコン酸化膜35O1が、溝2内においてオキシナイトライド膜35ON1を介して基板1に対面するように形成されている。シリコン酸化膜35O1はオキシナイトライド膜35ON1に接し且つ当該膜35ON1に沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜35O1の厚さは例えば、底部及び当該底部寄りの側部では既述のシリコン酸化膜31O1(図2参照)と同程度である一方、開口入り口側の側部では上記底部よりも薄くなっている。
【0104】
そして、ドーピングされたシリコン酸化膜35Dが、シリコン酸化膜35O1及びオキシナイトライド膜35ON1を介して基板1に対面し且つシリコン酸化膜35O1に接して、溝2内に配置されている。換言すればこのとき、シリコン酸化膜35O1及びオキシナイトライド膜35ON1は溝2内において、ドーピングされたシリコン酸化膜35Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜35Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜35O2と同程度の厚さを有しているものとする。
【0105】
更に、オキシナイトライド膜35ON2が、ドーピングされたシリコン酸化膜35の上面及びシリコン酸化膜35O1の上記薄い部分に接して形成されており、断面視においてU字型をしている。なお、かかるU字型のオキシナイトライド膜35ON2は溝2の内表面2Sに沿って形成されているとも捉えられる。このとき、オキシナイトライド膜35ON2はシリコン酸化膜35O1の上記薄い部分を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜35ON2はオキサイド部分35Oのうちのシリコン酸化膜35O1及びドーピングされたシリコン酸化膜35Dを利用した窒化処理により形成される。なお、オキシナイトライド膜35ON2の厚さは既述のオキシナイトライド膜31ON1,33ON2(図2及び図25参照)及びオキシナイトライドと同程度である。
【0106】
オキシナイトライド膜35ON2に接し且つ当該膜35ON2が形成する断面視U字型を埋めるように、オキサイド部分35Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)35O2が配置されている。すなわち、シリコン酸化膜35O2は、オキシナイトライド膜35ON1,35ON2及びシリコン酸化膜35O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜35ON1,35ON2、ドーピングされたシリコン酸化膜35D及びシリコン酸化膜35O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。このとき、オキシナイトライド膜35ON2はシリコン酸化膜35O2と基板1との間及びシリコン酸化膜35O2とドーピングされたシリコン酸化膜35Dとの間に配置されている。ドーピングされたシリコン酸化膜35Dの全表面はシリコン酸化膜35O1及びオキシナイトライド膜35ON2に接している。そして、ドーピングされたシリコン酸化膜35Dはシリコン酸化膜35O1,35O2及びオキシナイトライド膜35ON1,35ON2によって基板1と分離されている。なお、オキシナイトライド膜35ON1は溝2内においてドーピングされたシリコン酸化膜35Dと基板1との間及びシリコン酸化膜35O2と基板1との間に配置されている。
【0107】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にオキシナイトライド膜35ON1、シリコン酸化膜35O1、オキシナイトライド膜35ON2及びシリコン酸化膜35O2が並んでおり、これらの膜35ON1,35O1,35ON2,35O2で以て、すなわちオキサイド部分35O及びオキシナイトライド部分35ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0108】
更に、溝2の開口入り口付近において、オキシナイトライド膜35ON1及びシリコン酸化膜35O1の両端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜35ON2の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜35O2の上面はオキシナイトライド膜35ON2の上記端部と略同程度の高さレベルに在る。すなわち、素子分離35は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してオキシナイトライド膜35ON1及びシリコン酸化膜35O1の端部は既述のオキシナイトライド膜32ON1及びシリコン酸化膜32O1(図14参照)と同様の形状を有している。
【0109】
そして、半導体装置101(図1参照)と同様に、素子分離35で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0110】
次に、図48及び図49に加えて図50〜図53の断面図を参照して、半導体装置105の製造方法を説明する。なお、半導体装置105の製造方法は基本的に半導体装置101の製造方法をベースにした半導体装置102,103の両製造方法を組み合わせて成る。
【0111】
まず、既述の半導体装置102の製造方法と同様にして、下敷シリコン酸化膜5、シリコン窒化膜6、溝2、シリコン酸化膜35O1、オキシナイトライド膜35ON1、及び、ドーピングされたシリコン酸化膜35Dを形成する(図50参照)。具体的には、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する。続いて、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜35O1を形成する。更に、窒素を含む雰囲気(ガス)中で熱処理を実施することによって、シリコン酸化膜35O1を利用して当該膜35O1と基板1との界面にオキシナイトライド膜35ON1を形成する。そして、HDP−CVD法により、ドーピングされたシリコン酸化膜35Dを形成する。
【0112】
その後の製造方法は既述の半導体装置103と基本的に同様である。具体的には、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、ドーピングされたシリコン酸化膜35D、シリコン酸化膜35O1及び下敷シリコン酸化膜5の露出表面にオキシナイトライド膜35ON2を形成する(図50参照)。次に、オキサイド部分35Oを成すシリコン酸化膜35O2をHDP−CVD法によって堆積して溝2を完全に充填する(図51参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜35D,35ON2,35O2を除去し、シリコン酸化膜35O2を平坦化する(図52参照)。その後、素子分離35の高さを調整するためにフッ酸によりシリコン酸化膜35O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離35が完成する(図53参照)。このとき、シリコン酸化膜35O1,35O2及びオキシナイトライド膜35ON1,35ON2の形成工程によって、ドーピングされたシリコン酸化膜35Dが周辺絶縁体35NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図48の半導体装置105が完成する。
【0113】
かかる半導体装置105及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜35ON1によって基板1内(基板主面1S付近を含む)への不純物拡散を、又、オキシナイトライド膜35ON2によって基板主面1S付近及び素子分離35上の要素(例えばゲート電極91)への不純物拡散を、より確実に防止することができる。
【0114】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置105を製造することも可能である。
【0115】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜35ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜35Dを堆積する(図54参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離35におけるドーピングされたシリコン酸化膜35Dよりも厚く溝2内に該膜35Dを堆積する。次に、堆積したシリコン酸化膜35Dの一部をフッ酸で除去する(図55参照)。このとき、オキシナイトライド膜35ON2の形成を考慮して、完成した素子分離35での同シリコン酸化膜35Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0116】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜35ON2の形成(図56参照)、シリコン酸化膜35O2の堆積(図57参照)、及び、CMP処理(図58参照)等を実施することにより、半導体装置105が完成する。
【0117】
<実施の形態1〜5の変形例1>
上述の半導体装置101〜105を米国特許第6,265,743号明細書(特開平10−340950号公報が対応する)に開示の製造方法を利用して製造することも可能である。ここでは、その製造方法を半導体装置101を例に挙げ、図59〜図62の断面図を参照しつつ説明する。
【0118】
まず、既述の下敷シリコン酸化膜5、非単結晶シリコン膜7(厚さ100nm〜300nm程度)、及び、既述のシリコン窒化膜6を基板主面1S上に順次に形成する(図59参照)。なお、非単結晶シリコン膜7は多結晶膜又はアモルファス膜のいずれでも良い。そして、既述の製造方法と同様にして、上記膜5,7,6及び基板1を写真製版技術によってパターンエッチングして、基板1内に至る溝2を形成する(図59参照)。
【0119】
続いて、溝2内の露出表面を熱酸化してシリコン酸化膜31O1を形成する(図60参照)。このとき、基板1の露出表面のみならず非単結晶シリコン膜7の露出表面も酸化されるので、又、基板1及び非単結晶シリコン膜7の当該熱酸化部分の端部は下敷シリコン酸化膜5に結合するので、シリコン酸化膜31O1は溝2内においてシリコン窒化膜6を除く部分全体に形成される。また、かかる熱酸化によって、基板1の開口入り口エッジ及びこれに対面する非単結晶シリコン膜のエッジも酸化され、これらのエッジが丸みを帯びる。
【0120】
そして、既述の製造方法と同様にして、オキシナイトライド膜31ON1、ドーピングされたシリコン酸化膜31D、及び、シリコン酸化膜31O2を形成し、シリコン窒化膜6をストッパとするCMP処理を実施する(図60参照)。その後、素子分離31の高さを調整するためにフッ酸によってシリコン酸化膜31O2を一部除去する。次に、シリコン窒化膜6を除去し、非単結晶シリコン膜7を例えばドライエッチングによって除去する(図61参照)。そして、下敷シリコン酸化膜5を除去することにより、素子分離31が完成する(図62参照)。
【0121】
その後、MOSFET90を形成することにより、図1の半導体装置101が完成する。
【0122】
本変形例1に係る製造方法によれば、熱酸化膜(シリコン酸化膜)31O1が非単結晶シリコン膜7及び下敷シリコン酸化膜の厚さ(基板主面1Sに垂直な方向の寸法)分だけ基板主面1Sよりも突出して形成されるので、下敷シリコン酸化膜5のエッチング時にシリコン酸化膜31O1の端部がエッチングされてもシリコン酸化膜31O1を基板主面1Sよりも突出させることが可能である。これにより、素子分離31のエッジ部が基板主面1Sよりも落ち込む(くぼむ)のをより確実に抑制することができる。従って、かかる落ち込みに起因した不具合(例えば逆ナローチャネル効果)を抑制することができる。このとき、熱酸化により形成されたシリコン酸化膜31O1はCVD法で形成したシリコン酸化膜(CVD酸化膜)よりも耐エッチング性が高いので、シリコン酸化膜31O1の上記突出部分をCVD法で形成する場合よりも確実に上記落ち込みを低減することができる。
【0123】
上述の効果は非単結晶シリコン膜7の適用に起因して得られること、及び、非単結晶シリコン膜7はシリコン酸化膜31O2のCMP処理時にストッパとして利用可能であることに鑑みれば、シリコン窒化膜6を用いない場合にも同様の効果が得られる。なお、シリコン窒化膜6は非単結晶シリコン膜7に比べてシリコン酸化膜31O2とのCMP選択比が高いので、CMP処理による素子分離31の高さ制御を精度良く行える。
【0124】
<実施の形態1〜5の変形例2>
上述の説明ではドーピングされた絶縁体(シリコン酸化膜)31D〜35Dにフッ素をドーピングする場合を例に挙げたが、フッ素の他にボロン、リン、砒素、塩素、ヨウ素、及び、臭素等のいずれかをドーピングしても、埋め込み特性を向上可能であり、ボイドを抑制することができる。また、上述のフッ素等の元素を2種類以上ドーピングしても同様の効果が得られる。
【0125】
<実施の形態1〜5の変形例3>
また、上述の説明ではドーピングされたシリコン酸化膜31D〜35D及びシリコン酸化膜31O1〜35O5をHDP−CVD法を用いる場合を例に挙げたが、その他のCVD法やと塗布法を用いても同様の効果が得られる。
【0126】
<実施の形態1〜5の変形例4>
また、上述の説明では他の製造方法として、ドーピングされたシリコン酸化膜31D〜35Dの一部をフッ酸によるウェットエッチングで除去する場合を例に挙げたが、気相エッチングやドライエッチングを用いても同様の効果が得られる。また、例えばシリコン酸化膜31O2〜35O2を堆積する前に当該膜31O2〜35O2の成膜装置内でプラズマによって除去しても良い。
【0127】
<実施の形態1〜5の変形例5>
また、上述の説明ではオキシナイトライド膜31ON1,32ON1,34ON1,35ON1,33ON2〜35ON2をプラズマ窒化処理又は熱窒化処理によって形成する場合を例に挙げたが、例えばCVD法によってオキシナイトライド膜31ON1等を堆積しても良い。堆積法によれば窒化処理に比べて溝2のアスペクト比が大きくなるのでボイドの抑制効果は低減するが、その他の効果、例えば、シリコン酸化膜31D等中の不純物の拡散を防止するという効果やゲート絶縁膜92の薄膜化を抑制するという効果は得ることができる。
【0128】
【発明の効果】
この発明によれば、ドーピングされた絶縁体は溝を埋め込む特性に優れるので、又、ドーピングされた絶縁体によって溝のアスペクト比を小さくできるので、素子分離中のボイドを抑制できる。更に、ドーピングされた絶縁体は、ドーピングされていない絶縁体及び第1のオキシナイトライド膜によって、又は、シリコン酸化膜、ドーピングされていない絶縁体、及び、オキシナイトライド膜によって、半導体基板と分離されているので、ドーピングされた絶縁体中の不純物が半導体基板内へ及び素子分離上の要素(例えばゲート電極)へ拡散するのが防止される。また、オキシナイトライド膜をオキサイド部分を利用した窒化処理(例えば熱窒化処理やプラズマ窒化処理)で形成することにより、溝のアスペクト比の大幅な増大を抑制して素子分離中のボイドを抑制できる。また、オキシナイトライド膜は、シリコン窒化膜とは異なり、ゲート絶縁膜の薄膜化を抑制して半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体装置を説明するための断面図である。
【図2】実施の形態1に係る半導体装置の溝型素子分離を説明するための断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図7】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図9】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図10】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図11】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図12】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図13】実施の形態2に係る半導体装置を説明するための断面図である。
【図14】実施の形態2に係る半導体装置の溝型素子分離を説明するための断面図である。
【図15】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図16】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図17】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図18】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図19】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図20】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図21】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図22】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図23】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図24】実施の形態3に係る半導体装置を説明するための断面図である。
【図25】実施の形態3に係る半導体装置の溝型素子分離を説明するための断面図である。
【図26】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図27】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図28】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図29】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図30】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図31】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図32】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図33】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図34】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図35】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図36】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図37】実施の形態4に係る半導体装置を説明するための断面図である。
【図38】実施の形態4に係る半導体装置の溝型素子分離を説明するための断面図である。
【図39】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図40】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図41】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図42】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図43】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図44】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図45】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図46】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図47】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図48】実施の形態5に係る半導体装置を説明するための断面図である。
【図49】実施の形態5に係る半導体装置の溝型素子分離を説明するための断面図である。
【図50】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図51】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図52】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図53】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図54】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図55】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図56】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図57】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図58】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図59】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図60】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図61】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図62】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図63】従来の半導体装置を説明するための断面図である。
【図64】従来の半導体装置の製造方法を説明するための断面図である。
【図65】従来の半導体装置の製造方法を説明するための断面図である。
【図66】従来の半導体装置の製造方法を説明するための断面図である。
【図67】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
1 半導体基板、1S 基板主面、2 溝、2B 底面、31〜35 溝型素子分離、31D〜35D ドーピングされた絶縁体、31ND〜35ND 周辺絶縁体、31O1〜35O1 シリコン酸化膜、31O2〜35O2 シリコン酸化膜(ドーピングされていない絶縁体)、31ON1,32ON1,34ON1,35ON1,33ON2〜35ON2 オキシナイトライド膜、101〜105 半導体装置。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、素子分離に関する問題である、ボイドの発生、ドーピングされた絶縁体中の不純物の半導体基板等へ拡散、及び、シリコン窒化膜によるゲート絶縁膜の薄膜化を同時に解消するための技術に関する。
【0002】
【従来の技術】
半導体集積回路において素子間の電気的な干渉を無くして個々の素子を完全に独立して動作させるためには、素子分離領域を有する素子分離構造を形成する必要がある。
【0003】
素子分離領域を形成する方法の一つとして溝型分離法(トレンチ分離法)が広く知られており、数々の改良が提案されている。溝型分離法では、基板に溝(トレンチ)を形成し、当該溝内を絶縁物を充填する。溝型分離法によればバーズビークがほとんど発生しないので、半導体集積回路を微細化する上で不可欠な素子分離方法の一つであると言える。
【0004】
図63の断面図を参照して従来の半導体装置500を説明する。半導体装置500は、シリコン基板501と、溝型の素子分離531と、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)590と、を含んでいる。
【0005】
基板501には基板主面501Sから内部に向けて溝502が形成されており、当該溝502内に素子分離531が配置されている。従来の素子分離531はシリコン酸化膜ないしは内壁酸化膜531a及びシリコン酸化膜ないしは埋め込み酸化膜531bによって構成されている。内壁酸化膜531aは溝502の内表面全体に接し且つ当該内表面に沿って形成されている。埋め込み酸化膜531bは内壁酸化膜531aに接して配置されており、溝502を埋めている。
【0006】
素子分離531で区画された活性領域ないしは素子形成領域にMOSFET590が形成されている。詳細には、活性領域の基板主面501S内には1対のソース/ドレイン領域593がチャネル領域を介して形成されており、基板主面501S上には上記チャネル領域に対面するようにシリコン酸化膜から成るゲート絶縁膜592及びゲート電極591がこの順序で形成されている。
【0007】
次に図64〜図67の断面図を参照して従来の半導体装置500の製造方法を説明する。まず、下敷シリコン酸化膜505及びシリコン窒化膜506を基板主面501S上にこの順序で形成する(図64参照)。そして、上記膜505,506及び基板501を写真製版技術によってパターンエッチングして、基板501内に溝502を形成する(図64参照)。
【0008】
続いて、溝502内に露出している基板501の内表面を熱酸化して内壁酸化膜531aを形成する(図65参照)。次に、CVD(Chemical Vapor Deposition)法によって全面的に埋め込み酸化膜531bを堆積し、これにより溝502を埋め込み酸化膜531bで充填する(図65参照)。
【0009】
そして、シリコン窒化膜506をストッパとするCMP(Chemical Mechanical Polishing)法によって、当該シリコン窒化膜506上の埋め込み酸化膜531bを除去し、埋め込み酸化膜531bを平坦化する(図66参照)。その後、素子分離531の高さを調整するためにフッ酸によって埋め込み酸化膜531bを一部除去する。そして、シリコン窒化膜506を熱リン酸によって除去し、下敷シリコン酸化膜505をフッ酸によって除去する。これにより素子分離531が完成する(図67参照)。
【0010】
その後、MOSFET590を形成する。具体的には、ウェル、チャネルカット領域、及び、しきい値を制御するためのチャネル不純物層を、イオン注入法で形成する。そして、ゲート絶縁膜592、ゲート電極591、及び、ソース/ドレイン領域593を形成する。これにより、図63の半導体装置500が完成する。
【0011】
なお、溝型素子分離に関する技術は例えば特許文献1において紹介されている。
【0012】
【特許文献1】
特開2000−332099号公報
【0013】
【発明が解決しようとする課題】
半導体装置500の製造方法では上述のようにCVD法によって溝502内に埋め込み酸化膜531bを堆積するので、半導体装置500の微細化に伴って溝502のアスペクト比が大きくなると埋め込み酸化膜531b内にボイドが発生しやすくなる。このボイドはCMP後又はシリコン酸化膜531b及び/又は505のフッ酸処理後に、微細な溝として素子分離531の表面に現れる。この微細な溝内に例えば配線層用の配線材料が埋め込まれ、当該配線材料のパターニング後にも残存すると、配線層がショートしてしまう。このようにボイドの発生は歩留まり低下を招く。
【0014】
ボイドの発生を抑制するためには、埋め込み酸化膜531bとして、不純物がドーピングされて埋め込み特性が向上したシリコン酸化膜を用いることが有効である。しかしながら、埋め込み酸化膜531bにドーピングされた不純物は、当該膜531bの形成後の熱処理工程によって、基板501内や素子分離531上の配線層に拡散し、MOSFET590の特性にばらつきを発生させる等の問題がある。具体的には、素子分離531と基板501との界面や基板501内へ拡散した不純物は、MOSFET590のしきい値電圧を変動させたり、ゲート絶縁膜592の形成に際して酸化速度を変動させたりする。更に、基板501内へ拡散した不純物が基板501とゲート絶縁膜592との界面に界面準位を形成すると、MOSFET590の特性が変動したり、リーク電流が増大したりする。また、素子分離531上に延在したゲート電極591中へ不純物が拡散すると、ゲート電極591の仕事関数が変動してMOSFET590の特性が変動する。
【0015】
このような不純物の拡散を抑制するために内壁酸化膜531aと埋め込み酸化膜531bとの間にシリコン窒化膜を堆積することによって内壁構造を2層にすることが、上記特許文献1(特開2000−332099号公報)に提案されている。しかしながら、上記シリコン窒化膜を堆積するとその分、溝502のアスペクト比が大きくなるので、埋め込み酸化膜531bの形成時にボイドが発生しやすくなる。更に、上記シリコン窒化膜はゲート酸化膜592の形成時に酸化抑制作用を奏するので、素子分離531付近においてゲート絶縁膜593が薄くなり、ゲート絶縁膜593の信頼性を低下させてしまう。
【0016】
本発明はかかる点に鑑みてなされたものであり、ボイドの発生、ドーピングされた絶縁体中の不純物の半導体基板等へ拡散、及び、シリコン窒化膜によるゲート絶縁膜の薄膜化、という素子分離に関するこれらの問題を同時に解消しうる半導体装置を提供することを目的とする。
【0017】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、不純物がドーピングされた絶縁体と、不純物がドーピングされていない絶縁体と、第1のオキシナイトライド膜と、MIS型トランジスタと、を含んでいる。前記半導体基板は、主面を有すると共に前記主面に開口入り口を設けて形成された溝を有している。前記不純物がドーピングされた絶縁体は前記溝内に配置されている。前記不純物がドーピングされていない絶縁体は、前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置されている。前記第1のオキシナイトライド膜は、前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記半導体基板との間に配置されている。前記MIS型トランジスタは、前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されている。そして、前記ドーピングされた絶縁体は、前記ドーピングされていない絶縁体及び前記第1のオキシナイトライド膜によって、前記半導体基板と分離されている。
【0018】
あるいは、この発明に係る半導体装置は、半導体基板と、不純物がドーピングされた絶縁体と、不純物がドーピングされていない絶縁体と、シリコン酸化膜と、オキシナイトライド膜と、MIS型トランジスタと、を含んでいる。前記半導体基板は、主面を有すると共に前記主面に開口入り口を設けて形成された溝を有している。前記不純物がドーピングされた絶縁体は前記溝内に配置されている。前記不純物がドーピングされていない絶縁体は、前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置されている。前記シリコン酸化膜は、前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間に配置されている。前記オキシナイトライド膜は、前記溝内において前記ドーピングされていない絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記ドーピングされた絶縁体との間に配置されている。前記MIS型トランジスタは、前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されている。そして、前記ドーピングされた絶縁体は、前記シリコン酸化膜、前記ドーピングされていない絶縁体、及び、前記オキシナイトライド膜によって、前記半導体基板と分離されている。
【0019】
【発明の実施の形態】
<実施の形態1>
図1に実施の形態1に係る半導体装置101の模式的な断面図を示し、当該半導体装置101の溝型の素子分離31を説明するための断面図を図2に示す。半導体装置101は、例えばシリコンから成る半導体基板(以下、単に「基板」とも呼ぶ)1と、素子分離31と、半導体素子(ここでは一例としてMOSFET(ないしはMISFET(Metal Insulator Semiconductor Field Effect Transistor))90を挙げる)と、を含んでいる。
【0020】
具体的には、基板1には基板主面1Sから内部に向けて深さ150nm〜500nm程度の溝2が形成されており(このとき溝2の開口入り口は基板主面1Sに設けられている)、当該溝2内に素子分離31が配置されている。
【0021】
図2に示すように、素子分離31は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)31Dと、不純物がドーピングされていない周辺絶縁体31NDと、に大別され、周辺絶縁体31NDはドーピングされた絶縁体31Dに接し且つ当該絶縁体31D全体を取り囲んでいる。更に、周辺絶縁体31NDは、酸化シリコンから成るオキサイド部分31Oと、オキシナイトライドから成るオキシナイトライド部分31ONと、に大別され、シリコン窒化膜を含んではいない。素子分離31では、オキサイド部分31Oは2つのシリコン酸化膜31O1,31O2から成り、オキシナイトライド部分31ONはオキシナイトライド膜31ON1から成る。
【0022】
詳細には、シリコン酸化膜31O1は溝2の内表面2S(側面2W及び底面2Bから成る)全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。シリコン酸化膜31O1の厚さ(内表面2Sに垂直な方向の寸法)は5nm〜30nm程度である。
【0023】
更に、オキシナイトライド膜31ON1が、溝2内においてシリコン酸化膜31O1を介して基板1に対面するように形成されている。オキシナイトライド膜31ON1はシリコン酸化膜31O1に接し且つ当該膜31O1に沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜31ON1はシリコン酸化膜31O1を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜31ON1はオキサイド部分31Oのうちのシリコン酸化膜31O1を利用した窒化処理により形成され、当該膜31ON1の厚さ(溝2の内表面2Sに垂直な方向の寸法)は0.5nm〜2nm程度である。
【0024】
そして、ドーピングされたシリコン酸化膜31D及びオキサイド部分31Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)31O2が、オキシナイトライド膜31ON1及びシリコン酸化膜31O1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、オキシナイトライド膜31ON1及びシリコン酸化膜31O1は溝2内において、ドーピングされたシリコン酸化膜31Dと基板1との間及びシリコン酸化膜31O2と基板1との間に配置されている。また、シリコン酸化膜31O1が溝2内においてオキシナイトライド膜31ON1と基板1との間に配置されている。なおここでは上記両膜31D,31O2の厚さ(溝2の底面2B又は基板主面1Sに垂直な方向の寸法)は大略等しいものとする。
【0025】
より具体的には、上記両膜31D,31O2は溝2内において2層構造を成している。詳細には、ドーピングされたシリコン酸化膜31Dは溝2の底面2Bの側に配置されており、底面及び側面(溝2の底面2B及び側面2Wに対面する表面)がオキシナイトライド膜31ON1に接している。他方、シリコン酸化膜31O2はドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側に配置されており(従ってシリコン酸化膜31O2はドーピングされたシリコン酸化膜31Dを介して溝2の底面2Bに対面するように配置されている)、底面(溝2の底面2Bに対面する表面)はドーピングされたシリコン酸化膜31Dに接する一方で側面(溝2の側面2Wに対面する表面)はオキシナイトライド膜31ON1に接している。すなわち、ドーピングされたシリコン酸化膜31Dの全表面はシリコン酸化膜31O2及びオキシナイトライド膜31ON1に接している。そして、ドーピングされたシリコン酸化膜31Dはシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1によって基板1と分離されている。
【0026】
このとき、溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜31O1、オキシナイトライド膜31ON1及びシリコン酸化膜31O2が並んでおり、これらの膜31O1,31ON1,31O2で以て、すなわちオキサイド部分31O及びオキシナイトライド部分31ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0027】
更に、溝2の開口入り口付近において、シリコン酸化膜31O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜31ON1の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜31O2の上面(ドーピングされたシリコン酸化膜31Dに接する表面に対向する表面)はオキシナイトライド膜31ON1の上記端部と略同程度の高さレベルに在る。すなわち、素子分離31は基板主面1Sよりも落ち込んだ(くぼんだ)部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応して開口入り口エッジ付近ではシリコン酸化膜31O1の厚さは端部(先端)に近づくにつれてなめらかに増大している。
【0028】
図1に戻り、素子分離31で区画された活性領域ないしは素子形成領域には(すなわち主面1Sのうちで溝2が形成されていない領域には)MOSFET90が形成されている。詳細には、活性領域の基板主面1S内には1対のソース/ドレイン領域93がチャネル領域を介して形成されている。なお、ソース/ドレイン領域93は素子分離31に接しており、又、素子分離31よりも(ここではシリコン酸化膜31O2よりも)浅い。そして、基板主面1S上には上記チャネル領域に対面するように例えばシリコン酸化膜から成るゲート絶縁膜92及びゲート電極91がこの順序で形成されている。
【0029】
次に、図1及び図2に加えて図3〜図8の断面図を参照して、半導体装置101の製造方法を説明する。まず、膜厚5nm〜30nm程度の下敷シリコン酸化膜5、及び、膜厚50nm〜200nm程度のシリコン窒化膜6を基板主面1S上にこの順序で形成する(図3参照)。そして、上記膜5,6及び基板1を写真製版技術によってパターンエッチングして、基板1内に至る溝2を形成する(図3参照)。なお、溝2は基板1内において深さ150nm〜500nm程度に形成する。
【0030】
続いて、溝2内に露出している基板1の内表面2Sを熱酸化して、膜厚5nm〜30nm程度のシリコン酸化膜31O1を形成する(図4参照)。このとき、シリコン酸化膜31O1の端部は下敷シリコン酸化膜5と結合している(接している)。なお、両膜31O1,5は互いに端部を共有しているとも捉えられる。また、当該熱酸化時に、基板1において両シリコン酸化膜31O1,5の結合部分付近すなわち開口入り口エッジも酸化されるため、当該エッジ部分が丸められる(図2参照)。
【0031】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、シリコン酸化膜31O1を利用して当該膜31O1の表面にオキシナイトライド膜31ON1を形成する(図4参照)。かかる窒化処理により、オキシナイトライド膜31ON1は、シリコン酸化膜31O1に接して形成され、又、溝2の側面2Wに対面する部分を有して形成される。なおこのとき下敷シリコン酸化膜5の側面(溝2内で露出している)にもオキシナイトライド膜31ON1の一部が形成される。
【0032】
その後、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法によって溝2内に、フッ素がドーピングされたシリコン酸化膜31Dを堆積する(図5参照)。このとき、図5に示すように溝2の開口入り口付近ではオキシナイトライド膜31ON1上にドーピングされたシリコン酸化膜31Dが堆積しないように、換言すれば開口入り口付近ではオキシナイトライド膜31ON1が露出するように、更に換言すれば溝2内の該膜31Dが断面視においてU字型にならないように、成膜条件を選定する。なお、ドーピングされたシリコン酸化膜31Dはシリコン窒化膜6の上面(下敷シリコン酸化膜5に接する表面とは対向する表面)上にも堆積され、図5には更に当該膜6の側面上にも堆積された場合を図示している。
【0033】
次に、オキサイド部分31Oを成すシリコン酸化膜31O2をHDP−CVD法によって全面的に堆積し(少なくとも溝2内のドーピングされたシリコン酸化膜31Dを覆うように且つ溝2を充填するように堆積し)、溝2を完全に充填する(図6参照)。
【0034】
そして、シリコン窒化膜6をストッパとするCMP(Chemical Mechanical Polishing)法によって、当該シリコン窒化膜6上の膜31D,31O2を除去し、シリコン酸化膜31O2を平坦化する(図7参照)。その後、素子分離31の高さを調整するためにフッ酸によりシリコン酸化膜31O2を一部除去する。そして、シリコン窒化膜6を熱リン酸によって除去し、下敷シリコン酸化膜5をフッ酸によって除去する。
【0035】
なお、下敷シリコン酸化膜5の除去時にシリコン酸化膜31O2も一部除去されるので、このとき除去される量を考慮してシリコン窒化膜6の除去前に行うシリコン酸化膜31O2の一部除去処理を実施する。また、シリコン窒化膜6の側面上に残っていた、ドーピングされたシリコン酸化膜31Dは、シリコン酸化膜31O2及び/又は下敷シリコン酸化膜5のエッチング時に除去する。また、上述のようにオキシナイトライド膜31ON1はシリコン窒化膜5の側面にも形成されるので、下敷シリコン酸化膜5の除去後において、シリコン酸化膜31O1の端部は基板主面1Sと略同じ高さになる一方でオキシナイトライド膜31ON1の端部は基板主面1Sよりも突出することになる。
【0036】
これにより、素子分離31が完成する(図8参照)。かかる製造方法によれば、基板1とドーピングされたシリコン酸化膜31Dとの間にシリコン酸化膜31O1及びオキシナイトライド膜31ON1が配置され、シリコン酸化膜31O2が、ドーピングされたシリコン酸化膜31Dよりも溝2の開口入り口の側に配置される。しかも、溝2内において基板1、シリコン酸化膜31O1及びオキシナイトライド膜31ON1は接して形成されると共にシリコン酸化膜31O2は開口入り口付近において露出したオキシナイトライド膜31ON1に接して形成されるので、開口入り口付近はシリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1で以て占められる。また、シリコン酸化膜31O1,31O2及びオキシナイトライド膜31ON1の形成工程によって、ドーピングされたシリコン酸化膜31Dが周辺絶縁体31NDで取り囲まれる。
【0037】
その後、MOSFET90を形成する。具体的には、ウェル、チャネルカット領域、及び、しきい値を制御するためのチャネル不純物層を、イオン注入法で形成する。次に、ゲート絶縁膜92を形成し、電極材料の堆積及びパターニングによってゲート電極91を形成する。次に、イオン注入法によってソース/ドレイン領域93を形成する。これにより、図1の半導体装置101が完成する。
【0038】
かかる半導体装置101及びこれの製造方法によれば、次のような効果が得られる。
【0039】
まず、ドーピングされたシリコン酸化膜31Dは溝2を埋め込む特性に優れるので、狭い溝2であってもボイドの発生を抑制可能である。更に、シリコン酸化膜31O2よりも下にドーピングされたシリコン酸化膜31Dが配置されているので、ドーピングされたシリコン酸化膜31Dの形成後には溝2のアスペクト比が小さくなっている。このため、不純物がドーピングされていないシリコン酸化膜31O2を埋め込む時にボイドの発生が抑制可能である。従って、ボイドに起因した不具合が低減できる。
【0040】
また、周辺絶縁体31NDがドーピングされたシリコン酸化膜31Dを取り囲んでいるので、上記不純物が基板1内へ及びゲート電極91へ拡散するのが防止される。具体的には、オキシナイトライド膜31ON1及びシリコン酸化膜31O1によって、ドーピングされたシリコン酸化膜31D中の不純物が基板1へ拡散するのが防止されるし、シリコン酸化膜31ON1,31O2及びオキシナイトライド膜31ON1によって、上記不純物が基板主面1S付近(例えばソース/ドレイン領域93)へ及び素子分離31上の要素(例えばゲート電極91)へ拡散するのが防止される。従って、上記不純物に起因した不具合、例えばMOSFET90の特性変動やリーク電流の発生を低減することができる。このとき、オキシナイトライドは酸化シリコンに比べて不純物の拡散を阻止する能力が高いので、オキシナイトライド膜31ON1によって基板1内(基板主面1S付近を含む)への不純物拡散をより確実に防止することができる。
【0041】
また、オキシナイトライド膜31ON1をシリコン酸化膜31O1を利用した窒化処理によって形成する。かかる窒化処理によればCVD法等の堆積法に比べて薄い膜を形成できるし又溝2内であっても堆積法に比べて均一な膜厚が得られるので、溝2のアスペクト比を大幅に増大させることなくオキシナイトライド膜31ON1を形成することができる。このため、素子分離31中のボイドを、従ってボイドに起因した不具合を抑制できる。
【0042】
また、オキシナイトライド部分31ONの適用により、シリコン窒化膜を用いる場合とは異なる次のような効果も得られる。すなわち、開口入り口付近はオキサイド部分31O及びオキシナイトライド部分31ONで以て占められており、当該開口入り口付近にはシリコン窒化膜が配置されていない。既述のように、開口入り口付近にシリコン窒化膜が存在すると、基板主面1Sを酸化してゲート絶縁膜92を形成する際にシリコン窒化膜がかかる酸化を抑制する働きをする。このため、ゲート絶縁膜92が素子分離近傍で薄くなりゲート絶縁膜92の信頼性が低下してしまう。しかしながら、半導体装置101では上述のように開口入り口付近にシリコン窒化膜が存在しないので、又、オキシナイトライドは窒化シリコンよりも上述のゲート絶縁膜の薄膜化を発生しにくいので、ゲート絶縁膜92の信頼性を、従って半導体装置101の信頼性を向上させることができる。
【0043】
ここで、図9〜図12を参照して半導体装置101の他の製造方法を説明する。まず、上述の製造方法と同様にしてオキシナイトライド膜31ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜31D(用の絶縁膜)を堆積する(図9参照)。このとき、完成した素子分離31におけるドーピングされたシリコン酸化膜31Dよりも厚く溝2内に該膜31Dを堆積する。なお、図9に示すように、上述の製造方法とは異なり、溝2の開口入り口付近においてオキシナイトライド膜31ON1上にドーピングされたシリコン酸化膜31Dが堆積して構わない、すなわち当該膜31Dが溝2内において断面視U字型になっても構わない。更に当該ドーピングされたシリコン酸化膜31Dは溝2内からシリコン窒化膜6の上面上に渡って一続きに形成されていても構わない。
【0044】
次に、堆積したシリコン酸化膜31Dの一部をフッ酸で除去する(図10参照)。より具体的には、ドーピングされたシリコン酸化膜31Dの上面部分をエッチングすることによって、当該膜31Dの大きさ(厚さ)を調整し、完成した素子分離31での同シリコン酸化膜31Dを溝2内に形成する。また、開口入り口付近においてオキシナイトライド膜31ON1が露出するように、フッ酸処理を施す。更に、シリコン酸化膜31Dのうちでシリコン窒化膜6の側面上の部分を除去する(完全に除去するのが望ましい)ことにより、当該部分によって狭められていた開口入り口を広げる。このとき、溝2内においてオキシナイトライド膜31ON1がシリコン酸化膜31O1よりもドーピングされたシリコン酸化膜31Dの側に配置されているので、オキシナイトライド膜31ON1によってシリコン酸化膜31O1を上記フッ酸処理時にエッチングされないようにすることができる(上記フッ酸から保護することができる)。
【0045】
その後は上述の製造方法と同様にして、シリコン酸化膜31O2の堆積(図11参照)、及び、CMP処理(図12参照)等を実施することにより、半導体装置101が完成する。このとき、上述のようにドーピングされたシリコン酸化膜31Dのフッ酸処理によって開口入り口が広げられているので、シリコン酸化膜31O2をボイドを抑制して良好に堆積できる。
【0046】
<実施の形態2>
図13に実施の形態2に係る半導体装置102の模式的な断面図を示し、当該半導体装置102の溝型の素子分離32を説明するための断面図を図14に示す。半導体装置102は半導体装置101(図1及び図2参照)において素子分離31を素子分離32に変えた構造を有しており、当該素子分離32は基本的に素子分離31(図2参照)においてシリコン酸化膜31O1とオキシナイトライド膜31ON1とを互いに配置位置を入れ替えた構造を有している。
【0047】
具体的には、基板1の溝2内に素子分離32が配置されている。図14に示すように、素子分離32は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)32Dと、不純物がドーピングされていない周辺絶縁体32NDと、に大別され、周辺絶縁体32NDはドーピングされた絶縁体32Dに接し且つ当該絶縁体32D全体を取り囲んでいる。更に、周辺絶縁体32NDは、酸化シリコンから成るオキサイド部分32Oと、オキシナイトライドから成るオキシナイトライド部分32ONと、に大別され、シリコン窒化膜を含んではいない。素子分離32では、オキサイド部分32Oは2つのシリコン酸化膜32O1,32O2から成り、オキシナイトライド部分32ONはオキシナイトライド膜32ON1から成る。
【0048】
詳細には、オキシナイトライド膜32ON1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜32ON1は溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜32ON1はオキサイド部分32Oのうちのシリコン酸化膜32O1を利用した窒化処理により形成される。なお、オキシナイトライド膜32ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0049】
更に、シリコン酸化膜32O1が、溝2内においてオキシナイトライド膜32ON1を介して基板1に対面するように形成されている。シリコン酸化膜32O1はオキシナイトライド膜32ON1に接し且つ当該膜32ON1に沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜32O1の厚さは既述のシリコン酸化膜31O1(図2参照)と同程度である。
【0050】
そして、ドーピングされたシリコン酸化膜32D及びオキサイド部分32Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)32O2が、シリコン酸化膜32O1及びオキシナイトライド膜32ON1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、シリコン酸化膜32O1及びオキシナイトライド膜32ON1は溝2内において、ドーピングされたシリコン酸化膜32Dと基板1との間及びシリコン酸化膜32O2と基板1との間に配置されている。なおここでは上記両膜32D,32O2の厚さは既述の膜31D,31O2(図2参照)と同様、大略等しいものとする。
【0051】
より具体的には、上記両膜32D,32O2は溝2内において2層構造を成している。詳細には、ドーピングされたシリコン酸化膜32Dは溝2の底面2Bの側に配置されており、底面及び側面がシリコン酸化膜32O1に接している。他方、シリコン酸化膜32O2はドーピングされたシリコン酸化膜32Dよりも溝2の開口入り口の側に配置されており(従ってシリコン酸化膜32O2はドーピングされたシリコン酸化膜32Dを介して溝2の底面2Bに対面するように配置されている)、底面はドーピングされたシリコン酸化膜32Dに接する一方で側面はシリコン酸化膜32O1に接している。すなわち、ドーピングされたシリコン酸化膜32Dの全表面はシリコン酸化膜32O1,32O2に接している。そして、ドーピングされたシリコン酸化膜32Dはシリコン酸化膜32O1,32O2及びオキシナイトライド膜32ON1によって基板1と分離されている。
【0052】
このとき、溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にオキシナイトライド膜32ON1、シリコン酸化膜32O1及びシリコン酸化膜32O2が並んでおり、これらの膜32ON1,32O1,32O2で以て、すなわちオキサイド部分32O及びオキシナイトライド部分32ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0053】
更に、溝2の開口入り口付近において、オキシナイトライド膜32ON1及びシリコン酸化膜32O1の端部は基板主面1Sと大略同じ高さにあり、シリコン酸化膜32O2の上面は基板主面1Sよりも溝2の外側(上方)へ突出している。すなわち、素子分離32は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、オキシナイトライド膜32ON1はかかる形状に沿って形成されている(厚さは大略均一である)。他方、シリコン酸化膜32O1の端部は上述の丸められた形状に対応して、既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0054】
そして、半導体装置101(図1参照)と同様に、素子分離32で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0055】
次に、図13及び図14に加えて図15〜図19の断面図を参照して、半導体装置102の製造方法を説明する。まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する(図15参照)。続いて、既述の半導体装置101の製造方法と同様に、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜32O1を形成する(図15参照)。
【0056】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中で熱処理を実施することにより、シリコン酸化膜32O1と基板1との界面近傍に窒素を導入してオキシナイトライド膜32ON1を形成する(図15参照)。かかる窒化処理により、オキシナイトライド膜32ON1は溝2の側面2Wに対面する部分を有して形成される。このとき、オキシナイトライド膜32O1はシリコン酸化膜32O1から酸素が供給されることによって及びシリコン酸化膜32O1及び/又は基板1からシリコンが供給されることによって形成されると考えられ、従って当該オキシナイトライド膜32O1は少なくともシリコン酸化膜32O1を利用して形成されると考えられる。なお、オキシナイトライド膜32ON1の端部は下敷シリコン酸化膜5に接しており、従って当該端部は基板主面1Sと略同じ高さに在る。
【0057】
その後の製造方法は既述の半導体装置101と基本的に同様である。具体的には、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜32Dを堆積する(図16参照)。その後、オキサイド部分32Oを成すシリコン酸化膜32O2をHDP−CVD法によって堆積し、これにより溝2を完全に充填する(図17参照)。このとき、シリコン酸化膜32O2は開口入り口付近において露出したシリコン酸化膜32O1に接して形成されるので、開口入り口付近はシリコン酸化膜32O1,32O2及びオキシナイトライド膜32ON1で以て占められる。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜32D,32O2を除去し、シリコン酸化膜32O2を平坦化する(図18参照)。その後、素子分離32の高さを調整するためにフッ酸によりシリコン酸化膜32O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離32が完成する(図19参照)。その後、MOSFET90を形成することにより、図13の半導体装置102が完成する。
【0058】
なお、上述のようにオキシナイトライド膜32ON1の端部は基板主面1Sと大略同じ高さにあるので、下敷シリコン酸化膜5の除去後においてオキシナイトライド膜32ON1及びシリコン酸化膜32O1の両端部は基板主面1Sと略同じ高さになる。
【0059】
かかる半導体装置102及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。
【0060】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置102を製造することも可能である。
【0061】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜32ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜32Dを堆積する(図20参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離32におけるドーピングされたシリコン酸化膜32Dよりも厚く溝2内に該膜32Dを堆積する。次に、堆積したシリコン酸化膜32Dの一部をフッ酸で除去する(図21参照)。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0062】
その後は上述の製造方法と同様にして、シリコン酸化膜32O2の堆積(図22参照)、及び、CMP処理(図23参照)等を実施することにより、半導体装置102が完成する。
【0063】
<実施の形態3>
図24に実施の形態3に係る半導体装置103の模式的な断面図を示し、当該半導体装置103の溝型の素子分離33を説明するための断面図を図25に示す。半導体装置103は半導体装置101(図1及び図2参照)において素子分離31を素子分離33に変えた構造を有しており、当該素子分離33は基本的に素子分離31(図2参照)においてオキシナイトライド膜31ON1の底部(溝2の底面2Bに対面する部分)をドーピングされたシリコン酸化膜31Dとシリコン酸化膜31O2との間に設けた構造を有している。
【0064】
具体的には、基板1の溝2内に素子分離33が配置されている。図25に示すように、素子分離33は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)33Dと、不純物がドーピングされていない周辺絶縁体33NDと、に大別され、周辺絶縁体33NDはドーピングされた絶縁体33Dに接し且つ当該絶縁体33D全体を取り囲んでいる。更に、周辺絶縁体33NDは、酸化シリコンから成るオキサイド部分33Oと、オキシナイトライドから成るオキシナイトライド部分33ONと、に大別され、シリコン窒化膜を含んではいない。素子分離33では、オキサイド部分33Oは2つのシリコン酸化膜33O1,33O2から成り、オキシナイトライド部分33ONはオキシナイトライド膜33ON2から成る。
【0065】
詳細には、シリコン酸化膜33O1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜33O1の厚さは例えば、底部及び当該底部寄りの側部では既述のシリコン酸化膜31O1(図2参照)と同程度である一方、開口入り口側の側部では上記底部よりも薄くなっている。
【0066】
そして、ドーピングされたシリコン酸化膜33Dが、シリコン酸化膜33O1を介して基板1に対面し且つシリコン酸化膜33O1に接して、溝2内に配置されている。換言すればこのとき、シリコン酸化膜33O1は溝2内において、ドーピングされたシリコン酸化膜33Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜33Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜33O2と同程度の厚さを有しているものとする。
【0067】
更に、オキシナイトライド膜33ON2が、ドーピングされたシリコン酸化膜33Dの上面(溝2の底面2Bに対面する表面に対向する表面)及びシリコン酸化膜33O1の上記薄い部分に接して形成されており、断面視においてU字型をしている。なお、かかるU字型のオキシナイトライド膜33ON2は溝2の内表面2Sに沿って形成されているとも捉えられる。このとき、オキシナイトライド膜33ON2はシリコン酸化膜33O1の上記薄い部分を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜33ON2はオキサイド部分33Oのうちのシリコン酸化膜33O1及びドーピングされたシリコン酸化膜33Dを利用した窒化処理により形成される。なお、オキシナイトライド膜33ON2の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0068】
オキシナイトライド膜33ON2に接し且つ当該膜33ON2が形成する断面視U字型を埋めるように、オキサイド部分33Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)33O2が配置されている。すなわち、シリコン酸化膜33O2は、オキシナイトライド膜33ON2及びシリコン酸化膜33O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜33ON2、ドーピングされたシリコン酸化膜33D及びシリコン酸化膜33O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。このとき、オキシナイトライド膜33ON2はシリコン酸化膜33O2と基板1との間及びシリコン酸化膜33O2とドーピングされたシリコン酸化膜33Dとの間に配置されている。ドーピングされたシリコン酸化膜33Dの全表面はシリコン酸化膜33O1及びオキシナイトライド膜33ON2に接している。そして、ドーピングされたシリコン酸化膜33Dはシリコン酸化膜33O1,33O2及びオキシナイトライド膜33ON1によって基板1と分離されている。
【0069】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜33O1、オキシナイトライド膜33ON2及びシリコン酸化膜33O2が並んでおり、これらの膜33O1,33ON2,32O2で以て、すなわちオキサイド部分33O及びオキシナイトライド部分33ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0070】
更に、溝2の開口入り口付近において、シリコン酸化膜33O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜33ON2の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜33O2の上面はオキシナイトライド膜33ON2の上記端部と略同程度の高さレベルに在る。すなわち、素子分離33は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してシリコン酸化膜33O1の端部は既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0071】
そして、半導体装置101(図1参照)と同様に、素子分離33で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0072】
次に、図24及び図25に加えて図26〜図31の断面図を参照して、半導体装置103の製造方法を説明する。なお、半導体装置103の製造方法は基本的に半導体装置101の製造方法においてオキシナイトライド膜31ON1とドーピングされたシリコン酸化膜31Dとの形成順序を入れ替えて成る。
【0073】
まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する(図26参照)。続いて、既述の半導体装置101の製造方法と同様に、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜33O1を形成する(図26参照)。
【0074】
その後、既述の半導体装置101の製造方法と同様に、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜33Dを堆積する(図27参照)。
【0075】
次に、窒化処理を実施することにより、具体的には窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、シリコン酸化膜33O1及びドーピングされたシリコン酸化膜33Dを利用して当該膜33O1,33Dの露出表面にオキシナイトライド膜33ON2を形成する(図28参照)。かかる窒化処理により、オキシナイトライド膜33ON2は、シリコン酸化膜33O1に接して形成され、又、溝2の側面2Wに対面する部分を有して形成される。更に、オキシナイトライド膜33ON2は、ドーピングされたシリコン酸化膜33Dよりも溝2の開口入り口の側に配置される。なおこのとき下敷シリコン酸化膜5の露出表面にもオキシナイトライド膜33ON2の一部が形成される。また、シリコン酸化膜33O1においてオキシナイトライド33ON2が形成される部分は当該窒化処理によって薄くなり、上述のシリコン酸化膜33O1の薄い部分に成る。同様にかかる窒化処理によって、ドーピングされたシリコン酸化膜33Dが薄くなるので、この減少分を考慮して当該膜33Dを堆積しておく。
【0076】
その後の製造方法は既述の半導体装置101と基本的に同様である。具体的には、オキサイド部分33Oを成すシリコン酸化膜33O2をHDP−CVD法によって堆積し、溝2を完全に充填する(図29参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜33D,33ON2,33O2を除去し、シリコン酸化膜33O2を平坦化する(図30参照)。その後、素子分離33の高さを調整するためにフッ酸によりシリコン酸化膜33O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離33が完成する(図31参照)。かかる製造方法によれば、オキシナイトライド膜33ON2が、ドーピングされたシリコン酸化膜33Dとシリコン窒化膜33O2との間に配置される。また、シリコン酸化膜33O1,33O2及びオキシナイトライド膜33ON2の形成工程によって、ドーピングされたシリコン酸化膜33Dが周辺絶縁体33NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図24の半導体装置103が完成する。
【0077】
なお、オキシナイトライドはフッ酸及び熱リン酸のいずれによってもエッチングされる(但し一般的に酸化シリコン及び窒化シリコンに比してエッチングレートは低い)ので、CMP後にシリコン窒化膜6の側面に対面して残っているオキシナイトライド膜33ON2は、シリコン酸化膜31O2、シリコン窒化膜6、及び/又は、下敷シリコン酸化膜5のエッチング時に除去される(除去可能である)。また、シリコン酸化膜33O1は既述のシリコン酸化膜31O1(図2参照)と同様に形成されるので、下敷シリコン酸化膜5の除去後においてシリコン酸化膜33O1の端部は基板主面1Sと略同じ高さになる。
【0078】
かかる半導体装置103及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜33ON2によって、基板主面1S付近及び素子分離33上の要素(例えばゲート電極91)への不純物拡散をより確実に防止することができる。
【0079】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置103を製造することも可能である。
【0080】
具体的には、上述の製造方法と同様にしてシリコン酸化膜33O1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜33Dを堆積する(図32参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離33におけるドーピングされたシリコン酸化膜33Dよりも厚く溝2内に該膜33Dを堆積する。次に、堆積したシリコン酸化膜33Dの一部をフッ酸で除去する(図33参照)。このとき、オキシナイトライド膜33ON2の形成を考慮して、完成した素子分離33での同シリコン酸化膜33Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0081】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜33ON2の形成(図34参照)、シリコン酸化膜33O2の堆積(図35参照)、及び、CMP処理(図36参照)等を実施することにより、半導体装置103が完成する。
【0082】
<実施の形態4>
図37に実施の形態4に係る半導体装置104の模式的な断面図を示し、当該半導体装置104の溝型の素子分離34を説明するための断面図を図38に示す。半導体装置104は半導体装置101(図1及び図2参照)において素子分離31を素子分離34に変えた構造を有しており、当該素子分離34は基本的に素子分離31(図2参照)においてドーピングされたシリコン酸化膜31Dとシリコン酸化膜31O2との間に更なるオキシナイトライド膜を設けた構造を有している。
【0083】
具体的には、基板1の溝2内に素子分離34が配置されている。図38に示すように、素子分離34は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)34Dと、不純物がドーピングされていない周辺絶縁体34NDと、に大別され、周辺絶縁体34NDはドーピングされた絶縁体34Dに接し且つ当該絶縁体34D全体を取り囲んでいる。更に、周辺絶縁体34NDは、酸化シリコンから成るオキサイド部分34Oと、オキシナイトライドから成るオキシナイトライド部分34ONと、に大別され、シリコン窒化膜を含んではいない。素子分離34では、オキサイド部分34Oは2つのシリコン酸化膜34O1,34O2から成り、オキシナイトライド部分34ONは2つのオキシナイトライド膜34ON1,34ON2から成る。
【0084】
詳細には、シリコン酸化膜34O1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜34O1の厚さは既述のシリコン酸化膜31O1(図2参照)と同程度である。
【0085】
更に、オキシナイトライド膜34ON1が、溝2内においてシリコン酸化膜34O1を介して基板1に対面するように形成されている。オキシナイトライド膜34ON1はシリコン酸化膜34O1に接し且つ当該膜34O1に沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜34ON1はシリコン酸化膜34O1を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜34ON1はオキサイド部分34Oのうちのシリコン酸化膜34O1を利用した窒化処理により形成され、当該膜34ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0086】
そして、ドーピングされたシリコン酸化膜34Dが、オキシナイトライド膜34ON1及びシリコン酸化膜34O1を介して基板1に対面するように、溝2内に配置されている。換言すればこのとき、オキシナイトライド膜34ON1及びシリコン酸化膜34O1は溝2内において、ドーピングされたシリコン酸化膜34Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜34Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜34O2と同程度の厚さを有しているものとする。
【0087】
更に、オキシナイトライド膜34ON2が、ドーピングされたシリコン酸化膜34Dの上面全体に接して形成されており、当該オキシナイトライド膜34ON2の端部はオキシナイトライド膜34ON1に結合している(接している)。なお、後述のようにオキシナイトライド膜34ON2はドーピングされたシリコン酸化膜34Dを利用した窒化処理により形成される。オキシナイトライド膜34ON2の厚さは上述のオキシナイトライド膜34ON1及び既述のオキシナイトライド膜33ON2(図25参照)と同程度である。
【0088】
オキシナイトライド膜34ON1,34ON2に接し且つ当該膜34ON1,34ON2が形成する断面視U字型を埋めるように、オキサイド部分34Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)34O2が配置されている。このとき、シリコン酸化膜34O2はオキシナイトライド膜34ON2を介して、ドーピングされたシリコン酸化膜34Dに対面しており、換言すればオキシナイトライド膜34ON2はドーピングされたシリコン酸化膜34Dとシリコン酸化膜34O2との間に配置されている。なお、シリコン酸化膜34O2はオキシナイトライド膜34ON1及びシリコン酸化膜34O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜34ON2、ドーピングされたシリコン酸化膜34D及びシリコン酸化膜34O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。また、オキシナイトライド膜34ON1は溝2内においてドーピングされたシリコン酸化膜34Dと基板1との間及びシリコン酸化膜34O2と基板1との間に配置されている。このとき、ドーピングされたシリコン酸化膜34Dの全表面はオキシナイトライド膜34ON1,34ON2に接している。そして、ドーピングされたシリコン酸化膜34Dはシリコン酸化膜34O1,34O2及びオキシナイトライド膜34ON1,34ON2によって基板1と分離されている。
【0089】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にシリコン酸化膜34O1、オキシナイトライド膜34ON1及びシリコン酸化膜34O2が並んでおり、これらの膜34O1,34ON1,34O2で以て、すなわちオキサイド部分34O及びオキシナイトライド部分34ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0090】
更に、溝2の開口入り口付近において、シリコン酸化膜34O1の端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜34ON1の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜34O2の上面はオキシナイトライド膜34ON1の上記端部と略同程度の高さレベルに在る。すなわち、素子分離34は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してシリコン酸化膜34O1の端部は既述のシリコン酸化膜31O1(図2参照)と同様の形状を有している。
【0091】
そして、半導体装置101(図1参照)と同様に、素子分離34で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0092】
次に、図37及び図38に加えて図39〜図42の断面図を参照して、半導体装置104の製造方法を説明する。なお、半導体装置104の製造方法は基本的に半導体装置101,103の両製造方法を組み合わせて成る。
【0093】
まず、既述の半導体装置101の製造方法と同様にして、下敷シリコン酸化膜5、シリコン窒化膜6、溝2、シリコン酸化膜34O1、オキシナイトライド膜34ON1、及び、ドーピングされたシリコン酸化膜34Dを形成する(図39参照)。具体的には、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する。続いて、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜34O1を形成する。更に、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することによって、シリコン酸化膜34O1を利用して当該膜34O1の表面にオキシナイトライド膜34ON1を形成する。そして、HDP−CVD法により、ドーピングされたシリコン酸化膜34Dを形成する。
【0094】
次に、既述の半導体装置103の製造方法と同様に、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することによって、ドーピングされたシリコン酸化膜34Dを利用して当該膜34Dの露出表面にオキシナイトライド膜34ON2を形成する(図39参照)。なお、かかる窒化処理によって、既に形成したオキシナイトライド膜34ON1のうちの露出部分が更に成長する場合もある。
【0095】
その後の製造方法は既述の半導体装置103,101と基本的に同様である。具体的には、オキサイド部分34Oを成すシリコン酸化膜34O2をHDP−CVD法によって堆積して溝2を完全に充填する(図40参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜34D,34ON2,34O2を除去し、シリコン酸化膜34O2を平坦化する(図41参照)。その後、素子分離34の高さを調整するためにフッ酸によりシリコン酸化膜34O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離34が完成する(図42参照)。このとき、シリコン酸化膜34O1,34O2及びオキシナイトライド膜34ON1,34ON2の形成工程によって、ドーピングされたシリコン酸化膜34Dが周辺絶縁体34NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図37の半導体装置104が完成する。
【0096】
かかる半導体装置104及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜34ON1によって基板1内(基板主面1S付近を含む)への不純物拡散を、又、オキシナイトライド膜34ON2によって基板主面1S付近及び素子分離34上の要素(例えばゲート電極91)への不純物拡散を、より確実に防止することができる。
【0097】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置104を製造することも可能である。
【0098】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜34ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜34Dを堆積する(図43参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離34におけるドーピングされたシリコン酸化膜34Dよりも厚く溝2内に該膜34Dを堆積する。次に、堆積したシリコン酸化膜34Dの一部をフッ酸で除去する(図44参照)。このとき、オキシナイトライド膜34ON2の形成を考慮して、完成した素子分離34での同シリコン酸化膜34Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。このとき、オキシナイトライド膜34ON1によってシリコン酸化膜34O1を上記フッ酸から保護することができる。
【0099】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜34ON2の形成(図45参照)、シリコン酸化膜34O2の堆積(図46参照)、及び、CMP処理(図47参照)等を実施することにより、半導体装置104が完成する。
【0100】
<実施の形態5>
図48に実施の形態5に係る半導体装置105の模式的な断面図を示し、当該半導体装置105の溝型の素子分離35を説明するための断面図を図49に示す。半導体装置105は半導体装置101(図1及び図2参照)において素子分離31を素子分離35に変えた構造を有しており、当該素子分離35は基本的に素子分離32,33(図14及び図25参照)を組み合わせた構造を有している。
【0101】
具体的には、基板1の溝2内に素子分離35が配置されている。図49に示すように、素子分離35は、不純物がドーピングされた絶縁体(ここではフッ素がドーピングされたシリコン酸化膜を例に挙げる)35Dと、不純物がドーピングされていない周辺絶縁体35NDと、に大別され、周辺絶縁体35NDはドーピングされた絶縁体35Dに接し且つ当該絶縁体35D全体を取り囲んでいる。更に、周辺絶縁体35NDは、酸化シリコンから成るオキサイド部分35Oと、オキシナイトライドから成るオキシナイトライド部分35ONと、に大別され、シリコン窒化膜を含んではいない。素子分離35では、オキサイド部分35Oは2つのシリコン酸化膜35O1,35O2から成り、オキシナイトライド部分35ONは2つのオキシナイトライド膜35ON1,35ON2から成る。
【0102】
詳細には、オキシナイトライド膜35ON1は溝2の内表面2S全体に接し且つ当該内表面2Sに沿って形成されており、断面視においてU字型をしている。このとき、オキシナイトライド膜35ON1は溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜35ON1はオキサイド部分35Oのうちのシリコン酸化膜35O1を利用した窒化処理により形成される。なお、オキシナイトライド膜35ON1の厚さは既述のオキシナイトライド膜31ON1(図2参照)と同程度である。
【0103】
更に、シリコン酸化膜35O1が、溝2内においてオキシナイトライド膜35ON1を介して基板1に対面するように形成されている。シリコン酸化膜35O1はオキシナイトライド膜35ON1に接し且つ当該膜35ON1に沿って形成されており、断面視においてU字型をしている。なお、シリコン酸化膜35O1の厚さは例えば、底部及び当該底部寄りの側部では既述のシリコン酸化膜31O1(図2参照)と同程度である一方、開口入り口側の側部では上記底部よりも薄くなっている。
【0104】
そして、ドーピングされたシリコン酸化膜35Dが、シリコン酸化膜35O1及びオキシナイトライド膜35ON1を介して基板1に対面し且つシリコン酸化膜35O1に接して、溝2内に配置されている。換言すればこのとき、シリコン酸化膜35O1及びオキシナイトライド膜35ON1は溝2内において、ドーピングされたシリコン酸化膜35Dと基板1との間に配置されている。なおここでは、ドーピングされたシリコン酸化膜35Dは既述の膜31D,31O2(図2参照)と同様、後述のシリコン酸化膜35O2と同程度の厚さを有しているものとする。
【0105】
更に、オキシナイトライド膜35ON2が、ドーピングされたシリコン酸化膜35の上面及びシリコン酸化膜35O1の上記薄い部分に接して形成されており、断面視においてU字型をしている。なお、かかるU字型のオキシナイトライド膜35ON2は溝2の内表面2Sに沿って形成されているとも捉えられる。このとき、オキシナイトライド膜35ON2はシリコン酸化膜35O1の上記薄い部分を介して溝2の側面2Wに対面する部分を有している。後述のようにオキシナイトライド膜35ON2はオキサイド部分35Oのうちのシリコン酸化膜35O1及びドーピングされたシリコン酸化膜35Dを利用した窒化処理により形成される。なお、オキシナイトライド膜35ON2の厚さは既述のオキシナイトライド膜31ON1,33ON2(図2及び図25参照)及びオキシナイトライドと同程度である。
【0106】
オキシナイトライド膜35ON2に接し且つ当該膜35ON2が形成する断面視U字型を埋めるように、オキサイド部分35Oのシリコン酸化膜(ないしはドーピングされていない絶縁体)35O2が配置されている。すなわち、シリコン酸化膜35O2は、オキシナイトライド膜35ON1,35ON2及びシリコン酸化膜35O1を介して溝2の側面2Wに対面するように且つオキシナイトライド膜35ON1,35ON2、ドーピングされたシリコン酸化膜35D及びシリコン酸化膜35O1を介して溝2の底面2Bに対面するように、溝2内に配置されている。このとき、オキシナイトライド膜35ON2はシリコン酸化膜35O2と基板1との間及びシリコン酸化膜35O2とドーピングされたシリコン酸化膜35Dとの間に配置されている。ドーピングされたシリコン酸化膜35Dの全表面はシリコン酸化膜35O1及びオキシナイトライド膜35ON2に接している。そして、ドーピングされたシリコン酸化膜35Dはシリコン酸化膜35O1,35O2及びオキシナイトライド膜35ON1,35ON2によって基板1と分離されている。なお、オキシナイトライド膜35ON1は溝2内においてドーピングされたシリコン酸化膜35Dと基板1との間及びシリコン酸化膜35O2と基板1との間に配置されている。
【0107】
溝2の開口入り口付近では溝2の側面2W又は開口入り口エッジの側から順にオキシナイトライド膜35ON1、シリコン酸化膜35O1、オキシナイトライド膜35ON2及びシリコン酸化膜35O2が並んでおり、これらの膜35ON1,35O1,35ON2,35O2で以て、すなわちオキサイド部分35O及びオキシナイトライド部分35ONで以て溝2の開口入り口付近は占められている。つまり、当該開口入り口付近にはシリコン窒化膜が配置されていない。
【0108】
更に、溝2の開口入り口付近において、オキシナイトライド膜35ON1及びシリコン酸化膜35O1の両端部は基板主面1Sと大略同じ高さにあり、オキシナイトライド膜35ON2の端部は基板主面1Sよりも溝2の外側(上方)へ突出しており、シリコン酸化膜35O2の上面はオキシナイトライド膜35ON2の上記端部と略同程度の高さレベルに在る。すなわち、素子分離35は基板主面1Sよりも落ち込んだ部分を有していない。また、基板1において溝2の開口入り口エッジは丸められており、かかる形状に対応してオキシナイトライド膜35ON1及びシリコン酸化膜35O1の端部は既述のオキシナイトライド膜32ON1及びシリコン酸化膜32O1(図14参照)と同様の形状を有している。
【0109】
そして、半導体装置101(図1参照)と同様に、素子分離35で区画された活性領域ないしは素子形成領域にMOSFET90が形成されている。
【0110】
次に、図48及び図49に加えて図50〜図53の断面図を参照して、半導体装置105の製造方法を説明する。なお、半導体装置105の製造方法は基本的に半導体装置101の製造方法をベースにした半導体装置102,103の両製造方法を組み合わせて成る。
【0111】
まず、既述の半導体装置102の製造方法と同様にして、下敷シリコン酸化膜5、シリコン窒化膜6、溝2、シリコン酸化膜35O1、オキシナイトライド膜35ON1、及び、ドーピングされたシリコン酸化膜35Dを形成する(図50参照)。具体的には、下敷シリコン酸化膜5及びシリコン窒化膜6を形成し、そして基板1内に至る溝2を形成する。続いて、溝2内に露出している基板1の内表面2Sを熱酸化してシリコン酸化膜35O1を形成する。更に、窒素を含む雰囲気(ガス)中で熱処理を実施することによって、シリコン酸化膜35O1を利用して当該膜35O1と基板1との界面にオキシナイトライド膜35ON1を形成する。そして、HDP−CVD法により、ドーピングされたシリコン酸化膜35Dを形成する。
【0112】
その後の製造方法は既述の半導体装置103と基本的に同様である。具体的には、窒素を含む雰囲気(ガス)中でプラズマ処理を実施することにより、ドーピングされたシリコン酸化膜35D、シリコン酸化膜35O1及び下敷シリコン酸化膜5の露出表面にオキシナイトライド膜35ON2を形成する(図50参照)。次に、オキサイド部分35Oを成すシリコン酸化膜35O2をHDP−CVD法によって堆積して溝2を完全に充填する(図51参照)。そして、シリコン窒化膜6をストッパとするCMP法によって、当該シリコン窒化膜6上の膜35D,35ON2,35O2を除去し、シリコン酸化膜35O2を平坦化する(図52参照)。その後、素子分離35の高さを調整するためにフッ酸によりシリコン酸化膜35O2を一部除去する。そして、シリコン窒化膜6及び下敷シリコン酸化膜5を順次、除去することにより、素子分離35が完成する(図53参照)。このとき、シリコン酸化膜35O1,35O2及びオキシナイトライド膜35ON1,35ON2の形成工程によって、ドーピングされたシリコン酸化膜35Dが周辺絶縁体35NDで取り囲まれることになる。その後、MOSFET90を形成することにより、図48の半導体装置105が完成する。
【0113】
かかる半導体装置105及びこれの製造方法によれば、既述の半導体装置101(図1及び図2参照)と同様の効果が得られる。このとき、オキシナイトライド膜35ON1によって基板1内(基板主面1S付近を含む)への不純物拡散を、又、オキシナイトライド膜35ON2によって基板主面1S付近及び素子分離35上の要素(例えばゲート電極91)への不純物拡散を、より確実に防止することができる。
【0114】
ここで、半導体装置101の他の製造方法(図9〜図12参照)を用いて半導体装置105を製造することも可能である。
【0115】
具体的には、上述の製造方法と同様にしてオキシナイトライド膜35ON1まで形成する。その後、HDP−CVD法によって溝2内に、フッ素がドーピングされたシリコン酸化膜35Dを堆積する(図54参照)。このとき、半導体装置101の他の製造方法と同様に、完成した素子分離35におけるドーピングされたシリコン酸化膜35Dよりも厚く溝2内に該膜35Dを堆積する。次に、堆積したシリコン酸化膜35Dの一部をフッ酸で除去する(図55参照)。このとき、オキシナイトライド膜35ON2の形成を考慮して、完成した素子分離35での同シリコン酸化膜35Dよりも厚めに加工する。かかるフッ酸処理により半導体装置101の他の製造方法と同様の効果が得られる。
【0116】
その後は上述の製造方法と同様にして、窒化処理によるオキシナイトライド膜35ON2の形成(図56参照)、シリコン酸化膜35O2の堆積(図57参照)、及び、CMP処理(図58参照)等を実施することにより、半導体装置105が完成する。
【0117】
<実施の形態1〜5の変形例1>
上述の半導体装置101〜105を米国特許第6,265,743号明細書(特開平10−340950号公報が対応する)に開示の製造方法を利用して製造することも可能である。ここでは、その製造方法を半導体装置101を例に挙げ、図59〜図62の断面図を参照しつつ説明する。
【0118】
まず、既述の下敷シリコン酸化膜5、非単結晶シリコン膜7(厚さ100nm〜300nm程度)、及び、既述のシリコン窒化膜6を基板主面1S上に順次に形成する(図59参照)。なお、非単結晶シリコン膜7は多結晶膜又はアモルファス膜のいずれでも良い。そして、既述の製造方法と同様にして、上記膜5,7,6及び基板1を写真製版技術によってパターンエッチングして、基板1内に至る溝2を形成する(図59参照)。
【0119】
続いて、溝2内の露出表面を熱酸化してシリコン酸化膜31O1を形成する(図60参照)。このとき、基板1の露出表面のみならず非単結晶シリコン膜7の露出表面も酸化されるので、又、基板1及び非単結晶シリコン膜7の当該熱酸化部分の端部は下敷シリコン酸化膜5に結合するので、シリコン酸化膜31O1は溝2内においてシリコン窒化膜6を除く部分全体に形成される。また、かかる熱酸化によって、基板1の開口入り口エッジ及びこれに対面する非単結晶シリコン膜のエッジも酸化され、これらのエッジが丸みを帯びる。
【0120】
そして、既述の製造方法と同様にして、オキシナイトライド膜31ON1、ドーピングされたシリコン酸化膜31D、及び、シリコン酸化膜31O2を形成し、シリコン窒化膜6をストッパとするCMP処理を実施する(図60参照)。その後、素子分離31の高さを調整するためにフッ酸によってシリコン酸化膜31O2を一部除去する。次に、シリコン窒化膜6を除去し、非単結晶シリコン膜7を例えばドライエッチングによって除去する(図61参照)。そして、下敷シリコン酸化膜5を除去することにより、素子分離31が完成する(図62参照)。
【0121】
その後、MOSFET90を形成することにより、図1の半導体装置101が完成する。
【0122】
本変形例1に係る製造方法によれば、熱酸化膜(シリコン酸化膜)31O1が非単結晶シリコン膜7及び下敷シリコン酸化膜の厚さ(基板主面1Sに垂直な方向の寸法)分だけ基板主面1Sよりも突出して形成されるので、下敷シリコン酸化膜5のエッチング時にシリコン酸化膜31O1の端部がエッチングされてもシリコン酸化膜31O1を基板主面1Sよりも突出させることが可能である。これにより、素子分離31のエッジ部が基板主面1Sよりも落ち込む(くぼむ)のをより確実に抑制することができる。従って、かかる落ち込みに起因した不具合(例えば逆ナローチャネル効果)を抑制することができる。このとき、熱酸化により形成されたシリコン酸化膜31O1はCVD法で形成したシリコン酸化膜(CVD酸化膜)よりも耐エッチング性が高いので、シリコン酸化膜31O1の上記突出部分をCVD法で形成する場合よりも確実に上記落ち込みを低減することができる。
【0123】
上述の効果は非単結晶シリコン膜7の適用に起因して得られること、及び、非単結晶シリコン膜7はシリコン酸化膜31O2のCMP処理時にストッパとして利用可能であることに鑑みれば、シリコン窒化膜6を用いない場合にも同様の効果が得られる。なお、シリコン窒化膜6は非単結晶シリコン膜7に比べてシリコン酸化膜31O2とのCMP選択比が高いので、CMP処理による素子分離31の高さ制御を精度良く行える。
【0124】
<実施の形態1〜5の変形例2>
上述の説明ではドーピングされた絶縁体(シリコン酸化膜)31D〜35Dにフッ素をドーピングする場合を例に挙げたが、フッ素の他にボロン、リン、砒素、塩素、ヨウ素、及び、臭素等のいずれかをドーピングしても、埋め込み特性を向上可能であり、ボイドを抑制することができる。また、上述のフッ素等の元素を2種類以上ドーピングしても同様の効果が得られる。
【0125】
<実施の形態1〜5の変形例3>
また、上述の説明ではドーピングされたシリコン酸化膜31D〜35D及びシリコン酸化膜31O1〜35O5をHDP−CVD法を用いる場合を例に挙げたが、その他のCVD法やと塗布法を用いても同様の効果が得られる。
【0126】
<実施の形態1〜5の変形例4>
また、上述の説明では他の製造方法として、ドーピングされたシリコン酸化膜31D〜35Dの一部をフッ酸によるウェットエッチングで除去する場合を例に挙げたが、気相エッチングやドライエッチングを用いても同様の効果が得られる。また、例えばシリコン酸化膜31O2〜35O2を堆積する前に当該膜31O2〜35O2の成膜装置内でプラズマによって除去しても良い。
【0127】
<実施の形態1〜5の変形例5>
また、上述の説明ではオキシナイトライド膜31ON1,32ON1,34ON1,35ON1,33ON2〜35ON2をプラズマ窒化処理又は熱窒化処理によって形成する場合を例に挙げたが、例えばCVD法によってオキシナイトライド膜31ON1等を堆積しても良い。堆積法によれば窒化処理に比べて溝2のアスペクト比が大きくなるのでボイドの抑制効果は低減するが、その他の効果、例えば、シリコン酸化膜31D等中の不純物の拡散を防止するという効果やゲート絶縁膜92の薄膜化を抑制するという効果は得ることができる。
【0128】
【発明の効果】
この発明によれば、ドーピングされた絶縁体は溝を埋め込む特性に優れるので、又、ドーピングされた絶縁体によって溝のアスペクト比を小さくできるので、素子分離中のボイドを抑制できる。更に、ドーピングされた絶縁体は、ドーピングされていない絶縁体及び第1のオキシナイトライド膜によって、又は、シリコン酸化膜、ドーピングされていない絶縁体、及び、オキシナイトライド膜によって、半導体基板と分離されているので、ドーピングされた絶縁体中の不純物が半導体基板内へ及び素子分離上の要素(例えばゲート電極)へ拡散するのが防止される。また、オキシナイトライド膜をオキサイド部分を利用した窒化処理(例えば熱窒化処理やプラズマ窒化処理)で形成することにより、溝のアスペクト比の大幅な増大を抑制して素子分離中のボイドを抑制できる。また、オキシナイトライド膜は、シリコン窒化膜とは異なり、ゲート絶縁膜の薄膜化を抑制して半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図1】実施の形態1に係る半導体装置を説明するための断面図である。
【図2】実施の形態1に係る半導体装置の溝型素子分離を説明するための断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図7】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図9】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図10】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図11】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図12】実施の形態1に係る半導体装置の他の製造方法を説明するための断面図である。
【図13】実施の形態2に係る半導体装置を説明するための断面図である。
【図14】実施の形態2に係る半導体装置の溝型素子分離を説明するための断面図である。
【図15】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図16】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図17】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図18】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図19】実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図20】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図21】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図22】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図23】実施の形態2に係る半導体装置の他の製造方法を説明するための断面図である。
【図24】実施の形態3に係る半導体装置を説明するための断面図である。
【図25】実施の形態3に係る半導体装置の溝型素子分離を説明するための断面図である。
【図26】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図27】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図28】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図29】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図30】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図31】実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図32】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図33】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図34】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図35】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図36】実施の形態3に係る半導体装置の他の製造方法を説明するための断面図である。
【図37】実施の形態4に係る半導体装置を説明するための断面図である。
【図38】実施の形態4に係る半導体装置の溝型素子分離を説明するための断面図である。
【図39】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図40】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図41】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図42】実施の形態4に係る半導体装置の製造方法を説明するための断面図である。
【図43】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図44】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図45】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図46】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図47】実施の形態4に係る半導体装置の他の製造方法を説明するための断面図である。
【図48】実施の形態5に係る半導体装置を説明するための断面図である。
【図49】実施の形態5に係る半導体装置の溝型素子分離を説明するための断面図である。
【図50】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図51】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図52】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図53】実施の形態5に係る半導体装置の製造方法を説明するための断面図である。
【図54】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図55】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図56】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図57】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図58】実施の形態5に係る半導体装置の他の製造方法を説明するための断面図である。
【図59】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図60】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図61】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図62】実施の形態1〜5の変形例1に係る、半導体装置の製造方法を説明するための断面図である。
【図63】従来の半導体装置を説明するための断面図である。
【図64】従来の半導体装置の製造方法を説明するための断面図である。
【図65】従来の半導体装置の製造方法を説明するための断面図である。
【図66】従来の半導体装置の製造方法を説明するための断面図である。
【図67】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
1 半導体基板、1S 基板主面、2 溝、2B 底面、31〜35 溝型素子分離、31D〜35D ドーピングされた絶縁体、31ND〜35ND 周辺絶縁体、31O1〜35O1 シリコン酸化膜、31O2〜35O2 シリコン酸化膜(ドーピングされていない絶縁体)、31ON1,32ON1,34ON1,35ON1,33ON2〜35ON2 オキシナイトライド膜、101〜105 半導体装置。
Claims (5)
- 主面を有すると共に前記主面に開口入り口を設けて形成された溝を有する半導体基板と、
前記溝内に配置された、不純物がドーピングされた絶縁体と、
前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置された、不純物がドーピングされていない絶縁体と、
前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記半導体基板との間に配置された、第1のオキシナイトライド膜と、
前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されたMIS型トランジスタと、を備え、
前記ドーピングされた絶縁体は、前記ドーピングされていない絶縁体及び前記第1のオキシナイトライド膜によって、前記半導体基板と分離されている、
半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1のオキシナイトライド膜と前記半導体基板との間に配置されたシリコン酸化膜を更に備え、
前記第1のオキシナイトライド膜は、前記シリコン酸化膜を利用した窒化処理によって形成されている、
半導体装置。 - 請求項1又は請求項2に記載の半導体装置であって、
前記ドーピングされた絶縁体と前記ドーピングされていない絶縁体との間に配置された第2のオキシナイトライド膜を更に備える、
半導体装置。 - 主面を有すると共に前記主面に開口入り口を設けて形成された溝を有する半導体基板と、
前記溝内に配置された、不純物がドーピングされた絶縁体と、
前記溝内において前記ドーピングされた絶縁体を介して前記溝の底面に対面するように配置された、不純物がドーピングされていない絶縁体と、
前記溝内において前記ドーピングされた絶縁体と前記半導体基板との間に配置されたシリコン酸化膜と、
前記溝内において前記ドーピングされていない絶縁体と前記半導体基板との間及び前記ドーピングされていない絶縁体と前記ドーピングされた絶縁体との間に配置されたオキシナイトライド膜と、
前記半導体基板の前記主面のうちで前記溝が形成されていない領域に配置されたMIS型トランジスタと、を備え、
前記ドーピングされた絶縁体は、前記シリコン酸化膜、前記ドーピングされていない絶縁体、及び、前記オキシナイトライド膜によって、前記半導体基板と分離されている、
半導体装置。 - 請求項1乃至請求項4のいずれかに記載の半導体装置であって、
前記ドーピングされた絶縁体中の前記不純物は、フッ素、ボロン、リン、砒素、塩素、ヨウ素、及び、臭素のうちの少なくとも1種類の元素を含む、
半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002268051A JP2004111429A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置 |
US10/377,829 US6744113B2 (en) | 2002-09-13 | 2003-03-04 | Semiconductor device with element isolation using impurity-doped insulator and oxynitride film |
KR10-2003-0014591A KR100514269B1 (ko) | 2002-09-13 | 2003-03-08 | 반도체 장치 |
TW092112027A TW200405508A (en) | 2002-09-13 | 2003-05-01 | Semiconductor device |
CNB03123822XA CN1244143C (zh) | 2002-09-13 | 2003-05-16 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002268051A JP2004111429A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004111429A true JP2004111429A (ja) | 2004-04-08 |
JP2004111429A5 JP2004111429A5 (ja) | 2005-10-27 |
Family
ID=31986740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002268051A Withdrawn JP2004111429A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6744113B2 (ja) |
JP (1) | JP2004111429A (ja) |
KR (1) | KR100514269B1 (ja) |
CN (1) | CN1244143C (ja) |
TW (1) | TW200405508A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007535815A (ja) * | 2004-04-30 | 2007-12-06 | フリースケール セミコンダクター インコーポレイテッド | 分離トレンチ |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10311312B4 (de) * | 2003-03-14 | 2007-08-16 | Infineon Technologies Ag | Isolatorstruktur und Verfahren zur Erzeugung von Isolatorstrukturen in einem Halbleitersubstrat |
US6830987B1 (en) * | 2003-06-13 | 2004-12-14 | Advanced Micro Devices, Inc. | Semiconductor device with a silicon-on-void structure and method of making the same |
US7491964B2 (en) | 2005-01-17 | 2009-02-17 | International Business Machines Corporation | Nitridation of STI fill oxide to prevent the loss of STI fill oxide during manufacturing process |
JP2008210893A (ja) * | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | 半導体装置とその製造方法 |
US8536019B2 (en) * | 2011-05-17 | 2013-09-17 | GlobalFoundries, Inc. | Semiconductor devices having encapsulated isolation regions and related fabrication methods |
KR20200137260A (ko) * | 2019-05-29 | 2020-12-09 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4855804A (en) * | 1987-11-17 | 1989-08-08 | Motorola, Inc. | Multilayer trench isolation process and structure |
JPH0834242B2 (ja) * | 1988-12-08 | 1996-03-29 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
JP3904676B2 (ja) | 1997-04-11 | 2007-04-11 | 株式会社ルネサステクノロジ | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
JP2000332099A (ja) * | 1999-05-21 | 2000-11-30 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法 |
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-
2002
- 2002-09-13 JP JP2002268051A patent/JP2004111429A/ja not_active Withdrawn
-
2003
- 2003-03-04 US US10/377,829 patent/US6744113B2/en not_active Expired - Fee Related
- 2003-03-08 KR KR10-2003-0014591A patent/KR100514269B1/ko not_active IP Right Cessation
- 2003-05-01 TW TW092112027A patent/TW200405508A/zh unknown
- 2003-05-16 CN CNB03123822XA patent/CN1244143C/zh not_active Expired - Fee Related
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JP2007220739A (ja) * | 2006-02-14 | 2007-08-30 | Sony Corp | 半導体装置及びその製造方法並びに酸窒化シリコン膜の形成方法 |
Also Published As
Publication number | Publication date |
---|---|
US6744113B2 (en) | 2004-06-01 |
KR100514269B1 (ko) | 2005-09-13 |
US20040053458A1 (en) | 2004-03-18 |
TW200405508A (en) | 2004-04-01 |
KR20040024434A (ko) | 2004-03-20 |
CN1482664A (zh) | 2004-03-17 |
CN1244143C (zh) | 2006-03-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050907 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060724 |