KR20040024434A - 반도체 장치 - Google Patents

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KR20040024434A
KR20040024434A KR1020030014591A KR20030014591A KR20040024434A KR 20040024434 A KR20040024434 A KR 20040024434A KR 1020030014591 A KR1020030014591 A KR 1020030014591A KR 20030014591 A KR20030014591 A KR 20030014591A KR 20040024434 A KR20040024434 A KR 20040024434A
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Abstract

소자 분리에 관한 문제인, 보이드의 발생, 도핑된 절연체 중의 불순물의 반도체 기판 등에 확산, 및 실리콘 질화막에 의한 게이트 절연막의 박막화를 동시에 해소한다. 홈(2) 내에서 도핑된 실리콘 산화막(31D)과 기판(1) 사이에 옥시나이트라이드막(310N1) 및 실리콘 산화막(3101)이 배치되어 있고, 도핑된 실리콘 산화막(31D) 보다 홈(2)의 개구 입구 측에 실리콘 산화막(3102)이 배치되어 있다. 옥시나이트라이드막(310N1)은 실리콘 산화막(3101)을 이용한 질화 처리에 의해 형성되어 있다. 홈(2)의 개구 입구 부근은 실리콘 산화막(3101, 3102) 및 옥시나이트라이드막(310N1)으로 점유되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 소자 분리에 관한 문제인 보이드의 발생, 도핑된 절연체 중의 불순물의 반도체 기판 등에 확산, 및 실리콘 질화막에 의한 게이트 절연막의 박막화를 동시에 소거하기 위한 기술에 관한 것이다.
반도체 집적 회로에서 소자 간의 전기적인 간섭을 없게 하여 개별의 소자를 완전히 독립하여 동작시키기 위해서는, 소자 분리 영역을 갖는 소자 분리 구조를 형성할 필요가 있다.
소자 분리 영역을 형성하는 방법의 하나로 홈형 분리법 (트렌치 분리법)이 널리 알려져 있고, 많은 개량이 제안되고 있다. 홈형 분리법에서는, 기판에 홈(트렌치)를 형성하고, 해당 홈 내에 절연막을 충전한다. 홈형 분리법에 의하면 버즈빅(bird's beak)이 거의 발생하지 않기 때문에, 반도체 집적 회로를 미세화하는 데에 불가결한 소자 분리 방법의 하나라고 말할 수 있다.
도 63의 단면도를 참조하여 종래의 반도체 장치(500)를 설명한다. 반도체 장치(500)는 실리콘 기판(501)과 홈형 소자 분리(531)와, MOSFET (Metal Oxide Semiconductor Field Effect Transistor; 590)을 포함하고 있다.
기판(501)에는 기판 주면(501S)으로부터 내부를 향해 홈(502)이 형성되어 있고, 이 해당홈(502) 내에 소자 분리(531)가 배치되어 있다. 종래의 소자 분리(531)는 실리콘 산화막 또는 내벽 산화막(531a) 및 실리콘 산화막 또는 매립산화막(531b)에 의해 구성되어 있다. 내벽 산화막(531a)은 홈(502)의 내표면 전체에 접촉하고 또 해당 내표면을 따라 형성되어 있다. 매립 산화막(531b)은 내벽 산화막(531a)에 접하여 배치되어 있어, 홈(502)을 매립하고 있다.
소자 분리(531)로 구획된 활성 영역 또는 소자 분리 영역에 MOSFET(590)가 형성되어 있다. 상세하게는, 활성 영역의 기판 주면(501S) 내에는 한 쌍의 소스/드레인 영역(593)이 트렌치 영역을 거쳐 형성되어 있고, 기판 주면(501S) 상에는 상기 채널 영역에 대면하도록 실리콘 산화막으로 이루어지는 게이트 절연막(592) 및 게이트 전극(591)이 이 순서로 형성되어 있다.
다음에 도 64∼도 67의 단면도를 참조하여 종래의 반도체 장치(500)의 제조방법을 설명한다. 먼저, 하부 실리콘 산화막(505) 및 실리콘 질화막(506)을 기판 주면(501S) 상에 이 순서로 형성한다 (도 64 참조). 그리고, 상기 막(505, 506) 및 기판(501)을 사진 제판 기술에 의해 패턴 에칭하여, 기판(501) 내에 홈(502)을 형성한다 (도 64 참조).
이어서, 홈(502) 내에 노출하고 있는 기판(501)의 내표면을 열산화하여 내벽 산화막(531a)을 형성한다 (도 65 참조). 다음에, CVD (Chemical Vapor Deposit ion) 법에 의해 전면적으로 매립 산화막(531b)을 퇴적하고, 이에 의해 홈(502)을 매립 산화막(531b)으로 충전한다 (도 65 참조).
그리고, 실리콘 질화막(506)을 스토퍼로 하는 CMP (Chemical Mechanical Polishing)법에 의해 해당 실리콘 질화막(506) 상의 매립 산화막(531b)을 제거하고, 매립 산화막(531b)을 평탄화한다 (도 66 참조). 그 후, 소자 분리(531)의 높이를 조정하기 위해 불산에 의해 매립 산화막(531b)을 일부 제거한다. 그리고, 실리콘 질화막(506)을 열인산에 의해 제거하고, 하부 실리콘 산화막(505)을 불산에 의해 제거한다. 이에 의해 소자 분리(531)가 완성된다 (도 67 참조).
그 후, MOSFET(590)를 형성한다. 구체적으로는, 웰, 채널커트 영역, 및 임계치를 제어하기 위한 채널 불순물층을 이온 주입법으로 형성한다. 그리고, 게이트 절연막(592), 게이트 전극(591), 및 소스/드레인 영역(593)을 형성한다. 이에 의해, 도 63의 반도체 장치(500)가 완성된다.
또, 홈형 소자 분리에 관한 기술은 예를 들면 특허 문헌 1에서 소개되고 있다:
특허문헌 1
특개 2000-332099호 공보
반도체 장치(500)의 제조 방법에서는 상술한 바와 같이 CVD법에 의해 홈(502) 내에 매립 산화막(531b)을 퇴적하기 때문에, 반도체 장치(500)의 미세화에 수반하여 홈(502)의 어스팩트비가 커지면 매립 산화막(531b) 내에 보이드가 발생하기 쉬어진다. 이 보이드는 CMP후 또는 실리콘 산화막(531b 및/또는 505)의 불산 처리후에, 미세한 홈으로서 소자 분리(531)의 표면에 나타난다. 이 미세한 홈내에 예를 들면 배선층용 배선 재료가 매립되고, 해당 배선 재료의 패터닝 후에도 잔존하면, 배선층이 쇼트하여 버린다. 이와 같이 보이드의 발생은 수율 저하를 초래한다.
보이드의 발생을 억제하기 위해서는, 매립 산화막(531b)으로서, 불순물이 도핑되어 매립 특성이 향상한 실리콘 산화막을 이용하는 것이 유효하다. 그러나, 매립 산화막(531b)에 도핑된 불순물은 해당 막(531b)의 형성후의 열처리 공정에 의해, 기판(501) 내나 소자 분리(531) 상의 배선층에 확산하여, MOSFET(590)의 특성에 오차를 발생시키는 등의 문제가 있다. 구체적으로는, 소자 분리(531)와 기판(501)의 계면이나 기판(501) 내에 확산한 불순물은 MOSFET(590)의 임계치 전압을 변동시키고, 게이트 절연막(592)의 형성시에 산화 속도를 변동시킨다. 또, 기판(501) 내에 확산한 불순물이 기판(501)과 게이트 절연막(592)의 계면에 계면 준위를 형성하면, MOSFET(590)의 특성이 변동하여, 리크 전류가 증대한다. 또, 소자 분리(531) 상에 연장한 게이트 전극(591) 중에 불순물이 확산하면, 게이트 전극(591)의 일 함수가 변동하여 ((590)의 특성이 변동한다.
이와 같은 불순물의 확산을 억제하기 위해 내벽 산화막(531a)과 매립 산화막(531b) 간에 실리콘 질화막을 퇴적함으로써 내벽 구조를 2층으로 하는 것이, 상기 특허 문헌 1 (특개 2000-332099호 공보)에 제안되고 있다. 그러나, 상기 실리콘 질화막을 퇴적하면 그 만큼, 홈(502)의 어스팩트비가 커지기 때문에, 매립 산화막(531b)의 형성시에 보이드가 발생하기 쉬어진다. 더욱, 상기 실리콘 질화막은 게이트 산화막(592)의 형성시에 산화 억제 작용을 발하기 때문에, 소자 분리(531) 부근에서 게이트 절연막(592)이 얇아져, 게이트 절연막(592)의 신뢰성을 저하시켜 버린다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 보이드의 발생, 도핑된절연체 중의 불순물의 반도체 기판 등에 확산, 및 실리콘 질화막에 의한 게이트 절연막의 박막화라고 하는 소자 분리에 관한 이들 문제를 동시에 해소할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는 반도체 기판과, 불순물이 도핑된 절연체와, 불순물이 도핑되어 있지 않은 절연체와, 제1 옥시나이트라이드막과, MIS형 트랜지스터를 포함하고 있다. 상기 반도체 기판은 주면을 가짐과 동시에 상기 주면에 개구 입구를 설치하여 형성된 홈을 갖고 있다. 상기 불순물이 도핑된 절연체는 상기 홈 내에 배치되어 있다. 상기 불순물이 도핑되어 있지 않은 절연체는 상기 홈 내에서 상기 도핑된 절연체를 거쳐 상기 홈의 저면에 대면하도록 배치되어 있다. 상기 제1 옥시나이트라이드막은 상기 홈내에서 상기 도핑된 절연체와 상기 반도체 기판 사이 및 상기 도핑되어 있지 않은 절연체와 상기 반도체 기판 사이에 배치되어 있다. 상기 MIS형 트랜지스터는 상기 반도체 기판의 상기 주면 중에서 상기 홈이 형성되어 있지 않은 영역에 배치되어 있다. 그리고, 상기 도핑된 절연체는 상기 도핑되어 있지 않은 절연체 및 상기 제1 옥시나이트라이드막에 의해 상기 반도체 기판과 분리되어 있다.
또, 본 발명에 관한 반도체 장치는, 반도체 기판과, 불순물이 도핑된 절연체와, 불순물이 도핑되어 있지 않은 절연체와, 실리콘 산화막과, 옥시나이트라이드막과, MIS형 트랜지스터를 포함하고 있다. 상기 반도체 기판은 주면을 가짐과 동시에 상기 주면에 개구 입구를 설치하여 형성된 홈을 갖고 있다. 상기 불순물이 도핑된 절연체는 상기 홈 내에 배치되어 있다. 상기 불순물이 도핑되어 있지 않은절연체는 상기 홈 내에서 상기 도핑된 절연체를 거쳐 상기 홈의 저면에 대면하도록 배치되어 있다. 상기 실리콘 산화막은 상기 홈 내에서 상기 도핑된 절연체와 상기 반도체 기판 사이에 배치되어 있다. 상기 옥시나이트라이드막은 상기 홈 내에서 상기 도핑되어 있지 않은 절연체와 상기 반도체 기판 사이 및 상기 도핑되어 있지 않은 절연체와 상기 도핑된 절연체 사이에 배치되어 있다. 상기 MIS형 트랜지스터는 상기 반도체 기판의 상기 주면 중에서 상기 홈이 형성되어 있지 않은 영역에 배치되어 있다. 그리고, 상기 도핑된 절연체는 상기 실리콘 산화막, 상기 도핑되어 있지 않은 절연체, 및 상기 옥시나이트라이드막에 의해 상기 반도체 기판과 분리되어 있다.
도 1은 실시 형태 1에 관한 반도체 장치를 설명하기 위한 단면도.
도 2는 실시 형태 1에 관한 반도체 장치의 홈형 소자 분리를 설명하기 위한 단면도.
도 3은 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 실시 형태 1에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한단면도.
도 10은 실시 형태 1에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 11은 실시 형태 1에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 12는 실시 형태 1에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 13은 실시 형태 2에 관한 반도체 장치를 설명하기 위한 단면도.
도 14는 실시 형태 2에 관한 반도체 장치의 홈형 소자 분리를 설명하기 위한 단면도.
도 15는 실시 형태 2에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 16은 실시 형태 2에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 17은 실시 형태 2에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 18은 실시 형태 2에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 19는 실시 형태 2에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 20은 실시 형태 2에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 21은 실시 형태 2에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 22는 실시 형태 2에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 23은 실시 형태 2에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 24는 실시 형태 3에 관한 반도체 장치를 설명하기 위한 단면도.
도 25는 실시 형태 3에 관한 반도체 장치의 홈형 소자 분리를 설명하기 위한 단면도.
도 26은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 27은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 28은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 29는 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 30은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 31은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 32는 실시 형태 3에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 33은 실시 형태 3에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 34는 실시 형태 3에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 35는 실시 형태 3에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 36은 실시 형태 3에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 37은 실시 형태 4에 관한 반도체 장치를 설명하기 위한 단면도.
도 38은 실시 형태 4에 관한 반도체 장치의 홈형 소자 분리를 설명하기 위한 단면도.
도 39는 실시 형태 4에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 40은 실시 형태 4에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 41은 실시 형태 4에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 42는 실시 형태 4에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 43은 실시 형태 4에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 44는 실시 형태 4에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 45는 실시 형태 4에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 46은 실시 형태 4에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 47은 실시 형태 4에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 48은 실시 형태 5에 관한 반도체 장치를 설명하기 위한 단면도.
도 49는 실시 형태 5에 관한 반도체 장치의 홈형 소자 분리를 설명하기 위한 단면도.
도 50은 실시 형태 5에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 51은 실시 형태 5에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 52는 실시 형태 5에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 53은 실시 형태 5에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 54는 실시 형태 5에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 55는 실시 형태 5에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 56은 실시 형태 5에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 57은 실시 형태 5에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 58은 실시 형태 5에 관한 반도체 장치의 다른 제조 방법을 설명하기 위한 단면도.
도 59는 실시 형태 1∼5의 변형예 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 60은 실시 형태 1∼5의 변형예 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 61은 실시 형태 1∼5의 변형예 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 62는 실시 형태 1∼5의 변형예 1에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 63은 종래의 반도체 장치를 설명하기 위한 단면도.
도 64는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 65는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 66은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 67은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 반도체 기판
1S : 기판 주면
2 : 홈
2B : 저면
31∼35 : 홈형 소자 분리
31D∼35D : 도핑된 절연체
31ND∼35ND : 주변 절연체
3101∼3501: 실리콘 산화막
3102∼3502 : 실리콘 산화막 (도핑되어 있지 않은 절연체)
310N1, 320N1, 340N1, 350N1, 330N2∼350N2 : 옥시나이트라이드막
101∼105 : 반도체 장치
<실시 형태 1>
도 1에 실시 형태 1에 관한 반도체 장치(101)의 모식적인 단면도를 나타내고, 해당 반도체 장치(101)의 홈형의 소자 분리(31)를 설명하기 위한 단면도를 도 2에 나타낸다. 반도체 장치(101)는 예를 들면 실리콘으로 이루어진 반도체 기판 (이하, 단순히 「기판」이라고 부름)(1)과, 소자 분리(31)와, 반도체 소자 (여기에서는 일예로서 MOSFET (내지는 MISFET (Metal Insulator Semiconductor Field Effect Transistor; 90)를 들 수 있음)를 포함하고 있다.
구체적으로는 기판(1)에는 기판 주면(1S)으로부터 내부를 향하여 깊이 150㎚∼500㎚ 정도의 홈(2)이 형성되어 있고 (이 때 홈(2)의 개구 입구는 기판 주면(1S)에 설치되어 있음), 해당 홈(2) 내에 소자 분리(31)가 배치되어 있다.
도 2에 나타낸 바와 같이, 소자 분리(31)는 불순물이 도핑된 절연체(여기에서는 불소가 도핑된 실리콘산화막을 예로 듬; 31D)와, 불순물이 도핑되어 있지 않은 주변 절연체(31ND)로 대별되고, 주변 절연체(31ND)는 도핑된 절연체(31D)에 접촉하고 또 해당 절연체(31D) 전체를 둘러싸고 있다. 더욱이, 주변 절연체(31ND)는 산화 실리콘으로 이루어진 옥사이드 부분(310)과 실리콘 옥시나이트라이드로 이루어진 옥시나이트라이드 부분(310N)으로 대별되고, 실리콘 질화막을 포함하지는 않는다. 소자 분리(31)에서는 옥사이드 부분(310)은 두 개의 실리콘 산화막(3101, 3102)으로 이루어지고, 옥시나이트라이드 부분(310N)은 옥시나이트라이드막(310N1)으로 이루어진다.
상세하게는, 실리콘 산화막(3101)은 홈(2)의 내표면(2S) (측면(2W) 및 저면(2B)으로 이루어짐) 전체에 접촉하고 해당 내표면(2S)을 따라 형성되어 있고, 단면으로 보면 U자형을 하고 있다. 실리콘 산화막(3101)의 두께 (내표면(2S)에 수직인 방향의 치수)는 5㎚∼30㎚ 정도이다.
더욱, 옥시나이트라이드막(310N1)이 홈(2) 내에 실리콘 산화막(3101)을 거쳐 기판(1)에 대면하도록 형성되어 있다. 옥시나이트라이드막(310N1)은 실리콘 산화막(3101)에 접촉하고 또 해당 막(3101)을 따라 형성되어 있고, 단면으로 U자형을 하고 있다. 이 때, 옥시나이트라이드막(310N1)은 실리콘 산화막(3101)을 거쳐 홈(2)의 저면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이 옥시나이트라이드(310N1)은 옥사이드 부분(310) 중 실리콘 산화막(3101)을 이용한 질화 처리에 의해 형성되고, 해당 막(310N1)의 두께 (홈(2)의 내표면(2S)에 수직인 방향의치수)는 0.5㎚∼2㎚ 정도이다.
그리고, 도핑된 실리콘 산화막(31D) 및 옥사이드 부분(310)의 실리콘 산화막 (내지는 도핑되지 않은 절연체; 3102)이 옥시나이트라이드막(310N1) 및 실리콘 산화막(31010)을 거쳐 기판(1)에 대면하도록 홈(2) 내에 배치되어 있다. 환언하면 이 때 옥시나이트라이드막(310N1) 및 실리콘 산화막(3101)은 홈(2) 내에서, 도핑된 실리콘 산화막(31D)와 기판(1) 사이 및 실리콘 산화막(3102)와 기판(1) 사이에 배치되어 있다. 또, 실리콘 산화막(3101)이 홈(2) 내에서 옥시나이트라이드막(310N1)와 기판(1) 사이에 배치되어 있다. 또 여기에서는 상기 양막(31D, 3102)의 두께 (홈(2)의 저면(2B) 또는 기판 주면(1S)에 수직인 방향의 치수)는 대략 동일한 것으로 한다.
보다 구체적으로는, 상기 양막(31D, 3102)은 홈(2) 내에서 2층 구조를 이루고 있다. 상세하게는, 도핑된 실리콘 산화막(31D)은 홈(2)의 저면(2B)의 측에 배치되어 있고, 저면 및 측면 (홈(2)의 저면(2B) 및 측면(2W)에 대면하는 표면)이 옥시나이트라이드막(310N1)에 접하고 있다. 한편, 실리콘 산화막(3102)은 도핑된 실리콘 산화막(31D)보다 홈(2)의 개구 입구 측에 배치되어 있고 (따라서 실리콘 산화막(3102)는 도핑된 실리콘 산화막(31D)을 거쳐 홈(2)의 저면(2B)에 대면하도록 배치되어 있음), 저면 (홈(2)의 저면(2B)에 대면하는 표면)은 도핑된 실리콘 산화막(31D)에 접하는 한편 측면 (홈(2)의 측면(2W)에 대면하는 표면)은 옥시나이트라이드막(3101N1)에 접하고 있다. 즉, 도핑된 실리콘 산화막(31D)의 전 표면은 실리콘 산화막(3102) 및 옥시나이트라이드막(310N1)에 접하고 있다. 그리고, 도핑된실리콘 산화막(31D)은 실리콘 산화막(3101, 3102) 및 옥시나이트라이드막(310N1)에 의해 기판(1)과 분리되어 있다.
이 때, 홈(2)의 개구 입구 부근에서는 홈(2)의 측면(2W) 또는 개구 입구 에지 측으로부터 순서 데로 실리콘 산화막(3101), 옥시나이트라이드막(310N1) 및 실리콘 산화막(3102)이 정렬되어 있고, 이들 막(3101, 310N1, 3102)으로서, 즉 옥사이드 부분(310) 및 옥시나이트라이드 부분(310N)으로 홈(2)의 개구 입구 부근은 점유되어 있다. 즉, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다.
더욱, 홈(2)의 개구 입구 부근에서, 실리콘 산화막(3101)의 단부는 기판 주면(1S)와 대략 동일한 높이에 있고, 옥시나이트라이드막(310N1)의 단부는 기판 주면(1S) 보다 홈(2)의 외측(상측)으로 돌출하고 있고, 실리콘 산화막(3102)의 상면 (도핑된 실리콘 산화막(31D)에 접하는 표면에 대향하는 표면)은 옥시나이트라이드막(310N1)의 상기 단부와 대략 동일 정도의 높이 레벨에 존재한다. 즉, 소자 분리(31)는 기판 주면(1S) 보다 들어간 부분을 갖고 있지 않다. 또, 기판(1)에서 홈(2)의 개구 입구 에지는 둥글게 되어 있고, 이러한 형상에 대응하여 개구 입구 에지 부근에서는 실리콘 산화막(3101)의 두께는 단부 (선단)에 근접하여 갈수록 점차 증대하고 있다.
도 1로 돌아가, 소자 분리(31)로 구획된 활성 영역 내지는 소자 형성 영역에는 (즉 주면(1S) 중에서 홈(2)이 형성되어 있지 않은 영역에는) MOSFET(90)가 형성되어 있다. 상세하게는, 활성 영역의 기판 주면(1S) 내에는 한 쌍의 소스/드레인 영역(93)이 채널 영역을 거쳐 형성되어 있다. 또, 소스/드레인 영역(93)은 소자분리(31)에 접하고 있고, 또 소자분리(31) 보다 (여기에서는 실리콘 산화막(3102) 보다) 얕다. 그리고, 기판 주면(1S)에는 상기 채널 영역에 대면하도록 예를 들면 실리콘 산화막으로 이루어진 게이트 절연막(92) 및 게이트 전극(91)이 이 순서 데로 형성되어 있다.
다음에, 도 1 및 도 2에 부가하여 도 3∼도 8의 단면도를 참조하여, 반도체 장치(101)의 제조 방법을 설명한다. 먼저, 막 두께 5㎚∼30㎚ 정도의 하부 실리콘 산화막(5), 및 막 두께 50㎚∼200㎚ 정도의 실리콘 질화막(6)을 기판 주면(1S) 상에 이 순서 데로 형성한다 (도 3 참조). 그리고, 상기 막(5, 6) 및 기판(1)을 사진 제판 기술에 의해 패턴 에칭하여, 기판(1) 내에 달하는 홈(2)을 형성한다 (도 3 참조). 또, 홈(2)은 기판(1) 내에 홈 150㎚∼500㎚ 정도로 형성한다.
계속하여, 홈(2) 내에 노출하고 있는 기판(1)의 내표면(2S)을 열산화하여, 막 두께 5㎚∼30㎚ 정도의 실리콘 산화막(3101)을 형성한다 (도 4 참조). 이 때, 실리콘 산화막(3101)의 단부는 하부 실리콘 산화막(5)과 결합하고 있다 (접하고 있음). 또, 양 막(3101, 5)은 서로 단부를 공유하고 있다고 할 수 있다. 또, 해당 열산화시에, 기판(1)에서 양 실리콘 산화막(3101, 5)의 결합 부분 부근 즉 개구 입구 에지도 산화되기 때문에, 해당 에지 부분이 동그래진다 (도 2 참조).
다음에, 질화 처리를 실시함으로써, 구체적으로는 질소를 포함하는 분위기 (가스) 중에서 플라즈마 처리를 실시함으로써, 실리콘 산화막(3101)을 이용하여 해당 막(3101)의 표면에 옥시나이트라이드막(3101N1)을 형성한다 (도 4 참조). 이러한 질화 처리에 의해, 옥시나이트라이드막(310N1)은 실리콘 산화막(3101)에 접하여 형성되고, 또 홈(2)의 측면(2W)에 대면하는 부분을 가지고 형성된다. 또 이 때 하부 실리콘 산화막(5)의 측면 (홈(2) 내에 노출하고 있음)에도 옥시나이트라이드막(310N1)의 일부가 형성된다.
그 후, HDP-CVD (High Density Plasma-Chemical Vapor Deposition)법에 의해 홈(2) 내에, 불소가 도핑된 실리콘 산화막(31D)을 퇴적한다 (도 5 참조). 그 때, 도 5에 나타낸 바와 같이 홈(2)의 개구 입구 부근에서는 옥시나이트라이드막(310N1) 상에 도핑된 실리콘 산화막(31D)이 퇴적되지 않도록, 환언하면 개구 입구 부근에서는 옥시나이트라이드막(310N1)이 노출하도록, 또 환원하면 홈(2) 내의 이 막(31D)이 단면에서 U자형이 되지 않도록, 성막 조건을 선정한다. 또, 도핑된 실리콘 산화막(31D)은 실리콘 질화막(6)의 상면 (하부 실리콘 산화막(5)에 접하는 표면과는 대향하는 표면) 상에도 퇴적되고, 도 5에는 더욱 해당 막(6)의 측면에도 퇴적된 경우를 도시하고 있다.
다음에, 옥사이드 부분(310)을 이루는 실리콘 산화막(3102)을 HDP-CVD법에 의해 전면적으로 퇴적하여 (적어도 홈(2) 내의 도핑된 실리콘 산화막(31D)을 피복하도록 또한 홈(2)을 충전하도록 퇴적함), 홈(2)을 완전히 충전한다 (도 6 참조).
그리고, 실리콘 질화막(6)을 스토퍼로 하는 CMP (Chemical Mechanical Polishing)법에 의해, 해당 실리콘 질화막(6) 상의 막(31D, 3102)을 제거하여, 실리콘 산화막(3102)을 평탄화한다 (도 7 참조). 그 후, 소자 분리(31)의 높이를 조정하기 위해 불산에 의해 실리콘 산화막(3102)을 일부 제거한다. 그리고, 실리콘 질화막(6)을 열인산에 의해 제거하고, 하부 실리콘 산화막(5)을 불산에 의해 제거한다.
또, 하부 실리콘 산화막(5)의 제거시에 실리콘 산화막(3102)도 일부 제거되기 때문에, 이 때 제거되는 양을 고려하여 실리콘 질화막(6)의 제거 전에 행하는 실리콘 산화막(3102)의 일부 제거 처리를 실시한다. 또, 실리콘 질화막(6)의 측면 상에 남아 있는 도핑된 실리콘 산화막(31D)은 실리콘 산화막(3102) 및/또는 하부 실리콘 산화막(5)의 에칭시에 제거한다. 또, 상술한 바와 같이 옥시나이트라이드막(310N1)은 하부 실리콘 산화막(5)의 측면에도 형성되기 때문에, 하부 실리콘 산화막(5)의 제거 후에, 실리콘 산화막(3101)의 단부는 기판 주면(1S)과 대략 동일한 높이가 되는 한편 옥시나이트라이드막(310N1)의 단부는 기판 주면(1S) 보다 돌출하게 된다.
이에 의해, 소자 분리(31)가 완성된다 (도 8 참조). 이러한 제조 방법에 의하면, 기판(1)과 도핑된 실리콘 산화막(31D) 사이에 실리콘 산화막(3101) 및 옥시나이트라이드막(310N1)이 배치되고, 실리콘 산화막(3102)이 도핑된 실리콘 산화막(31D) 보다 홈(2)의 개구 입구 측에 배치된다. 게다가, 홈(2) 내에 기판(1), 실리콘 산화막(3101) 및 옥시나이트라이드막(310N1)은 접하여 형성됨과 동시에 실리콘 산화막(3102)은 개구 입구 부근에서 노출한 옥시나이트라이드막(310N1)에 접하여 형성되기 때문에, 개구 입구 부근은 실리콘 산화막(3101, 3102) 및 옥시나이트라이드막(310N1)으로 점유된다. 또, 실리콘 산화막(3101, 3102) 및 옥시나이트라이드막(310N1)의 형성 공정에 의해 도핑된 실리콘 산화막(31D)이 주변 절연막(31ND)으로 둘러싸인다.
그 후, MOSFET(90)를 형성한다. 구체적으로는, 웰, 채널 커트 영역, 및 임계치를 제어하기 위한 채널 불순물층을, 이온 주입법으로 형성한다. 다음에, 게이트 절연막(92)을 형성하고, 전극 재료의 퇴적 및 패터닝에 의해 게이트 전극(91)을 형성한다. 다음에, 이온 주입법에 의해 소스/드레인 영역(93)을 형성한다. 이에 의해, 도 1의 반도체 장치(101)가 완성된다.
이러한 반도체 장치(101) 및 이 제조 방법에 의하면, 다음과 같은 효과를 얻는다.
먼저, 도핑된 실리콘 산화막(31D)은 홈(2)을 매립하는 특성이 우수하기 때문에, 좁은 홈(2)에서도 보이드의 발생을 억제할 수 있다. 더욱, 실리콘 산화막(3102) 보다 아래에 도핑된 실리콘 산화막(31D)이 배치되어 있기 때문에, 도핑된 실리콘 산화막(31D)의 형성 후에는 홈(2)의 어스팩트비가 작아지고 있다. 이 때문에, 불순물이 도핑되어 있지 않은 실리콘 산화막(3102)을 매립할 때에 보이드의 발생을 억제할 수 있다. 따라서, 보이드에 기인한 불합리점을 저감할 수 있다.
또, 주변 절연체(31ND)가 도핑된 실리콘 산화막(31D)을 둘러싸고 있기 때문에, 상기 불순물이 기판(1)내로 및 게이트 전극(91)으로 확산하는 것이 방지된다. 구체적으로는, 옥시나이트라이드막(310N1) 및 실리콘 산화막(3101)에 의해 도핑된 실리콘 산화막(31D) 중의 불순물이 기판(1)으로 확산하는 것이 방지되고, 실리콘 산화막(3101, 3102) 및 옥시나이트라이드막(310N1)에 의해, 상기 불순물이 기판 주면(1S) 부근 (예를 들면 소스/드레인 영역(93))으로 및 소자 분리(31) 상의 요소 (예를 들면 게이트 전극(91))으로 확산하는 것이 방지된다. 따라서, 상기 불순물에기인한 불합리, 예를 들면 MOSFET(90)의 특성 변동이나 리크 전류의 발생을 저감할 수 있다. 이 때, 옥시나이트라이드는 산화 실리콘에 비해 불순물의 확산을 저지하는 능력이 높기 때문에, 옥시나이트라이드막(310N1)에 의해 기판(1) 내 (기판 주면(1S) 부근을 포함함)로의 불순물 확산을 보다 확실하게 방지할 수 있다.
또, 옥시나이트라이드막(310N1)을 실리콘 산화막(3101)을 이용한 질화 처리에 의해 형성한다. 이러한 질화 처리에 의하면 CVD법 등의 퇴적법에 비해 얇은 막을 형성할 수 있고 또 홈(2) 내에서도 퇴적법에 비해 균일한 막 두께가 얻어지기 때문에, 홈(2)의 어스팩트비를 크게 증가시키지 않고 옥시나이트라이드막(310N1)을 형성할 수 있다. 이 때문에, 소자 분리(31) 중의 보이드를, 따라서 보이드에 기인한 불합리를 억제할 수 있다.
또, 옥시나이트라이드 부분(310N)의 적용에 의해, 실리콘 질화막을 이용하는 경우와는 다른 다음과 같은 효과도 얻어진다. 즉, 개구 입구 부근은 옥사이드 부분(310) 및 옥시나이트라이드 부분(310N)으로 점유되어 있고, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다. 기술한 바와 같이, 개구 입구 부근에 실리콘 질화막이 존재하면, 기판 주면(1S)을 산화하여 게이트 절연막(92)을 형성할 때에 실리콘 질화막이 이러한 산화를 억제하게 된다. 이 때문에, 게이트 절연막(92)이 소자 분리 부근에서 얇아지고 게이트 절연막(92)의 신뢰성이 저하하여 버린다. 그러나, 반도체 장치(101)에서는 상술한 바와 같이 개구 입구 부근에 실리콘 질화막이 존재하지 않기 때문에, 또 옥시나이트라이드는 실리콘 질화막 보다 상술한 게이트 절연막의 박막화를 발생하기 어렵기 때문에, 게이트 절연막(92)의 신뢰성을, 따라서 반도체 장치(101)의 신뢰성을 향상시킬 수 있다.
여기에서, 도 9∼도 12을 참조하여, 반도체 장치(101) 외의 제조 방법을 설명한다. 먼저, 상술한 제조 방법과 동일하게 하여 옥시나이트라이드막(310N1)까지 형성한다. 그 후, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(31D) (또는 이를 위한 절연막)을 퇴적한다 (도 9 참조). 이 때, 완성한 소자 분리(31)에서의 도핑된 실리콘 산화막(31D) 보다 두껍게 홈(2) 내에 이 막(31D)을 퇴적한다. 또, 도 9에 나타낸 바와 같이, 상술한 제조 방법과는 다르게, 홈(2)의 개구 입구 부근에서 옥시나이트라이드막(310N1) 상에 도핑된 실리콘 산화막(31D)이 퇴적해도 상관 없고, 즉 이 막(31D)이 홈(2) 내에 단면으로 보아 U자형이 되어도 상관 없다. 또한 이 도핑된 실리콘 산화막(31D)은 홈(2) 내로부터 실리콘 질화막(6)의 상면 상에 걸쳐 연속하여 형성되어 있어도 상관없다.
다음에, 퇴적한 실리콘 질화막(31D)의 일부를 불산으로 제거한다 (도 10 참조). 보다 구체적으로는 도핑된 실리콘 산화막(31D)의 상면 부분을 에칭함으로써, 해당 막(31D)의 크기 (두께)를 조정하여, 완성한 소자 분리(31)에서의 동 실리콘 산화막(31D)을 홈(2) 내에 형성한다. 또, 개구 입구 부근에서 옥시나이트라이드막(310N1)이 노출하도록, 불산 처리를 실시한다. 더욱, 실리콘 산화막(31D) 중에서 실리콘 질화막(6)의 측면 상의 부분을 제거함으로써 (완전히 제거하는 것이 바람직함), 해당 부분에 의해 좁혀져 있는 개구 입구를 넓힌다. 이 때, 홈(2) 내에 옥시나이트라이드막(310N1)이 실리콘 산화막(3101) 보다 도핑된 실리콘 산화막(31D) 측에 배치되어 있기 때문에, 옥시나이트라이드막(310N1)에 의해실리콘 산화막(3101)을 상기 불산 처리시에 에칭되지 않도록 할 수 있다 (상기 불산으로부터 보호할 수 있음).
그 후는 상술한 제조 방법과 동일하게 하여, 실리콘 산화막(3102)의 퇴적 (도 11 참조), 및 CMP 처리 (도 12 참조) 등을 실시함으로써, 반도체 장치(101)가 완성된다. 이 때, 상술한 바와 같이 도핑된 실리콘 산화막(31D)의 불산 처리에 의해 개구 입구가 넓어져 있기 때문에, 실리콘 산화막(3102)을 보이드를 억제하여 양호하게 퇴적할 수 있다.
<실시 형태 2>
도 13에 실시 형태 2에 관한 반도체 장치(102)의 모식적인 단면도를 나타내고, 해당 반도체 장치(102)의 홈형 소자 분리(32)를 설명하기 위한 단면도를 도 14에 나타낸다. 반도체 장치(102)는 반도체 장치(101) (도 1 및 도 2 참조)에서 소자 분리(31)를 소자 분리(32)로 변환한 구조를 갖고 있고, 해당 소자 분리(32)는 기본적으로 소자 분리(31) (도 2 참조)에서 실리콘 산화막(3101)과 옥시나이트라이드막(310N1)을 서로 배치 위치를 교체한 구조를 갖고 있다.
구체적으로는, 기판(1)의 홈(2) 내에 소자 분리(32)가 배치되어 있다. 도 14에 나타낸 바와 같이, 소자 분리(32)는 불순물이 도핑된 절연체 (여기에서는 불소가 도핑된 실리콘 산화막을 예로 듬; 32D)와, 불순물이 도핑되어 있지 않은 주변 절연체(32ND)로 대별되고, 주변 절연체(32ND)는 도핑된 절연체(32D)에 접촉하고, 또 이 절연체(32D) 전체를 둘러싸고 있다. 더욱이, 주변 절연체(32ND)는 산화 실리콘으로 이루어진 옥사이드 부분(320)과, 실리콘 옥시나이트라이드로 이루어진 옥시나이트라이드 부분(320N)으로 대별되고, 실리콘 질화막을 포함하지는 않는다. 소자 분리(32)에서는, 옥사이드 부분(320)은 두 개의 실리콘 산화막(3201, 3202)으로 이루어지고, 옥시나이트라이드 부분(320N)은 옥시나이트라이드막(320N1)으로 이루어진다.
상세하게는, 옥시나이트라이드막(320N1)은 홈(2)의 내표면(2S) 전체에 접촉하고 또 이 내표면(2S)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 이 때, 옥시나이트라이드막(320N1)은 홈(2)의 측면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이, 옥시나이트라이드막(320N1)은 옥사이드 부분(320) 중 실리콘 산화막(3201)을 이용한 질화 처리에 의해 형성된다. 또, 옥시나이트라이드막(320N1)의 두께는 기술한 옥시나이트라이드막(310N1) (도 2 참조)과 동일한 정도이다.
더욱, 실리콘 산화막(3201)이 홈(2) 내에서 옥시나이트라이드막(320N1)을 거쳐 기판(1)에 대면하도록 형성되어 있다. 실리콘 산화막(3201)은 옥시나이트라이드막(320N1)에 접촉하고 또 이 막(320N1)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 또, 실리콘 산화막(3201)의 두께는 기술한 실리콘 산화막(3101) (도 2 참조)과 동일한 정도이다.
그리고, 도핑된 실리콘 산화막(32D) 및 옥사이드 부분(320)의 실리콘 산화막 (내지는 도핑되어 있지 않은 절연체; 3202)이 실리콘 산화막(3201) 및 옥시나이트라이드막(320N1)을 거쳐 기판(1) 에 대면하도록 홈(2) 내에 배치되어 있다. 확원하면 이 때, 실리콘 산화막(3201) 및 옥시나이트라이드막(320N1)은 홈(2) 내에서 도핑된 실리콘 산화막(32D)과 기판(1) 사이 및 실리콘 산화막(3202)과 기판(1)의사이에 배치되어 있다. 또 여기에서는 상기 양 막(32D, 3202)의 두께는 기술한 막(31D, 3102) (도 2 참조)과 동일, 대략 동일한 것으로 한다.
보다 구체적으로는, 상기 양 막(32D, 3202)은 홈(2) 내에 2층 구조를 이루고 있다. 상세하게는, 도핑된 실리콘 산화막(32D)은 홈(2)의 저면(2B) 측에 배치되어 있고, 저면 및 측면이 실리콘 산화막(3201)에 접하고 있다. 한편, 실리콘 산화막(3202)은 도핑된 실리콘 산화막(32) 보다 홈(2)의 개구 입구 측에 배치되어 있고 (따라서 실리콘 산화막(3202)은 도핑된 실리콘 산화막(32D)을 거쳐 홈(2)의 저면(2B)에 대면하도록 배치되어 있음), 저면은 도핑된 실리콘 산화막(32D)에 접하는 한편 측면은 실리콘 산화막(3201)에 접하고 있다. 즉, 도핑된 실리콘 산화막(32D)의 전 표면은 실리콘 산화막(3201, 3202)에 접하고 있다. 그리고, 도핑된 실리콘 산화막(32D)은 실리콘 산화막(3201, 3202) 및 옥시나이트라이드막(320N1)에 의해 기판(1)과 분리되어 있다.
이 때, 홈(2)의 개구 입구 부근에서는 홈(2)의 측면(2W) 또는 개구 입구 에지 측으로부터 순서 데로 옥시나이트라이드막(320N1), 실리콘 산화막(3201) 및 실리콘 산화막(3202)이 정렬되어 있고, 이들 막(320N1, 3201, 3202)으로서, 즉 옥사이드 부분(320) 및 옥시나이트라이드 부분(320N)으로 홈(2)의 개구 입구 부근은 점유되어 있다. 즉, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다.
더욱, 홈(2)의 개구 입구 부근에서, 옥시나이트라이드막(320N1) 및 실리콘 산화막(3201)의 단부는 기판 주면(1S)와 대략 동일한 높이에 있고, 실리콘 산화막(3202)의 상면은 기판 주면(1S) 보다 홈(2)의 외측 (상측)으로 돌출하고 있다. 즉, 소자 분리(32)는 기판 주면(1S) 보다 들어간 부분을 갖고 있지 않다. 또, 기판(1)에서 홈(2)의 개구 입구 에지는 동그랗게 되어 있고, 옥시나이트라이드막(320N1)은 이러한 형상을 따라 형성되어 있다 (두께는 대략 균일함). 한편, 실리콘 산화막(3201)의 단부는 상술한 둥그란 형상에 대응하여, 기술한 실리콘 산화막(3101) (도 2 참조)과 동일한 형상을 갖고 있다.
그리고, 반도체 장치(101) (도 1 참조)와 동일하게, 소자 분리(32)로 구획된 활성 영역 내지는 소자 형성 영역에 MOSFET(90)가 형성되어 있다.
다음에, 도 13 및 도 14에 부가하여 도 15∼도 19의 단면도를 참조하여, 반도체 장치(102)의 제조 방법을 설명한다. 먼저, 기술한 반도체 장치(101)의 제조 방법과 동일하게 하여, 하부 실리콘 산화막(5) 및 실리콘 질화막(6)을 형성하고, 그리고 기판(1) 내에 이르는 홈(2)을 형성한다 (도 15 참조). 이어서, 기술한 반도체 장치(101)의 제조 방법과 동일하게, 홈(2) 내에 노출하고 있는 기판(1)의 내표면(2S)을 열산화하여 실리콘 산화막(3201)을 형성한다 (도 15 참조).
다음에, 질화 처리를 실시함으로써, 구체적으로는 질소를 포함하는 분위기 (가스) 중에서 열처리를 실시함으로써, 실리콘 산화막(3201)과 기판(1)의 계면 근방에 질소를 도입하여 옥시나이트라이드막(320N1)을 형성한다 (도 15 참조). 이러한 질화 처리에 의해, 옥시나이트라이드막(320N1)은 홈(2)의 측면(2W)에 대면하는 부분을 갖고 형성된다. 이 때, 옥시나이트라이드막(320N1)은 실리콘 산화막(3201)으로부터 산소가 공급됨으로써 및 실리콘 산화막(3201) 및/또는 기판(1)으로부터 실리콘이 공급됨으로써 형성된다고 생각되고, 따라서 해당옥시나이트라이드막(320N1)은 적어도 실리콘 산화막(3201)을 이용하여 형성된다고 생각된다. 또, 옥시나이트라이드막(320N1)의 단부는 하부 실리콘 산화막(5)에 접하고 있고, 따라서 해당 단부는 기판 주면(1S)와 대략 동일한 높이에 존재한다.
그 후의 제조 방법은 기술한 반도체 장치(101)와 기본적으로 동일하다. 구체적으로는, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(32D)을 퇴적한다 (도 16 참조). 그 후, 옥사이드 부분(320)을 이루는 실리콘 산화막(3202)을 HDP-CVD법에 의해 퇴적하고, 이에 의해 홈(2)을 완전히 충전한다 (도 17 참조). 이 때, 실리콘 산화막(3202)은 개구 입구 부근에서 노출한 실리콘 산화막(3201)에 접하여 형성되기 때문에, 개구 입구 부근은 실리콘 산화막(3201, 3202) 및 옥시나이트라이드막(320N1)으로 점유된다. 그리고, 실리콘 질화막(6)을 스토퍼로 하는 CMP법에 의해, 해당 실리콘 질화막(6)상의 막(32D, 3202)을 제거하여, 실리콘 산화막(3202)을 평탄화한다 (도 18 참조). 그 후, 소자 분리(32)의 높이를 조정하기 위해서 불산에 의해 실리콘 산화막(3202)을 일부 제거한다. 그리고, 실리콘 질화막(6) 및 하부 실리콘 산화막(5)을 순차, 제거함으로써, 소자 분리(32)가 완성된다 (도 19 참조). 그 후, MOSFET(90)을 형성함으로써 도 13의 반도체 장치(102)가 완성된다.
또, 상술한 바와 같이 옥시나이트라이드막(320N1)의 단부도는 기판 주면(1S)과 대략 동일한 높이에 있기 때문에, 하부 실리콘 산화막(5)의 제거후에 옥시나이트라이드막(320N1) 및 실리콘 산화막(3201)의 양단부는 기판 주면(1S)과 대략 동일한 높이가 된다.
이러한 반도체 장치(102) 및 이 제조 방법에 의하면, 기술한 반도체 장치(101) (도 1 및 도 2 참조)와 동일한 효과가 얻어진다.
여기에서, 반도체 장치(101)의 다른 제조 방법 (도 9∼도 12 참조)을 이용하여 반도체 장치(102)을 제조하는 것도 가능하다.
구체적으로는, 상술한 제조 방법과 동일하게 하여 옥시나이트라이드막(320N1)까지 형성한다. 그 후, HDP-CVD법에 의해 홈(2) 내에, 불소가 도핑된 실리콘 산화막(32D)을 퇴적한다 (도 20 참조). 이 때, 반도체 장치(101)의 다른 제조 방법과 동일하게, 완성한 소자 분리(32)에서의 도핑된 실리콘 산화막(32D) 보다 두껍게 홈(2) 내에 이 막(32D)을 퇴적한다. 다음에, 퇴적한 실리콘 산화막(32D)의 일부를 불산으로 제거한다 (도 21 참조). 이러한 불산 처리에 의해 반도체 장치(101) 외의 제조 방법과 동일한 효과가 얻어진다.
그 후는 상술한 제조 방법과 동일하게 하여, 실리콘 산화막(3202)의 퇴적 (도 22 참조) 및 CMP 처리 (도 23 참조) 등을 실시함으로써, 반도체 장치(102)가 완성된다.
<실시 형태 3>
도 24에 실시 형태 3에 관한 반도체 장치(103)의 모식적인 단면도를 나타내고, 해당 반도체 장치(103)의 홈형 소자 분리(33)를 설명하기 위한 단면도를 도 25에 나타낸다. 반도체 장치(103)는 반도체 장치(101) (도 1 및 도 2 참조)에서 소자 분리(31)를 소자 분리(33)로 교체한 구조를 갖고 있고, 이 소자 분리(33)는 기본적으로 소자 분리(31) (도 2 참조)에서 옥시나이트라이드막(320N1)의 저부(홈(2)의 저면(2B)에 대면하는 부분)을 도핑된 실리콘 산화막(31D)과 실리콘 산화막(3102) 사이에 설치한 구조를 갖고 있다.
구체적으로는, 기판(1)의 홈(2) 내에 소자 분리(33)가 배치되어 있다. 도 25에 나타낸 바와 같이, 소자 분리(33)는 불순물이 도핑된 절연체 (여기에서는 불소가 도핑된 실리콘 산화막을 예로 듬; 33D)와, 불순물이 도핑되어 있지 않은 주변 절연체(33ND)로 대별되고, 주변 절연체(33ND)는 도핑된 절연체(33D)에 접촉하고, 또 이 절연체(33D) 전체를 둘러싸고 있다. 더욱이, 주변 절연체(33ND)는 산화 실리콘으로 이루어진 옥사이드 부분(330)과, 실리콘 옥시나이트라이드로 이루어진 옥시나이트라이드 부분(330N)으로 대별되고, 실리콘 질화막을 포함하지는 않는다. 소자 분리(33)에서는, 옥사이드 부분(330)은 두 개의 실리콘 산화막(3301, 3302)으로 이루어지고, 옥시나이트라이드 부분(330N)은 옥시나이트라이드막(330N2)으로 이루어진다.
상세하게는, 실리콘 산화막(3301)은 홈(2)의 내표면(2S) 전체에 접촉하고 또 이 내표면(2S)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 또, 실리콘 산화막(3301)의 두께는 예를 들면, 저부 및 해당 저부 근방의 측부에서는 기술한 실리콘 산화막(3101) (도 2 참조)와 동일 정도인 한편, 개구 입구측의 측부에서는 상기 저부 보다 얇게 되어 있다.
그리고, 도핑된 실리콘 산화막(33D)이 실리콘 산화막(3301)을 거쳐 기판(1)에 대면하고 또 실리콘 산화막(3301)에 접하여, 홈(2) 내에 배치되어 있다. 환원하면 이 때, 실리콘 산화막(3301)은 홈(2) 내에서 도핑된 실리콘 산화막(33D)과 기판(1) 사이에 배치되어 있다. 또 여기에서는 도핑된 실리콘 산화막(33D)은 기술한 막(31D, 3102) (도 2 참조)과 동일하게, 후술한 실리콘 산화막(3302)와 동 정도의 두께를 갖고 있는 것으로 한다.
더욱, 옥시나이트라이드막(330N2)이 도핑된 실리콘 산화막(33D)의 상면 (홈(2)의 저면(2B)에 대면하는 표면에 대향하는 표면) 및 실리콘 산화막(3301)의 상기 얇은 부분에 접하여 형성되어 있고, 단면이 U자형을 갖고 있다. 또, 이러한 U자형의 옥시나이트라이드막(330N2)은 홈(2)의 내표면(2S)을 따라 형성되어 있다고도 할 수 있다. 이 때, 옥시나이트라이드막(330N2)은 실리콘 산화막(3301)의 상기 얇은 부분을 거쳐 홈(2)의 측면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이 옥시나이트라이드막(330N2)은 옥사이드 부분(330) 중 실리콘 산화막(3301) 및 도핑된 실리콘 산화막(33D)을 이용한 질화 처리에 의해 형성된다. 또, 옥시나이트라이드막(330N2)의 두께는 기술한 옥시나이트라이드막(310N1) (도 2 참조)와 동일한 정도이다.
옥시나이트라이드막(330N2)에 접하고 또 해당 막(330N2)이 형성하는 단면 U자형을 매립하도록 옥사이드 부분(330)의 실리콘 산화막 (내지는 도핑되어 있지 않은 절연체; 3302)이 배치되어 있다. 즉, 실리콘 산화막(3302)은 옥시나이트라이드막(330N2) 및 실리콘 산화막(3301)을 거쳐 홈(2)의 측면(2W)에 대면하도록 또 옥시나이트라이드막(330N2), 도핑된 실리콘 산화막(33D) 및 실리콘 산화막(3301)을 거쳐 홈(2)의 저면(2B)에 대면하도록, 홈(2) 내에 배치되어 있다. 이 때, 옥시나이트라이드막(330N2)은 실리콘 산화막(3302)과 기판(1)의 사이 및 실리콘산화막(3302)과 도핑된 실리콘 산화막(33D)의 사이에 배치되어 있다. 도핑된 실리콘 산화막(33D)의 전 표면은 실리콘 산화막(3301) 및 옥시나이트라이드막(330N2)에 접하고 있다. 그리고, 도핑된 실리콘 산화막(33D)은 실리콘 산화막(3301, 3302) 및 옥시나이트라이드막(330N2)에 의해 기판(1)과 분리되어 있다.
홈(2)의 개구 입구 부근에서는 홈(2)의 측면(2W) 또는 개구 입구 에지 측으로부터 순서 데로 실리콘 산화막(3301), 옥시나이트라이드막(330N2), 및 실리콘 산화막(3302)이 정렬되어 있고, 이들 막(3301, 330N2, 3302)으로서, 즉 옥사이드 부분(330) 및 옥시나이트라이드 부분(330N)으로 홈(2)의 개구 입구 부근은 점유되어 있다. 즉, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다.
더욱, 홈(2)의 개구 입구 부근에서, 실리콘 산화막(3301)의 단부는 기판 주면(1S)과 대략 동일한 높이에 있고, 옥시나이트라이드막(330N2)의 단부는 기판 주면(1S) 보다 홈(2)의 외측 (상측)으로 돌출하고 있고, 실리콘 산화막(3302)의 상면은 옥시나이트라이드막(330N2)의 상기 단부와 동일 정도의 높이 레벨에 존재한다. 즉, 소자 분리(33)는 기판 주면(1S) 보다 들어간 부분을 갖고 있지 않다. 또, 기판(1)에서 홈(2)의 개구 입구 에지는 동그랗게 되어 있고, 이러한 형상에 대응하여 실리콘 산화막(3301)의 단부는 기술한 실리콘 산화막(3101) (도 2 참조)과 동일한 형상을 갖고 있다.
그리고, 반도체 장치(101) (도 1 참조)와 동일하게, 소자 분리(33)로 구획된 활성 영역 내지는 소자 형성 영역에 MOSFET(90)가 형성되어 있다.
다음에, 도 24 및 도 25에 부가하여 도 26∼도 31의 단면도를 참조하여, 반도체 장치(103)의 제조 방법을 설명한다. 먼저, 기술한 반도체 장치(103)의 제조 방법은 기본적으로 반도체 장치(101)의 제조 방법에서 옥시나이트라이드막(310N1)과 도핑된 실리콘 산화막(31D)의 형성 순서를 교체하여 이루어진다.
먼저, 기술한 반도체 장치(101)의 제조 방법과 동일하게 하여, 하부 실리콘 산화막(5) 및 실리콘 질화막(6)을 형성하고, 그리고 기판(1) 내에 이르는 홈(2)을 형성한다 (도 2 참조). 이어서, 기술한 반도체 장치(101)의 제조 방법과 동일하게, 홈(2) 내에 노출하고 있는 기판(1)의 내표면(2S)을 열산화하여 실리콘 산화막(3301)을 형성한다 (도 26 참조).
그 후, 기술한 반도체 장치(101)의 제조 방법과 동일하게, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(33D)을 퇴적한다 (도 27 참조).
다음에, 질화 처리를 실시함으로써, 구체적으로는 질소를 포함하는 분위기 (가스) 중에서 열처리를 실시함으로써, 실리콘 산화막(3301) 및 도핑된 실리콘 산화막(33D)을 이용하여 해당 막 (3301, 33D)의 노출 표면에 옥시나이트라이드막(330N2)을 형성한다 (도 28 참조). 이러한 질화 처리에 의해, 옥시나이트라이드막(330N2)은 실리콘 산화막(3301)에 접하여 형성되고, 또 홈(2)의 측면(2W)에 대면하는 부분을 갖고 형성된다. 또, 옥시나이트라이드막(330N2)은 도핑된 실리콘 산화막(33D) 보다 홈(2)의 개구 입구 측에 배치된다. 또 이 때 하부 실리콘 산화막(5)의 노출 표면에도 옥시나이트라이드막(330N2)의 일부가 형성된다. 또, 실리콘 산화막(3301)에서 옥시나이트라이드(330N2)이 형성되는 부분은 해당 질화 처리에 의해 얇아지고, 상술한 실리콘 산화막(3301)의 얇은 부분에 이루어진다.동일하게 이러한 질화 처리에 의해, 도핑된 실리콘 산화막(33D)이 얇아지기 때문에, 이 감소분을 고려하여 해당 막(33D)을 퇴적한다.
그 후의 제조 방법은 기술한 반도체 장치(101)와 기본적으로 동일하다. 구체적으로는, 옥사이드 부분(330)을 이루는 실리콘 산화막(3302)을 HDP-CVD법에 의해 퇴적하여, 홈(2)을 완전히 충전한다 (도 29 참조). 그리고, 실리콘 질화막(6)을 스토퍼로 하는 CMP법에 의해 해당 실리콘 질화막(6) 상의 막(33D, 330N2, 3302)을 제거하여 실리콘 산화막(3302)을 평탄화한다 (도 30 참조). 그 후, 소자 분리(33)의 높이를 조정하기 위해 불산에 의해 실리콘 산화막(3302)을 일부 제거한다. 그리고, 실리콘 질화막(6) 및 하부 실리콘 산화막(5)을 순차, 제거함으로써, 소자 분리(32)가 완성된다 (도 31 참조). 이러한 제조 방법에 의하면, 옥시나이트라이드막(330N2)이 도핑된 실리콘 산화막(33D)과 실리콘 산화막(3302) 사이에 배치된다. 또, 실리콘 산화막(3301, 3302) 및 옥시나이트라이드막(330N2)의 형성 공정에 의해, 도핑된 실리콘 산화막(33D)이 주변 절연체(33ND)로 둘러싸이게 된다. 그 후, MOSFET(90)을 형성함으로써 도 24의 반도체 장치(103)가 완성된다.
또, 옥시나이트라이드는 불산 및 열인산 중 어느 것에 의해서나 에칭 (단 일반적으로 산화 실리콘 및 질화 실리콘에 비해 에칭 레이트는 낮음)되기 때문에, CMP 후에 실리콘 질화막(6)의 측면에 대면하여 남아 있는 옥시나이트라이드막(330N2)은 실리콘 산화막(3102), 실리콘 질화막(6) 및/또는 하부 실리콘 산화막(5)의 에칭시에 제거된다 (제거 가능함). 또, 실리콘 산화막(3301)은 기술한 실리콘 산화막(3101) (도 2 참조)과 동일하게 형성되기 때문에, 하부 실리콘 산화막(5)의 제거후에 실리콘 산화막(3301)의 단부는 기판 주면(1S)과 대략 동일한 높이가 된다.
이러한 반도체 장치(103) 및 이의 제조 방법에 의하면, 기술한 반도체 장치(101) (도 1 및 도 2 참조)와 동일한 효과가 얻어진다. 이 때, 옥시나이트라이드막(330N2)에 의해, 기판 주면(1S) 부근 및 소자 분리(33) 상의 요소 (예를 들면 게이트 전극(91))에의 불순물 확산을 보다 확실하게 방지할 수 있다.
여기에서, 반도체 장치(101)의 다른 제조 방법 (도 9∼도 12 참조)을 이용하여 반도체 장치(103)을 제조하는 것도 가능하다.
구체적으로는, 상술한 제조 방법과 동일하게 하여 실리콘 산화막(3301) 까지 형성한다. 그 후, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(33D)을 퇴적한다 (도 32 참조). 이 때, 반도체 장치(101)의 다른 제조 방법과 동일하게, 완성한 소자 분리(33)에서의 도핑된 실리콘 산화막(33D) 보다 두껍게 홈(2) 내에 이 막(33D)을 퇴적한다. 다음에, 퇴적한 실리콘 산화막(33D)의 일부를 불소로 제거한다 (도 33 참조). 이 때, 옥시나이트라이드막(330N2)의 형성을 고려하여, 완성한 소자 분리(33)에서의 동일 실리콘 산화막(33D) 보다 두껍게 가공한다. 이러한 불산 처리에 의해 반도체 장치(101)의 다른 제조 방법과 동일한 효과가 얻어진다.
그 후는 상술한 제조 방법과 동일하게 하여, 질화 처리에 의한 옥시나이트라이드막(330N2)의 형성 (도 34 참조), 실리콘 산화막(3302)의 퇴적 (도 35 참조), 및 CMP 처리 (도 36 참조) 등을 실시함으로써, 반도체 장치(103)가 완성된다.
<실시 형태 4>
도 37에 실시 형태 4에 관한 반도체 장치(104)의 모식적인 단면도를 나타내고, 해당 반도체 장치(104)의 홈형 소자 분리(34)를 설명하기 위한 단면도를 도 38에 나타낸다. 반도체 장치(104)는 반도체 장치(101) (도 1 및 도 2 참조)에서 소자 분리(31)를 소자 분리(34)로 변환한 구조를 갖고 있고, 해당 소자 분리(34)는 기본적으로 소자 분리(31) (도 2 참조)에서 도핑된 실리콘 산화막(31D)과 실리콘 산화막(3102) 사이에 다른 옥시나이트라이드막을 설치한 구조를 갖고 있다.
구체적으로는, 기판(1)의 홈(2) 내에 소자 분리(34)가 배치되어 있다. 도 38에 나타낸 바와 같이, 소자 분리(34)는 불순물이 도핑된 절연체 (여기에서는 불소가 도핑된 실리콘 산화막을 예로 듬; 34D)와, 불순물이 도핑되어 있지 않은 주변 절연체(34ND)로 대별되고, 주변 절연체(34ND)는 도핑된 절연체(34D)에 접촉하고, 또 이 절연체(34D) 전체를 둘러싸고 있다. 더욱이, 주변 절연체(34ND)는 산화 실리콘으로 이루어진 옥사이드 부분(340)과, 실리콘 옥시나이트라이드로 이루어진 옥시나이트라이드 부분(340N)으로 대별되고, 실리콘 질화막을 포함하지는 않는다. 소자 분리(34)에서는, 옥사이드 부분(340)은 두 개의 실리콘 산화막(3401, 3402)으로 이루어지고, 옥시나이트라이드 부분(340N)은 두 개의 옥시나이트라이드막(340N1, 340N2)으로 이루어진다.
상세하게는, 실리콘 산화막(3401)은 홈(2)의 내표면(2S) 전체에 접촉하고 또 이 내표면(2S)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 또, 실리콘 산화막(3401)의 두께는 기술한 실리콘 산화막(3101) (도 2 참조)과 동일한 정도이다.
더욱, 옥시나이트라이드막(340N1)이 홈(2) 내에서 실리콘 산화막(3401)을 거쳐 기판(1)에 대면하도록 형성되어 있다. 옥시나이트라이드막(340N1)은 실리콘 산화막(3401)에 접촉하고 또 이 막(3401)에 따라 형성되어 있고, 단면이 U자형을 하고 있다. 이 때, 옥시나이트라이드막(340N1)은 실리콘 산화막(3401)을 거쳐 홈(2)의 측면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이 옥시나이트라이드막(340N1)은 옥사이드 부분(340) 중 실리콘 산화막(3401)을 이용한 질화 처리에 의해 형성되고, 이 막(340N1)의 두께는 기술한 옥시나이트라이드막(310N1) (도 2 참조)과 동일 정도이다.
그리고, 도핑된 실리콘 산화막(34D)이 옥시나이트라이드막(340N1) 및 실리콘 산화막(3401)을 거쳐 기판(1)에 대면하도록 홈(2) 내에 배치되어 있다. 환원하면 이 때, 옥시나이트라이드막(340N1) 및 실리콘 산화막(3401)은 홈(2) 내에 도핑된 실리콘 산화막(34D)와 기판(1) 사이에 배치되어 있다. 또 여기에서는 도핑된 실리콘 산화막(34D)은 기술한 막(31D, 3102) (도 2 참조)과 동일하게, 후술하는 실리콘 산화막(3402)과 동일한 정도의 두께를 갖고 있는 것으로 한다.
더욱, 옥시나이트라이드막(340N2)이 도핑된 실리콘 산화막(34D)의 상면 전체에 접하여 형성되어 있고, 해당 옥시나이트라이드막(340N2)의 단부는 옥시나이트라이드막(340N1)에 결합하고 있다 (접하고 있음). 또, 후술하는 바와 같이 옥시나이트라이드막(340N2)은 도핑된 실리콘 산화막(34D)을 이용한 질화 처리에 의해 형성된다. 옥시나이트라이드막(340N2)의 두께는 상술한 옥시나이트라이드막(340N1) 및 기술한 옥시나이트라이드막(330N2) (도 25 참조)과 동일한 정도이다.
옥시나이트라이드막(340N1, 340N2)에 접하고 또 해당 막(340N1, 340N2)이 형성하는 단면 U자형을 매립하도록, 옥사이드 부분(340)의 실리콘 산화막 (내지는 도핑되어 있지 않은 절연체; 3402)가 배치되어 있다. 이 때, 실리콘 산화막(3402)은 옥시나이트라이드막(340N2)을 거쳐 도핑된 실리콘 산화막(34D)에 대면하고 있고, 환원하면 옥시나이트라이드막(340N2)은 도핑된 실리콘 산화막(34D)과 실리콘 산화막(3402) 사이에 배치되어 있다. 또, 실리콘 산화막(3402)은 옥시나이트라이드막(340N1) 및 실리콘 산화막(3401)을 거쳐 홈(2)의 측면(2W)에 대면하도록 또 옥시나이트라이드막(340N2), 도핑된 실리콘 산화막(34D) 및 실리콘 산화막(3401)을 거쳐 홈(2)의 저면(2B)에 대면하도록, 홈(2) 내에 배치되어 있다. 또, 옥시나이트라이드막(340N1)은 홈(2) 내에서 도핑된 실리콘 산화막(34D)과 기판(1) 사이 및 실리콘 산화막(3402)과 기판(1) 사이에 배치되어 있다. 이 때, 도핑된 실리콘 산화막(34D)의 전 표면은 옥시나이트라이드막(340N1, 340N2)에 접하고 있다. 그리고, 도핑된 실리콘 산화막(34D)은 실리콘 산화막(3401, 3402) 및 옥시나이트라이드막(340N1, 340N2)에 의해 기판(1)과 분리되어 있다.
홈(2)의 개구 입구 부근에서는 홈(2)의 측면(2W) 또는 개구 입구 에지 측으로부터 순서 데로 실리콘 산화막(3401), 옥시나이트라이드막(340N1) 및 실리콘 산화막(3402)이 정렬되어 있고, 이들 막(3401, 340N1, 3402)로서, 즉 옥사이드 부분(340) 및 옥시나이트라이드 부분(340N)으로서 홈(2)의 개구 입구 부근은 점유되어 있다. 즉, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다.
또한, 홈(2)의 개구 입구 부근에서, 실리콘 산화막(3401)의 단부는 기판 주면(1S)와 대략 동일한 높이에 있고, 옥시나이트라이드막(340N1)의 단부는 기판 주면(1S) 보다 홈(2)의 외측 (상측)으로 돌출하고 있고, 실리콘 산화막(3402)의 상면은 옥시나이트라이드막(340N1)의 상기 단부와 동일 정도의 높이 레벨에 존재한다. 즉, 소자 분리(34)는 기판 주면(1S) 보다 들어간 부분을 갖고 있지 않다. 또, 기판(1)에서 홈(2)의 개구 입구 에지는 동그랗게 되어 있고, 이러한 형상에 대응하여 실리콘 산화막(3401)의 단부는 기술한 실리콘 산화막(3101) (도 2 참조)과 동일한 형상을 갖고 있다.
그리고, 반도체 장치(101) (도 1 참조)와 동일하게, 소자 분리(34)로 구획된 활성 영역 내지는 소자 형성 영역에 MOSFET(90)가 형성되어 있다.
다음에, 도 37 및 도 38에 부가하여 도 39∼도 42의 단면도를 참조하여, 반도체 장치(104)의 제조 방법을 설명한다. 먼저, 기술한 반도체 장치(104)의 제조 방법은 기본적으로 반도체 장치(101, 103)의 양 제조 방법을 조합하여 이루어진다.
먼저, 기술한 반도체 장치(101)의 제조 방법과 동일하게 하여, 하부 실리콘 산화막(5) 및 실리콘 질화막(6), 홈(2), 실리콘 산화막(3401), 옥시나이트라이드막(340N1) 및 도핑된 실리콘 산화막(34D)을 형성한다 (도 39 참조). 구체적으로는 하부 실리콘 산화막(5) 및 실리콘 질화막(6)을 형성하고, 그리고 기판(1) 내에 이르는 홈(2)을 형성한다. 이어서, 홈(2) 내에 노출하고 있는 기판(1)의 내표면(2S)을 열산화하여 실리콘 산화막(3401)을 형성한다. 더욱, 질소를 포함하는 분위기(가스) 중에서 플라즈마 처리를 실시함으로써, 실리콘 산화막(3401)을 이용하여 이 막(3401)의 표면에 옥시나이트라이드막(340N1)을 형성한다. 그리고 HDP-CVD법에 의해 도핑된 실리콘 산화막(34D)을 형성한다.
다음에, 기술한 반도체 장치(103)의 제조 방법과 동일하게, 질소를 포함하는 분위기 (가스) 중에서 플라즈마 처리를 실시함으로써, 도핑된 실리콘 산화막(34D)을 이용하여 해당 막(34D)의 노출 표면에 옥시나이트라이드막(340N2)을 형성한다 (도 39 참조). 이러한 질화 처리에 의해, 이미 형성한 옥시나이트라이드막(340N1) 중 노출 부분이 더욱 성장하는 경우도 있다.
그 후의 제조 방법은 기술한 반도체 장치(103, 101)와 기본적으로 동일하다. 구체적으로는, 옥사이드 부분(330)을 이루는 실리콘 산화막(3402)을 HDP-CVD법에 의해 퇴적하여, 홈(2)을 완전히 충전한다 (도 40 참조). 그리고, 실리콘 질화막(6)을 스토퍼로 하는 CMP법에 의해, 해당 실리콘 질화막(6) 상의 막(34D, 340N2, 3402)을 제거하여 실리콘 산화막(3402)을 평탄화한다 (도 41 참조). 그 후, 소자 분리(34)의 높이를 조정하기 위해 불산에 의해 실리콘 산화막(3402)을 일부 제거한다. 그리고, 실리콘 질화막(6) 및 하부 실리콘 산화막(5)을 순차, 제거함으로써, 소자 분리(34)가 완성된다 (도 42 참조). 이 때, 실리콘 산화막(3401, 3402) 및 옥시나이트라이드막(340N1, 340N2)의 형성 공정에 의해, 도핑된 실리콘 산화막(34D)이 주변 절연체(34ND)로 둘러싸이게 된다. 그 후, MOSFET(90)을 형성함으로써 도 37의 반도체 장치(104)가 완성된다.
이러한 반도체 장치(104) 및 이의 제조 방법에 의하면, 기술한 반도체 장치(101) (도 1 및 도 2 참조)와 동일한 효과가 얻어진다. 이 때, 옥시나이트라이드막(340N1)에 의해, 기판(1) 내 (기판 주면 1S 부근을 포함함)로의 불순물 확산, 또 옥시나이트라이드막(340N2)에 의해 기판 주면(1S) 부근 및 소자 분리(34) 상의 요소 (예를 들면 게이트 전극(91))에의 불순물 확산을 보다 확실하게 방지할 수 있다.
여기에서, 반도체 장치(101)의 다른 제조 방법 (도 9∼도 12 참조)을 이용하여 반도체 장치(104)을 제조하는 것도 가능하다.
구체적으로는, 상술한 제조 방법과 동일하게 하여 옥시나이트라이드막(340N1) 까지 형성한다. 그 후, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(34D)을 퇴적한다 (도 43 참조). 이 때, 반도체 장치(101)의 다른 제조 방법과 동일하게, 완성한 소자 분리(34)에서의 도핑된 실리콘 산화막(34D) 보다 두껍게 홈(2) 내에 이 막(34D)을 퇴적한다. 다음에, 퇴적한 실리콘 산화막(34D)의 일부를 불소로 제거한다 (도 44 참조). 이 때, 옥시나이트라이드막(340N2)의 형성을 고려하여, 완성한 소자 분리(34)에서의 동일 실리콘 산화막(34D) 보다 두껍게 가공한다. 이러한 불산 처리에 의해 반도체 장치(101)의 다른 제조 방법과 동일한 효과가 얻어진다. 이 때, 옥시나이트라이드막(340N1)에 의해 실리콘 산화막(3401)을 상기 불산으로부터 보호할 수 있다.
그 후는 상술한 제조 방법과 동일하게 하여, 질화 처리에 의한 옥시나이트라이드막(340N2)의 형성 (도 45 참조), 실리콘 산화막(3402)의 퇴적 (도 46 참조), 및 CMP 처리 (도 47 참조) 등을 실시함으로써, 반도체 장치(104)가 완성된다.
<실시 형태 5>
도 48에 실시 형태 5에 관한 반도체 장치(105)의 모식적인 단면도를 나타내고, 해당 반도체 장치(105)의 홈형 소자 분리(35)를 설명하기 위한 단면도를 도 49에 나타낸다. 반도체 장치(105)는 반도체 장치(101) (도 1 및 도 2 참조)에서 소자 분리(31)를 소자 분리(35)로 교체한 구조를 갖고 있고, 이 소자 분리(35)는 기본적으로 소자 분리(32, 33) (도 14 및 도 25 참조)을 조합한 구조를 갖고 있다.
구체적으로는, 기판(1)의 홈(2) 내에 소자 분리(35)가 배치되어 있다. 도 49에 나타낸 바와 같이, 소자 분리(35)는 불순물이 도핑된 절연체 (여기에서는 불소가 도핑된 실리콘 산화막을 예로 듬; 35D)와, 불순물이 도핑되어 있지 않은 주변 절연체(35ND)로 대별되고, 주변 절연체(35ND)는 도핑된 절연체(35D)에 접촉하고, 또 이 절연체(35D) 전체를 둘러싸고 있다. 더욱이, 주변 절연체(35ND)는 산화 실리콘으로 이루어진 옥사이드 부분(350)과, 실리콘 옥시나이트라이드로 이루어진 옥시나이트라이드 부분(350N)으로 대별되고, 실리콘 질화막을 포함하지는 않는다. 소자 분리(35)에서는, 옥사이드 부분(350)은 두 개의 실리콘 산화막(3501, 3502)으로 이루어지고, 옥시나이트라이드 부분(350N)은 두개의 옥시나이트라이드막(350N1, 350N2)으로 이루어진다.
상세하게는, 실리콘 산화막(350N1)은 홈(2)의 내표면(2S) 전체에 접촉하고 또 이 내표면(2S)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 이 때, 옥시나이트라이드막(350N1)은 홈(2)의 측면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이 옥시나이트라이드막(350N1)은 옥사이드 부분(350) 중 실리콘 산화막(3501)을 이용한 질화 처리에 의해 형성된다. 또, 옥시나이트라이드막(350N1)의 두께는 기술한 옥시나이트라이드막(310N1) (도 2 참조)과 동일한 정도이다.
더욱, 실리콘 산화막(3501)이 홈(2) 내에서 옥시나이트라이드막(350N1)을 거쳐 기판(1)에 대면하도록 형성되어 있다. 실리콘 산화막(3501)은 옥시나이트라이드막(350N1)에 접하고 또 이 막(350N1)을 따라 형성되어 있고, 단면이 U자형을 하고 있다. 또, 실리콘 산화막(3501)의 두께는 예를 들면, 저부 및 해당 저부 근방의 측부에서는 기술한 실리콘 산화막(3101) (도 2 참조)와 동일 정도인 한편, 개구 입구측의 측부에서는 상기 저부 보다 얇게 되어 있다.
그리고, 도핑된 실리콘 산화막(35D)이 실리콘 산화막(3501) 및 옥시나이트라이드막(350N1)을 거쳐 기판(1)에 대면하고 또 실리콘 산화막(3501)에 접하여, 홈(2) 내에 배치되어 있다. 환원하면 이 때, 실리콘 산화막(3501) 및 옥시나이트라이드막(350N1)은 홈(2) 내에서 도핑된 실리콘 산화막(35D)과 기판(1) 사이에 배치되어 있다. 또 여기에서는 도핑된 실리콘 산화막(35D)은 기술한 막(31D, 3102) (도 2 참조)과 동일하게, 후술한 실리콘 산화막(3502)과 동 정도의 두께를 갖고 있는 것으로 한다.
더욱, 옥시나이트라이드막(350N2)이 도핑된 실리콘 산화막(35D)의 상면 및 실리콘 산화막(3501)의 상기 얇은 부분에 접하여 형성되어 있고, 단면이 U자형을 갖고 있다. 또, 이러한 U자형의 옥시나이트라이드막(350N2)은 홈(2)의 내표면(2S)을 따라 형성되어 있다고도 할 수 있다. 이 때, 옥시나이트라이드막(350N2)은 실리콘 산화막(3501)의 상기 얇은 부분을 거쳐 홈(2)의 측면(2W)에 대면하는 부분을 갖고 있다. 후술하는 바와 같이 옥시나이트라이드막(350N2)은 옥사이드 부분(350)중 실리콘 산화막(3501) 및 도핑된 실리콘 산화막(35D)을 이용한 질화 처리에 의해 형성된다. 또, 옥시나이트라이드막(350N2)의 두께는 기술한 옥시나이트라이드막(310N1, 330N2) (도 2 및 도 25 참조) 및 옥시나이트라이드와 동일한 정도이다.
옥시나이트라이드막(350N2)에 접하고 또 해당 막(350N2)이 형성하는 단면 U자형을 매립하도록, 옥사이드 부분(350)의 실리콘 산화막 (내지는 도핑되어 있지 않은 절연체; 3502)이 배치되어 있다. 즉, 실리콘 산화막(3502)은 옥시나이트라이드막(350N2, 350N2) 및 실리콘 산화막(3501)을 거쳐 홈(2)의 측면(2W)에 대면하도록 또 옥시나이트라이드막(350N1, 350N2), 도핑된 실리콘 산화막(35D) 및 실리콘 산화막(3501)을 거쳐 홈(2)의 저면(2B)에 대면하도록, 홈(2) 내에 배치되어 있다. 이 때, 옥시나이트라이드막(350N2)은 실리콘 산화막(3502)과 기판(1)의 사이 및 실리콘 산화막(3502)와 도핑된 실리콘 산화막(35D)의 사이에 배치되어 있다. 도핑된 실리콘 산화막(35D)의 전 표면은 실리콘 산화막(3501) 및 옥시나이트라이드막(350N2)에 접하고 있다. 그리고, 도핑된 실리콘 산화막(35D)은 실리콘 산화막(3501, 3502) 및 옥시나이트라이드막(350N2, 350N2)에 의해 기판(1)과 분리되어 있다. 또, 옥시나이트라이드막(350N1)은 홈(2) 내에서 도핑된 실리콘 산화막(35D)과 기판(1) 사이 및 실리콘 산화막(3502)과 기판(1) 사이에 배치되어 있다.
홈(2)의 개구 입구 부근에서는 홈(2)의 측면(2W) 또는 개구 입구 에지의 측으로부터 순서대로 옥시나이트라이드막(350N1), 실리콘 산화막(3501), 옥시나이트라이드막(350N2), 및 실리콘 산화막(3502)이 정렬되어 있고, 이들 막(350N1, 3501, 350N2, 3502)으로서, 즉 옥사이드 부분(350) 및 옥시나이트라이드 부분(350N)으로 홈(2)의 개구 입구 부근은 점유되어 있다. 즉, 해당 개구 입구 부근에는 실리콘 질화막이 배치되어 있지 않다.
더욱, 홈(2)의 개구 입구 부근에서, 옥시나이트라이드막(350N1) 및 실리콘 산화막(3501)의 양 단부는 기판 주면(1S)와 대략 동일한 높이에 있고, 옥시나이트라이드막(350N2)의 단부는 기판 주면(1S) 보다 홈(2)의 외측 (상측)으로 돌출하고 있고, 실리콘 산화막(3502)의 상면은 옥시나이트라이드막(350N2)의 상기 단부와 동일 정도의 높이 레벨에 존재한다. 즉, 소자 분리(35)는 기판 주면(1S) 보다 들어간 부분을 갖고 있지 않다. 또, 기판(1)에서 홈(2)의 개구 입구 에지는 동그랗게 되어 있고, 이러한 형상에 대응하여 옥시나이트라이드막(350N1) 및 실리콘 산화막(3501)의 단부는 기술한 옥시나이트라이드막(320N1) 및 실리콘 산화막(3201) (도 14 참조)과 동일한 형상을 갖고 있다.
그리고, 반도체 장치(101) (도 1 참조)와 동일하게, 소자 분리(35)로 구획된 활성 영역 내지는 소자 형성 영역에 MOSFET(90)가 형성되어 있다.
다음에, 도 48 및 도 49에 부가하여 도 50∼도 53의 단면도를 참조하여, 반도체 장치(105)의 제조 방법을 설명한다. 먼저, 기술한 반도체 장치(105)의 제조 방법은 기본적으로 반도체 장치(101)의 제조 방법을 베이스로 한 반도체 장치(102, 103)의 양 제조 방법을 조합하여 이루어진다.
먼저, 기술한 반도체 장치(102)의 제조 방법과 동일하게 하여, 하부 실리콘산화막(5) 및 실리콘 질화막(6), 홈(2), 실리콘 산화막(3501), 옥시나이트라이드막(350N1), 및 도핑된 실리콘 산화막(35D)을 형성한다. (도 50 참조), 구체적으로는 하부 실리콘 산화막(5) 및 실리콘 질화막(6)을 형성하고, 그리고 기판(1) 내에 이르는 홈(2)을 형성한다. 이어서, 홈(2) 내에 노출하고 있는 기판(1)의 내표면(2S)을 열산화하여 실리콘 산화막(3501)을 형성한다. 또한 질소를 포함하는 분위기 (가스) 중에서 열처리를 실시함으로써, 실리콘 산화막(3501)을 이용하여 이 막(3501)과 기판(1)의 계면에 옥시나이트라이드막(350N1)을 형성한다. 그리고, HDP-CVD법에 의해 도핑된 실리콘 산화막(35D)을 형성한다.
그 후의 제조 방법은 기술한 반도체 장치(101)와 기본적으로 동일하다. 구체적으로는, 질소를 포함하는 분위기 (가스) 중에서 플라즈마 처리를 실시함으로써, 도핑된 실리콘 산화막(35D), 실리콘 산화막(3501) 및 하부 실리콘 산화막(5)의 노출 표면에 옥시나이트라이드막(350N2)을 형성한다 (도 50 참조). 다음에, 옥사이드 부분(350)을 이루는 실리콘 산화막(3502)을 HDP-CVD법에 의해 퇴적하여, 홈(2)을 완전히 충전한다 (도 51 참조). 그리고, 실리콘 질화막(6)을 스토퍼로 하는 CMP법에 의해 해당 실리콘 질화막(6) 상의 막(35D, 350N2, 3502)을 제거하여 실리콘 산화막(3502)을 평탄화한다 (도 52 참조). 그 후, 소자 분리(35)의 높이를 조정하기 위해 불산에 의해 실리콘 산화막(3502)을 일부 제거한다. 그리고, 실리콘 질화막(6) 및 하부 실리콘 산화막(5)을 순차, 제거함으로써, 소자 분리(35)가 완성된다 (도 53 참조). 이 때, 실리콘 산화막(3501, 3502) 및 옥시나이트라이드막(350N1, 350N2)의 형성 공정에 의해 도핑된 실리콘 산화막(35D)이 주변절연체(35D)로 둘러싸이게 된다. 그 후, MOSFET(90)을 형성함으로써 도 48의 반도체 장치(105)가 완성된다.
이러한 반도체 장치(105) 및 이의 제조 방법에 의하면, 기술한 반도체 장치(101) (도 1 및 도 2 참조)와 동일한 효과가 얻어진다. 이 때, 옥시나이트라이드막(350N1)에 의해, 기판(1) 내 (기판 주면(1S) 부근을 포함함)로의 불순물 확산을, 또 옥시나이트라이드막(350N2)에 의해 기판 주면(1S) 부근 및 소자 분리(35) 상의 요소 (예를 들면 게이트 전극(91))에의 불순물 확산을 보다 확실하게 방지할 수 있다.
여기에서, 반도체 장치(101)의 다른 제조 방법 (도 9∼도 12 참조)을 이용하여 반도체 장치(105)를 제조하는 것도 가능하다.
구체적으로는, 상술한 제조 방법과 동일하게 하여 실리콘 산화막(3501) 까지 형성한다. 그 후, HDP-CVD법에 의해 홈(2) 내에 불소가 도핑된 실리콘 산화막(35D)을 퇴적한다 (도 54 참조). 이 때, 반도체 장치(101)의 다른 제조 방법과 동일하게, 완성한 소자 분리(35)에서의 도핑된 실리콘 산화막(35D) 보다 두껍게 홈(2) 내에 이 막(35D)을 퇴적한다. 다음에, 퇴적한 실리콘 산화막(35D)의 일부를 불소로 제거한다 (도 55 참조). 이 때, 옥시나이트라이드막(350N2)의 형성을 고려하여, 완성한 소자 분리(35)에서의 동일 실리콘 산화막(35D) 보다 두껍게 가공한다. 이러한 불산 처리에 의해 반도체 장치(101)의 다른 제조 방법과 동일한 효과가 얻어진다.
그 후는 상술한 제조 방법과 동일하게 하여, 질화 처리에 의한 옥시나이트라이드막(350N2)의 형성 (도 56 참조), 실리콘 산화막(3502)의 퇴적 (도 57 참조), 및 CMP 처리 (도 58 참조) 등을 실시함으로써, 반도체 장치(105)가 완성된다.
<실시 형태 1∼5의 변형예 1>
상술한 반도체 장치(101∼105)를 미국 특허 제 6,265,743호 명세서 (특개평 10-340950호 공보가 대응함)에 개시한 제조 방법을 이용하여 제조하는 것도 가능하다. 여기에서는, 그 제조 방법을 반도체 장치(101)을 예로 들어, 도 59∼도 62의 단면도를 참조하면서 설명한다.
먼저, 기술한 하부 실리콘 산화막(5), 비단결정 실리콘막(7) (두께 100㎚∼300㎚ 정도), 및 기술한 실리콘 질화막(6)을 기판 주면(1S) 상에 순차로 형성한다 (도 59 참조). 또, 비단결정 실리콘막(7)은 다결정막 또는 아모퍼스막 중 어느것이어도 좋다. 그리고, 기술한 제조 방법과 동일하게 하여, 상기 막(5, 7, 6) 및 기판(1)을 사진 제판 기술에 의해 패터닝하여, 기판(1) 내에 이르는 홈(2)을 형성한다 (도 59 참조).
이어서, 홈(2) 내의 노출 표면을 열산화하여 실리콘 산화막(3101)을 형성한다 (도 60 참조). 이 때, 기판(1)의 노출 표면 만이 아니라 비단결정 실리콘막(7)의 노출 표면도 산화되기 때문에, 또, 기판(1) 및 비단결정 실리콘막(7)의 해당 열산화 부분의 단부는 하부 실리콘 산화막(5)에 결합하기 때문에, 실리콘 산화막(3101)은 홈(2) 내에서 실리콘 질화막(6)을 제외한 부분 전체에 형성된다. 또, 이러한 열산화에 의해, 기판(1)의 개구 입구 에지 및 이에 대면하는 비단결정 실리콘의 에지도 산화되어, 이들 에지가 동그랗게 된다.
그리고, 기술한 제조 방법과 동일하게 하여, 옥시나이트라이드막(310N1), 도핑된 실리콘 산화막(31D), 및 실리콘 산화막(3102)을 형성하고, 실리콘 질화막(6)을 스토퍼로 하는 CMP 처리를 실시한다 (도 60 참조). 그 후, 소자 분리(31)의 높이를 조정하기 위해 불산에 의해 실리콘 산화막(3102)을 일부 제거한다. 다음에. 실리콘 질화막(6)을 제거하고, 비단결정 실리콘막(7)을 예를 들면 드라이 에칭에 의해 제거한다 (도 61 참조). 그리고, 하부 실리콘 산화막(5)을 제거함으로써, 소자 분리(31)가 완성된다 (도 62 참조).
그 후, MOSFET(90)를 형성함으로써, 도 1의 반도체 장치(101)가 완성된다.
본 변형예 1에 관한 제조 방법에 의하면, 열산화막 (실리콘 산화막; 310)이 비단결정 실리콘막(7) 및 하부 실리콘 산화막의 두께 (기판 주면(1S)에 수직인 방향의 치수) 분만큼 기판 주면(1S) 보다 돌출하여 형성되기 때문에, 하부 실리콘 산화막(5)의 에칭시에 실리콘 산화막(3101)의 단부가 에칭되어도 실리콘 산화막(3101)을 기판 주면(1S) 보다 돌출시키는 것이 가능하다. 이에 의해, 소자 분리(31)의 에지부가 기판 주면(1S) 보다도 들어가는 것(리세스)을 보다 확실하게 억제할 수 있다. 따라서, 이러한 리세스에 기인한 불합리 (예를 들면 역 내로우 채널 효과)를 억제할 수 있다. 이 때, 열산화에 의해 형성된 실리콘 산화막(3101)은 CVD법으로 형성한 실리콘 산화막(CVD 산화막) 보다 내에칭성이 높기 때문에, 실리콘 산화막(3101)의 상기 돌출 부분을 CVD법으로 형성하는 경우 보다 확실하게 상기 리세스를 저감할 수 있다.
상기 효과는 비단결정 실리콘막(7)의 적용에 기인하여 얻어지는 것, 및 비단결정 실리콘막(7)은 실리콘 산화막(3102)의 CMP 처리시에 스토퍼로서 이용 가능한 것을 감안하면, 실리콘 질화막(6)을 이용하지 않는 경우에도 동일한 효과가 얻어진다. 또, 실리콘 질화막(6)은 비단결정 실리콘막(7)에 비해 실리콘 산화막(3102)과의 CMP 선택비가 높기 때문에, CMP 처리에 의한 소자 분리(31)의 높이 제어를 정밀도 좋게 행할 수 있다.
<실시 형태 1∼5의 변형예 2>
상술한 설명에서는 도핑된 절연체 (실리콘 산화막; 31D∼35D)에 불소를 도핑하는 경우를 예로 들지만, 불소 외에 보론, 인, 비소, 염소, 요오드 및 브롬 등의 어느 것인가를 도핑해도, 매립 특성을 향상 가능하여, 보이드를 억제할 수 있다. 또, 상술한 불소 등의 원소를 2종류 이상 도핑해도 동일한 효과가 얻어진다.
<실시 형태 1∼5의 변형예 3>
또, 상술한 설명에서는 도핑된 실리콘 산화막(31D∼35D) 및 실리콘 산화막(3102∼3502)을 HDP-CVD법을 이용하여 퇴적하는 경우를 예로 들었지만, 그 외의 CVD법이나 도포법을 이용해도 동일한 효과가 얻어진다.
<실시 형태 1∼5의 변형예 4>
또, 상술한 설명에서는 다른 제조 방법으로서, 도핑된 실리콘 산화막(31D∼35D)의 일부를 불소에 의한 웨트 에칭으로 제거하는 경우를 예로 들었지만, 기상 에칭이나 드라이 에칭을 이용해도 동일한 효과가 얻어진다. 또, 예를 들면 실리콘 산화막(3102∼3502)을 퇴적하기 전에 해당 막(3102∼3502)의 성막 장치 내에서 플라즈마에 의해 제거해도 좋다.
<실시 형태 1∼5의 변형예 5>
또, 상술한 설명에서는 옥시나이트라이드막(310N1, 320N1, 340N1, 350N1, 330N2∼350N2)을 플라즈마 질화 처리 또는 열질화 처리에 의해 형성하는 경우를 예로 들었지만, 예를 들면 CVD법에 의해 옥시나이트라이드막(310N1) 등을 퇴적해도 좋다. 퇴적법에 의하면 질화 처리에 비해 홈(2)의 어스팩트비가 커지기 때문에 보이드의 억제 효과는 저감하지만, 그 외의 효과, 예를 들면 실리콘 산화막(31D) 등 중의 불순물의 확산을 방지한다고 하는 효과나 게이트 절연막(92)의 박막화를 억제한다고 하는 효과를 얻을 수 있다.
본 발명에 의하면, 도핑된 절연체는 홈을 매립하는 특성이 우수하기 때문에, 또한, 도핑된 절연체에 의해 홈의 어스팩트비를 작게 할 수 있기 때문에, 소자 분리 중의 보이드를 억제할 수 있다. 더욱, 도핑된 절연체는 도핑되어 있지 않은 절연체 및 제1 옥시나이트라이드막에 의해, 또는 실리콘 산화막, 도핑되어 있지 않은 절연체 및 옥시나이트라이드막에 의해, 반도체 기판과 분리되어 있기 때문에, 도핑된 절연체 중의 불순물이 반도체 기판 내에 및 소자 분리 상의 요소 (예를 들면 게이트 전극)에 확산하는 것이 방지된다. 또, 옥시나이트라이드막을 실리콘 산화막을 이용한 질화 처리 (예를 들면 열산화 처리나 플라즈마 질화 처리)로 형성함으로써, 홈의 어스팩트비의 대폭 증대를 억제하여 소자 분리 중의 보이드를 억제할 수 있다. 또한, 옥시나이트라이드막은 실리콘 질화막과는 달리, 게이트 절연막의 박막화를 억제하여 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 주면을 가짐과 동시에 상기 주면에 개구 입구를 설치하여 형성된 홈을 갖는 반도체 기판과,
    상기 홈 내에 배치된, 불순물이 도핑된 절연체와,
    상기 홈 내에서 상기 도핑된 절연체를 개재하여 상기 홈의 저면에 대면하도록 배치된, 불순물이 도핑되어 있지 않은 절연체와,
    상기 홈내에서 상기 도핑된 절연체와 상기 반도체 기판 사이 및 상기 도핑되어 있지 않은 절연체와 상기 반도체 기판 사이에 배치된 제1 옥시나이트라이드막과,
    상기 반도체 기판의 상기 주면 중에서 상기 홈이 형성되어 있지 않은 영역에 배치된 MIS형 트랜지스터를 포함하고,
    상기 도핑된 절연체는 상기 도핑되어 있지 않은 절연체 및 상기 제1 옥시나이트라이드막에 의해 상기 반도체 기판과 분리되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 옥시나이트라이드막과 상기 반도체 기판 사이에 배치된 실리콘 산화막을 더 포함하고,
    상기 제1 옥시나이트라이드막은 상기 실리콘 산화막을 이용한 질화 처리에 의해 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 도핑된 절연체와 상기 도핑되어 있지 않은 절연체 사이에 배치된 제2 옥시나이트라이드막을 더 포함하는 반도체 장치.
  4. 주면을 가짐과 동시에 상기 주면에 개구 입구를 설치하여 형성된 홈을 갖는 반도체 기판과,
    상기 홈 내에 배치된, 불순물이 도핑된 절연체와,
    상기 홈 내에서 상기 도핑된 절연체를 개재하여 상기 홈의 저면에 대면하도록 배치된, 불순물이 도핑되어 있지 않은 절연체와,
    상기 홈 내에서 상기 도핑된 절연체와 상기 반도체 기판 사이에 배치된 실리콘 산화막과,
    상기 홈 내에서 상기 도핑되어 있지 않은 절연체와 상기 반도체 기판 사이 및 상기 도핑되어 있지 않은 절연체와 상기 도핑된 절연체 사이에 배치된 옥시나이트라이드막과,
    상기 반도체 기판의 상기 주면 중에서 상기 홈이 형성되어 있지 않은 영역에 배치된 MIS형 트랜지스터를 포함하고,
    상기 도핑된 절연체는 상기 실리콘 산화막, 상기 도핑되어 있지 않은 절연체, 및 상기 옥시나이트라이드막에 의해 상기 반도체 기판과 분리되어 있는 반도체 장치.
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