JP2003017594A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003017594A JP2001195706A JP2001195706A JP2003017594A JP 2003017594 A JP2003017594 A JP 2003017594A JP 2001195706 A JP2001195706 A JP 2001195706A JP 2001195706 A JP2001195706 A JP 2001195706A JP 2003017594 A JP2003017594 A JP 2003017594A
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康博 日比
Satoru Shimizu
悟 清水
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Abstract

(57)【要約】 【課題】 電気的特性の劣化を防止することが可能な半
導体装置およびその製造方法を提供する。 【解決手段】 半導体装置は、素子形成領域と、この素
子形成領域に隣接する素子分離領域２とを有する半導体
基板１を備え、素子形成領域と素子分離領域との境界部
においては半導体基板１の主表面に段差部１５が形成さ
れている。さらに、半導体基板１の主表面上において、
素子形成領域から段差部１５上にまで延在するように形
成された絶縁膜３と、絶縁膜上に形成されたゲート電極
４ａ、６、７とを備える。素子形成領域における絶縁膜
３の厚みは、段差部１５における絶縁膜３の厚みとほぼ
等しい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、電気的特性を
向上させることが可能な半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとしてフラッシ
ュメモリなどの不揮発性半導体記憶装置が知られてい
る。図２０は、従来の不揮発性半導体装置を示す断面模
式図である。また、図２１は、図２０に示した不揮発性
半導体記憶装置の部分拡大断面模式図である。図２０お
よび２１を参照して、従来の不揮発性半導体記憶装置を
説明する。
【０００３】図２０および２１を参照して、半導体基板
１０１の素子形成領域は、分離絶縁膜１０２に囲まれた
領域であって、平坦な上部表面を有する領域と、分離絶
縁膜１０２と隣接する境界部であって、段差部１１５が
形成された領域とを含む。素子形成領域において、半導
体基板１の主表面上にはトンネル酸化膜１０３が形成さ
れている。トンネル酸化膜１０３は半導体基板１０１の
主表面における平坦部上から段差部１１５上にまで延在
するように形成されている。この段差部１１５上に位置
するトンネル酸化膜１０３の端部１１７の厚みは、素子
形成領域の平坦な上部表面上に位置するトンネル酸化膜
１０３の厚みより薄くなっている。
【０００４】トンネル酸化膜１０３上から分離絶縁膜１
０２上にまで延在するようにフローティングゲート電極
１０４ａが形成されている。また、図示していないが分
離絶縁膜１０２から見てトンネル酸化膜１０３が形成さ
れた領域とは反対側に位置する領域においても、同様に
半導体基板１０１の主表面上にトンネル酸化膜が形成さ
れ、このトンネル酸化膜上にフローティングゲート電極
１０４ｂ、１０４ｃが形成されている。
【０００５】フローティングゲート電極１０４ａ〜１０
４ｃ上にはＯＮＯ膜１０５が形成されている。ＯＮＯ膜
１０５は、下層酸化膜と、この下層酸化膜上に形成され
た窒化膜と、窒化膜上に形成された上層酸化膜とからな
る積層膜である。このＯＮＯ膜１０５上にポリシリコン
膜１０６が形成されている。ポリシリコン膜１０６上に
はタングステンシリサイド膜１０７が形成されている。
このポリシリコン膜１０６とタングステンシリサイド膜
１０７とからコントロールゲート電極が構成される。タ
ングステンシリサイド膜１０７上にはＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて形成された酸化膜１０８が配置される。
【０００６】なお、半導体基板１０１の主表面において
は、トンネル酸化膜１０３が形成された領域を介して図
２０の紙面に垂直方向において対向する位置にソース領
域およびドレイン領域が形成されている。
【０００７】図２２〜２５は、図２０および２１に示し
た不揮発性半導体記憶装置の製造方法を説明するための
断面模式図である。図２２〜２５を参照して、図２０お
よび２１に示した半導体装置の製造方法を説明する。
【０００８】まず、半導体基板１０１（図２２参照）の
主表面上にシリコン酸化膜１１１（図２２参照）を形成
する。シリコン酸化膜１１１上にシリコン窒化膜１１２
（図２２参照）を形成する。シリコン窒化膜１１２上
に、写真製版加工技術を用いて、分離絶縁膜１０２（図
２０参照）が形成されるべき領域上に開口パターンを有
するレジスト膜を形成する。
【０００９】次に、このレジスト膜をマスクとして用い
て、シリコン窒化膜１１２およびシリコン酸化膜１１１
をエッチングにより部分的に除去する。この結果、シリ
コン窒化膜１１２およびシリコン酸化膜１１１に開口部
１１４（図２２参照）が形成される。その後、レジスト
膜を除去する。この結果、図２２に示すような構造を得
る。なお、上述したエッチング工程においては、開口部
１１４の底部において半導体基板１０１の上部表面も一
部除去されている。
【００１０】次に、図２３に示すように、開口部１１４
の底部において露出している半導体基板１０１の表面を
酸化することにより分離絶縁膜１０２を形成する。ここ
で、図２３に示すように、分離絶縁膜１０２がシリコン
窒化膜１１２の端部下にまで延在するように成長するの
で、シリコン窒化膜１１２の端部は分離絶縁膜１０２の
端部上に乗り上げたような形状となっている。その後、
マスクとして用いたシリコン窒化膜１１２（図２３参
照）を除去する。
【００１１】次に、図２４に示すように、ウェットエッ
チングを用いてシリコン酸化膜１１１（図２３参照）を
除去する。このとき、分離絶縁膜１０２の上部表面もシ
リコン酸化膜１１１と同時にウェットエッチングにより
部分的に除去される。そのため、図２４に示すように、
分離絶縁膜２の表面層が除去されることによって半導体
基板１の素子形成領域の端部には段差部１１５が形成さ
れた状態となる。シリコン酸化膜１１１を除去するため
のエッチングにおいては、段差部１１５の高さが１０ｎ
ｍ程度となるまでエッチングを行なう。
【００１２】その後、半導体基板１０１の主表面を保護
するための犠牲酸化膜（図示せず）を形成した後、半導
体基板１の主表面にソース領域およびドレイン領域など
を形成するため導電性不純物を注入する。導電性不純物
を注入した後、上述の犠牲酸化膜をウェットエッチング
により除去する。
【００１３】そして、図２５に示すように、分離絶縁膜
１０２の間に位置する素子形成領域において、半導体基
板１０１の主表面上にウェット酸化法などを用いてトン
ネル酸化膜１０３を形成する。このとき、段差部１１５
上に位置する領域では、トンネル酸化膜１０３の厚みが
他の領域におけるトンネル酸化膜１０３の厚みより薄く
なる。
【００１４】この後、トンネル酸化膜１０３上にフロー
ティングゲート電極１０４ａ〜１０４ｃ、ＯＮＯ膜１０
５、ポリシリコン膜１０６、タングステンシリサイド膜
１０７および酸化膜１０８を順次形成することにより、
図２０および２１に示した不揮発性半導体記憶装置を得
る。
【００１５】また、従来の不揮発性半導体記憶装置の他
の例として、図２６に示すような構造の不揮発性半導体
記憶装置が挙げられる。
【００１６】図２６は、従来の不揮発性半導体記憶装置
の他の例を示す断面模式図である。図２６は図２０に対
応する。図２６を参照して、従来の不揮発性半導体記憶
装置の他の例を説明する。
【００１７】図２６を参照して、不揮発性半導体記憶装
置は基本的には図２０および２１に示した不揮発性半導
体記憶装置と同様の構造を備えるが、素子分離領域の構
造が異なる。すなわち、図２０および２１に示した不揮
発性半導体記憶装置においては、素子分離領域にいわゆ
るＬＯＣＯＳ法を用いて形成された分離絶縁膜１０２が
配置されていたが、図２６に示した不揮発性半導体記憶
装置においては、素子分離領域にいわゆるトレンチ分離
構造が採用されている。
【００１８】つまり、素子形成領域に隣接するように、
半導体基板１０１において溝１１８が形成されている。
この溝１１８の側壁面および底壁面を構成する半導体基
板１０１には窒化領域１１９が形成されている。溝１１
８の側壁面および底壁面上には内壁酸化膜１２１が形成
されている。内壁酸化膜１２１上には、溝１１８の内部
を充填するようにトレンチ分離絶縁膜１２２が形成され
ている。トレンチ分離絶縁膜１２２の上部は、半導体基
板１０１の上部表面の位置よりも上側に突出するように
形成されている。
【００１９】トレンチ分離絶縁膜１２２に囲まれた領域
である素子形成領域の端部では、半導体基板１０１の主
表面において、溝１１８の側壁および底壁に形成された
窒化領域１１９が延在した入り込み部１２０が形成され
ている。素子形成領域においては、半導体基板１０１の
主表面上にトンネル酸化膜１０３が形成されている。ト
ンネル酸化膜１０３の端部１２８（入り込み部１２０上
に位置するトンネル酸化膜１０３の部分）の厚みは、ト
ンネル絶縁膜１０３の中央部１１６における厚みより薄
くなっている。これは、後述する製造方法におて示すよ
うに、トンネル酸化膜１０３を形成する際に、半導体基
板１０１の主表面に窒化領域である入り込み部１２０が
形成されているため、この入り込み部１２０上において
形成されるトンネル酸化膜１０３の形成速度が、他の領
域におけるトンネル酸化膜１０３の形成速度より小さい
ことに起因する。
【００２０】なお、トンネル酸化膜１０３よりも上層側
の構造は、基本的には図２０および２１に示した不揮発
性半導体記憶装置と同様である。
【００２１】図２７〜３０は、図２６に示した不揮発性
半導体記憶装置の製造方法を説明するための断面模式図
である。図２７〜３０を参照して、図２６に示した不揮
発性半導体記憶装置の製造方法を説明する。
【００２２】まず、半導体基板１０１の主表面上にシリ
コン酸化膜１１１（図２７参照）を形成する。このシリ
コン酸化膜１１１上にシリコン窒化膜１１２を形成す
る。シリコン窒化膜１１２上に、溝１１８（図２７参
照）が形成されるべき領域上に開口パターンを有するレ
ジスト膜（図示せず）を形成する。このレジスト膜をマ
スクとして、シリコン窒化膜１１２を部分的に除去す
る。その後レジスト膜を除去する。
【００２３】そして、このパターニングされたシリコン
窒化膜１１２をマスクとして、下地酸化膜であるシリコ
ン酸化膜１１１および半導体基板１０１をエッチングに
より部分的に除去する。この結果、図２７に示すような
溝１１８を形成する。次に、溝１１８の側壁および底壁
上に内壁酸化膜１２１（図２７参照）を形成する。
【００２４】次に、溝１１８の側壁および底壁を窒化す
ることにより窒化領域１１９を形成する。このようにし
て、図２７に示すような構造を得る。なお、窒化領域１
１９を形成するのは、後述するＨＤＰ（Ｈｉｇｈ Ｄｅ
ｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤシリコン酸化膜を
形成する工程の後の熱処理により、半導体基板１０１に
おいて結晶欠陥が発生することを防止するためである。
【００２５】この窒化領域１１９を形成する際に、シリ
コン酸化膜１１１の端部下に位置する半導体基板１０１
の領域も部分的に窒化される。この結果、シリコン酸化
膜１１１の端部下に位置する領域においては、半導体基
板１０１の主表面に窒化領域が延在するように形成され
た入り込み部１２０が形成される。
【００２６】次に、ＨＤＰ−ＣＶＤシリコン酸化膜（Ｈ
ＤＰ−ＣＶＤ法を用いて形成された酸化膜）を、溝１１
８の内部を充填するように形成する。そして、ＨＤＰ−
ＣＶＤシリコン酸化膜上にパターンを有するレジスト膜
（図示せず）を形成する。このレジスト膜をマスクとし
てＨＤＰ−ＣＶＤシリコン酸化膜を部分的にエッチング
により除去する。この結果、シリコン窒化膜１１２上に
位置する領域において、ＨＤＰ−ＣＶＤシリコン酸化膜
に凹部を形成する。その後レジスト膜を除去する。
【００２７】次に、化学機械研磨法（ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）
法）を用いて、ＨＤＰ−ＣＶＤシリコン酸化膜およびシ
リコン窒化膜１１２の上部を研磨することにより、ＨＤ
Ｖ−ＣＶＤシリコン酸化膜の上部表面を平坦化する。そ
の後、シリコン窒化膜１１２を除去することにより、図
２８に示すような構造を得る。
【００２８】この後、図２９に示すように、ウェットエ
ッチングによりシリコン酸化膜１１１を除去する。そし
て、半導体基板１０１の主表面上に犠牲酸化膜（図示せ
ず）を形成した後、ソース領域およびドレイン領域など
の不純物拡散領域を形成するための注入工程を実施す
る。その後、犠牲酸化膜をウェットエッチングにより除
去する。
【００２９】そして、図２５に示した工程と同様に、ウ
ェット酸化法を用いて半導体基板１０１の主表面上にト
ンネル酸化膜１０３を形成する。このとき、窒化領域で
ある入り込み部１２０上において形成されるトンネル酸
化膜１０３の形成速度は、他の領域におけるトンネル酸
化膜１０３の形成速度より小さい。このため、入り込み
部１２０上に位置するトンネル酸化膜１０３の厚みは、
他の領域（たとえばトンネル酸化膜１０３の中央部１１
６）における厚みより薄くなる。この結果、図３０に示
すような構造を得る。
【００３０】この後、トンネル酸化膜１０３上にフロー
ティングゲート電極１０４ａ〜１０４ｃ、ＯＮＯ膜１０
５、ポリシリコン膜１０６、タングステンシリサイド膜
１０７、酸化膜１０８などを順次形成することにより、
図２６に示した不揮発性半導体記憶装置を得ることがで
きる。
【００３１】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置においては、以下に述べるような問題
があった。
【００３２】すなわち、図２０に示した不揮発性半導体
記憶装置では、段差部１１５上に位置するトンネル酸化
膜１０３の厚みが他の領域におけるトンネル酸化膜１０
３の厚みより薄くなっているため、不揮発性半導体記憶
装置の閾値電圧が設計値と異なる値となる場合がある。
また、図２６に示した不揮発性半導体装置においても、
窒化領域である入りこみ部１２０の存在に起因して、こ
の入りこみ部１２０上に位置するトンネル酸化膜１０３
の厚みが、他の領域におけるトンネル酸化膜１０３の厚
みより薄くなっている。この結果、やはり不揮発性半導
体記憶装置の閾値電圧が設計値と異なる値となる場合が
ある。
【００３３】ここで、たとえば不揮発性半導体記憶装置
がＤＩＮＯＲ型のフラッシュメモリである場合、ゲート
ディスターブなどの不良が発生することがあった。ま
た、ＮＯＲ型のフラッシュメモリにおいては、消去動作
の閾値電圧の分布が設計より広がることになるため、電
気的特性が劣化する場合があった。このように、従来の
不揮発性半導体記憶装置においては、トンネル酸化膜１
０３の厚みが局所的に薄くなることにより、その電気的
特性が劣化するという問題が発生する場合があった。
【００３４】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、電気的
特性の劣化を防止することが可能な半導体装置およびそ
の製造方法を提供することである。
【００３５】
【課題を解決するための手段】この発明の１の局面にお
ける半導体装置は、素子形成領域と、この素子形成領域
に隣接する素子分離領域とを有する半導体基板を備え、
素子形成領域と素子分離領域との境界部においては半導
体基板の主表面に段差部が形成されている。さらに、半
導体基板の主表面上において、素子形成領域から段差部
上にまで延在するように形成された絶縁膜と、絶縁膜上
に形成されたゲート電極とを備える。素子形成領域にお
ける絶縁膜の厚みは、段差部における絶縁膜の厚みとほ
ぼ等しい。
【００３６】このようにすれば、絶縁膜の厚みが段差部
上において局所的に薄くなっていないため、ゲート電極
に電圧を印加した際に、段差部上に位置する絶縁膜での
電界強度が局所的に大きくなるといった現象の発生を防
止できる。このため、絶縁膜がたとえば不揮発性半導体
記憶装置のトンネル絶縁膜として用いられる場合、不揮
発性半導体記憶装置の閾値電圧などが絶縁膜の厚みの局
所的な変化に起因して変動することを防止できる。つま
り、半導体装置の電気的特性が劣化することを防止でき
る。
【００３７】上記１の局面における半導体装置では、素
子分離領域が素子形成領域を挟むように配置された第１
および第２の素子分離領域を含んでいてもよい。段差部
は、素子形成領域と第１および第２の素子分離領域との
それぞれの境界部に形成された第１および第２の段差部
を含んでいてもよい。
【００３８】この場合、素子形成領域と第１および第２
の素子分離領域との間において、第１および第２の段差
部という少なくとも２つの段差部が形成されている。従
来の半導体装置では、絶縁膜の厚みが局所的に薄くなる
領域がこの複数の段差部上においてそれぞれ形成される
ことになっていた。従来の半導体装置では、絶縁膜の厚
みの変動に起因してその電気的特性が劣化する危険性が
高くなる。そこで、このような複数の段差部を有する半
導体装置に本発明を適用すれば、後述するように活性酸
素を用いて絶縁膜を形成するので、複数の段差部上にお
ける絶縁膜の厚みと他の領域（素子形成領域）上におけ
る絶縁膜の厚みとをほぼ等しくできる。つまり、複数の
段差部上において絶縁膜の厚みが局所的に薄くなるとい
うことがないため、半導体装置の電気的特性が劣化する
ことを確実に防止できる。
【００３９】上記１の局面における半導体装置では、素
子分離領域にＬＯＣＯＳ法を用いて形成された酸化膜が
配置されていてもよい。
【００４０】ここで、ＬＯＣＯＳ法においては、素子分
離領域に酸化膜を形成する際のマスクとして、あらかじ
め半導体基板の主表面上にシリコン酸化膜およびシリコ
ン窒化膜が形成されている。この状態で熱酸化などを行
なうことにより、素子分離領域に酸化膜（フィールド酸
化膜）を形成する。フィールド酸化膜は、その下部が半
導体基板の主表面に埋め込まれた状態になっている。そ
して、フィールド酸化膜を形成した後、マスクとして用
いたシリコン酸化膜およびシリコン窒化膜をエッチング
により除去する。
【００４１】このエッチング工程では、フィールド酸化
膜の表面もある程度除去される。このため、フィールド
酸化膜の端部において、半導体基板の主表面に埋め込ま
れた状態になっていたフィールド酸化膜の部分も除去さ
れる。この結果、フィールド酸化膜が埋め込まれた領域
の端部においてフィールド酸化膜と接触していた半導体
基板の表面（側壁面）が露出するため、半導体基板の主
表面に段差部が形成される。従来の半導体装置では、こ
の段差部上に形成されるトンネル絶縁膜などの絶縁膜の
厚みが局所的に薄くなることにより電気的特性が劣化す
ることがあった。しかし、後述するように活性酸素を用
いて絶縁膜を形成することにより、この段差部上と他の
領域上とに均一な膜厚の絶縁膜を形成すれば、このよう
な電気的特性の劣化を確実に防止できる。
【００４２】この発明の他の局面における半導体装置
は、主表面を有する半導体基板を備え、半導体基板の主
表面は、窒化された一方領域と、この一方領域と隣接
し、窒化されていない他方領域とを含む。さらに、半導
体基板の主表面における一方領域および他方領域の上に
形成された絶縁膜と、絶縁膜上に形成されたゲート電極
とを備える。一方領域上における絶縁膜の厚みは、他方
領域上における絶縁膜の厚みとほぼ等しい。
【００４３】このようにすれば、絶縁膜の厚みが窒化領
域である一方領域上において局所的に薄くなっていない
ため、ゲート電極に電圧を印加した際に、一方領域上に
位置する絶縁膜での電界強度が局所的に大きくなるとい
った現象の発生を防止できる。このため、絶縁膜がたと
えば不揮発性半導体記憶装置のトンネル絶縁膜として用
いられる場合、この不揮発性半導体記憶装置の閾値電圧
が絶縁膜の厚みの局所的な変化に起因して変化すること
を防止できる。つまり、半導体装置の電気的特性が劣化
することを防止できる。なお、本発明による半導体装置
における絶縁膜は、後述するように活性酸素を用いて形
成することができる。
【００４４】上記他の局面における半導体装置におい
て、一方領域から見て他方領域と反対側に位置する領域
では、半導体基板の主表面に溝が形成されていてもよ
く、溝を充填するように分離絶縁膜が配置されてもよ
い。
【００４５】ここで、溝の内部に分離絶縁膜を配置した
いわゆるトレンチ分離構造では、溝の側壁などを構成す
る半導体基板における結晶欠陥の発生を防止するため、
溝の側壁を窒化する。この窒化工程において、溝に隣接
する半導体基板の主表面の部分もある程度窒化されるこ
とになり、この窒化された領域が上記一方領域に対応す
る。従来のトレンチ分離構造を備える半導体装置では、
このトレンチ分離構造に隣接する半導体基板の主表面上
に絶縁膜を形成すると、上記一方領域上に形成される絶
縁膜の厚みが他の領域における絶縁膜の厚みより薄くな
る場合があった。このような場合に、本発明を適用して
活性酸素を用いて絶縁膜を形成すれば、一方領域上の絶
縁膜の厚みが局所的に薄くならないので、半導体装置の
電気的特性の劣化を確実に防止できる。
【００４６】上記他の局面における半導体装置におい
て、一方領域は他方領域を挟むように配置された第１お
よび第２の領域を含んでいてもよい。溝は、第１の領域
から見て他方領域と反対側に位置する領域において半導
体基板の主表面に形成された第１の溝と、第２の領域か
ら見て他方領域と反対側に位置する領域において半導体
基板の主表面に形成された第２の溝とを含んでいてもよ
い。分離絶縁膜は第１および第２の溝をそれぞれ充填す
るように配置された第１および第２の分離絶縁膜を含ん
でいてもよい。
【００４７】このように、第１および第２の領域は窒化
された領域であることから、すでに述べたように従来は
この第１および第２の領域上に形成される絶縁膜の厚み
が局所的に薄くなる場合があった。このため、絶縁膜の
厚みの変動に起因して半導体装置の電気的特性が劣化す
る危険性が高くなっていた。そこで、このような複数の
窒化された領域（第１および第２の領域）を有する半導
体装置に本発明を適用すれば、半導体装置の電気的特性
が劣化することを確実に防止できる。
【００４８】この発明の別の局面における半導体装置の
製造方法は、上記１の局面または他の局面における半導
体装置の製造方法であって、絶縁膜は酸化膜を含み、半
導体基板の主表面上に活性酸素を用いて上記酸化膜を形
成する工程を備える。
【００４９】このようにすれば、活性酸素はその酸化力
が極めて強いために、酸化膜を形成する半導体基板の主
表面に段差部や窒化された領域が存在しても、これらの
段差部や窒化去れた領域の存在に影響されること無くほ
ぼ均一な膜厚の酸化膜を形成することができる。このた
め、本発明の上記１の局面または他の局面における半導
体装置を容易に製造することができる。
【００５０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。
【００５１】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面模式図である。図２
は、図１の線分ＩＩ−ＩＩにおける断面模式図である。
図１および２を参照して、本発明による半導体装置の実
施の形態１を説明する。
【００５２】図１および２を参照して、半導体装置は不
揮発性半導体記憶装置であって、ＤＩＮＯＲ型またはＮ
ＯＲ型のフラッシュメモリである。半導体装置は半導体
基板１の主表面において第１および第２の素子分離領域
に位置する分離絶縁膜２によって囲まれた素子形成領域
に形成されている。半導体基板１の素子形成領域は平坦
な上部表面（平坦部）を有する。この素子形成領域と分
離絶縁膜２との境界部には、半導体基板１の主表面に段
差部１５が形成されている。半導体基板１の主表面上に
は絶縁膜としてのトンネル酸化膜３が形成されている。
トンネル酸化膜３は半導体基板１の主表面における平坦
部上から段差部１５上にまで延在するように形成されて
いる。トンネル酸化膜３の厚みはたとえば３０ｎｍ〜５
０ｎｍ程度である。
【００５３】トンネル酸化膜３上から分離絶縁膜２上に
まで延在するようにフローティングゲート電極４ａが形
成されている。また、図示していないが分離絶縁膜２か
ら見てトンネル酸化膜３が形成された領域とは反対側に
位置する領域においても、同様に半導体基板１の主表面
上にトンネル酸化膜が形成され、このトンネル酸化膜上
にフローティングゲート電極４ｂ、４ｃが形成されてい
る。
【００５４】フローティングゲート電極４ａ〜４ｃ上に
ＯＮＯ膜５が形成されている。ＯＮＯ膜５は、下層酸化
膜と、この下層酸化膜上に形成された窒化膜と、窒化膜
上に形成された上層酸化膜とからなる積層膜である。こ
のＯＮＯ膜５上にポリシリコン膜６が形成されている。
ポリシリコン膜６上にはタングステンシリサイド膜７が
形成されている。このポリシリコン膜６とタングステン
シリサイド膜７とからコントロールゲート電極が構成さ
れる。タングステンシリサイド膜７上にはＣＶＤ法を用
いて形成された酸化膜８が配置される。
【００５５】図２に示すように、半導体基板１の主表面
においては、トンネル酸化膜３が形成された領域を介し
て対向する位置にソース領域９およびドレイン領域１０
が形成されている。
【００５６】図１および２に示した半導体装置では、中
央部１６におけるトンネル酸化膜３の厚みと、端部１７
（段差部１５上に位置する部分）におけるトンネル酸化
膜３の厚みとがほぼ等しくなっている。
【００５７】このようにすれば、絶縁膜としてのトンネ
ル酸化膜３の厚みが２つの段差部１５上において局所的
に薄くなっていないため、コントロールゲート電極に電
圧を印加した際に、段差部１５上に位置するトンネル酸
化膜３での電界強度が局所的に大きくなるといった現象
の発生を防止できる。このため、半導体装置の閾値電圧
などがトンネル酸化膜３の厚みの局所的な変化に起因し
て変動することを防止できる。つまり、半導体装置の電
気的特性が劣化することを防止できる。
【００５８】図３〜９は、図１および２に示した半導体
装置の製造方法を説明するための断面模式図である。図
３〜９を参照して、図１および２に示した半導体装置の
製造方法を説明する。
【００５９】図３に示すように、まず半導体基板１の主
表面上にシリコン酸化膜１１を形成する。このシリコン
酸化膜の厚みは、たとえば３０〜５０ｎｍである。この
シリコン酸化膜１１上にシリコン窒化膜１２を形成す
る。このシリコン窒化膜１２の厚みは、たとえば３０〜
１５０ｎｍである。このシリコン窒化膜１２上に、写真
製版加工技術を用いて、分離絶縁膜が形成されるべき領
域上に開口パターンを有するレジスト膜１３を形成す
る。
【００６０】次に、このレジスト膜１３をマスクとして
用いて、シリコン窒化膜１２およびシリコン酸化膜１１
をエッチングにより部分的に除去する。この結果、シリ
コン窒化膜１２およびシリコン酸化膜１１に開口部１４
（図４参照）が形成される。その後、レジスト膜１３を
除去する。この結果、図４に示すような構造を得る。な
お、上述したエッチング工程においては、開口部１４の
底部において半導体基板１がオーバーエッチングされる
ことにより、半導体基板１の上部表面も一部除去されて
いる。
【００６１】次に、図５に示すように、開口部１４の底
部において露出している半導体基板１の表面を酸化する
ことにより分離絶縁膜２を形成する。ここで、図５に示
すように、分離絶縁膜２がシリコン窒化膜１２の端部下
にまで延在するように成長するので、シリコン窒化膜２
の端部は分離絶縁膜２上に乗り上げたような形状となっ
ている。
【００６２】その後、図６に示すように、マスクとして
用いたシリコン窒化膜１２（図５参照）を除去する。
【００６３】次に、図７に示すように、ウェットエッチ
ングを用いてシリコン酸化膜１１（図６参照）を除去す
る。このとき、分離絶縁膜２の上部表面もこのシリコン
酸化膜１１と同時にウェットエッチングにより部分的に
除去される。そのため、図７に示すように、分離絶縁膜
２の表面が除去されることによって、素子形成領域と分
離絶縁膜２が位置する素子分離領域との境界部では、半
導体基板１の主表面において段差部１５が形成された状
態となる。シリコン酸化膜１１を除去するためのエッチ
ングにおいては、段差部１５の高さＬ（図８参照）が１
０ｎｍ程度となるまでエッチングを行なう。図８は、図
７に示した半導体装置の段差部を示す部分拡大断面模式
図である。
【００６４】その後、半導体基板１の主表面を保護する
ための犠牲酸化膜（図示せず）を形成する。そして、半
導体基板１の主表面にソース領域９およびドレイン領域
１０などを形成するため導電性不純物を注入する。この
ように導電性不純物を注入した後、上述の犠牲酸化膜を
ウェットエッチングにより除去する。
【００６５】そして、図９に示すように、半導体基板１
の主表面上に活性酸素を用いてトンネル酸化膜３を形成
する。このときのプロセス条件としては、たとえば以下
のような条件を用いることができる。すなわち、酸化を
行なう際に半導体基板１が配置されたチャンバの内部に
供給される反応ガスは酸素ガス（Ｏ2）および水素ガス
（Ｈ2）を用いる。それぞれのガスの流量としては、酸
素ガスの流量を９．５リットル／分、水素ガスの流量を
０．５リットル／分とする。また、加熱温度は１０００
〜１０５０℃、加熱時間は１分から２分といする。この
結果、チャンバの内部において活性酸素を発生させるこ
とができる。この活性酸素は極めて酸化力が強いため、
半導体基板１の主表面の状態に関わらず、半導体基板１
の全面においてほぼ均一なトンネル酸化膜３を形成する
ことができる。このため、トンネル酸化膜３の中央部１
６における厚みと、端部１７におけるトンネル酸化膜３
の厚みとをほぼ等しくすることができる。
【００６６】なお、トンネル酸化膜３を形成する工程に
おいては、加熱方法としてＲＴＰ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ｐｒｏｃｅｓｓ）を用いてもよい。また、反
応ガスとしてＮ2Ｏガス、あるいはＮＯガスと酸素ガス
との混合ガスを用いてもよい。また、チャンバの内部に
プラズマを発生させることにより、活性酸素を生成して
もよい。
【００６７】この後、トンネル酸化膜３上にフローティ
ングゲート電極４ａ〜４ｃ、ＯＮＯ膜５、ポリシリコン
膜６、タングステンシリサイド膜７および酸化膜８を順
次形成することにより、図１および２に示した半導体装
置を得ることができる。
【００６８】（実施の形態２）図１０は、本発明による
半導体装置の実施の形態２を示す断面模式図である。図
１０は図１に対応する。図１０を参照して、本発明によ
る半導体装置の実施の形態２を説明する。
【００６９】図１０を参照して、半導体装置は基本的に
は図１および２に示した半導体装置と同様の構造を備え
るが、素子分離領域の構造が異なる。すなわち、図１お
よび２に示した半導体装置においては、素子分離領域に
はＬＯＣＯＳ法を用いて形成された分離絶縁膜２が配置
されていたが、図１０に示した半導体装置においては、
素子分離領域にいわゆるトレンチ分離構造が採用されて
いる。つまり、素子形成領域に隣接するように、半導体
基板１においては溝１８が形成されている。
【００７０】この溝１８の側壁面および底壁面を構成す
る半導体基板の領域には窒化領域１９が形成されてい
る。溝１８の側壁および底壁上には内壁酸化膜２１が形
成されている。内壁酸化膜２１上には、溝１８の内部を
充填するようにトレンチ分離絶縁膜２２が形成されてい
る。トレンチ分離絶縁膜２２の上部は、半導体基板１の
上部表面の位置よりも上側に突出するように形成されて
いる。
【００７１】トレンチ分離絶縁膜２２に囲まれた領域で
ある素子形成領域には、半導体基板１の主表面上にトン
ネル酸化膜３が形成されている。トレンチ分離絶縁膜２
２に囲まれた領域の２つの端部（トレンチ分離絶縁膜２
２に隣接する領域）において、半導体基板１の主表面
に、溝１８の側壁に形成された窒化領域が延在した入り
込み部２０が形成されている。トンネル絶縁膜３の中央
部１６の厚みと、トンネル酸化膜３の端部２８（第１お
よび第２の領域としての入り込み部２０上に位置するト
ンネル絶縁膜３）の厚みとはほぼ等しくなっている。そ
して、トンネル酸化膜３よりも上層側の構造は、基本的
には図１および２に示した半導体装置と同様である。
【００７２】このようにすれば、絶縁膜としてのトンネ
ル酸化膜３の厚みが窒化領域である一方領域としての入
り込み部２０上の端部２８において局所的に薄くなって
いないため、コントロールゲート電極に電圧を印加した
際に、入り込み部２０上に位置するトンネル酸化膜３の
電界強度が局所的に大きくなるといった現象の発生を防
止できる。このため、半導体装置の閾値電圧がトンネル
酸化膜３の厚みの局所的な変化に起因して変化すること
を防止できる。つまり、半導体装置の電気的特性が劣化
することを防止できる。
【００７３】図１１〜１９は、図１０に示した半導体装
置の製造方法を説明するための断面模式図である。図１
１〜１９を参照して、図１０に示した半導体装置の製造
方法を説明する。
【００７４】まず、図３に示した工程と同様に、半導体
基板１の主表面上にシリコン酸化膜１１を形成する。こ
のシリコン酸化膜１１上にシリコン窒化膜１２を形成す
る。このシリコン窒化膜１２上に、溝１８（図１１参
照）が形成されるべき領域に開口パターンを有するレジ
スト膜（図示せず）を形成する。このレジスト膜をマス
クとして、シリコン窒化膜１２およびシリコン酸化膜１
１を部分的に除去する。その後レジスト膜を除去する。
そして、このパターニングされたシリコン窒化膜１２を
マスクとして、半導体基板１をエッチングにより部分的
に除去する。この結果、溝１８（図１１参照）が形成さ
れる。このようにして、図１１に示すような構造を得
る。
【００７５】次に、図１２に示すように、溝１８の側壁
および底壁上に内壁酸化膜２１を形成する。内壁酸化膜
２１の厚みはたとえば３０〜５０ｎｍである。
【００７６】次に、図１３に示すように、溝１８の側壁
および底壁を窒化することにより窒化領域１９を形成す
る。このように窒化領域１９を形成するのは、後述する
ＨＤＰ−ＣＶＤシリコン酸化膜を形成する工程の後の熱
処理により、半導体基板１において結晶欠陥が発生する
ことを抑制するためである。この窒化工程の際に、シリ
コン酸化膜１１の端部下に位置する半導体基板１の領域
も部分的に窒化されることにより、窒化領域である入り
込み部２０が形成される。
【００７７】次に、ＨＤＰ−ＣＶＤシリコン酸化膜２３
を、溝１８の内部を充填するように形成する。この結
果、図１４に示すような構造を得る。
【００７８】次に、ＨＤＰ−ＣＶＤシリコン酸化膜２３
上にパターンを有するレジスト膜（図示せず）を形成す
る。レジスト膜にはシリコン窒化膜１２上に位置する領
域に開口パターンが形成されている。このレジスト膜を
マスクとしてＨＤＰ−ＣＶＤシリコン酸化膜２３を部分
的にエッチングにより除去する。この結果、シリコン窒
化膜１２上に位置する領域において、ＨＤＰ−ＣＶＤシ
リコン酸化膜２３に凹部２４が形成される。その後レジ
スト膜を除去する。この結果、図１５に示すような構造
を得る。
【００７９】次に、化学機械研磨法（ＣＭＰ法）を用い
て、ＨＤＰ−ＣＶＤシリコン酸化膜２３およびシリコン
窒化膜１２の上部を研磨することにより、ＨＤＰ−ＣＶ
Ｄシリコン酸化膜２３の上部表面を平坦化する。この結
果、図１６に示すような構造を得る。
【００８０】その後、シリコン窒化膜１２を除去するこ
とにより、図１７に示すような構造を得る。そして、図
１８に示すように、ウェットエッチングによりシリコン
酸化膜１１を除去する。この結果、半導体基板１の主表
面２７が露出する。
【００８１】そして、半導体基板１の主表面上に犠牲酸
化膜（図示せず）を形成した後、ソース領域９およびド
レイン領域１０などの不純物拡散領域を形成するための
注入工程を実施する。その後、犠牲酸化膜をウェットエ
ッチングにより除去する。
【００８２】そして、図９に示した工程と同様に、活性
酸素を利用して半導体基板１の主表面上にトンネル酸化
膜３を形成する。この結果、図１９に示すような構造を
得る。このトンネル酸化膜３においては、窒化領域の入
り込み部２０上に位置するトンネル酸化膜の厚みは、こ
のトンネル酸化膜３の中央部における厚みとほぼ等しく
なっている。
【００８３】この後、トンネル酸化膜上にフローティン
グゲート電極４ａ〜４ｃ、ＯＮＯ膜を、ポリシリコン膜
６、タングステンシリサイド膜７、酸化膜８などを順次
形成することにより、図１０に示した半導体装置を得る
ことができる。
【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８５】
【発明の効果】本発明によれば、ゲート電極下に位置し
トンネル絶縁膜として作用する絶縁膜の厚みを均一にす
ることができるので、半導体装置の電気的特性の劣化を
防止できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示
す断面模式図である。
【図２】 図１の線分ＩＩ−ＩＩにおける断面模式図で
ある。
【図３】 図１および２に示した半導体装置の製造方法
の第１工程を説明するための断面模式図である。
【図４】 図１および２に示した半導体装置の製造方法
の第２工程を説明するための断面模式図である。
【図５】 図１および２に示した半導体装置の製造方法
の第３工程を説明するための断面模式図である。
【図６】 図１および２に示した半導体装置の製造方法
の第４工程を説明するための断面模式図である。
【図７】 図１および２に示した半導体装置の製造方法
の第５工程を説明するための断面模式図である。
【図８】 図７に示した半導体装置の段差部を示す部分
拡大断面模式図である。
【図９】 図１および２に示した半導体装置の製造方法
の第６工程を説明するための断面模式図である。
【図１０】 本発明による半導体装置の実施の形態２を
示す断面模式図である。
【図１１】 図１０に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
【図１２】 図１０に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
【図１３】 図１０に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
【図１４】 図１０に示した半導体装置の製造方法の第
４工程を説明するための断面模式図である。
【図１５】 図１０に示した半導体装置の製造方法の第
５工程を説明するための断面模式図である。
【図１６】 図１０に示した半導体装置の製造方法の第
６工程を説明するための断面模式図である。
【図１７】 図１０に示した半導体装置の製造方法の第
７工程を説明するための断面模式図である。
【図１８】 図１０に示した半導体装置の製造方法の第
８工程を説明するための断面模式図である。
【図１９】 図１０に示した半導体装置の製造方法の第
９工程を説明するための断面模式図である。
【図２０】 従来の不揮発性半導体装置を示す断面模式
図である。
【図２１】 図２０に示した不揮発性半導体記憶装置の
部分拡大断面模式図である。
【図２２】 図２０および２１に示した不揮発性半導体
記憶装置の製造方法の第１工程を説明するための断面模
式図である。
【図２３】 図２０および２１に示した不揮発性半導体
記憶装置の製造方法の第２工程を説明するための断面模
式図である。
【図２４】 図２０および２１に示した不揮発性半導体
記憶装置の製造方法の第３工程を説明するための断面模
式図である。
【図２５】 図２０および２１に示した不揮発性半導体
記憶装置の製造方法の第４工程を説明するための断面模
式図である。
【図２６】 従来の不揮発性半導体記憶装置の他の例を
示す断面模式図である。
【図２７】 図２６に示した不揮発性半導体記憶装置の
製造方法の第１工程を説明するための断面模式図であ
る。
【図２８】 図２６に示した不揮発性半導体記憶装置の
製造方法の第２工程を説明するための断面模式図であ
る。
【図２９】 図２６に示した不揮発性半導体記憶装置の
製造方法の第３工程を説明するための断面模式図であ
る。
【図３０】 図２６に示した不揮発性半導体記憶装置の
製造方法の第４工程を説明するための断面模式図であ
る。
【符号の説明】
１ 半導体基板、２ 分離絶縁膜、３ トンネル酸化
膜、４ａ〜４ｃ フローティングゲート電極、５ ＯＮ
Ｏ膜、６ ポリシリコン膜、７ タングステンシリサイ
ド膜、８ 酸化膜、９ ソース領域、１０ ドレイン領
域、１１ シリコン酸化膜、１２ シリコン窒化膜、１
３ レジスト膜、１４ 開口部、１５ 段差部、１６
中央部、１７，２８ 端部、１８ 溝、１９ 窒化領
域、２０ 入り込み部、２１ 内壁酸化膜、２２ トレ
ンチ分離絶縁膜、２３ ＨＤＰ−ＣＶＤシリコン酸化
膜、２４ 凹部、２５，２６ 上部表面、２７ 主表
面。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 辻 直樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M108 AA05 AB05 AB10 AC01 AC38 AD13 5F032 AA14 AA35 AA44 AA66 AA69 CA17 DA04 DA22 DA53 DA57 5F083 EP02 EP23 EP45 EP50 EP55 EP56 EP77 EP78 GA21 JA35 NA01 PR12 5F101 BA01 BA05 BA29 BB05 BD37 BH03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 素子形成領域と、前記素子形成領域に隣
    接する素子分離領域とを有する半導体基板を備え、前記
    素子形成領域と前記素子分離領域との境界部においては
    前記半導体基板の主表面に段差部が形成され、さらに、 前記半導体基板の主表面上において、前記素子形成領域
    から前記段差部上にまで延在するように形成された絶縁
    膜と、 前記絶縁膜上に形成されたゲート電極とを備え、 前記素子形成領域における前記絶縁膜の厚みは、前記段
    差部における前記絶縁膜の厚みとほぼ等しい、半導体装
    置。
  2. 【請求項２】 前記素子分離領域は、前記素子形成領域
    を挟むように配置された第１および第２の素子分離領域
    を含み、 前記段差部は、前記素子形成領域と前記第１および第２
    の素子分離領域とのそれぞれの境界部に形成された第１
    および第２の段差部を含む、請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記素子分離領域にはＬＯＣＯＳ法を用
    いて形成された酸化膜が配置されている、請求項１また
    は２に記載の半導体装置。
  4. 【請求項４】 主表面を有する半導体基板を備え、前記
    半導体基板の主表面は、窒化された一方領域と、前記一
    方領域と隣接し、窒化されていない他方領域とを含み、
    さらに、 前記半導体基板の主表面における前記一方領域および他
    方領域の上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極とを備え、 前記一方領域上における前記絶縁膜の厚みは、前記他方
    領域上における絶縁膜の厚みとほぼ等しい、半導体装
    置。
  5. 【請求項５】 前記一方領域から見て前記他方領域と反
    対側に位置する領域では、前記半導体基板の主表面に溝
    が形成され、 前記溝を充填するように分離絶縁膜が配置されている、
    請求項４に記載の半導体装置。
  6. 【請求項６】 前記一方領域は、前記他方領域を挟むよ
    うに配置された第１および第２の領域を含み、 前記溝は、 前記第１の領域から見て前記他方領域と反対側に位置す
    る領域において前記半導体基板の主表面に形成された第
    １の溝と、 前記第２の領域から見て前記他方領域と反対側に位置す
    る領域において前記半導体基板の主表面に形成された第
    ２の溝とを含み、 前記分離絶縁膜は前記第１および第２の溝をそれぞれ充
    填するように配置された第１および第２の分離絶縁膜を
    含む、請求項５に記載の半導体装置。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
    導体装置の製造方法であって、 前記絶縁膜は酸化膜を含み、 前記半導体基板の主表面上に活性酸素を用いて前記酸化
    膜を形成する工程を備える、半導体装置の製造方法。
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