KR101030667B1 - 반도체 메모리 소자의 형성 방법 - Google Patents
반도체 메모리 소자의 형성 방법 Download PDFInfo
- Publication number
- KR101030667B1 KR101030667B1 KR1020070102163A KR20070102163A KR101030667B1 KR 101030667 B1 KR101030667 B1 KR 101030667B1 KR 1020070102163 A KR1020070102163 A KR 1020070102163A KR 20070102163 A KR20070102163 A KR 20070102163A KR 101030667 B1 KR101030667 B1 KR 101030667B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- heat treatment
- melting point
- polysilicon film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 238000010438 heat treatment Methods 0.000 claims abstract description 34
- 238000002844 melting Methods 0.000 claims abstract description 29
- 230000008018 melting Effects 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000002245 particle Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010936 titanium Substances 0.000 claims abstract description 12
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims abstract description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 6
- 239000011733 molybdenum Substances 0.000 claims abstract description 6
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 6
- 239000010937 tungsten Substances 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 238000009826 distribution Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 기판 상에 터널 절연막을 형성하는 단계; 및 상기 터널 절연막 상에 폴리실리콘막을 형성하되, 상기 폴리실리콘막의 입자 크기가 증가하는 것을 억제하기 위하여 상기 폴리실리콘막 내에 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)의 고융점 금속을 포함시키면서 상기 폴리실리콘막을 형성하는 단계를 포함하며, 폴리실리콘막의 변형 에너지의 증가를 억제함으로써 도전막을 구성하는 입자의 성장을 방지할 수 있다.
입자 변형, 변형 에너지, 입자 성장, 입계 에너지, 도전막, 폴리실리콘, 고융점 금속, 퍼니스, 급속 열처리
Description
본 발명은 반도체 메모리 소자의 형성 방법에 관한 것으로, 특히 반도체 메모리 소자의 문턱전압 분포를 개선하는 반도체 메모리 소자의 형성 방법에 관한 것이다.
반도체 메모리 소자는 구성, 물질 및 구동 방식에 따라 여러가지 종류로 구별될 수 있다. 그 중에서도, 특히 플래시 메모리 소자(flash memory device)는 휴대가 간편하며, 대용량을 구현할 수 있기 때문에 각광을 받고 있다.
일반적으로, 플래시 메모리 소자는 반도체 기판상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 순차적으로 적층하여 형성한다. 이 중에서 플로팅 게이트가 전하 저장층으로 사용되는데, 구체적인 예를 들어 설명하면 다음과 같다.
플로팅 게이트는 도전막으로 형성하는데, 바람직하게는 폴리실리 콘(polysilicon)으로 형성할 수 있다. 최근 40nm급 이하의 반도체 메모리 소자를 예로 들면, 폴리실리콘막 중에서도 P타입의 도프트 폴리실리콘(p-type doped polysilicon)막을 주로 사용하고 있다. 폴리실리콘막은 화학적기상증착법(chemical vapor deposition; CVD)으로 형성할 수 있으며, 구체적으로, SiH4 및 PH3 가스를 사용하여 열 화학적기상증착법(thermal CVD)으로 형성할 수 있다. 폴리실리콘막을 형성한 이후에는 폴리실리콘막의 저항을 낮추기 위한 열처리 공정을 실시한다.
열처리 공정은 폴리실리콘막의 저항을 낮추어 주지만, 입자의 크기를 증가시킬 수가 있다. 특히, 반도체 메모리 소자의 고집적화에 따라, 입자의 크기 변형은 후속 문턱전압의 분포를 변화시킬 수 있으며, 이로 인해 반도체 메모리 소자의 전기적 특성이 열화될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 기판상에 폴리실리콘막을 형성한 후, 열처리 공정 조건을 조절하여 실시함으로써 폴리실리콘막의 입자 크기 증가를 억제할 수 있다. 또는, 도전막 형성 공정 시, 고융점 물질을 추가하여 입자크기 증가를 억제할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성 방법은, 반도체 기판 상에 터널 절연막을 형성하는 단계; 및 상기 터널 절연막 상에 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)의 고융점 금속이 혼합된 폴리실리콘막을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
고융점 금속이 혼합된 폴리실리콘막을 형성한 후에 급속 열처리 공정을 실시하는 단계를 더 포함하며, 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하여, 30초 내지 60초 동안 실시한다.
고융점 금속이 혼합된 폴리실리콘막은 물리적기상증착법(PVD) 또는 화학적기상증착법(CVD)으로 형성하며, 상기 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시한다.
삭제
본 발명의 다른 실시예에 따른 반도체 메모리 소자의 형성 방법은, 반도체 기판 상에 터널 절연막 및 도전막을 형성한다. 도전막의 입자 성장 에너지를 낮추어 입자 크기가 증가하는 것을 억제하기 위한 급속 열처리 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
도전막은 폴리실리콘막으로 형성하며, 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시한다. 이때, 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하며, 30초 내지 60초 동안 실시한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 형성 방법은, 반도체 기판 상에 터널 절연막을 형성한다. 터널 절연막 상에 고융점 금속을 포함한 도전막을 형성한다. 급속 열처리 공정을 실시하여 도전막의 입자 크기 증가를 억제하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
도전막은 고융점 금속과 폴리실리콘막의 혼합막으로 형성한다.
상기 고융점 금속은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)이다.
상기 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하여, 30초 내지 60초 동안 실시하며, 상기 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시한다.
상기 고융점 금속은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)이다.
상기 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하여, 30초 내지 60초 동안 실시하며, 상기 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시한다.
본 발명은, 반도체 기판상에 도전막을 형성한 후, 열처리 공정 조건을 조절하거나, 고융점 물질을 추가하여 도전막을 형성함으로써 도전막의 변형 에너지의 증가를 억제할 수 있으므로, 도전막을 구성하는 입자의 성장을 방지할 수 있다. 이로 인해, 반도체 메모리 소자의 문턱전압 분포 특성을 향상시킬 수 있으므로 전기적 특성을 개선할 수 있다.
도전막이 포함된 반도체 메모리 소자 중에서, 플래시 메모리 소자는 플로팅 게이트용으로 도전막을 사용한다. 플래시 메모리 소자에서 플로팅 게이트는 전하 저장층으로 사용되기 때문에 플로팅 게이트의 물성 변화는 반도체 메모리 소자의 신뢰성에 매우 높은 영향을 끼친다. 플로팅 게이트용 도전막으로는 폴리실리콘막을 주로 사용한다. 특히, 도전막을 형성한 이후에는 열처리 공정을 실시하여 도전막의 저항을 낮추는데, 이를 구체적으로 설명하면 다음과 같다.
열처리 공정을 수행하면, 도전막은 회복(recovery) 단계, 재결정(re-crystallization) 단계, 1차 입자성장(1st grain growth) 단계 및 2차 입자성장(2nd grain growth) 단계를 거치게 된다. 이때, 재결정 단계는 도전막의 입자가 재결정되는 과정이며, 열처리 공정의 온도가 높을수록 활성화되어 입자의 성장을 촉진시킬 수 있다. 재결정 단계 시 필요한 최소한의 온도(Tmin)는 일반적으로 물질의 융점(녹는점이라고도 함; Tm)의 절반보다 높은 온도가 되며, 수식으로는 Tmin > (1/2)×융점(Tm) 이 된다.
또한, 1차 및 2차 입자성장 단계에서는 원자의 이동이 발생하는데, 이때 원자 이동에 필요한 에너지원으로 열에너지 이외에도 변형 에너지가 작용할 수 있다. 이를 구체적으로 설명하면 다음과 같다.
물질의 총 변형 에너지(strain energy; E4)는 탄성 에너지(E1), 입계(grain boundary) 에너지(E2) 및 기타 요소(E3)에 의해 변형될 수 있는데, 이 중에서도 총 변형 에너지(E4)는 탄성 및 입계 에너지(E1 및 E2)에 의해 주로 영향을 받는다. 따라서, 물질의 총 변형 에너지(E4)를 줄이기 위해서는 탄성 에너지(E1) 및 입계 에너지(E2)를 감소시키는 것이 바람직하다. 다음의 수학식 1은 탄성 에너지(E1), 수학식 2는 입계 에너지(E2)를 수식으로 나타낸 것이다.
수학식 1 및 수학식 2에서 각각의 기호는 도전막(예를 들면, 폴리실리콘막)의 물성에 관련된 기호이며, 구체적으로, v는 포이송 비(poission's ratio), Y는 탄성계수, σ는 잔류응력, A는 면적, Egb는 입계 에너지를 나타낸다.
상술한 바와 같이, 도전막의 탄성 에너지(E1) 및 입계 에너지(E2) 또는 이들 중 어느 하나의 요소만이라도 감소시키면, 도전막의 총 변형 에너지(E4)를 감소시켜 입자 크기의 증가를 억제시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면으로써, 변형 에너지를 감소하기 위한 방법이다. 특히, 도전막(104)이 형성된 반도체 기판(100)에서 도전막(104)의 변형 에너지를 감소하는 방법이다.
구체적으로, 플래시 메모리 소자의 제조 방법을 실시 예로 들면, 반도체 기판(100) 상에 터널 절연막(102) 및 플로팅 게이트용 도전막(104)을 순차적으로 적층한다. 이때, 터널 절연막(102)은 산화막으로 형성할 수 있으며, 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 이어서, 폴리실리콘막의 입자(grain) 변형을 억제하기 위하여 열처리 공정을 실시한다. 열처리 공정은 종래보다 온도를 낮추어 실시하는 저온 열처리 공정으로 실시하는 것이 바람직하다. 예를 들면, 400℃ 내지 500℃의 온도를 가하여 실시할 수 있다. 이에 대하여, 도 4를 참조하여 설명하면 다음과 같다. 도 4는 열처리 온도에 따른 인장 응력의 변화를 나타낸 그래프이다. 폴리실리콘막의 경우, 열처리 공정의 온도(Temperature)가 증가할수록 인장 응력(stress)도 증가한다. 예를 들면, 열처리 공정을 실시하기 이전의 폴리실리콘막은 일반적으로 2.8×109dyn/㎠의 인장 응력을 가진다. 종래에는 폴리실리콘막을 형성한 이후에 고온(예를 들면, 700℃ 내지 800℃)에서 열처리 공정을 실시하였으므로, 폴리실리콘막의 인장 응력 또한 매우 증가하였다(예를 들면, 7.0×109dyn/㎠). 하지만, 본 발명에서처럼 400℃ 내지 500℃의 온도에서 열처리 공정을 실시하면 폴리실리콘막의 인장 응력을 낮출 수 있으며, 이에 따라 폴리실리콘막의 변형 에너지를 감소하여 입자성장을 억제할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면으로써, 입자성장 에너지를 감소하기 위한 방법이다.
구체적으로, 반도체 기판(200) 상에 터널 절연막(202) 및 플로팅 게이트용 도전막(204)을 순차적으로 형성한다. 도전막(204)은 폴리실리콘막으로 형성할 수 있다. 이어서, 폴리실리콘막의 입자 성장(grain growth)을 억제하기 위하여 급속 열처리 공정을 실시할 수 있다. 급속 열처리 공정은 퍼니스(furnace)가 아닌 RTP(Rapid Temperature Process), LASER, FLASH 또는 SPIKE 방식으로 실시할 수 있다. 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하며, 30초 내지 60초 동안 실시하는 것이 바람직하다. 이처럼, 짧은 시간 내에 급속 열처리 공정을 실시함으로써 폴리실리콘막의 입자 성장에 필요한 시간을 줄일 수 있으므로, 폴로실리콘막의 입자 성장을 억제할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면으로써, 입계 에너지를 감소하기 위한 방법이다.
구체적으로, 반도체 기판(300) 상에 터널 절연막(302) 및 플로팅 게이트용 도전막(304)을 순차적으로 형성한다. 도전막(304)은 폴리실리콘막으로 형성할 수 있으나, 도전막(304)의 입계 에너지를 감소하기 위하여 폴리실리콘과 고융점 금속을 혼합(doping)하여 도전막(304)을 형성하는 것이 바람직하다. 고융점 금속은 물리적기상증착법(PVD) 또는 화학적기상증착법(CVD)으로 형성할 수 있다.
고융점 금속이란 녹는점이 매우 높은 금속으로써, 예를 들면, 텅스텐(tungsten; W, 녹는점 3410℃), 몰리브덴(molybdenum; Mo, 녹는점 2610℃), 탄탈륨(tantalum; Ta, 녹는점 2996℃) 또는 티타늄(titanium; Ti, 녹는점 1675℃) 중 어느 하나를 사용하거나 혼합하여 사용할 수 있다. 도 5를 참조하면, 도 5는 도 3에 따른 도전막의 구조를 나타낸 도면으로써, 도전막이 폴리실리콘과 고융점 금속의 혼합 구조로 이루어짐을 나타낸다.
이처럼, 도전막(304)에 고융점 금속을 혼합함으로써 도전막(304)의 상변화(phase change)를 억제할 수 있으며, 불순물 입계편석(segregation)을 통한 입계 에너지를 감소시킬 수 있다. 불순물 입계편석에 의한 입계 이동도(grain boundary mobility)를 감소시킬 수도 있으며, 금속물 첨가로 인하여 도전막(304)의 저항도 감소시킬 수 있다. 이에 따라, 도전막(304) 내의 응력을 감소시켜 입자 성장을 억제할 수 있으므로 나노(nano) 사이즈(size)의 입자(grain)를 형성할 수 있다.
이어서, 도면에는 도시하지 않았지만 후속 공정으로, 도전막(304)의 상부에 유전체막(미도시) 및 콘트롤 게이트용 도전막(미도시)을 순차적으로 적층하고, 게이트 패터닝 공정을 실시하여 반도체 메모리 소자를 형성할 수 있다.
도 6을 참조하면, 종래 기술과 본 발명에 따른 반도체 메모리 소자의 문턱전압 분포 변화를 비교한 그래프이다. 종래 기슬에 의한 문턱전압 분포 폭에 비하여 본 발명에 의한 문턱전압 분포 폭이 좁아지게 되므로, 반도체 메모리 소자의 전기적 특성이 향상되었음을 알 수 있다.
상술한 세 가지의 방법은 각각 독립적으로 사용할 수 있으며, 또는 병합하여 실시할 수도 있다. 이로써, 반도체 메모리 소자의 입자 성장 에너지의 증가를 억제 할 수 있고, 도전막을 구성하는 입자(grain) 크기의 증가를 방지할 수 있다. 이에 따라, 반도체 메모리 소자의 문턱전압 분포의 변동을 억제할 수 있으므로, 전기적 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 도면이다.
도 4는 열처리 온도에 따른 인장 응력의 변화를 나타낸 그래프이다.
도 5는 도 3에 따른 도전막의 구조를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202, 302 : 터널 절연막
104, 204, 304 : 도전막
Claims (17)
- 반도체 기판 상에 터널 절연막을 형성하는 단계; 및상기 터널 절연막 상에 폴리실리콘막을 형성하되, 상기 폴리실리콘막의 입자 크기가 증가하는 것을 억제하기 위하여 상기 폴리실리콘막 내에 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)의 고융점 금속을 포함시키면서 상기 폴리실리콘막을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
- 제1 항에 있어서,상기 고융점 금속이 혼합된 폴리실리콘막을 형성한 후에 급속 열처리 공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 형성 방법.
- 제2 항에 있어서,상기 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하여, 30초 내지 60초 동안 실시하는 반도체 메모리 소자의 형성 방법.
- 제1 항에 있어서,상기 고융점 금속이 혼합된 폴리실리콘막은 물리적기상증착법(PVD) 또는 화학적기상증착법(CVD)으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제2 항에 있어서,상기 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시하는 반도체 메모리 소자의 형성 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 고융점 금속을 포함한 도전막을 형성하는 단계; 및급속 열처리 공정을 실시하여 상기 도전막의 입자 크기 증가를 억제하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
- 제13 항에 있어서,상기 도전막은 상기 고융점 금속과 폴리실리콘막의 혼합막으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제13 항에 있어서,상기 고융점 금속은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)인 반도체 메모리 소자의 형성 방법.
- 제13 항에 있어서,상기 급속 열처리 공정은 500℃ 내지 1000℃의 온도를 가하여, 30초 내지 60초 동안 실시하는 반도체 메모리 소자의 형성 방법.
- 제13 항에 있어서,상기 급속 열처리 공정은 RTP, LASER, FLASH 또는 SPIKE 방식으로 실시하는 반도체 메모리 소자의 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102163A KR101030667B1 (ko) | 2007-10-10 | 2007-10-10 | 반도체 메모리 소자의 형성 방법 |
| US12/163,956 US7960231B2 (en) | 2007-10-10 | 2008-06-27 | Method of forming a semiconductor memory device |
| JP2008180991A JP2009094470A (ja) | 2007-10-10 | 2008-07-11 | 半導体メモリ素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102163A KR101030667B1 (ko) | 2007-10-10 | 2007-10-10 | 반도체 메모리 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090036875A KR20090036875A (ko) | 2009-04-15 |
| KR101030667B1 true KR101030667B1 (ko) | 2011-04-20 |
Family
ID=40534655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070102163A KR101030667B1 (ko) | 2007-10-10 | 2007-10-10 | 반도체 메모리 소자의 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7960231B2 (ko) |
| JP (1) | JP2009094470A (ko) |
| KR (1) | KR101030667B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103486303B (zh) * | 2013-10-17 | 2016-06-29 | 浙江联池水务设备有限公司 | 流量可调式鸭嘴阀 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307275A (ja) * | 1988-06-06 | 1989-12-12 | Seiko Instr Inc | 半導体不揮発性メモリ |
| US7045419B2 (en) | 2003-12-12 | 2006-05-16 | Macronix International Co., Ltd. | Elimination of the fast-erase phenomena in flash memory |
| KR20060054823A (ko) * | 2004-11-16 | 2006-05-23 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
| KR20060122139A (ko) * | 2005-05-25 | 2006-11-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305258A (ja) * | 2001-04-05 | 2002-10-18 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2003017594A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2006054469A1 (ja) * | 2004-11-22 | 2006-05-26 | Nec Corporation | 強磁性膜、磁気抵抗素子、及び磁気ランダムアクセスメモリ |
| KR100780774B1 (ko) * | 2006-11-07 | 2007-11-30 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리소자 및 그 제조방법 |
| KR100791007B1 (ko) * | 2006-12-07 | 2008-01-04 | 삼성전자주식회사 | 금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기비휘발성 메모리 소자의 제조방법 |
-
2007
- 2007-10-10 KR KR1020070102163A patent/KR101030667B1/ko not_active IP Right Cessation
-
2008
- 2008-06-27 US US12/163,956 patent/US7960231B2/en not_active Expired - Fee Related
- 2008-07-11 JP JP2008180991A patent/JP2009094470A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307275A (ja) * | 1988-06-06 | 1989-12-12 | Seiko Instr Inc | 半導体不揮発性メモリ |
| US7045419B2 (en) | 2003-12-12 | 2006-05-16 | Macronix International Co., Ltd. | Elimination of the fast-erase phenomena in flash memory |
| KR20060054823A (ko) * | 2004-11-16 | 2006-05-23 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
| KR20060122139A (ko) * | 2005-05-25 | 2006-11-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090098722A1 (en) | 2009-04-16 |
| US7960231B2 (en) | 2011-06-14 |
| KR20090036875A (ko) | 2009-04-15 |
| JP2009094470A (ja) | 2009-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI446414B (zh) | 具有在接觸區域中之局部設置金屬矽化物區的電晶體以及形成該電晶體之方法 | |
| JP5279807B2 (ja) | 半導体装置およびその製造方法 | |
| KR100906014B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US10943920B2 (en) | Methods of fabricating integrated structures | |
| JP2005175476A (ja) | 多結晶シリコン薄膜の製造方法およびそれを利用したトランジスタの製造方法 | |
| TWI485752B (zh) | 加強電荷捕捉的方法 | |
| JP2008504681A (ja) | ナノクラスタ電荷蓄積デバイスの形成方法 | |
| US20060138478A1 (en) | Semiconductor device and method of forming same | |
| TW559996B (en) | Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications | |
| US20120292683A1 (en) | Memory with discrete storage elements | |
| US20140131716A1 (en) | Memory device and method for fabricating the same | |
| US11676867B2 (en) | Method for manufacturing semiconductor structure | |
| TWI569330B (zh) | 用於電晶體裝置之改良應力記憶技術 | |
| US10290644B2 (en) | Non-volatile memory structure and method for preventing non-volatile memory structure from generating program disturbance | |
| KR101030667B1 (ko) | 반도체 메모리 소자의 형성 방법 | |
| US7064032B2 (en) | Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells | |
| CN105206532A (zh) | 用于处理载体的方法、载体和分裂栅极场效应晶体管结构 | |
| JP5865751B2 (ja) | 半導体装置及びその製造方法 | |
| US7737486B2 (en) | Non-volatile semiconductor storage device and method for manufacturing the same | |
| CN105164810A (zh) | 氮化镓场效应晶体管 | |
| US7223658B2 (en) | Flash memory structure and method for fabricating the same | |
| KR20130007062A (ko) | 그래핀의 히스테리시스 특성을 이용한 불휘발성 메모리 소자와 그 제조 및 동작방법 | |
| KR20080041478A (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100953017B1 (ko) | 반도체 메모리 소자의 형성 방법 | |
| TWI236731B (en) | Manufacturing methods and structures of memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |