JP2002305258A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板が浮遊ゲート電極の下側に段差部
を持つ不揮発性半導体記憶装置において、該段差部を覆
うトンネル絶縁膜の信頼性を向上させる。 【解決手段】 シリコンからなる半導体基板１１の第１
領域１１ｂ上には、ゲート絶縁膜１２を介して制御ゲー
ト電極１３が形成されている。制御ゲート電極１３の段
差部１１ａ側の側面、第１領域１１ｂ、段差部１１ａ及
び第２領域１１ｃの上には機能絶縁膜１４が形成され、
該機能絶縁膜１４上には浮遊ゲート電極１５が段差部１
１ａを跨ぐように形成されている。機能絶縁膜１４は制
御ゲート電極１３との対向部分で容量絶縁膜となり、半
導体基板１１との対向部分でトンネル絶縁膜となる。段
差部１１ａの側面は第２領域１１ｃの上面に対して１１
０°〜１３０°程度の鈍角をなしている。
を持つ不揮発性半導体記憶装置において、該段差部を覆
うトンネル絶縁膜の信頼性を向上させる。 【解決手段】 シリコンからなる半導体基板１１の第１
領域１１ｂ上には、ゲート絶縁膜１２を介して制御ゲー
ト電極１３が形成されている。制御ゲート電極１３の段
差部１１ａ側の側面、第１領域１１ｂ、段差部１１ａ及
び第２領域１１ｃの上には機能絶縁膜１４が形成され、
該機能絶縁膜１４上には浮遊ゲート電極１５が段差部１
１ａを跨ぐように形成されている。機能絶縁膜１４は制
御ゲート電極１３との対向部分で容量絶縁膜となり、半
導体基板１１との対向部分でトンネル絶縁膜となる。段
差部１１ａの側面は第２領域１１ｃの上面に対して１１
０°〜１３０°程度の鈍角をなしている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に浮遊ゲート電極が半導体基板の段差
部上に形成される不揮発性半導体記憶装置及びその製造
方法に関する。
憶装置に関し、特に浮遊ゲート電極が半導体基板の段差
部上に形成される不揮発性半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】現在、フラッシュ型ＥＥＰＲＯＭ（Elec
trically Erasable Programmable Read Only Memory)
は、電気的な書き込み及び消去が可能な不揮発性半導体
記憶装置として広く用いられている。このような不揮発
性半導体記憶装置のメモリセルのセル構造は、大きく２
種類に分けられる。一つは、制御ゲート電極が浮遊ゲー
ト電極の上に積層された構造を持つスタックゲート型で
あり、他の一つは、浮遊ゲート電極と制御ゲート電極と
が共にチャネル領域と対向する構造を持つスプリットゲ
ート型である。
trically Erasable Programmable Read Only Memory)
は、電気的な書き込み及び消去が可能な不揮発性半導体
記憶装置として広く用いられている。このような不揮発
性半導体記憶装置のメモリセルのセル構造は、大きく２
種類に分けられる。一つは、制御ゲート電極が浮遊ゲー
ト電極の上に積層された構造を持つスタックゲート型で
あり、他の一つは、浮遊ゲート電極と制御ゲート電極と
が共にチャネル領域と対向する構造を持つスプリットゲ
ート型である。
【０００３】以下、米国特許第６０５１８６０号公報に
おいて提案され、書き込み特性を向上させるために浮遊
ゲート電極の下側に段差部を設けたスプリットゲート型
の不揮発性半導体記憶装置について説明する。
おいて提案され、書き込み特性を向上させるために浮遊
ゲート電極の下側に段差部を設けたスプリットゲート型
の不揮発性半導体記憶装置について説明する。
【０００４】図１７は前記公報に開示された不揮発性半
導体記憶装置の断面構成を示している。図１７に示すよ
うに、上部に段差部２０１ａを有する半導体基板２０１
における上段の領域上にはゲート絶縁膜２０２を介して
制御ゲート電極２０３が形成されている。半導体基板２
０１の段差部２０１ａ上には、絶縁膜２０４を介して制
御ゲート電極２０３の側面と対向する浮遊ゲート電極２
０５が形成されている。ここで、絶縁膜２０４は制御ゲ
ート電極２０３との対向部分で容量絶縁膜となり、半導
体基板２０１との対向部分でトンネル絶縁膜となる。
導体記憶装置の断面構成を示している。図１７に示すよ
うに、上部に段差部２０１ａを有する半導体基板２０１
における上段の領域上にはゲート絶縁膜２０２を介して
制御ゲート電極２０３が形成されている。半導体基板２
０１の段差部２０１ａ上には、絶縁膜２０４を介して制
御ゲート電極２０３の側面と対向する浮遊ゲート電極２
０５が形成されている。ここで、絶縁膜２０４は制御ゲ
ート電極２０３との対向部分で容量絶縁膜となり、半導
体基板２０１との対向部分でトンネル絶縁膜となる。
【０００５】半導体基板２０１の上段におけるゲート電
極２０３の側方の領域にはソース拡散層２０６が形成さ
れ、半導体基板２０１の下段における浮遊ゲート電極２
０５の下側の領域には低濃度ドレイン拡散層２０７が形
成され、その外側には高濃度ドレイン拡散層２０８が形
成されている。
極２０３の側方の領域にはソース拡散層２０６が形成さ
れ、半導体基板２０１の下段における浮遊ゲート電極２
０５の下側の領域には低濃度ドレイン拡散層２０７が形
成され、その外側には高濃度ドレイン拡散層２０８が形
成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来の不揮発性半導体記憶装置は、段差部２０１ａの上に
トンネル絶縁膜となる絶縁膜２０４を有しているため、
段差部２０１ａが形成されない平坦な基板上に設けるト
ンネル絶縁膜と比べて、絶縁膜２０４の信頼性が低下す
るという問題がある。これは、段差部２０１ａを持つ半
導体基板上に熱酸化によってトンネル絶縁膜を形成する
と、トンネル絶縁膜における段差部２０１ａの上段の角
部及び下段の隅部に熱酸化による応力が掛かるため、膜
厚が均一に形成されず、その結果、角部及び隅部に電界
によるストレスが集中して膜質が劣化してしまうからで
ある。
来の不揮発性半導体記憶装置は、段差部２０１ａの上に
トンネル絶縁膜となる絶縁膜２０４を有しているため、
段差部２０１ａが形成されない平坦な基板上に設けるト
ンネル絶縁膜と比べて、絶縁膜２０４の信頼性が低下す
るという問題がある。これは、段差部２０１ａを持つ半
導体基板上に熱酸化によってトンネル絶縁膜を形成する
と、トンネル絶縁膜における段差部２０１ａの上段の角
部及び下段の隅部に熱酸化による応力が掛かるため、膜
厚が均一に形成されず、その結果、角部及び隅部に電界
によるストレスが集中して膜質が劣化してしまうからで
ある。
【０００７】前記の目的を達成するため、本発明は、半
導体基板が浮遊ゲート電極の下側に段差部を持つ不揮発
性半導体記憶装置において、該段差部を覆うトンネル絶
縁膜の信頼性を向上することを目的とする。
導体基板が浮遊ゲート電極の下側に段差部を持つ不揮発
性半導体記憶装置において、該段差部を覆うトンネル絶
縁膜の信頼性を向上することを目的とする。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、段差部の側面と下段面とのなす角度を鈍
角とするか、又はトンネル絶縁膜を熱酸化膜と堆積酸化
膜との積層構造とする構成とする。
め、本発明は、段差部の側面と下段面とのなす角度を鈍
角とするか、又はトンネル絶縁膜を熱酸化膜と堆積酸化
膜との積層構造とする構成とする。
【０００９】具体的に、本発明に係る第１の不揮発性半
導体記憶装置は、上部に段差部が設けられ、該段差部の
上段である第１領域及びその下段である第２領域を有す
る半導体基板と、半導体基板の第１領域の上にゲート絶
縁膜を介して形成された制御ゲート電極と、制御ゲート
電極の段差部側の側面及び段差部の上に絶縁膜を介して
形成された浮遊ゲート電極とを備え、段差部の側面は第
２領域の上面に対して鈍角をなしており、絶縁膜は段差
部上においてほぼ均一な膜厚を有している。
導体記憶装置は、上部に段差部が設けられ、該段差部の
上段である第１領域及びその下段である第２領域を有す
る半導体基板と、半導体基板の第１領域の上にゲート絶
縁膜を介して形成された制御ゲート電極と、制御ゲート
電極の段差部側の側面及び段差部の上に絶縁膜を介して
形成された浮遊ゲート電極とを備え、段差部の側面は第
２領域の上面に対して鈍角をなしており、絶縁膜は段差
部上においてほぼ均一な膜厚を有している。
【００１０】第１の不揮発性半導体記憶装置によると、
段差部の側面が段差部の下段である第２領域の上面に対
して鈍角をなしているため、絶縁膜を熱酸化により形成
したとしても絶縁膜における段差部の上段の角部及び下
段の隅部に掛かる応力が小さくなるので、絶縁膜の膜厚
が均一となる。その結果、絶縁膜の膜質が均一となるの
で、トンネル絶縁膜となる絶縁膜の信頼性が向上する。
段差部の側面が段差部の下段である第２領域の上面に対
して鈍角をなしているため、絶縁膜を熱酸化により形成
したとしても絶縁膜における段差部の上段の角部及び下
段の隅部に掛かる応力が小さくなるので、絶縁膜の膜厚
が均一となる。その結果、絶縁膜の膜質が均一となるの
で、トンネル絶縁膜となる絶縁膜の信頼性が向上する。
【００１１】第１の不揮発性半導体記憶装置において、
段差部の側面と第２領域の上面とがなす角度は約１００
°以上であることが好ましい。
段差部の側面と第２領域の上面とがなす角度は約１００
°以上であることが好ましい。
【００１２】第１の不揮発性半導体記憶装置において、
段差部の側面と第２領域の上面とがなす角度は約１１０
°〜約１３０°であることがより好ましい。このように
すると、第２領域に例えばｎ型のドレイン拡散層を形成
する際に、段差部の側面に注入されるイオンの量が低減
されるため、書き込み動作時の電子の浮遊ゲート電極へ
の注入がｎ型不純物により抑制されることがなくなる。
段差部の側面と第２領域の上面とがなす角度は約１１０
°〜約１３０°であることがより好ましい。このように
すると、第２領域に例えばｎ型のドレイン拡散層を形成
する際に、段差部の側面に注入されるイオンの量が低減
されるため、書き込み動作時の電子の浮遊ゲート電極へ
の注入がｎ型不純物により抑制されることがなくなる。
【００１３】第１の不揮発性半導体記憶装置において、
絶縁膜が熱酸化膜であることが好ましい。このようにす
ると、絶縁膜のトンネル絶縁膜としての膜質が良好とな
る。
絶縁膜が熱酸化膜であることが好ましい。このようにす
ると、絶縁膜のトンネル絶縁膜としての膜質が良好とな
る。
【００１４】本発明に係る第２の不揮発性半導体記憶装
置は、上部に段差部が設けられ、該段差部の上段である
第１領域及びその下段である第２領域を有する半導体基
板と、半導体基板の第１領域の上にゲート絶縁膜を介し
て形成された制御ゲート電極と、制御ゲート電極の段差
部側の側面及び段差部の上に、基板側から順次設けられ
た第１の絶縁膜及び第２の絶縁膜を介して形成された浮
遊ゲート電極とを備え、第２の絶縁膜は堆積膜により形
成されていている。
置は、上部に段差部が設けられ、該段差部の上段である
第１領域及びその下段である第２領域を有する半導体基
板と、半導体基板の第１領域の上にゲート絶縁膜を介し
て形成された制御ゲート電極と、制御ゲート電極の段差
部側の側面及び段差部の上に、基板側から順次設けられ
た第１の絶縁膜及び第２の絶縁膜を介して形成された浮
遊ゲート電極とを備え、第２の絶縁膜は堆積膜により形
成されていている。
【００１５】第２の不揮発性半導体記憶装置によると、
半導体基板の段差部と浮遊ゲート電極との間には、基板
側から順次設けられた第１の絶縁膜及び第２の絶縁膜が
形成されており、該第２の絶縁膜が堆積膜により形成さ
れているため、堆積による第２の絶縁膜は段差部の傾斜
角度が小さい場合、すなわち９０°に近い場合であって
も、熱酸化膜のように段差部の角部及び隅部において膜
厚が薄くなることがない。このため、第２の絶縁膜の膜
厚が均一化されるので、第１の絶縁膜及び第２の絶縁膜
からなるトンネル絶縁膜の膜質が向上する。
半導体基板の段差部と浮遊ゲート電極との間には、基板
側から順次設けられた第１の絶縁膜及び第２の絶縁膜が
形成されており、該第２の絶縁膜が堆積膜により形成さ
れているため、堆積による第２の絶縁膜は段差部の傾斜
角度が小さい場合、すなわち９０°に近い場合であって
も、熱酸化膜のように段差部の角部及び隅部において膜
厚が薄くなることがない。このため、第２の絶縁膜の膜
厚が均一化されるので、第１の絶縁膜及び第２の絶縁膜
からなるトンネル絶縁膜の膜質が向上する。
【００１６】第２の不揮発性半導体記憶装置において、
第１の絶縁膜が熱酸化膜であり、第２の絶縁膜が酸化膜
であることが好ましい。このようにすると、積層構造の
トンネル絶縁膜を確実に形成できる上に、基板側の第１
の絶縁膜は膜質が緻密となり、その上の第２の絶縁膜は
膜厚が均一となる。
第１の絶縁膜が熱酸化膜であり、第２の絶縁膜が酸化膜
であることが好ましい。このようにすると、積層構造の
トンネル絶縁膜を確実に形成できる上に、基板側の第１
の絶縁膜は膜質が緻密となり、その上の第２の絶縁膜は
膜厚が均一となる。
【００１７】第２の不揮発性半導体記憶装置において、
第１の絶縁膜が熱酸化膜であり、第２の絶縁膜が酸化窒
化膜であることが好ましい。このようにすると、制御ゲ
ート電極との対向部分で容量絶縁膜となる第２の絶縁膜
が酸化窒化膜からなるため、浮遊ゲート電極の電荷保持
特性を向上することができる。
第１の絶縁膜が熱酸化膜であり、第２の絶縁膜が酸化窒
化膜であることが好ましい。このようにすると、制御ゲ
ート電極との対向部分で容量絶縁膜となる第２の絶縁膜
が酸化窒化膜からなるため、浮遊ゲート電極の電荷保持
特性を向上することができる。
【００１８】本発明に係る第３の不揮発性半導体記憶装
置は、上部に段差部が設けられ、該段差部の上段である
第１領域及びその下段である第２領域を有する半導体基
板と、半導体基板の第１領域の上にゲート絶縁膜を介し
て形成された制御ゲート電極と、制御ゲート電極の段差
部側の側面及び段差部の上に、基板側から順次設けられ
た第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を介し
て形成された浮遊ゲート電極とを備え、第３の絶縁膜は
堆積膜により形成されている。
置は、上部に段差部が設けられ、該段差部の上段である
第１領域及びその下段である第２領域を有する半導体基
板と、半導体基板の第１領域の上にゲート絶縁膜を介し
て形成された制御ゲート電極と、制御ゲート電極の段差
部側の側面及び段差部の上に、基板側から順次設けられ
た第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を介し
て形成された浮遊ゲート電極とを備え、第３の絶縁膜は
堆積膜により形成されている。
【００１９】第３の不揮発性半導体記憶装置によると、
半導体基板の段差部と浮遊ゲート電極との間には、基板
側から順次設けられた第１の絶縁膜、第２の絶縁膜及び
第３の絶縁膜が形成されており、該第３の絶縁膜が堆積
膜により形成されているため、堆積による第３の絶縁膜
は段差部の傾斜角度が９０°に近い場合であっても、第
３の絶縁膜における段差部の角部及び隅部の膜厚が薄く
なることがない。このため、第３の絶縁膜の膜厚が均一
化されるので、第１の絶縁膜、第２の絶縁膜及び第３の
絶縁膜からなるトンネル絶縁膜の膜質が向上する。
半導体基板の段差部と浮遊ゲート電極との間には、基板
側から順次設けられた第１の絶縁膜、第２の絶縁膜及び
第３の絶縁膜が形成されており、該第３の絶縁膜が堆積
膜により形成されているため、堆積による第３の絶縁膜
は段差部の傾斜角度が９０°に近い場合であっても、第
３の絶縁膜における段差部の角部及び隅部の膜厚が薄く
なることがない。このため、第３の絶縁膜の膜厚が均一
化されるので、第１の絶縁膜、第２の絶縁膜及び第３の
絶縁膜からなるトンネル絶縁膜の膜質が向上する。
【００２０】第３の不揮発性半導体記憶装置において、
第１の絶縁膜及び第２の絶縁膜が熱酸化膜であり、第３
の絶縁膜が酸化膜であることが好ましい。
第１の絶縁膜及び第２の絶縁膜が熱酸化膜であり、第３
の絶縁膜が酸化膜であることが好ましい。
【００２１】第３の不揮発性半導体記憶装置において、
第１の絶縁膜は熱酸化膜であり、第２の絶縁膜は熱酸化
による酸化窒化膜であり、第３の絶縁膜は酸化窒化膜で
あることが好ましい。
第１の絶縁膜は熱酸化膜であり、第２の絶縁膜は熱酸化
による酸化窒化膜であり、第３の絶縁膜は酸化窒化膜で
あることが好ましい。
【００２２】本発明に係る第１の不揮発性半導体記憶装
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして半導体基板に対してエッチング
を行なうことにより、半導体基板に、サイドウォールが
位置する第１領域と該第１領域がエッチングされてなる
第２領域と第１領域及び第２領域を接続する段差部と
を、該段差部の側面と第２領域の上面とがなす角度が鈍
角となるように形成する第２の工程と、サイドウォール
を除去した後、制御ゲート電極の段差部側の側面、第１
領域、段差部及び第２領域にわたって絶縁膜を形成する
第３の工程と、絶縁膜上における制御ゲート電極の段差
部側の側面及び段差部を含む第２領域に浮遊ゲート電極
を自己整合的に形成する第４の工程とを備えている。
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして半導体基板に対してエッチング
を行なうことにより、半導体基板に、サイドウォールが
位置する第１領域と該第１領域がエッチングされてなる
第２領域と第１領域及び第２領域を接続する段差部と
を、該段差部の側面と第２領域の上面とがなす角度が鈍
角となるように形成する第２の工程と、サイドウォール
を除去した後、制御ゲート電極の段差部側の側面、第１
領域、段差部及び第２領域にわたって絶縁膜を形成する
第３の工程と、絶縁膜上における制御ゲート電極の段差
部側の側面及び段差部を含む第２領域に浮遊ゲート電極
を自己整合的に形成する第４の工程とを備えている。
【００２３】第１の不揮発性半導体記憶装置の製造方法
によると、第２の工程において、制御ゲート電極の側壁
に形成したサイドウォールをマスクとして半導体基板に
対してエッチングを行なうことにより、半導体基板に、
サイドウォールが位置する第１領域と該第１領域がエッ
チングされてなる第２領域と該第１領域及び第２領域と
を接続する段差部とを、該段差部の側面と第２領域の上
面とがなす角度が鈍角となるように形成するため、本発
明の第１の不揮発性半導体記憶装置を確実に形成するこ
とができる。
によると、第２の工程において、制御ゲート電極の側壁
に形成したサイドウォールをマスクとして半導体基板に
対してエッチングを行なうことにより、半導体基板に、
サイドウォールが位置する第１領域と該第１領域がエッ
チングされてなる第２領域と該第１領域及び第２領域と
を接続する段差部とを、該段差部の側面と第２領域の上
面とがなす角度が鈍角となるように形成するため、本発
明の第１の不揮発性半導体記憶装置を確実に形成するこ
とができる。
【００２４】第１の不揮発性半導体記憶装置の製造方法
の第２の工程において、段差部及び第２領域を等方性の
ドライエッチングにより形成することが好ましい。
の第２の工程において、段差部及び第２領域を等方性の
ドライエッチングにより形成することが好ましい。
【００２５】また、第１の不揮発性半導体記憶装置の製
造方法の第２の工程において、段差部及び第２領域をウ
ェットエッチングにより形成することが好ましい。
造方法の第２の工程において、段差部及び第２領域をウ
ェットエッチングにより形成することが好ましい。
【００２６】また、第１の不揮発性半導体記憶装置の製
造方法の第２の工程において、段差部及び第２領域をド
ライエッチとウェットエッチングとにより形成すること
が好ましい。
造方法の第２の工程において、段差部及び第２領域をド
ライエッチとウェットエッチングとにより形成すること
が好ましい。
【００２７】第１の不揮発性半導体記憶装置の製造方法
の第２の工程において、段差部の側面と第２領域の上面
とがなす角度を約１００°以上とすることが好ましい。
の第２の工程において、段差部の側面と第２領域の上面
とがなす角度を約１００°以上とすることが好ましい。
【００２８】第１の不揮発性半導体記憶装置の製造方法
の第２の工程において、段差部の側面と第２領域の上面
とがなす角度を約１１０°〜約１３０°とすることがよ
り好ましい。
の第２の工程において、段差部の側面と第２領域の上面
とがなす角度を約１１０°〜約１３０°とすることがよ
り好ましい。
【００２９】本発明に係る第２の不揮発性半導体記憶装
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして前記半導体基板に対してエッチ
ングを行なうことにより、前記半導体基板に、前記サイ
ドウォールが位置する第１領域と該第１領域がエッチン
グされてなる第２領域と前記第１領域及び第２領域を接
続する段差部とを形成する第２の工程と、サイドウォー
ルを除去した後、前記制御ゲート電極の段差部側の側
面、前記第１領域、前記段差部及び前記第２領域にわた
って第１の絶縁膜を堆積により形成する第３の工程と、
制御ゲート電極の段差部側の側面、前記第１領域、前記
段差部及び前記第２領域における前記第１の絶縁膜との
界面に熱酸化により第２の絶縁膜を形成する第４の工程
と、第１の絶縁膜上における前記制御ゲート電極の段差
部側の側面及び前記段差部を含む前記第２領域に浮遊ゲ
ート電極を自己整合的に形成する第５の工程とを備えて
いる。
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして前記半導体基板に対してエッチ
ングを行なうことにより、前記半導体基板に、前記サイ
ドウォールが位置する第１領域と該第１領域がエッチン
グされてなる第２領域と前記第１領域及び第２領域を接
続する段差部とを形成する第２の工程と、サイドウォー
ルを除去した後、前記制御ゲート電極の段差部側の側
面、前記第１領域、前記段差部及び前記第２領域にわた
って第１の絶縁膜を堆積により形成する第３の工程と、
制御ゲート電極の段差部側の側面、前記第１領域、前記
段差部及び前記第２領域における前記第１の絶縁膜との
界面に熱酸化により第２の絶縁膜を形成する第４の工程
と、第１の絶縁膜上における前記制御ゲート電極の段差
部側の側面及び前記段差部を含む前記第２領域に浮遊ゲ
ート電極を自己整合的に形成する第５の工程とを備えて
いる。
【００３０】第２の不揮発性半導体記憶装置の製造方法
によると、第１の絶縁膜を堆積により形成した後、制御
ゲート電極の段差部側の側面、前記第１領域、前記段差
部及び前記第２領域における前記第１の絶縁膜との界面
に熱酸化により第２の絶縁膜を形成するため、段差部側
から順に熱酸化による第２の絶縁膜と堆積による第１の
絶縁膜が形成されるので、本発明の第２の不揮発性半導
体記憶装置を確実に得ることができる。
によると、第１の絶縁膜を堆積により形成した後、制御
ゲート電極の段差部側の側面、前記第１領域、前記段差
部及び前記第２領域における前記第１の絶縁膜との界面
に熱酸化により第２の絶縁膜を形成するため、段差部側
から順に熱酸化による第２の絶縁膜と堆積による第１の
絶縁膜が形成されるので、本発明の第２の不揮発性半導
体記憶装置を確実に得ることができる。
【００３１】第２の不揮発性半導体記憶装置の製造方法
の第３の工程において、第１の絶縁膜を酸化窒化膜とす
ることが好ましい。
の第３の工程において、第１の絶縁膜を酸化窒化膜とす
ることが好ましい。
【００３２】第２の不揮発性半導体記憶装置の製造方法
の第４の工程において、第２の絶縁膜を窒素を含む雰囲
気で成膜することが好ましい。このようにすると、第２
の絶縁膜の形成時に、前工程で形成された堆積による第
１の絶縁膜を窒化することができる。
の第４の工程において、第２の絶縁膜を窒素を含む雰囲
気で成膜することが好ましい。このようにすると、第２
の絶縁膜の形成時に、前工程で形成された堆積による第
１の絶縁膜を窒化することができる。
【００３３】第２の不揮発性半導体記憶装置の製造方法
は、第４の工程と第５の工程との間に、第１の絶縁膜及
び第２の絶縁膜に対して酸化性を持たない雰囲気でアニ
ール処理を行なう工程をさらに備えていることが好まし
い。このようにすると、堆積により形成された第１の絶
縁膜の膜質が向上する。
は、第４の工程と第５の工程との間に、第１の絶縁膜及
び第２の絶縁膜に対して酸化性を持たない雰囲気でアニ
ール処理を行なう工程をさらに備えていることが好まし
い。このようにすると、堆積により形成された第１の絶
縁膜の膜質が向上する。
【００３４】本発明に係る第３の不揮発性半導体記憶装
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして半導体基板に対してエッチング
を行なうことにより、半導体基板に、サイドウォールが
位置する第１領域と該第１領域がエッチングされてなる
第２領域と第１領域及び第２領域を接続する段差部とを
形成する第２の工程と、サイドウォールを除去した後、
制御ゲート電極の段差部側の側面、第１領域、段差部及
び第２領域にわたって第１の絶縁膜を熱酸化により形成
する第３の工程と、第１の絶縁膜の上に堆積により第２
の絶縁膜を形成する第４の工程と、制御ゲート電極の段
差部側の側面、第１領域、段差部及び第２領域における
第１の絶縁膜との界面に熱酸化により第３の絶縁膜を形
成する第５の工程と、第２の絶縁膜上における制御ゲー
ト電極の段差部側の側面及び段差部を含む第２領域に浮
遊ゲート電極を自己整合的に形成する第６の工程とを備
えている。
置の製造方法は、半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、制御ゲート電極
の側壁にサイドウォールを形成した後、形成したサイド
ウォールをマスクとして半導体基板に対してエッチング
を行なうことにより、半導体基板に、サイドウォールが
位置する第１領域と該第１領域がエッチングされてなる
第２領域と第１領域及び第２領域を接続する段差部とを
形成する第２の工程と、サイドウォールを除去した後、
制御ゲート電極の段差部側の側面、第１領域、段差部及
び第２領域にわたって第１の絶縁膜を熱酸化により形成
する第３の工程と、第１の絶縁膜の上に堆積により第２
の絶縁膜を形成する第４の工程と、制御ゲート電極の段
差部側の側面、第１領域、段差部及び第２領域における
第１の絶縁膜との界面に熱酸化により第３の絶縁膜を形
成する第５の工程と、第２の絶縁膜上における制御ゲー
ト電極の段差部側の側面及び段差部を含む第２領域に浮
遊ゲート電極を自己整合的に形成する第６の工程とを備
えている。
【００３５】第３の不揮発性半導体記憶装置の製造方法
によると、熱酸化による第１の絶縁膜及び堆積による第
２の絶縁膜を形成した後、制御ゲート電極の段差部側の
側面、第１領域、段差部及び第２領域における第１の絶
縁膜との界面に熱酸化により第３の絶縁膜を形成するた
め、段差部側から順に熱酸化による第３の絶縁膜及び第
１の絶縁膜と、さらに第１の絶縁膜の上に堆積による第
２の絶縁膜が形成されるので、本発明の第３の不揮発性
半導体記憶装置を確実に得ることができる。
によると、熱酸化による第１の絶縁膜及び堆積による第
２の絶縁膜を形成した後、制御ゲート電極の段差部側の
側面、第１領域、段差部及び第２領域における第１の絶
縁膜との界面に熱酸化により第３の絶縁膜を形成するた
め、段差部側から順に熱酸化による第３の絶縁膜及び第
１の絶縁膜と、さらに第１の絶縁膜の上に堆積による第
２の絶縁膜が形成されるので、本発明の第３の不揮発性
半導体記憶装置を確実に得ることができる。
【００３６】第３の不揮発性半導体記憶装置の製造方法
の第４の工程において、第２の絶縁膜を酸化窒化膜とす
ることが好ましい。
の第４の工程において、第２の絶縁膜を酸化窒化膜とす
ることが好ましい。
【００３７】第３の不揮発性半導体記憶装置の製造方法
の第４の工程において、第５の工程において、第３の絶
縁膜を窒素を含む雰囲気で成膜することが好ましい。
の第４の工程において、第５の工程において、第３の絶
縁膜を窒素を含む雰囲気で成膜することが好ましい。
【００３８】第３の不揮発性半導体記憶装置の製造方法
は、第５の工程と第６の工程との間に、第１の絶縁膜、
第２の絶縁膜及び第３の絶縁膜に対して酸化性を持たな
い雰囲気でアニール処理を行なう工程をさらに備えてい
ることが好ましい。
は、第５の工程と第６の工程との間に、第１の絶縁膜、
第２の絶縁膜及び第３の絶縁膜に対して酸化性を持たな
い雰囲気でアニール処理を行なう工程をさらに備えてい
ることが好ましい。
【００３９】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００４０】図１は本発明の第１の実施形態に係る不揮
発性半導体記憶装置の断面構成を示している。図１に示
すように、例えばシリコン（Ｓｉ）からなる半導体基板
１１の上部には段差部１１ａが設けられ、該段差部１１
ａによってその上段である第１領域１１ｂとその下段で
ある第２領域１１ｃとが区画されている。
発性半導体記憶装置の断面構成を示している。図１に示
すように、例えばシリコン（Ｓｉ）からなる半導体基板
１１の上部には段差部１１ａが設けられ、該段差部１１
ａによってその上段である第１領域１１ｂとその下段で
ある第２領域１１ｃとが区画されている。
【００４１】半導体基板１１の第１領域１１ｂ上には、
例えば酸化シリコンからなるゲート絶縁膜１２を介し
て、例えばポリシリコンからなる制御ゲート電極１３が
形成されている。
例えば酸化シリコンからなるゲート絶縁膜１２を介し
て、例えばポリシリコンからなる制御ゲート電極１３が
形成されている。
【００４２】制御ゲート電極１３の段差部１１ａ側の側
面、第１領域１１ｂ、段差部１１ａ及び第２領域１１ｃ
の上には、例えば酸化シリコンからなる機能絶縁膜１４
が形成され、該機能絶縁膜１４上には、例えばポリシリ
コンからなる浮遊ゲート電極１５が段差部１１ａを跨ぐ
ように形成されている。ここで、機能絶縁膜１４は制御
ゲート電極１３と対向する部分で容量絶縁膜となり、半
導体基板１１と対向する部分でトンネル絶縁膜となる。
面、第１領域１１ｂ、段差部１１ａ及び第２領域１１ｃ
の上には、例えば酸化シリコンからなる機能絶縁膜１４
が形成され、該機能絶縁膜１４上には、例えばポリシリ
コンからなる浮遊ゲート電極１５が段差部１１ａを跨ぐ
ように形成されている。ここで、機能絶縁膜１４は制御
ゲート電極１３と対向する部分で容量絶縁膜となり、半
導体基板１１と対向する部分でトンネル絶縁膜となる。
【００４３】半導体基板１１の第１領域１１ｂにおける
ゲート電極１３の側方にはソース拡散層１６が形成さ
れ、半導体基板１１の第２領域１１ｃにおける浮遊ゲー
ト電極１５の下側にはｎ型の低濃度ドレイン拡散層１７
が形成され、その外側には高濃度ドレイン拡散層１８が
形成されている。
ゲート電極１３の側方にはソース拡散層１６が形成さ
れ、半導体基板１１の第２領域１１ｃにおける浮遊ゲー
ト電極１５の下側にはｎ型の低濃度ドレイン拡散層１７
が形成され、その外側には高濃度ドレイン拡散層１８が
形成されている。
【００４４】第１の実施形態の特徴として、段差部１１
ａの側面は第２領域１１ｃの上面に対して鈍角をなして
おり、機能絶縁膜１４は、少なくとも段差部１１ａ上に
おいて９ｎｍ〜１１ｎｍ程度のほぼ均一な膜厚を有して
いる。
ａの側面は第２領域１１ｃの上面に対して鈍角をなして
おり、機能絶縁膜１４は、少なくとも段差部１１ａ上に
おいて９ｎｍ〜１１ｎｍ程度のほぼ均一な膜厚を有して
いる。
【００４５】本願発明者らは、段差部１１ａの側面の第
２領域１１ｃの上面に対する角度について種々の検討を
行なった結果、約１００°以上が好ましく、さらには１
１０°〜１３０°程度とすることがより好ましいという
知見を得ている。
２領域１１ｃの上面に対する角度について種々の検討を
行なった結果、約１００°以上が好ましく、さらには１
１０°〜１３０°程度とすることがより好ましいという
知見を得ている。
【００４６】以下、その検討結果である段差部１１ａの
傾斜角度と機能絶縁膜（トンネル膜）の膜質との関係に
ついて説明する。
傾斜角度と機能絶縁膜（トンネル膜）の膜質との関係に
ついて説明する。
【００４７】図２は第１の実施形態に係る半導体基板１
１の段差部１１ａにおける熱酸化膜による機能絶縁膜１
４を含む側面の傾斜角度と該機能絶縁膜１４の定電流破
壊電荷量（ＣＣＳ−Ｑｂｄ：Constant Current Stress-
Charge to Breakdown)との関係を実験により求めた結果
を示している。ここで、機能絶縁膜１４は膜厚が９ｎｍ
の熱酸化膜としている。
１の段差部１１ａにおける熱酸化膜による機能絶縁膜１
４を含む側面の傾斜角度と該機能絶縁膜１４の定電流破
壊電荷量（ＣＣＳ−Ｑｂｄ：Constant Current Stress-
Charge to Breakdown)との関係を実験により求めた結果
を示している。ここで、機能絶縁膜１４は膜厚が９ｎｍ
の熱酸化膜としている。
【００４８】段差部１１ａの傾斜角度は、化学的ドライ
エッチング（ＣＤＥ：Chemical DryEtching）法を用
い、そのエッチングガスである酸素（Ｏ2 ）とフロロカ
ーボン（ＣＦ4 ）との流量比を変えてエッチング選択比
を変化させることによって、第２領域１１ｃの上面との
なす角度を１２０°から１５０°までとしている。ま
た、１２０°以下の傾斜角度は、反応性イオンエッチン
グ（ＲＩＥ：Reactive IonEtching）法によって形成し
ている。
エッチング（ＣＤＥ：Chemical DryEtching）法を用
い、そのエッチングガスである酸素（Ｏ2 ）とフロロカ
ーボン（ＣＦ4 ）との流量比を変えてエッチング選択比
を変化させることによって、第２領域１１ｃの上面との
なす角度を１２０°から１５０°までとしている。ま
た、１２０°以下の傾斜角度は、反応性イオンエッチン
グ（ＲＩＥ：Reactive IonEtching）法によって形成し
ている。
【００４９】段差部１１ａに熱酸化を施すと、半導体基
板１１は熱酸化の応力によって丸められるため、段差部
１１ａの形成後と熱酸化後では傾斜角度が異なる。第１
の実施形態においては、段差部１１ａの形成後の傾斜角
度に対して、上記で検討した熱酸化後の傾斜角度は約１
０度減少することを確認している。
板１１は熱酸化の応力によって丸められるため、段差部
１１ａの形成後と熱酸化後では傾斜角度が異なる。第１
の実施形態においては、段差部１１ａの形成後の傾斜角
度に対して、上記で検討した熱酸化後の傾斜角度は約１
０度減少することを確認している。
【００５０】図２に示すように、傾斜角度が１１０°を
境として傾斜角度と定電流破壊電荷量との関係が大きく
異なる。すなわち、傾斜角度が１１０°を超える領域で
は、段差部１１ａを持たない平坦な基板上に形成したト
ンネル膜と同等程度の定電流破壊電荷量を保持すること
ができる。一方、傾斜角度が１１０°以下の領域では定
電流破壊電荷量が傾斜角度の減少と共に急激に低下する
ことが分かる。
境として傾斜角度と定電流破壊電荷量との関係が大きく
異なる。すなわち、傾斜角度が１１０°を超える領域で
は、段差部１１ａを持たない平坦な基板上に形成したト
ンネル膜と同等程度の定電流破壊電荷量を保持すること
ができる。一方、傾斜角度が１１０°以下の領域では定
電流破壊電荷量が傾斜角度の減少と共に急激に低下する
ことが分かる。
【００５１】これは、傾斜角度が小さい（直角に近い）
領域では、機能絶縁膜１４における段差部１１ａの上段
の角部及び下段の隅部の膜厚が局所的に薄くなるため、
電界によるストレスが集中して膜質が低下し、その結
果、定電流破壊電荷量が急激に減少するためと考えられ
る。逆に、傾斜角度が１１０°以上と大きくなると、機
能絶縁膜１４の段差部１１ａの角部及び隅部における薄
膜化が抑えられて、膜質が向上すると共に安定化する。
領域では、機能絶縁膜１４における段差部１１ａの上段
の角部及び下段の隅部の膜厚が局所的に薄くなるため、
電界によるストレスが集中して膜質が低下し、その結
果、定電流破壊電荷量が急激に減少するためと考えられ
る。逆に、傾斜角度が１１０°以上と大きくなると、機
能絶縁膜１４の段差部１１ａの角部及び隅部における薄
膜化が抑えられて、膜質が向上すると共に安定化する。
【００５２】ここで、定電流破壊電荷量は機能絶縁膜１
４の信頼性を示し、第１の実施形態に示す不揮発性半導
体記憶装置においては、段差部１１ａを持たない平坦な
基板上に形成した熱酸化膜と同等の定電流破壊電荷量を
必要とされる。従って、この条件を満たす段差部１１ａ
の傾斜角度は１１０°以上であることが分かる。
４の信頼性を示し、第１の実施形態に示す不揮発性半導
体記憶装置においては、段差部１１ａを持たない平坦な
基板上に形成した熱酸化膜と同等の定電流破壊電荷量を
必要とされる。従って、この条件を満たす段差部１１ａ
の傾斜角度は１１０°以上であることが分かる。
【００５３】一方、段差部１１ａの形成後の傾斜角度が
大きくなると、ｎ型の低濃度ドレイン領域１７を形成す
る際に、段差部１１ａの下段である第２領域１１ｃだけ
でなく段差部１１ａの側面にも不純物のヒ素（Ａｓ）イ
オンが注入される。段差部１１ａの側面にヒ素イオンが
注入されてｎ型領域が形成されると、段差部１１ａの側
面のトンネル膜を介して浮遊ゲート電極１５に書き込ま
れる電子の注入が抑制されてしまう。従って、書き込み
速度を向上するには段差部１１ａの側面の傾斜角度は小
さいほうが望ましい。
大きくなると、ｎ型の低濃度ドレイン領域１７を形成す
る際に、段差部１１ａの下段である第２領域１１ｃだけ
でなく段差部１１ａの側面にも不純物のヒ素（Ａｓ）イ
オンが注入される。段差部１１ａの側面にヒ素イオンが
注入されてｎ型領域が形成されると、段差部１１ａの側
面のトンネル膜を介して浮遊ゲート電極１５に書き込ま
れる電子の注入が抑制されてしまう。従って、書き込み
速度を向上するには段差部１１ａの側面の傾斜角度は小
さいほうが望ましい。
【００５４】これらの知見から、トンネル膜としての信
頼性と電子の書き込み速度の向上を同時に図るには、第
１の実施形態に係る不揮発性半導体記憶装置の段差部１
１ａにおける機能絶縁膜１４の形成後の傾斜角度は１１
０°〜１３０°の範囲が好ましく、さらには１２０°が
好ましい。
頼性と電子の書き込み速度の向上を同時に図るには、第
１の実施形態に係る不揮発性半導体記憶装置の段差部１
１ａにおける機能絶縁膜１４の形成後の傾斜角度は１１
０°〜１３０°の範囲が好ましく、さらには１２０°が
好ましい。
【００５５】以下、前記のように構成された本発明の第
１の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
１の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
【００５６】図３〜図５は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法の工程順の断面構
成を示している。
る不揮発性半導体記憶装置の製造方法の工程順の断面構
成を示している。
【００５７】まず、図３（ａ）に示すように、熱酸化法
により半導体基板１１の主面上に膜厚が約９ｎｍの酸化
シリコンからなるゲート絶縁膜形成膜１２Ａを形成す
る。続いて、化学的気相堆積（ＣＶＤ：Chemical Vapor
Deposition)法により、ゲート絶縁膜形成膜１２Ａの上
に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶シリコ
ンからなるゲート電極形成膜１３Ａと、膜厚が１００ｎ
ｍ〜２００ｎｍ程度の窒化シリコン又は酸化シリコンか
らなる保護膜２０とを順次堆積する。その後、リソグラ
フィ法により、保護膜２０の上に制御ゲート電極パター
ンを有する第１のレジストマスク２１を形成する。
により半導体基板１１の主面上に膜厚が約９ｎｍの酸化
シリコンからなるゲート絶縁膜形成膜１２Ａを形成す
る。続いて、化学的気相堆積（ＣＶＤ：Chemical Vapor
Deposition)法により、ゲート絶縁膜形成膜１２Ａの上
に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶シリコ
ンからなるゲート電極形成膜１３Ａと、膜厚が１００ｎ
ｍ〜２００ｎｍ程度の窒化シリコン又は酸化シリコンか
らなる保護膜２０とを順次堆積する。その後、リソグラ
フィ法により、保護膜２０の上に制御ゲート電極パター
ンを有する第１のレジストマスク２１を形成する。
【００５８】次に、図３（ｂ）に示すように、形成した
第１のレジストマスク２１を用いて、保護膜２０、ゲー
ト電極形成膜１３Ａ及びゲート絶縁膜形成膜１２Ａに対
して異方性のドライエッチングを行なって、パターニン
グされた保護膜２０、ゲート電極１３及びゲート絶縁膜
１２を得る。
第１のレジストマスク２１を用いて、保護膜２０、ゲー
ト電極形成膜１３Ａ及びゲート絶縁膜形成膜１２Ａに対
して異方性のドライエッチングを行なって、パターニン
グされた保護膜２０、ゲート電極１３及びゲート絶縁膜
１２を得る。
【００５９】次に、図３（ｃ）に示すように、第１のレ
ジスト膜２１を除去し、その後、ＣＶＤ法により、ゲー
ト電極１３及び保護膜２０を含む半導体基板１１上に全
面にわたって、膜厚が３０ｎｍ〜５０ｎｍ程度のＢＰＳ
Ｇ（Boron Phosphide Silicate Glass）膜２２Ａを堆積
する。
ジスト膜２１を除去し、その後、ＣＶＤ法により、ゲー
ト電極１３及び保護膜２０を含む半導体基板１１上に全
面にわたって、膜厚が３０ｎｍ〜５０ｎｍ程度のＢＰＳ
Ｇ（Boron Phosphide Silicate Glass）膜２２Ａを堆積
する。
【００６０】次に、図４（ａ）に示すように、堆積した
ＢＰＳＧ膜２２Ａに対して異方性のドライエッチングに
よるエッチバックを行なって、制御ゲート電極１３の側
面上にＢＰＳＧ膜２２Ａからなるサイドウォール２２Ｂ
を形成する。
ＢＰＳＧ膜２２Ａに対して異方性のドライエッチングに
よるエッチバックを行なって、制御ゲート電極１３の側
面上にＢＰＳＧ膜２２Ａからなるサイドウォール２２Ｂ
を形成する。
【００６１】次に、図４（ｂ）に示すように、保護膜２
０の側部を含む半導体基板１１上のソース形成領域側に
第２のレジストマスク２３を形成し、形成した第２のレ
ジストマスク２３、保護膜２０及びサイドウォール２２
Ｂをマスクとして半導体基板１１に対して、例えばエッ
チングガスにＣＦ4 又はＮＦ3 を用いた等方性のドライ
エッチングを行なうことにより、サイドウォール２２Ｂ
が位置する第１領域１１ｂと該第１領域１１ｂがエッチ
ングされてなる第２領域１１ｃとこれらを接続する段差
部１１ａとを、該段差部１１ａの側面と第２領域１１ｃ
の上面とがなす角度が約１１０°〜１３０°の鈍角とな
るように形成する。このときの第２領域１１ｃの深さは
約３０ｎｍである。
０の側部を含む半導体基板１１上のソース形成領域側に
第２のレジストマスク２３を形成し、形成した第２のレ
ジストマスク２３、保護膜２０及びサイドウォール２２
Ｂをマスクとして半導体基板１１に対して、例えばエッ
チングガスにＣＦ4 又はＮＦ3 を用いた等方性のドライ
エッチングを行なうことにより、サイドウォール２２Ｂ
が位置する第１領域１１ｂと該第１領域１１ｂがエッチ
ングされてなる第２領域１１ｃとこれらを接続する段差
部１１ａとを、該段差部１１ａの側面と第２領域１１ｃ
の上面とがなす角度が約１１０°〜１３０°の鈍角とな
るように形成する。このときの第２領域１１ｃの深さは
約３０ｎｍである。
【００６２】なお、段差部１１ａ上の機能絶縁膜１４の
膜質を向上させる方法として、化学的ドライエッチング
により傾斜角度を大きくする方法以外にも、ドライエッ
チングによって半導体基板１１に段差部１１ａを形成し
た後、例えばエッチャントに水酸化アンモニウム（ＮＨ
4 ＯＨ）等のアルカリ性溶液を用いたウェットエッチン
グによって段差部１１ａの傾斜角度を大きくする方法、
又はドライエッチングによって半導体基板１１に段差部
１１ａを形成した後、該半導体基板１１を熱酸化して段
差部１１ａを丸め、その後さらにウェットエッチングに
よって熱酸化膜をエッチング除去して段差部１１ａにお
ける傾斜角度を大きくする方法が考えられる。これらの
いずれの方法によっても、段差部１１ａの形成後に成膜
する機能絶縁膜１４の膜質を向上することができる。
膜質を向上させる方法として、化学的ドライエッチング
により傾斜角度を大きくする方法以外にも、ドライエッ
チングによって半導体基板１１に段差部１１ａを形成し
た後、例えばエッチャントに水酸化アンモニウム（ＮＨ
4 ＯＨ）等のアルカリ性溶液を用いたウェットエッチン
グによって段差部１１ａの傾斜角度を大きくする方法、
又はドライエッチングによって半導体基板１１に段差部
１１ａを形成した後、該半導体基板１１を熱酸化して段
差部１１ａを丸め、その後さらにウェットエッチングに
よって熱酸化膜をエッチング除去して段差部１１ａにお
ける傾斜角度を大きくする方法が考えられる。これらの
いずれの方法によっても、段差部１１ａの形成後に成膜
する機能絶縁膜１４の膜質を向上することができる。
【００６３】続いて、第２のレジストマスク２３、制御
ゲート電極１３上の保護膜２０及びサイドウォール２２
Ｂをマスクとして、例えば注入ドーズ量が０．５×１０
14ｃｍ-2〜５×１０14ｃｍ-2程度で且つ注入エネルギー
が約１０ｋｅＶのヒ素イオンを半導体基板１１にイオン
注入することにより、ドレイン形成領域にｎ型の低濃度
ドレイン拡散層１７を形成する。
ゲート電極１３上の保護膜２０及びサイドウォール２２
Ｂをマスクとして、例えば注入ドーズ量が０．５×１０
14ｃｍ-2〜５×１０14ｃｍ-2程度で且つ注入エネルギー
が約１０ｋｅＶのヒ素イオンを半導体基板１１にイオン
注入することにより、ドレイン形成領域にｎ型の低濃度
ドレイン拡散層１７を形成する。
【００６４】次に、図４（ｃ）に示すように、例えば、
ＣＦ4 等のフロロカーボンガスを主成分とするエッチン
グガスを用いたプラズマエッチングによりサイドウォー
ル２２Ｂを除去した後、酸素ガスと水素ガスとを用いた
８５０℃で１０分程度の熱酸化（ウェット酸化）法によ
り、半導体基板１１の露出部分及びゲート電極１３の側
面に膜厚が約９ｎｍの機能絶縁膜１４を形成する。続い
て、ＣＶＤ法により、機能絶縁膜１４上にゲート電極１
３及び保護膜２０を含む全面にわたって膜厚が約１００
ｎｍの多結晶シリコンからなる浮遊ゲート電極形成膜１
５Ａを堆積する。
ＣＦ4 等のフロロカーボンガスを主成分とするエッチン
グガスを用いたプラズマエッチングによりサイドウォー
ル２２Ｂを除去した後、酸素ガスと水素ガスとを用いた
８５０℃で１０分程度の熱酸化（ウェット酸化）法によ
り、半導体基板１１の露出部分及びゲート電極１３の側
面に膜厚が約９ｎｍの機能絶縁膜１４を形成する。続い
て、ＣＶＤ法により、機能絶縁膜１４上にゲート電極１
３及び保護膜２０を含む全面にわたって膜厚が約１００
ｎｍの多結晶シリコンからなる浮遊ゲート電極形成膜１
５Ａを堆積する。
【００６５】次に、図５に示すように、堆積した浮遊ゲ
ート電極形成膜１５Ａに対して異方性のドライエッチン
グによるエッチバックを行なうことにより、機能絶縁膜
１４上における制御ゲート電極１３の段差部１１ａ側の
側面及び段差部１１ａを含む第２領域１１ｃに浮遊ゲー
ト電極形成膜１５Ａからなる浮遊ゲート電極１５を形成
する。これにより、浮遊ゲート電極１５は、トンネル絶
縁膜となる機能絶縁膜１４を介して段差部１１ａを跨ぐ
と共に、制御ゲート電極１３とは容量絶縁膜となる機能
絶縁膜１４を介して側面同士で対向する。その後、制御
ゲート電極１３上の保護膜２０及び浮遊ゲート電極１５
をマスクとして、半導体基板１１にヒ素イオンを注入す
ることにより、半導体基板１１の第１領域１１ｂに高濃
度ソース拡散層１６を形成し、且つ、半導体基板１１の
第２領域１１ｃに低濃度ドレイン領域１７と接続する高
濃度ドレイン拡散層１８を形成する。
ート電極形成膜１５Ａに対して異方性のドライエッチン
グによるエッチバックを行なうことにより、機能絶縁膜
１４上における制御ゲート電極１３の段差部１１ａ側の
側面及び段差部１１ａを含む第２領域１１ｃに浮遊ゲー
ト電極形成膜１５Ａからなる浮遊ゲート電極１５を形成
する。これにより、浮遊ゲート電極１５は、トンネル絶
縁膜となる機能絶縁膜１４を介して段差部１１ａを跨ぐ
と共に、制御ゲート電極１３とは容量絶縁膜となる機能
絶縁膜１４を介して側面同士で対向する。その後、制御
ゲート電極１３上の保護膜２０及び浮遊ゲート電極１５
をマスクとして、半導体基板１１にヒ素イオンを注入す
ることにより、半導体基板１１の第１領域１１ｂに高濃
度ソース拡散層１６を形成し、且つ、半導体基板１１の
第２領域１１ｃに低濃度ドレイン領域１７と接続する高
濃度ドレイン拡散層１８を形成する。
【００６６】その後、図示はしないが、所定の配線及び
層間絶縁膜を形成することによって、図６の斜視図に示
すように、第１の実施形態に係る不揮発性半導体記憶装
置の１つの記憶素子が完成する。
層間絶縁膜を形成することによって、図６の斜視図に示
すように、第１の実施形態に係る不揮発性半導体記憶装
置の１つの記憶素子が完成する。
【００６７】（第２の実施形態）以下、本発明の第２の
実施形態について説明する。
実施形態について説明する。
【００６８】本願発明者らは、段差部の側面の傾斜角度
を１００°以上としてトンネル絶縁膜となる機能絶縁膜
の膜厚を均一化する方法の他に、段差部側面の傾斜角度
が９０°程度とほぼ直角の場合であっても、機能絶縁膜
に堆積による絶縁膜を用いれば、膜厚をほぼ均一化する
ことができるという知見をも得ている。
を１００°以上としてトンネル絶縁膜となる機能絶縁膜
の膜厚を均一化する方法の他に、段差部側面の傾斜角度
が９０°程度とほぼ直角の場合であっても、機能絶縁膜
に堆積による絶縁膜を用いれば、膜厚をほぼ均一化する
ことができるという知見をも得ている。
【００６９】図７は、機能絶縁膜に熱酸化法に代えて高
温ＣＶＤ法を用いた酸化膜、いわゆるＨＴＯ（High Tem
perature Oxide）膜を用いた場合の定電流破壊電荷量に
対する段差部の傾斜角度の依存性を示している。
温ＣＶＤ法を用いた酸化膜、いわゆるＨＴＯ（High Tem
perature Oxide）膜を用いた場合の定電流破壊電荷量に
対する段差部の傾斜角度の依存性を示している。
【００７０】図７に示すように、機能絶縁膜に堆積によ
る酸化膜（以下、堆積酸化膜と呼ぶ。）を用いると、定
電流破壊電荷量は段差部の傾斜角度に依存しないことが
分かる。これは、堆積酸化膜は段差部の傾斜角度が小さ
く（９０°に近く）ても熱酸化膜のようには段差部の角
部及び隅部で局所的に膜厚が薄くなることがないためで
ある。ところで、堆積酸化膜は、一般に熱酸化膜と比べ
てシリコンが酸化される密度が小さいため、緻密な酸化
膜を得られにくく、そのため膜中に発生する欠陥も多く
なる。
る酸化膜（以下、堆積酸化膜と呼ぶ。）を用いると、定
電流破壊電荷量は段差部の傾斜角度に依存しないことが
分かる。これは、堆積酸化膜は段差部の傾斜角度が小さ
く（９０°に近く）ても熱酸化膜のようには段差部の角
部及び隅部で局所的に膜厚が薄くなることがないためで
ある。ところで、堆積酸化膜は、一般に熱酸化膜と比べ
てシリコンが酸化される密度が小さいため、緻密な酸化
膜を得られにくく、そのため膜中に発生する欠陥も多く
なる。
【００７１】そこで、第２の実施形態においては、堆積
酸化膜を形成した後に該堆積酸化膜を介して基板側に熱
酸化膜を形成して、機能絶縁膜を熱酸化膜と堆積酸化膜
とからなる多層膜とすることにより、機能絶縁膜におけ
る段差部の角部及び隅部に起因する膜厚の不均一性を防
止して膜質の向上を図っている。
酸化膜を形成した後に該堆積酸化膜を介して基板側に熱
酸化膜を形成して、機能絶縁膜を熱酸化膜と堆積酸化膜
とからなる多層膜とすることにより、機能絶縁膜におけ
る段差部の角部及び隅部に起因する膜厚の不均一性を防
止して膜質の向上を図っている。
【００７２】以下、本発明に係る不揮発性半導体記憶装
置の具体例について図面を参照しながら説明する。
置の具体例について図面を参照しながら説明する。
【００７３】図８は本発明の第２の実施形態に係る不揮
発性半導体記憶装置の断面構成を示している。図８に示
すように、例えばシリコンからなる半導体基板３１の上
部には段差部３１ａが設けられ、該段差部３１ａによっ
てその上段である第１領域３１ｂとその下段である第２
領域３１ｃとが区画されている。
発性半導体記憶装置の断面構成を示している。図８に示
すように、例えばシリコンからなる半導体基板３１の上
部には段差部３１ａが設けられ、該段差部３１ａによっ
てその上段である第１領域３１ｂとその下段である第２
領域３１ｃとが区画されている。
【００７４】半導体基板３１の第１領域３１ｂ上には、
例えば酸化シリコンからなるゲート絶縁膜３２を介し
て、例えばポリシリコンからなる制御ゲート電極３３が
形成され、該制御ゲート電極３３上には該制御ゲート電
極３３を保護する、例えば窒化シリコン又は酸化シリコ
ンからなる保護膜３４が形成されている。
例えば酸化シリコンからなるゲート絶縁膜３２を介し
て、例えばポリシリコンからなる制御ゲート電極３３が
形成され、該制御ゲート電極３３上には該制御ゲート電
極３３を保護する、例えば窒化シリコン又は酸化シリコ
ンからなる保護膜３４が形成されている。
【００７５】制御ゲート電極３３、第１領域３１ｂ、段
差部３１ａ及び第２領域３１ｃの上には、例えばいずれ
も酸化シリコンからなる熱酸化膜３５及び堆積酸化膜３
６により構成された機能絶縁膜３７が形成されている。
差部３１ａ及び第２領域３１ｃの上には、例えばいずれ
も酸化シリコンからなる熱酸化膜３５及び堆積酸化膜３
６により構成された機能絶縁膜３７が形成されている。
【００７６】機能絶縁膜３７上には、例えばポリシリコ
ンからなる浮遊ゲート電極３８が形成されている。ここ
で、機能絶縁膜３７は制御ゲート電極３３との対向部分
で容量絶縁膜となり、半導体基板３１との対向部分でト
ンネル絶縁膜となる。
ンからなる浮遊ゲート電極３８が形成されている。ここ
で、機能絶縁膜３７は制御ゲート電極３３との対向部分
で容量絶縁膜となり、半導体基板３１との対向部分でト
ンネル絶縁膜となる。
【００７７】半導体基板３１の第１領域３１ｂにおける
ゲート電極３３の側方にはソース拡散層３９が形成さ
れ、半導体基板３１の第２領域３１ｃにおける浮遊ゲー
ト電極３８の下側にはｎ型の低濃度ドレイン拡散層４０
が形成され、その外側には高濃度ドレイン拡散層４１が
形成されている。
ゲート電極３３の側方にはソース拡散層３９が形成さ
れ、半導体基板３１の第２領域３１ｃにおける浮遊ゲー
ト電極３８の下側にはｎ型の低濃度ドレイン拡散層４０
が形成され、その外側には高濃度ドレイン拡散層４１が
形成されている。
【００７８】第２の実施形態の特徴として、機能絶縁膜
３７は、熱酸化膜３５と堆積酸化膜３６とからなる積層
構造を有し、段差部３１ａ上において９ｎｍ〜１１ｎｍ
程度のほぼ均一な膜厚を有している。
３７は、熱酸化膜３５と堆積酸化膜３６とからなる積層
構造を有し、段差部３１ａ上において９ｎｍ〜１１ｎｍ
程度のほぼ均一な膜厚を有している。
【００７９】以下、前記のように構成された本発明の第
２の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
２の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
【００８０】図９〜図１１は本発明の第２の実施形態に
係る不揮発性半導体記憶装置の製造方法の工程順の断面
構成を示している。
係る不揮発性半導体記憶装置の製造方法の工程順の断面
構成を示している。
【００８１】まず、図９（ａ）に示すように、熱酸化法
により半導体基板３１の主面上に膜厚が約９ｎｍの酸化
シリコンからなるゲート絶縁膜形成膜３２Ａを形成す
る。続いて、ＣＶＤ法により、ゲート絶縁膜形成膜３２
Ａの上に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶
シリコンからなるゲート電極形成膜３３Ａと、膜厚が１
００ｎｍ〜２００ｎｍ程度の窒化シリコンからなる保護
膜３４とを順次堆積する。その後、リソグラフィ法によ
り、保護膜３４の上に制御ゲート電極パターンを有する
第１のレジストマスク５１を形成する。
により半導体基板３１の主面上に膜厚が約９ｎｍの酸化
シリコンからなるゲート絶縁膜形成膜３２Ａを形成す
る。続いて、ＣＶＤ法により、ゲート絶縁膜形成膜３２
Ａの上に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶
シリコンからなるゲート電極形成膜３３Ａと、膜厚が１
００ｎｍ〜２００ｎｍ程度の窒化シリコンからなる保護
膜３４とを順次堆積する。その後、リソグラフィ法によ
り、保護膜３４の上に制御ゲート電極パターンを有する
第１のレジストマスク５１を形成する。
【００８２】次に、図９（ｂ）に示すように、形成した
第１のレジストマスク５１を用いて、保護膜３４、ゲー
ト電極形成膜３３Ａ及びゲート絶縁膜形成膜３２Ａに対
して異方性のドライエッチングを行なって、パターニン
グされた保護膜３４、ゲート電極３３及びゲート絶縁膜
３２を得る。
第１のレジストマスク５１を用いて、保護膜３４、ゲー
ト電極形成膜３３Ａ及びゲート絶縁膜形成膜３２Ａに対
して異方性のドライエッチングを行なって、パターニン
グされた保護膜３４、ゲート電極３３及びゲート絶縁膜
３２を得る。
【００８３】次に、図９（ｃ）に示すように、第１のレ
ジスト膜５１を除去した後、ＣＶＤ法により、半導体基
板３１上にゲート電極３３を含む全面にわたって、膜厚
が３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜５２Ａを堆積す
る。
ジスト膜５１を除去した後、ＣＶＤ法により、半導体基
板３１上にゲート電極３３を含む全面にわたって、膜厚
が３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜５２Ａを堆積す
る。
【００８４】次に、図１０（ａ）に示すように、堆積し
たＢＰＳＧ膜５２Ａに対して異方性のドライエッチング
によるエッチバックを行なって、制御ゲート電極３３の
側面上にＢＰＳＧ膜５２Ａからなるサイドウォール５２
Ｂを形成する。
たＢＰＳＧ膜５２Ａに対して異方性のドライエッチング
によるエッチバックを行なって、制御ゲート電極３３の
側面上にＢＰＳＧ膜５２Ａからなるサイドウォール５２
Ｂを形成する。
【００８５】次に、図１０（ｂ）に示すように、保護膜
３４の側部を含む半導体基板３１上のソース形成領域側
に第２のレジストマスク５３を形成し、形成した第２の
レジストマスク５３、保護膜３４及びサイドウォール５
２Ｂをマスクとして半導体基板３１に対して、例えば等
方性のドライエッチングを行なうことにより、サイドウ
ォール５２Ｂが位置する第１領域３１ｂと該第１領域３
１ｂがエッチングされてなる第２領域３１ｃとこれらを
接続する段差部３１ａとを形成する。このときの第２領
域３１ｃの深さは約３０ｎｍである。その後、第２のレ
ジストマスク５３、制御ゲート電極３３上の保護膜３４
及びサイドウォール５２Ｂをマスクとして、例えば注入
ドーズ量が０．５×１０14ｃｍ-2〜５×１０14ｃｍ-2程
度で且つ注入エネルギーが約１０ｋｅＶのヒ素イオンを
半導体基板３１に対してイオン注入することにより、ド
レイン形成領域にｎ型の低濃度ドレイン拡散層４０を形
成する。
３４の側部を含む半導体基板３１上のソース形成領域側
に第２のレジストマスク５３を形成し、形成した第２の
レジストマスク５３、保護膜３４及びサイドウォール５
２Ｂをマスクとして半導体基板３１に対して、例えば等
方性のドライエッチングを行なうことにより、サイドウ
ォール５２Ｂが位置する第１領域３１ｂと該第１領域３
１ｂがエッチングされてなる第２領域３１ｃとこれらを
接続する段差部３１ａとを形成する。このときの第２領
域３１ｃの深さは約３０ｎｍである。その後、第２のレ
ジストマスク５３、制御ゲート電極３３上の保護膜３４
及びサイドウォール５２Ｂをマスクとして、例えば注入
ドーズ量が０．５×１０14ｃｍ-2〜５×１０14ｃｍ-2程
度で且つ注入エネルギーが約１０ｋｅＶのヒ素イオンを
半導体基板３１に対してイオン注入することにより、ド
レイン形成領域にｎ型の低濃度ドレイン拡散層４０を形
成する。
【００８６】次に、図１０（ｃ）に示すように、サイド
ウォール５２Ｂを除去した後、ＣＶＤ法により半導体基
板３１上にゲート電極３３及び保護膜３４を含む全面に
わたって、膜厚が約５ｎｍの例えばＨＴＯからなる堆積
酸化膜３６Ａを堆積する。
ウォール５２Ｂを除去した後、ＣＶＤ法により半導体基
板３１上にゲート電極３３及び保護膜３４を含む全面に
わたって、膜厚が約５ｎｍの例えばＨＴＯからなる堆積
酸化膜３６Ａを堆積する。
【００８７】次に、図１１（ａ）に示すように、熱酸化
法により、半導体基板３１及びゲート電極３３における
堆積酸化膜３６Ａとの界面に膜厚が約７ｎｍの熱酸化膜
３５を形成する。これにより、堆積酸化膜３６Ａは酸化
密度が増大して膜質が向上した堆積酸化膜３６となると
共に、該堆積酸化膜３６とその下側の熱酸化膜３５とか
らなり、総膜厚が９ｎｍ〜１１ｎｍ程度の機能絶縁膜３
７が形成される。
法により、半導体基板３１及びゲート電極３３における
堆積酸化膜３６Ａとの界面に膜厚が約７ｎｍの熱酸化膜
３５を形成する。これにより、堆積酸化膜３６Ａは酸化
密度が増大して膜質が向上した堆積酸化膜３６となると
共に、該堆積酸化膜３６とその下側の熱酸化膜３５とか
らなり、総膜厚が９ｎｍ〜１１ｎｍ程度の機能絶縁膜３
７が形成される。
【００８８】なお、図１０（ｃ）において、堆積酸化膜
３６Ａを酸化窒化膜としても良く、また、図１１（ａ）
において、熱酸化時の雰囲気に、一酸化窒素（ＮＯ）、
一酸化二窒素（Ｎ2Ｏ）又はアンモニア（ＮＨ3）ガスを
添加することにより、堆積酸化膜３６を酸化窒化膜とし
ても良い。このようにすると、機能絶縁膜３７の耐圧特
性を向上させることができる。
３６Ａを酸化窒化膜としても良く、また、図１１（ａ）
において、熱酸化時の雰囲気に、一酸化窒素（ＮＯ）、
一酸化二窒素（Ｎ2Ｏ）又はアンモニア（ＮＨ3）ガスを
添加することにより、堆積酸化膜３６を酸化窒化膜とし
ても良い。このようにすると、機能絶縁膜３７の耐圧特
性を向上させることができる。
【００８９】次に、図１１（ｂ）に示すように、ＣＶＤ
法により、ゲート電極３３及び保護膜３４を含む機能絶
縁膜３７上に全面にわたって膜厚が約１００ｎｍの多結
晶シリコンからなる浮遊ゲート電極形成膜３８Ａを堆積
する。
法により、ゲート電極３３及び保護膜３４を含む機能絶
縁膜３７上に全面にわたって膜厚が約１００ｎｍの多結
晶シリコンからなる浮遊ゲート電極形成膜３８Ａを堆積
する。
【００９０】次に、図１１（ｃ）に示すように、堆積し
た浮遊ゲート電極形成膜３８Ａに対して異方性のドライ
エッチングによるエッチバックを行なうことにより、機
能絶縁膜３７上における制御ゲート電極３３の段差部３
１ａ側の側面及び段差部３１ａを含む第２領域３１ｃに
浮遊ゲート電極形成膜３８Ａからなる浮遊ゲート電極３
８を形成する。これにより、浮遊ゲート電極３３は、ト
ンネル絶縁膜となる機能絶縁膜３７を介して段差部３１
ａを跨ぐと共に、制御ゲート電極３３とは容量絶縁膜と
なる機能絶縁膜３７を介して側面同士で対向する。その
後、制御ゲート電極３３上の保護膜３４及び浮遊ゲート
電極３８をマスクとして、半導体基板３１にヒ素イオン
を注入することにより、半導体基板３１の第１領域３１
ｂに高濃度ソース拡散層３９を形成し、且つ、半導体基
板３１の第２領域３１ｃに低濃度ドレイン領域４０と接
続する高濃度ドレイン拡散層４１を形成する。
た浮遊ゲート電極形成膜３８Ａに対して異方性のドライ
エッチングによるエッチバックを行なうことにより、機
能絶縁膜３７上における制御ゲート電極３３の段差部３
１ａ側の側面及び段差部３１ａを含む第２領域３１ｃに
浮遊ゲート電極形成膜３８Ａからなる浮遊ゲート電極３
８を形成する。これにより、浮遊ゲート電極３３は、ト
ンネル絶縁膜となる機能絶縁膜３７を介して段差部３１
ａを跨ぐと共に、制御ゲート電極３３とは容量絶縁膜と
なる機能絶縁膜３７を介して側面同士で対向する。その
後、制御ゲート電極３３上の保護膜３４及び浮遊ゲート
電極３８をマスクとして、半導体基板３１にヒ素イオン
を注入することにより、半導体基板３１の第１領域３１
ｂに高濃度ソース拡散層３９を形成し、且つ、半導体基
板３１の第２領域３１ｃに低濃度ドレイン領域４０と接
続する高濃度ドレイン拡散層４１を形成する。
【００９１】その後、所定の配線及び層間絶縁膜（図示
せず）を形成することによって、第２の実施形態に係る
不揮発性半導体記憶装置の１つの記憶素子が完成する。
せず）を形成することによって、第２の実施形態に係る
不揮発性半導体記憶装置の１つの記憶素子が完成する。
【００９２】以上説明したように、第２の実施形態によ
ると、半導体基板３１の上部に設けられた段差部３１ａ
上でトンネル絶縁膜となる機能絶縁膜３７を熱酸化膜３
５と堆積酸化膜３６とにより構成するため、段差部３１
ａの側面の傾斜角度が１００°よりも小さい鈍角であっ
ても、機能絶縁膜３７が段差部３１ａの角部及び隅部部
分で局所的に薄膜化することを防止できるので、機能絶
縁膜３７の膜質を向上でき、該機能絶縁膜３７の信頼性
を向上させることができる。
ると、半導体基板３１の上部に設けられた段差部３１ａ
上でトンネル絶縁膜となる機能絶縁膜３７を熱酸化膜３
５と堆積酸化膜３６とにより構成するため、段差部３１
ａの側面の傾斜角度が１００°よりも小さい鈍角であっ
ても、機能絶縁膜３７が段差部３１ａの角部及び隅部部
分で局所的に薄膜化することを防止できるので、機能絶
縁膜３７の膜質を向上でき、該機能絶縁膜３７の信頼性
を向上させることができる。
【００９３】なお、図１１（ａ）に示した熱酸化膜形成
工程の後に、窒素ガス等の非酸化性の雰囲気で、例えば
温度が８００℃〜９００℃程度で１０分〜３０分間程度
のアニール処理を行なうと、機能絶縁膜３７の膜厚を保
持しながら、さらにその膜質を向上することができる。
工程の後に、窒素ガス等の非酸化性の雰囲気で、例えば
温度が８００℃〜９００℃程度で１０分〜３０分間程度
のアニール処理を行なうと、機能絶縁膜３７の膜厚を保
持しながら、さらにその膜質を向上することができる。
【００９４】（第３の実施形態）以下、本発明の第３の
実施形態について説明する。
実施形態について説明する。
【００９５】前述した第２の実施形態においては、段差
部に堆積酸化膜を形成した後、該堆積酸化膜を介して半
導体基板を熱酸化して機能絶縁膜を形成することによ
り、段差部の角部及び隅部が機能絶縁膜に及ぼす影響を
なくすようにしている。
部に堆積酸化膜を形成した後、該堆積酸化膜を介して半
導体基板を熱酸化して機能絶縁膜を形成することによ
り、段差部の角部及び隅部が機能絶縁膜に及ぼす影響を
なくすようにしている。
【００９６】第３の実施形態においては、段差部の角部
及び隅部による機能絶縁膜への影響をさらに低減する方
法として、熱酸化法のうちの急熱プロセス(ＲＴＰ：Rap
id Thermal Process）を用いて段差部の表面に薄い第１
の熱酸化膜を形成した後、形成した第１の熱酸化膜の上
に堆積酸化膜を堆積し、さらに堆積酸化膜を介して第１
の熱酸化膜の基板側に第２の熱酸化膜を形成する。
及び隅部による機能絶縁膜への影響をさらに低減する方
法として、熱酸化法のうちの急熱プロセス(ＲＴＰ：Rap
id Thermal Process）を用いて段差部の表面に薄い第１
の熱酸化膜を形成した後、形成した第１の熱酸化膜の上
に堆積酸化膜を堆積し、さらに堆積酸化膜を介して第１
の熱酸化膜の基板側に第２の熱酸化膜を形成する。
【００９７】以下、本発明に係る不揮発性半導体記憶装
置の具体例について図面を参照しながら説明する。
置の具体例について図面を参照しながら説明する。
【００９８】図１２は本発明の第３の実施形態に係る不
揮発性半導体記憶装置の断面構成を示している。図１２
に示すように、例えばシリコンからなる半導体基板６１
の上部には段差部６１ａが設けられ、該段差部６１ａに
よってその上段である第１領域６１ｂとその下段である
第２領域６１ｃとが区画されている。
揮発性半導体記憶装置の断面構成を示している。図１２
に示すように、例えばシリコンからなる半導体基板６１
の上部には段差部６１ａが設けられ、該段差部６１ａに
よってその上段である第１領域６１ｂとその下段である
第２領域６１ｃとが区画されている。
【００９９】半導体基板６１の第１領域６１ｂ上には、
例えば酸化シリコンからなるゲート絶縁膜６２を介し
て、例えばポリシリコンからなる制御ゲート電極６３が
形成され、該制御ゲート電極６３上には該制御ゲート電
極６３を保護する、例えば窒化シリコン又は酸化シリコ
ンからなる保護膜６４が形成されている。
例えば酸化シリコンからなるゲート絶縁膜６２を介し
て、例えばポリシリコンからなる制御ゲート電極６３が
形成され、該制御ゲート電極６３上には該制御ゲート電
極６３を保護する、例えば窒化シリコン又は酸化シリコ
ンからなる保護膜６４が形成されている。
【０１００】制御ゲート電極６３、第１領域６１ｂ、段
差部６１ａ及び第２領域６１ｃの上には、例えばいずれ
も酸化シリコンからなる第２の熱酸化膜６５、第１の熱
酸化膜６６及び堆積酸化膜６７により構成された機能絶
縁膜６８が形成されている。
差部６１ａ及び第２領域６１ｃの上には、例えばいずれ
も酸化シリコンからなる第２の熱酸化膜６５、第１の熱
酸化膜６６及び堆積酸化膜６７により構成された機能絶
縁膜６８が形成されている。
【０１０１】機能絶縁膜６８上には、例えばポリシリコ
ンからなる浮遊ゲート電極６９が形成されている。ここ
で、機能絶縁膜６８は制御ゲート電極６３との対向部分
で容量絶縁膜となり、半導体基板６１との対向部分でト
ンネル絶縁膜となる。
ンからなる浮遊ゲート電極６９が形成されている。ここ
で、機能絶縁膜６８は制御ゲート電極６３との対向部分
で容量絶縁膜となり、半導体基板６１との対向部分でト
ンネル絶縁膜となる。
【０１０２】半導体基板６１の第１領域６１ｂにおける
ゲート電極６３の側方にはソース拡散層７０が形成さ
れ、半導体基板６１の第２領域６１ｃにおける浮遊ゲー
ト電極６９の下側にはｎ型の低濃度ドレイン拡散層７１
が形成され、その外側には高濃度ドレイン拡散層７２が
形成されている。
ゲート電極６３の側方にはソース拡散層７０が形成さ
れ、半導体基板６１の第２領域６１ｃにおける浮遊ゲー
ト電極６９の下側にはｎ型の低濃度ドレイン拡散層７１
が形成され、その外側には高濃度ドレイン拡散層７２が
形成されている。
【０１０３】第３の実施形態の特徴として、機能絶縁膜
６８は、第２の熱酸化膜６５、第１の熱酸化膜６６及び
堆積酸化膜６７からなる積層構造を有し、段差部６１ａ
上において９ｎｍ〜１１ｎｍ程度のほぼ均一な膜厚を有
している。
６８は、第２の熱酸化膜６５、第１の熱酸化膜６６及び
堆積酸化膜６７からなる積層構造を有し、段差部６１ａ
上において９ｎｍ〜１１ｎｍ程度のほぼ均一な膜厚を有
している。
【０１０４】以下、前記のように構成された本発明の第
３の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
３の実施形態に係る不揮発性半導体記憶装置の製造方法
について図面を参照しながら説明する。
【０１０５】図１３〜図１６は本発明の第３の実施形態
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。
に係る不揮発性半導体記憶装置の製造方法の工程順の断
面構成を示している。
【０１０６】まず、図１３（ａ）に示すように、熱酸化
法により半導体基板６１の主面上に膜厚が約９ｎｍの酸
化シリコンからなるゲート絶縁膜形成膜６２Ａを形成す
る。続いて、ＣＶＤ法により、ゲート絶縁膜形成膜６２
Ａの上に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶
シリコンからなるゲート電極形成膜６３Ａと、膜厚が１
００ｎｍ〜２００ｎｍ程度の窒化シリコンからなる保護
膜６４とを順次堆積する。その後、リソグラフィ法によ
り、保護膜６４の上に制御ゲート電極パターンを有する
第１のレジストマスク８１を形成する。
法により半導体基板６１の主面上に膜厚が約９ｎｍの酸
化シリコンからなるゲート絶縁膜形成膜６２Ａを形成す
る。続いて、ＣＶＤ法により、ゲート絶縁膜形成膜６２
Ａの上に、膜厚が２００ｎｍ〜３００ｎｍ程度の多結晶
シリコンからなるゲート電極形成膜６３Ａと、膜厚が１
００ｎｍ〜２００ｎｍ程度の窒化シリコンからなる保護
膜６４とを順次堆積する。その後、リソグラフィ法によ
り、保護膜６４の上に制御ゲート電極パターンを有する
第１のレジストマスク８１を形成する。
【０１０７】次に、図１３（ｂ）に示すように、形成し
た第１のレジストマスク８１を用いて、保護膜６４、ゲ
ート電極形成膜６３Ａ及びゲート絶縁膜形成膜６２Ａに
対して異方性のドライエッチングを行なって、パターニ
ングされた保護膜６４、ゲート電極６３及びゲート絶縁
膜６２を得る。
た第１のレジストマスク８１を用いて、保護膜６４、ゲ
ート電極形成膜６３Ａ及びゲート絶縁膜形成膜６２Ａに
対して異方性のドライエッチングを行なって、パターニ
ングされた保護膜６４、ゲート電極６３及びゲート絶縁
膜６２を得る。
【０１０８】次に、図１３（ｃ）に示すように、第１の
レジスト膜８１を除去した後、ＣＶＤ法により、半導体
基板６１上にゲート電極６３を含む全面にわたって、膜
厚が３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜８２Ａを堆積
する。
レジスト膜８１を除去した後、ＣＶＤ法により、半導体
基板６１上にゲート電極６３を含む全面にわたって、膜
厚が３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜８２Ａを堆積
する。
【０１０９】次に、図１４（ａ）に示すように、堆積し
たＢＰＳＧ膜８２Ａに対して異方性のドライエッチング
によるエッチバックを行なって、制御ゲート電極６３の
側面上にＢＰＳＧ膜８２Ａからなるサイドウォール８２
Ｂを形成する。
たＢＰＳＧ膜８２Ａに対して異方性のドライエッチング
によるエッチバックを行なって、制御ゲート電極６３の
側面上にＢＰＳＧ膜８２Ａからなるサイドウォール８２
Ｂを形成する。
【０１１０】次に、図１４（ｂ）に示すように、保護膜
６４の側部を含む半導体基板６１上のソース形成領域側
に第２のレジストマスク８３を形成し、形成した第２の
レジストマスク８３、保護膜６４及びサイドウォール８
２Ｂをマスクとして半導体基板６１に対して、例えば等
方性のドライエッチングを行なうことにより、サイドウ
ォール８２Ｂが位置する第１領域６１ｂと該第１領域６
１ｂがエッチングされてなる第２領域６１ｃとこれらを
接続する段差部６１ａとを形成する。このときの第２領
域６１ｃの深さは約３０ｎｍである。その後、第２のレ
ジストマスク８３、制御ゲート電極６３上の保護膜６４
及びサイドウォール８２Ｂをマスクとして、例えば注入
ドーズ量が０．５×１０14ｃｍ-2〜５×１０14ｃｍ-2程
度で且つ注入エネルギーが約１０ｋｅＶのヒ素イオンを
半導体基板６１に対してイオン注入することにより、ド
レイン形成領域にｎ型の低濃度ドレイン拡散層７１を形
成する。
６４の側部を含む半導体基板６１上のソース形成領域側
に第２のレジストマスク８３を形成し、形成した第２の
レジストマスク８３、保護膜６４及びサイドウォール８
２Ｂをマスクとして半導体基板６１に対して、例えば等
方性のドライエッチングを行なうことにより、サイドウ
ォール８２Ｂが位置する第１領域６１ｂと該第１領域６
１ｂがエッチングされてなる第２領域６１ｃとこれらを
接続する段差部６１ａとを形成する。このときの第２領
域６１ｃの深さは約３０ｎｍである。その後、第２のレ
ジストマスク８３、制御ゲート電極６３上の保護膜６４
及びサイドウォール８２Ｂをマスクとして、例えば注入
ドーズ量が０．５×１０14ｃｍ-2〜５×１０14ｃｍ-2程
度で且つ注入エネルギーが約１０ｋｅＶのヒ素イオンを
半導体基板６１に対してイオン注入することにより、ド
レイン形成領域にｎ型の低濃度ドレイン拡散層７１を形
成する。
【０１１１】次に、図１４（ｃ）に示すように、サイド
ウォール５２Ｂを除去した後、急熱プロセスによる熱酸
化法により、半導体基板６１の露出部分及びゲート電極
６３の側面に膜厚が約２ｎｍ〜５ｎｍの第１の熱酸化膜
６６Ａを形成する。
ウォール５２Ｂを除去した後、急熱プロセスによる熱酸
化法により、半導体基板６１の露出部分及びゲート電極
６３の側面に膜厚が約２ｎｍ〜５ｎｍの第１の熱酸化膜
６６Ａを形成する。
【０１１２】次に、図１５（ａ）に示すように、ＣＶＤ
法により第１の熱酸化膜６６Ａの上に全面にわたって、
膜厚が約３ｎｍの例えばＨＴＯからなる堆積酸化膜６７
Ａを堆積する。
法により第１の熱酸化膜６６Ａの上に全面にわたって、
膜厚が約３ｎｍの例えばＨＴＯからなる堆積酸化膜６７
Ａを堆積する。
【０１１３】次に、図１５（ｂ）に示すように、熱酸化
法により、半導体基板６１及びゲート電極６３における
第１の熱酸化膜６６Ａとの界面に膜厚が約７ｎｍの第２
の熱酸化膜６５を形成する。これにより、堆積酸化膜６
７Ａ及び第１の熱酸化膜６６Ａは酸化密度が増大して、
それぞれ膜質が向上した堆積酸化膜６７及び第１の熱酸
化膜６６となると共に、これら堆積酸化膜６７、第１の
熱酸化膜６６及びその下側の第２の熱酸化膜６５からな
り、総膜厚が９ｎｍ〜１１ｎｍ程度の機能絶縁膜６８が
形成される。
法により、半導体基板６１及びゲート電極６３における
第１の熱酸化膜６６Ａとの界面に膜厚が約７ｎｍの第２
の熱酸化膜６５を形成する。これにより、堆積酸化膜６
７Ａ及び第１の熱酸化膜６６Ａは酸化密度が増大して、
それぞれ膜質が向上した堆積酸化膜６７及び第１の熱酸
化膜６６となると共に、これら堆積酸化膜６７、第１の
熱酸化膜６６及びその下側の第２の熱酸化膜６５からな
り、総膜厚が９ｎｍ〜１１ｎｍ程度の機能絶縁膜６８が
形成される。
【０１１４】なお、図１５（ａ）において、堆積酸化膜
６７Ａを酸化窒化膜としても良く、また、図１５（ｂ）
において、熱酸化時の雰囲気に、一酸化窒素、一酸化二
窒素又はアンモニアガスを添加することにより、堆積酸
化膜６７を酸化窒化膜としても良い。このようにする
と、機能絶縁膜６８の耐圧特性を向上させることができ
る。
６７Ａを酸化窒化膜としても良く、また、図１５（ｂ）
において、熱酸化時の雰囲気に、一酸化窒素、一酸化二
窒素又はアンモニアガスを添加することにより、堆積酸
化膜６７を酸化窒化膜としても良い。このようにする
と、機能絶縁膜６８の耐圧特性を向上させることができ
る。
【０１１５】次に、図１５（ｃ）に示すように、ＣＶＤ
法により、ゲート電極６３及び保護膜６４を含む機能絶
縁膜６８上に全面にわたって膜厚が約１００ｎｍの多結
晶シリコンからなる浮遊ゲート電極形成膜６９Ａを堆積
する。
法により、ゲート電極６３及び保護膜６４を含む機能絶
縁膜６８上に全面にわたって膜厚が約１００ｎｍの多結
晶シリコンからなる浮遊ゲート電極形成膜６９Ａを堆積
する。
【０１１６】次に、図１６に示すように、堆積した浮遊
ゲート電極形成膜６９Ａに対して異方性のドライエッチ
ングによるエッチバックを行なうことにより、機能絶縁
膜６８上における制御ゲート電極６３の段差部６１ａ側
の側面及び段差部６１ａを含む第２領域６１ｃに浮遊ゲ
ート電極形成膜６９Ａからなる浮遊ゲート電極６９を形
成する。これにより、浮遊ゲート電極６９は、トンネル
絶縁膜となる機能絶縁膜６８を介して段差部６１ａを跨
ぐと共に、制御ゲート電極６３とは容量絶縁膜となる機
能絶縁膜６８を介して側面同士で対向する。その後、制
御ゲート電極６３上の保護膜６４及び浮遊ゲート電極６
９をマスクとして、半導体基板６１にヒ素イオンを注入
することにより、半導体基板６１の第１領域６１ｂに高
濃度ソース拡散層７０を形成し、且つ、半導体基板６１
の第２領域６１ｃに低濃度ドレイン領域７１と接続する
高濃度ドレイン拡散層７２を形成する。
ゲート電極形成膜６９Ａに対して異方性のドライエッチ
ングによるエッチバックを行なうことにより、機能絶縁
膜６８上における制御ゲート電極６３の段差部６１ａ側
の側面及び段差部６１ａを含む第２領域６１ｃに浮遊ゲ
ート電極形成膜６９Ａからなる浮遊ゲート電極６９を形
成する。これにより、浮遊ゲート電極６９は、トンネル
絶縁膜となる機能絶縁膜６８を介して段差部６１ａを跨
ぐと共に、制御ゲート電極６３とは容量絶縁膜となる機
能絶縁膜６８を介して側面同士で対向する。その後、制
御ゲート電極６３上の保護膜６４及び浮遊ゲート電極６
９をマスクとして、半導体基板６１にヒ素イオンを注入
することにより、半導体基板６１の第１領域６１ｂに高
濃度ソース拡散層７０を形成し、且つ、半導体基板６１
の第２領域６１ｃに低濃度ドレイン領域７１と接続する
高濃度ドレイン拡散層７２を形成する。
【０１１７】その後、所定の配線及び層間絶縁膜（図示
せず）を形成することによって、第３の実施形態に係る
不揮発性半導体記憶装置の１つの記憶素子が完成する。
せず）を形成することによって、第３の実施形態に係る
不揮発性半導体記憶装置の１つの記憶素子が完成する。
【０１１８】以上説明したように、第３の実施形態によ
ると、半導体基板６１の上部に設けられた段差部６１ａ
上でトンネル絶縁膜となる機能絶縁膜６８を第２の熱酸
化膜６５、第１の熱酸化膜６６及び堆積酸化膜６７によ
り構成するため、段差部６１ａの側面の傾斜角度が１０
０°よりも小さい鈍角であっても、機能絶縁膜６８が段
差部６１ａの角部及び隅部部分で局所的に薄膜化するこ
とを防止できるので、機能絶縁膜６８の膜質を向上で
き、機能絶縁膜６８の信頼性をさらに向上させることが
できる。
ると、半導体基板６１の上部に設けられた段差部６１ａ
上でトンネル絶縁膜となる機能絶縁膜６８を第２の熱酸
化膜６５、第１の熱酸化膜６６及び堆積酸化膜６７によ
り構成するため、段差部６１ａの側面の傾斜角度が１０
０°よりも小さい鈍角であっても、機能絶縁膜６８が段
差部６１ａの角部及び隅部部分で局所的に薄膜化するこ
とを防止できるので、機能絶縁膜６８の膜質を向上で
き、機能絶縁膜６８の信頼性をさらに向上させることが
できる。
【０１１９】なお、図１５（ｂ）に示した第２の熱酸化
膜形成工程の後に、窒素ガス等の非酸化性の雰囲気で、
例えば温度が８５０℃程度で９０分間程度のアニール処
理を行なうと、機能絶縁膜６８の膜厚を保持しながら、
さらにその膜質を向上することができる。
膜形成工程の後に、窒素ガス等の非酸化性の雰囲気で、
例えば温度が８５０℃程度で９０分間程度のアニール処
理を行なうと、機能絶縁膜６８の膜厚を保持しながら、
さらにその膜質を向上することができる。
【０１２０】
【発明の効果】本発明に係る第１の不揮発性半導体記憶
装置及びその製造方法によると、半導体基板における浮
遊ゲート電極の下側に形成された段差部の側面が該段差
部の下段の上面に対して鈍角をなしており、熱酸化膜か
らなる絶縁膜における段差部の角部及び隅部に掛かる応
力が小さくなるため、絶縁膜の膜厚が均一となり、その
結果、絶縁膜の膜質も均一となるので、トンネル絶縁膜
としての絶縁膜の信頼性が向上する。
装置及びその製造方法によると、半導体基板における浮
遊ゲート電極の下側に形成された段差部の側面が該段差
部の下段の上面に対して鈍角をなしており、熱酸化膜か
らなる絶縁膜における段差部の角部及び隅部に掛かる応
力が小さくなるため、絶縁膜の膜厚が均一となり、その
結果、絶縁膜の膜質も均一となるので、トンネル絶縁膜
としての絶縁膜の信頼性が向上する。
【０１２１】また、本発明に係る第２又は第３の不揮発
性半導体記憶装置及びその製造方法によると、半導体基
板における浮遊ゲート電極の下側に形成された段差部と
浮遊ゲート電極との間には、複数層からなる絶縁膜が形
成され、そのうちの１層が堆積膜により形成されている
ため、該堆積膜は段差部の傾斜角度が小さい鈍角であっ
ても、段差部の角部及び隅部で膜厚が薄くなることがな
く、絶縁膜の膜厚が均一化されるので、トンネル絶縁膜
としての膜質が向上する。
性半導体記憶装置及びその製造方法によると、半導体基
板における浮遊ゲート電極の下側に形成された段差部と
浮遊ゲート電極との間には、複数層からなる絶縁膜が形
成され、そのうちの１層が堆積膜により形成されている
ため、該堆積膜は段差部の傾斜角度が小さい鈍角であっ
ても、段差部の角部及び隅部で膜厚が薄くなることがな
く、絶縁膜の膜厚が均一化されるので、トンネル絶縁膜
としての膜質が向上する。
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す構成断面図である。
記憶装置を示す構成断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体
記憶装置における機能絶縁膜の耐圧特性であって、半導
体基板の段差部における熱酸化による機能絶縁膜を含む
側面の傾斜角度と該機能絶縁膜の定電流破壊電荷量（Ｑ
ｂｄ）との関係を示すグラフである。
記憶装置における機能絶縁膜の耐圧特性であって、半導
体基板の段差部における熱酸化による機能絶縁膜を含む
側面の傾斜角度と該機能絶縁膜の定電流破壊電荷量（Ｑ
ｂｄ）との関係を示すグラフである。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す工程順の構成断面図である。
記憶装置の製造方法を示す工程順の構成断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す模式的な斜視図である。
記憶装置を示す模式的な斜視図である。
【図７】 本発明の第２の実施形態に係る不揮発性半導
体記憶装置の耐圧特性であって、機能絶縁膜に高温ＣＶ
Ｄ法による酸化膜（ＨＴＯ膜）を用いた場合の定電流破
壊電荷量（Ｑｂｄ）に対する段差部の傾斜角度の依存性
を示すグラフである。
体記憶装置の耐圧特性であって、機能絶縁膜に高温ＣＶ
Ｄ法による酸化膜（ＨＴＯ膜）を用いた場合の定電流破
壊電荷量（Ｑｂｄ）に対する段差部の傾斜角度の依存性
を示すグラフである。
【図８】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す構成断面図である。
記憶装置を示す構成断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
【図１２】本発明の第３の実施形態に係る不揮発性半導
体記憶装置を示す構成断面図である。
体記憶装置を示す構成断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。
【図１６】本発明の第３の実施形態に係る不揮発性半導
体記憶装置の製造方法を示す工程順の構成断面図であ
る。
体記憶装置の製造方法を示す工程順の構成断面図であ
る。
【図１７】従来のスプリットゲート型の不揮発性半導体
記憶装置を示す構成断面図である。
記憶装置を示す構成断面図である。
１１ 半導体基板 １１ａ 段差部 １１ｂ 第１領域 １１ｃ 第２領域 １２ ゲート絶縁膜 １２Ａ ゲート絶縁膜形成膜 １３ 制御ゲート電極 １３Ａ ゲート電極形成膜 １４ 機能絶縁膜（絶縁膜） １５ 浮遊ゲート電極 １５Ａ 浮遊ゲート電極形成膜 １６ ソース拡散層 １７ 低濃度ドレイン拡散層 １８ 高濃度ドレイン拡散層 ２０ 保護膜 ２１ 第１のレジストマスク ２２Ａ ＢＰＳＧ膜 ２２Ｂ サイドウォール ２３ 第２のレジストマスク ３１ 半導体基板 ３１ａ 段差部 ３１ｂ 第１領域 ３１ｃ 第２領域 ３２ ゲート絶縁膜 ３２Ａ ゲート絶縁膜形成膜 ３３ 制御ゲート電極 ３３Ａ ゲート電極形成膜 ３４ 保護膜 ３５ 熱酸化膜 ３６ 堆積酸化膜 ３６Ａ 堆積酸化膜 ３７ 機能絶縁膜 ３８ 浮遊ゲート電極 ３８Ａ 浮遊ゲート電極形成膜 ３９ ソース拡散層 ４０ 低濃度ドレイン拡散層 ４１ 高濃度ドレイン拡散層 ５１ 第１のレジストマスク ５２Ａ ＢＰＳＧ膜 ５２Ｂ サイドウォール ５３ 第２のレジストマスク ６１ 半導体基板 ６１ａ 段差部 ６１ｂ 第１領域 ６１ｃ 第２領域 ６２ ゲート絶縁膜 ６２Ａ ゲート絶縁膜形成膜 ６３ 制御ゲート電極 ６３Ａ ゲート電極形成膜 ６４ 保護膜 ６５ 第２の熱酸化膜 ６６ 第１の熱酸化膜 ６６Ａ 第１の熱酸化膜 ６７ 堆積酸化膜 ６７Ａ 堆積酸化膜 ６８ 機能絶縁膜 ６９ 浮遊ゲート電極 ６９Ａ 浮遊ゲート電極形成膜 ７０ ソース拡散層 ７１ 低濃度ドレイン拡散層 ７２ 高濃度ドレイン拡散層 ８１ 第１のレジストマスク ８２Ａ ＢＰＳＧ膜 ８２Ｂ サイドウォール ８３ 第２のレジストマスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎌田 章弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤本 裕雅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡田 健治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5F083 EP03 EP24 EP26 EP43 EP63 PR05 PR12 PR33 PR36 PR39 5F101 BA04 BA12 BA14 BA22 BA34 BB04 BC01 BD07 BD13 BH03 BH04
Claims (24)
- 【請求項１】 上部に段差部が設けられ、該段差部の上
段である第１領域及びその下段である第２領域を有する
半導体基板と、 前記半導体基板の前記第１領域の上にゲート絶縁膜を介
して形成された制御ゲート電極と、 前記制御ゲート電極の前記段差部側の側面及び前記段差
部の上に絶縁膜を介して形成された浮遊ゲート電極とを
備え、 前記段差部の側面は前記第２領域の上面に対して鈍角を
なしており、 前記絶縁膜は、前記段差部上においてほぼ均一な膜厚を
有していることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記段差部の側面と前記第２領域の上面
とがなす角度は、約１００°以上であることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記段差部の側面と前記第２領域の上面
とがなす角度は、約１１０°〜約１３０°であることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記絶縁膜は熱酸化膜であることを特徴
とする請求項１〜３のうちのいずれか１項に記載の不揮
発性半導体記憶装置。 - 【請求項５】 上部に段差部が設けられ、該段差部の上
段である第１領域及びその下段である第２領域を有する
半導体基板と、 前記半導体基板の前記第１領域の上にゲート絶縁膜を介
して形成された制御ゲート電極と、 前記制御ゲート電極の前記段差部側の側面及び前記段差
部の上に、基板側から順次設けられた第１の絶縁膜及び
第２の絶縁膜を介して形成された浮遊ゲート電極とを備
え、 前記第２の絶縁膜は堆積膜により形成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項６】 前記第１の絶縁膜は熱酸化膜であり、前
記第２の絶縁膜は酸化膜であることを特徴とする請求項
５に記載の不揮発性半導体記憶装置。 - 【請求項７】 前記第１の絶縁膜は熱酸化膜であり、前
記第２の絶縁膜は酸化窒化膜であることを特徴とする請
求項５に記載の不揮発性半導体記憶装置。 - 【請求項８】 上部に段差部が設けられ、該段差部の上
段である第１領域及びその下段である第２領域を有する
半導体基板と、 前記半導体基板の前記第１領域の上にゲート絶縁膜を介
して形成された制御ゲート電極と、 前記制御ゲート電極の前記段差部側の側面及び前記段差
部の上に、基板側から順次設けられた第１の絶縁膜、第
２の絶縁膜及び第３の絶縁膜を介して形成された浮遊ゲ
ート電極とを備え、 前記第３の絶縁膜は堆積膜により形成されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項９】 前記第１の絶縁膜及び第２の絶縁膜は熱
酸化膜であり、前記第３の絶縁膜は酸化膜であることを
特徴とする請求項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記第１の絶縁膜は熱酸化膜であり、
前記第２の絶縁膜は熱酸化による酸化窒化膜であり、前
記第３の絶縁膜は酸化窒化膜であることを特徴とする請
求項８に記載の不揮発性半導体記憶装置。 - 【請求項１１】 半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、 前記制御ゲート電極の側壁にサイドウォールを形成した
後、形成したサイドウォールをマスクとして前記半導体
基板に対してエッチングを行なうことにより、前記半導
体基板に、前記サイドウォールが位置する第１領域と該
第１領域がエッチングされてなる第２領域と前記第１領
域及び第２領域を接続する段差部とを、該段差部の側面
と前記第２領域の上面とがなす角度が鈍角となるように
形成する第２の工程と、 前記サイドウォールを除去した後、前記制御ゲート電極
の段差部側の側面、前記第１領域、前記段差部及び前記
第２領域にわたって絶縁膜を形成する第３の工程と、 前記絶縁膜上における前記制御ゲート電極の段差部側の
側面及び前記段差部を含む前記第２領域に浮遊ゲート電
極を自己整合的に形成する第４の工程とを備えているこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 前記第２の工程において、前記段差部
及び第２領域は、等方性のドライエッチングにより形成
することを特徴とする請求項１１に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項１３】 前記第２の工程において、前記段差部
及び第２領域は、ウェットエッチングにより形成するこ
とを特徴とする請求項１１に記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項１４】 前記第２の工程において、前記段差部
及び第２領域は、ドライエッチとウェットエッチングと
により形成することを特徴とする請求項１１に記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記第２の工程において、前記段差部
の側面と前記第２領域の上面とがなす角度を約１００°
以上とすることを特徴とする請求項１１〜１４のうちの
いずれか１項に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項１６】 前記第２の工程において、前記段差部
の側面と前記第２領域の上面とがなす角度を約１１０°
〜約１３０°とすることを特徴とする請求項１１〜１４
のうちのいずれか１項に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項１７】 半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、 前記制御ゲート電極の側壁にサイドウォールを形成した
後、形成したサイドウォールをマスクとして前記半導体
基板に対してエッチングを行なうことにより、前記半導
体基板に、前記サイドウォールが位置する第１領域と該
第１領域がエッチングされてなる第２領域と前記第１領
域及び第２領域を接続する段差部とを形成する第２の工
程と、 前記サイドウォールを除去した後、前記制御ゲート電極
の段差部側の側面、前記第１領域、前記段差部及び前記
第２領域にわたって第１の絶縁膜を堆積により形成する
第３の工程と、 前記制御ゲート電極の段差部側の側面、前記第１領域、
前記段差部及び前記第２領域における前記第１の絶縁膜
との界面に熱酸化により第２の絶縁膜を形成する第４の
工程と、 前記第１の絶縁膜上における前記制御ゲート電極の段差
部側の側面及び前記段差部を含む前記第２領域に浮遊ゲ
ート電極を自己整合的に形成する第５の工程とを備えて
いることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１８】 前記第３の工程において、前記第１の
絶縁膜を酸化窒化膜とすることを特徴とする請求項１７
に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１９】 前記第４の工程において、前記第２の
絶縁膜を窒素を含む雰囲気で成膜することを特徴とする
請求項１７に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項２０】 前記第４の工程と前記第５の工程との
間に、前記第１の絶縁膜及び第２の絶縁膜に対して酸化
性を持たない雰囲気でアニール処理を行なう工程をさら
に備えていることを特徴とする請求項１７〜１９のうち
のいずれか１項に記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項２１】 半導体基板の上にゲート絶縁膜とゲー
ト電極とを順次形成する第１の工程と、 前記制御ゲート電極の側壁にサイドウォールを形成した
後、形成したサイドウォールをマスクとして前記半導体
基板に対してエッチングを行なうことにより、前記半導
体基板に、前記サイドウォールが位置する第１領域と該
第１領域がエッチングされてなる第２領域と前記第１領
域及び第２領域を接続する段差部とを形成する第２の工
程と、 前記サイドウォールを除去した後、前記制御ゲート電極
の段差部側の側面、前記第１領域、前記段差部及び前記
第２領域にわたって第１の絶縁膜を熱酸化により形成す
る第３の工程と、 前記第１の絶縁膜の上に堆積により第２の絶縁膜を形成
する第４の工程と、 前記制御ゲート電極の段差部側の側面、前記第１領域、
前記段差部及び前記第２領域における前記第１の絶縁膜
との界面に熱酸化により第３の絶縁膜を形成する第５の
工程と、 前記第２の絶縁膜上における前記制御ゲート電極の段差
部側の側面及び前記段差部を含む前記第２領域に浮遊ゲ
ート電極を自己整合的に形成する第６の工程とを備えて
いることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２２】 前記第４の工程において、前記第２の
絶縁膜を酸化窒化膜とすることを特徴とする請求項２１
に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項２３】 前記第５の工程において、前記第３の
絶縁膜を窒素を含む雰囲気で成膜することを特徴とする
請求項２１に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項２４】 前記第５の工程と前記第６の工程との
間に、前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁
膜に対して酸化性を持たない雰囲気でアニール処理を行
なう工程をさらに備えていることを特徴とする請求項２
１〜２３のうちのいずれか１項に記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
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| EP02005647A EP1248301A3 (en) | 2001-04-05 | 2002-03-12 | Non-volatile semiconductor storage device and method for producing the same |
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|---|---|---|---|
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- 2001-04-05 JP JP2001107453A patent/JP2002305258A/ja active Pending
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- 2002-02-05 US US10/062,521 patent/US20020145162A1/en not_active Abandoned
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