JP3406811B2

JP3406811B2 - 半導体装置及びその製造方法

Info

Publication number: JP3406811B2
Application number: JP25244897A
Authority: JP
Inventors: 祐一郎三谷; 秀喜佐竹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 2003-05-19
Anticipated expiration: 2017-09-17
Also published as: JPH1197683A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にそのゲート絶縁膜の改良に関するもので
ある。

【０００２】

【従来の技術】近年、電気的な書き込み及び消去が可能
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に代表される
ような、ゲート絶縁膜がトンネル絶縁膜として利用され
る素子では、書き込み及び消去の際に１０ＭＶ／ｃｍを
上回る高い電界がゲート絶縁膜に印加される。また、論
理演算素子のゲート絶縁膜では、性能を維持していくた
めに、微細化されるほど高い電界が印加されるようにな
っていく。ゲート絶縁膜に上記のような高い電界が印加
されることによって、電界から高いエネルギーを得た電
子が通過するために、ゲート絶縁膜に対しては高い絶縁
破壊耐性が要求される。

【０００３】従来技術におけるゲート絶縁膜では、形成
温度や形成雰囲気といったパラメータを変えて種々の絶
縁膜を形成し、それらの電気的な特性を評価してスペッ
クを満たす条件を使用するという、経験的な手法が採ら
れてきた。しかしながら、ゲート絶縁膜がますます薄く
なる現状では、上記のスペックを満たすことは困難にな
りつつある。

【０００４】

【発明が解決しようとする課題】このように、不揮発性
メモリのトンネル絶縁膜や論理演算素子のゲート絶縁膜
に対しては高い絶縁破壊耐性が要求されるが、十分なス
ペックを満たすことは極めて困難であり、素子の信頼性
低下等を招く要因となっていた。

【０００５】本発明は、上記従来の問題に対してなされ
たものであり、ゲート絶縁膜等の信頼性を高めて、素子
の信頼性や特性の向上をはかることが可能な半導体装置
及びその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体上にハロゲン元素を含有した絶縁膜（ゲート
絶縁膜）を介して形成された電極（ゲート電極）と、こ
の電極の両端部に対応して形成された不純物拡散領域
（ソース・ドレイン拡散領域）とを少なくとも有し、前
記絶縁膜の前記半導体との界面近傍及び前記電極との界
面近傍のハロゲン元素の濃度が該絶縁膜の膜厚方向中央
部近傍のハロゲン元素の濃度と同等又はそれ以上である
ことを特徴とする（発明Ａとする）。

【０００７】代表的には、半導体としてシリコン基板、
ハロゲン元素としてフッ素、絶縁膜としてシリコン、酸
素及び窒素からなる絶縁膜（オキシナイトライド膜）或
いはシリコン及び窒素からなる絶縁膜（シリコン窒化
膜）、電極としてポリシリコン電極があげられる。な
お、絶縁膜としてペロブスカイト構造を有する強誘電体
膜を用いることも可能である。

【０００８】例えば、ゲート絶縁膜のシリコン基板との
界面近傍の界面遷移層には、シリコンの未結合手や結合
エネルギーの小さいＳｉ−Ｈ結合等が多数存在するが、
界面遷移層にフッ素を導入することにより、シリコンの
未結合手にフッ素が終端したり、Ｓｉ−Ｈ結合の水素が
フッ素に置換することにより、結合エネルギーの大きい
Ｓｉ−Ｆ結合を形成することができる。また、同時に、
歪んだＳｉ−Ｏ（或いはＮ）−Ｓｉ結合にフッ素が作用
し、Ｓｉ−Ｏ（或いはＮ）とＳｉ−Ｆとに分離すること
で、応力を緩和させることができる。これにより、ゲー
ト絶縁膜に高電界を長時間印加した場合のＴＤＤＢ（Ti
me Dependence Dielectric Breakdown）特性など、ゲー
ト絶縁膜の信頼性に関する特性を改善することができ
る。

【０００９】図６は、ゲート絶縁膜にオキシナイトライ
ド膜を用いたｎチャネルＭＩＳトランジスタについて、
ゲート絶縁膜の両界面にフッ素を導入したときの信頼性
の改善効果を示したものである。横軸は一定電界を印加
し続けた場合の絶縁破壊に至るまでのゲート絶縁膜中へ
の電荷注入量（Charge to Breakdown ：Ｑbd）を表し、
縦軸は絶縁破壊の累積不良率Ｐを“ln(-ln(1-P))”とし
て表している。これによれば、ゲート絶縁膜の両界面に
フッ素を導入することで、分布形状が改善されているこ
とがわかる。すなわち、ゲート絶縁膜の一方の界面（ゲ
ート絶縁膜のゲート電極となるポリシリコン側の界面）
にのみ所定の濃度のフッ素を導入した場合には、シリコ
ン基板から電子を注入した場合には改善効果がみられる
が、ゲート電極から電子を注入した場合には改善効果が
みられない。これに対して、ゲート絶縁膜の両界面にフ
ッ素を導入した場合には、いずれの方向から電子を注入
した場合においても、Ｑbdのワイブル分布形状が改善さ
れていることがわかる。

【００１０】このように、前記発明によれば、ハロゲン
元素によりゲート絶縁膜の両界面の欠陥密度が低減され
て絶縁破壊耐性を改善できるとともに、ゲート絶縁膜に
高電界ストレスを印加した後の低電界リーク電流の増加
を抑えることが可能となる。従って、ゲート絶縁膜の信
頼性が向上し、素子の信頼性や特性の向上をはかること
が可能になる。

【００１１】前記発明Ａに対応する半導体装置の製造方
法は、半導体上に絶縁膜を介して形成された電極と、こ
の電極の両端部に対応して形成された不純物拡散領域と
を少なくとも有する半導体装置の製造方法において、前
記半導体、前記絶縁膜及び前記電極の構成材にハロゲン
元素（少なくともハロゲンを含む物質のイオン）を導入
し、導入されたハロゲン元素を前記絶縁膜の両界面に拡
散させることを特徴とする。代表的には、半導体、ゲー
ト絶縁膜及びゲート電極構成膜に対して、ゲート絶縁膜
中にハロゲン元素濃度のピークがくるようにイオン注入
を行い、熱処理によってハロゲン元素をゲート絶縁膜の
両界面に拡散させる。

【００１２】また、前記発明Ａに対応する半導体装置の
製造方法は、半導体上に絶縁膜を介して形成された電極
と、この電極の両端部に対応して形成された不純物拡散
領域とを少なくとも有する半導体装置の製造方法におい
て、前記半導体及び前記電極の構成材にハロゲン元素を
導入し、これら半導体及び電極の構成材に導入したハロ
ゲン元素を前記絶縁膜の両界面に拡散させることを特徴
とする。代表的には、半導体基板にハロゲン元素をイオ
ン注入した後、ゲート絶縁膜を介してゲート電極構成膜
を形成し、その後ゲート電極構成膜にハロゲン元素をイ
オン注入し、さらにその後熱処理によって半導体基板及
びゲート電極構成膜に導入したハロゲン元素をゲート絶
縁膜の両界面に拡散させる。

【００１３】前記各方法によれば、ゲート絶縁膜の両界
面近傍に効果的にハロゲン元素を導入することができる
ため（例えば、拡散したハロゲン元素がゲート絶縁膜の
界面でパイルアップして界面近傍のハロゲン元素の濃度
が高くなる。）、先に述べたように、ＴＤＤＢ特性の改
善などゲート絶縁膜の信頼性を向上させることができ
る。

【００１４】例えば、ゲート電極の多結晶シリコン膜中
にフッ素を導入し、熱拡散によってゲート絶縁膜へフッ
素を導入しようとした場合、ゲート絶縁膜が酸化膜であ
れば、フッ素は酸化膜中を比較的容易に拡散することが
できるので、酸化膜の両界面にフッ素を導入することも
可能である。しかし、フッ素の拡散を抑制してしまうオ
キシナイトライド膜や窒化膜をゲート絶縁膜として用い
た場合には、シリコン基板とゲート絶縁膜との界面に所
定の濃度のフッ素を導入することはできない。図４は、
オキシナイトライド膜上に形成された多結晶シリコン膜
からのみフッ素を拡散させた場合のフッ素の深さ方向の
プロファイルを示したものであるが、窒素を含む領域に
よってフッ素の拡散が抑制され、シリコン基板とオキシ
ナイトライド膜との界面にフッ素が導入され難くなって
いる。一方、図５は、本発明の方法によってゲート絶縁
膜にフッ素を導入した場合のフッ素の深さ方向のプロフ
ァイルを示したものであるが、オキシナイトライド膜の
両界面に高濃度でフッ素を導入することができる。

【００１５】また、前記第１番目の方法によれば、ハロ
ゲン元素のイオン注入の際にゲート絶縁膜中の結合を切
断することにより、その後の熱処理で絶縁膜構造を再構
築することができるとういう利点がある。一方、ハロゲ
ン元素のイオン注入後に高温の熱処理が不可能な場合、
ゲート絶縁膜を通過するようにハロゲン元素をイオン注
入すると、ゲート絶縁膜構造を再構築することが困難で
ある。第２番目の方法によれば、半導体基板及びゲート
電極構成膜に導入されたハロゲン元素をゲート絶縁膜に
拡散させるので、ゲート絶縁膜中の結合をイオン注入に
よって切断せずに効果的にゲート絶縁膜の両界面にハロ
ゲン元素を導入することができる。

【００１６】また、本発明に係る半導体装置は、半導体
上にハロゲン元素を含有した第１の絶縁膜（第１のゲー
ト絶縁膜）を介して形成された第１の電極（第１のゲー
ト電極：フロティングゲート）と、この第１の電極の両
端部に対応して形成された不純物拡散領域（ソース・ド
レイン拡散領域）と、前記第１の電極上にハロゲン元素
を含有した第２の絶縁膜（第２のゲート絶縁膜）を介し
て形成された第２の電極（第２のゲート電極：コントロ
ールゲート）とを少なくとも有し、前記第１の絶縁膜の
前記半導体との界面近傍及び前記第１の電極との界面近
傍のハロゲン元素の濃度が該第１の絶縁膜の膜厚方向中
央部近傍のハロゲン元素の濃度と同等またはそれ以上で
あり、前記第２の絶縁膜の前記第１の電極との界面近傍
及び前記第２の電極との界面近傍のハロゲン元素の濃度
が該第２の絶縁膜の膜厚方向中央部近傍のハロゲン元素
の濃度と同等又はそれ以上であることを特徴とする（発
明Ｂとする）。

【００１７】代表的には、半導体としてシリコン基板、
ハロゲン元素としてフッ素、第１の絶縁膜としてシリコ
ン、酸素及び窒素からなる絶縁膜（オキシナイトライド
膜）或いはシリコン及び窒素からなる絶縁膜（シリコン
窒化膜）、第１及び第２の電極としてポリシリコン電極
があげられる。

【００１８】前記発明によれば、絶縁膜の両界面にハロ
ゲン元素を導入することにより、前記発明Ａで述べたの
と同様に、絶縁膜の信頼性が向上して素子の信頼性や特
性の向上をはかることが可能になる。すなわち、第１の
絶縁膜及び第２の絶縁膜それぞれの両界面にハロゲン元
素を導入することにより、電子を高電界でトンネルさせ
る第１の絶縁膜の絶縁破壊耐性やストレスリーク特性が
改善されるばかりでなく、電子の出し入れをコントロー
ルする第２の電極下の第２の絶縁膜の特性も均質化させ
ることが可能となる。

【００１９】前記発明Ｂに対応する半導体装置の製造方
法は、半導体上に第１の絶縁膜を介して形成された第１
の電極と、この第１の電極の両端部に対応して形成され
た不純物拡散領域と、前記第１の電極上に第２の絶縁膜
を介して形成された第２の電極とを少なくとも有する半
導体装置の製造方法において、少なくとも前記半導体、
前記第１の電極の構成材及び前記第２の電極の構成材に
ハロゲン元素を導入し、前記半導体及び前記第１の電極
の構成材に導入したハロゲン元素を前記第１の絶縁膜の
両界面に拡散させ、前記第１の電極の構成材及び前記第
２の電極の構成材に導入したハロゲン元素を前記第２の
絶縁膜の両界面に拡散させることを特徴とする。

【００２０】また、前記発明Ｂに対応する半導体装置の
製造方法は、半導体上に第１の絶縁膜を介して形成され
た第１の電極と、この第１の電極の両端部に対応して形
成された不純物拡散領域と、前記第１の電極上に第２の
絶縁膜を介して形成された第２の電極とを少なくとも有
する半導体装置の製造方法において、前記第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極をパター
ン形成した後、これらパターン形成された第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極を覆うハ
ロゲン元素を含有する第３の絶縁膜を形成し、この第３
の絶縁膜に含有されたハロゲン元素を前記第１及び第２
の絶縁膜に拡散させることを特徴とする。

【００２１】前記各製造方法によれば、第１及び第２の
絶縁膜それぞれの両界面近傍に効果的にハロゲン元素を
導入することができるため、前記発明Ａで述べたのと同
様に、絶縁膜の信頼性が向上して素子の信頼性や特性の
向上をはかることが可能になる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して詳細に説明する。

【００２３】まず、本発明の第１の実施形態について、
図１、図２及び図３を参照して説明する。

【００２４】図１において、ｐ型シリコン基板１上に
は、素子分離絶縁膜となるシリコン熱酸化膜２が形成さ
れている。また、シリコン基板１表面には、ゲート絶縁
膜としてシリコン、酸素及び窒素を主成分とする絶縁膜
３（オキシナイトライド膜）が形成されている。このゲ
ート絶縁膜３にはフッ素原子（一般的にはハロゲン元
素）が導入されている。このフッ素の濃度は、ゲート絶
縁膜３の両界面近傍の濃度がゲート絶縁膜３の中央部近
傍の濃度と同等或いはそれ以上となるような分布となっ
ている。ゲート絶縁膜３上にはゲート電極となる多結晶
シリコン膜４が形成されている。

【００２５】また、多結晶シリコン膜４上にはＣＶＤシ
リコン酸化膜６が形成されており、ゲート電極４の側壁
には側壁絶縁膜となるシリコン窒化膜８が形成されてい
る。また、ゲート電極４の両端近傍のシリコン基板１表
面には、リンのイオン注入によってｎ型のソース・ドレ
イン拡散層７ａ及び７ｂが形成されており、ソース・ド
レイン拡散層表面にはシリサイド層９が形成されてい
る。さらに、全面に形成された層間絶縁膜となるＣＶＤ
シリコン酸化膜１０にはコンタクト孔が開口され、配線
となるＡｌ電極１１が形成されている。

【００２６】以下、図１に示したｎチャネルＭＩＳトラ
ンジスタの製造工程について、図２（ａ）〜図３（ｌ）
を参照して説明する。

【００２７】まず、図２（ａ）に示すように、例えば面
方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基
板１を用意し、このｐ型シリコン基板１の表面に通常の
選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁
膜２を形成する。

【００２８】次に、同図（ｂ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成した後、例えばアンモニア（ＮＨ₃）ガス雰囲
気中にこのシリコン酸化膜を晒すことにより、ゲート絶
縁膜として窒素原子が導入されたオキシナイトライド膜
３を形成する。続いて、ゲート絶縁膜３上にゲート電極
となる厚さ２００ｎｍの多結晶シリコン膜４を堆積す
る。この多結晶シリコン膜中に例えばオキシ塩化リン
（ＰＯＣｌ₃）を用いてリンを拡散させ（８５０℃、３
０分間）、多結晶シリコン膜４を低抵抗化させる。

【００２９】次に、同図（ｃ）に示すように、全面に、
例えば加速電圧８０ｋｅＶ、ドーズ量１×１０¹⁵cm^-2で
フッ素をイオン注入する。このとき、イオン注入直後の
フッ素の濃度分布は、オキシナイトライド膜３中をピー
クとしてシリコン基板１及び多結晶シリコン膜４に拡が
った分布となるようにする。続いて、これを例えば窒素
雰囲気中で８５０℃、３０分間熱処理することで、シリ
コン基板１、ゲート絶縁膜３及び多結晶シリコン膜４に
注入されたフッ素をゲート絶縁膜３の両界面に拡散させ
る。フッ素の拡散及び拡散したフッ素のパイルアップ等
により、ゲート絶縁膜３の両界面近傍のフッ素濃度がゲ
ート絶縁膜３の中央部近傍のフッ素濃度と同等或いはそ
れ以上となる。

【００３０】次に、同図（ｄ）に示すように、多結晶シ
リコン膜４上にＣＶＤシリコン酸化膜６を堆積する。続
いて、多結晶シリコン膜４及びＣＶＤシリコン酸化膜６
をレジストマスクを用いて反応性イオンエッチング法に
よりエッチングし、ゲート部を形成する。

【００３１】次に、同図（ｅ）に示すように、ゲート部
をマスクとして例えばリンを１×１０¹⁵cm^-2イオン注入
する。注入されたリンイオンは、シリコン基板内部で加
速エネルギーに依存するピーク深さを中心にして分布す
る。その後、例えば、９５０℃、３０秒間の熱処理を行
い、リンをシリコン基板中に拡散し活性化させ、ソース
・ドレイン領域となる拡散層７ａを形成する。

【００３２】次に、同図（ｆ）に示すように、全面に厚
さ１００ｎｍのシリコン窒化膜８をＣＶＤ法により堆積
する。

【００３３】次に、図３（ｇ）に示すように、シリコン
窒化膜８を反応性イオンエッチング法によりエッチング
してゲート側壁部を形成する。

【００３４】次に、同図（ｈ）に示すように、ゲート側
壁部をマスクとしてリンイオンを注入する。注入された
リンイオンは、シリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。その後、例え
ば、９５０℃、３０秒間の熱処理を行い、リンをシリコ
ン基板中に拡散し活性化させ、ソース・ドレイン領域と
なる拡散層７ｂを形成する。

【００３５】次に、同図（ｉ）に示すように、全面に厚
さ２５ｎｍのチタン薄膜及び厚さ５０ｎｍのチタンナイ
トライド薄膜をスパッタ法により順次堆積する。さら
に、窒素雰囲気中、７００℃で１分間の熱処理を行い、
チタン薄膜をシリコン基板と反応させ、ソース・ドレイ
ン領域上にのみチタンシリサイド膜９を形成する。その
後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の
混合溶液によって、チタンナイトライド膜及び絶縁膜上
の未反応のチタン薄膜を選択的に剥離する。

【００３６】次に、同図（ｊ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。

【００３７】次に、同図（ｋ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。

【００３８】最後に、同図（ｌ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。その
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
中で熱処理する。

【００３９】なお、本実施形態ではフッ素のイオン注入
はゲート電極となる多結晶シリコン膜中に直接行った
が、イオン注入時の金属不純物の混入を避けるために、
多結晶シリコン膜上に酸化膜を例えば２０ｎｍ形成し、
これを通過させるようにフッ素のイオン注入を行っても
よい。

【００４０】また、本実施形態ではゲート絶縁膜中にピ
ークがくるようにフッ素をイオン注入したが、イオン注
入時の加速電圧をコントロールして、ゲート電極中、ゲ
ート絶縁膜中及び基板中のそれぞれにピークがくるよう
にフッ素をイオン注入してもよい。

【００４１】次に、本発明の第２の実施形態について、
図７及び図８を参照して説明する。なお、最終的な構造
は図２と同様であるため、ここでは説明は省略する。

【００４２】以下、本例のｎチャネルＭＩＳトランジス
タの製造工程について、図７（ａ）〜図８（ｎ）を参照
して説明する。

【００４３】まず、図７（ａ）に示すように、例えば面
方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基
板１を用意し、このｐ型シリコン基板１の表面に通常の
選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁
膜２を形成する。

【００４４】次に、同図（ｂ）に示すように、このシリ
コン基板１の表面にフッ素イオンを、例えば加速電圧１
０ｋｅＶ、ドーズ量１×１０¹⁵cm^-2でイオン注入する。

【００４５】次に、同図（ｃ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成し、例えばアンモニア雰囲気中にこのシリコン
酸化膜を晒して窒素原子を導入し、ゲート絶縁膜となる
オキシナイトライド膜３を形成する。

【００４６】次に、同図（ｄ）に示すように、多結晶シ
リコン膜４を形成した後、例えばオキシ塩化リンを用い
てリンの拡散（８５０℃、３０分間）を行い、多結晶シ
リコン膜４中にリンを導入し低抵抗化させる。

【００４７】次に、同図（ｅ）に示すように、多結晶シ
リコン膜４上にＣＶＤシリコン酸化膜６を堆積する。続
いて、多結晶シリコン膜６中にフッ素を、例えば加速電
圧３０ｋｅＶ、ドーズ量１×１０¹⁵cm^-2でイオン注入す
る。このときフッ素のピーク濃度が多結晶シリコン膜４
中になるようにイオン注入を行う。続いて、これを例え
ば窒素雰囲気中で８５０℃、３０分間熱処理すること
で、シリコン基板１中に導入したフッ素及び多結晶シリ
コン膜４中に導入したフッ素を、オキシナイトライド膜
３の両界面に拡散させる。これにより、ゲート絶縁膜３
の両界面近傍のフッ素濃度がゲート絶縁膜３の中央部近
傍のフッ素濃度と同等或いはそれ以上となる。

【００４８】次に、同図（ｆ）に示すように、多結晶シ
リコン膜４及びＣＶＤシリコン酸化膜６をレジストマス
クを用いて反応性イオンエッチング法によりエッチング
し、ゲート部を形成する。

【００４９】次に、同図（ｇ）に示すように、ゲート部
をマスクとして例えばリンを１×１０¹⁵cm^-2イオン注入
する。注入されたリンイオンはシリコン基板内部で加速
エネルギーに依存するピーク深さを中心にして分布す
る。その後、例えば、９５０℃、３０秒間の熱処理を行
い、リンをシリコン基板中に拡散し活性化させ、ソース
・ドレイン領域となる拡散層７ａを形成する。

【００５０】次に、図８（ｈ）に示すように、全面に厚
さ１００ｎｍのシリコン窒化膜８をＣＶＤ法により堆積
する。

【００５１】次に、同図（ｉ）に示すように、シリコン
窒化膜８を反応性イオンエッチング法によりエッチング
してゲート側壁部を形成する。

【００５２】次に、同図（ｊ）に示すように、ゲート側
壁部をマスクとしてリンイオンを注入する。注入された
リンイオンは、シリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。その後、例え
ば、９５０℃、３０秒間の熱処理を行い、リンをシリコ
ン基板中に拡散し活性化させ、ソース・ドレイン領域と
なる拡散層７ｂを形成する。

【００５３】次に、同図（ｋ）に示すように、全面に厚
さ２５ｎｍのチタン薄膜及び厚さ５０ｎｍのチタンナイ
トライド薄膜をスパッタ法により順次堆積する。さら
に、窒素雰囲気中、７００℃で１分間の熱処理を行い、
チタン薄膜をシリコン基板と反応させ、ソース・ドレイ
ン領域上にのみチタンシリサイド膜９を形成する。その
後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の
混合溶液によって、チタンナイトライド膜及び絶縁膜上
の未反応のチタン薄膜を選択的に剥離する。

【００５４】次に、同図（ｌ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。

【００５５】次に、同図（ｍ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。

【００５６】最後に、同図（ｎ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。その
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
中で熱処理する。

【００５７】例えば、フッ素のイオン注入後に高温の熱
処理が不可能な素子に対して本発明を適用した場合、ゲ
ート絶縁膜を通過するようにフッ素をイオン注入する
と、ゲート絶縁膜構造を再構築することができない。上
記実施形態のように、シリコン基板及びゲート電極とな
る多結晶シリコン膜にそれぞれフッ素を導入すれば、ゲ
ート絶縁膜中の結合をイオン注入により切断せず、ゲー
ト絶縁膜の両界面に効果的にフッ素を導入することがで
きる。

【００５８】なお、上記各実施形態ではゲート絶縁膜と
してオキシナイトライド膜を例にとって説明したが、例
えばＳｉＨ₂Ｃｌ₂やＳｉＣｌ₄とＮＨ₃などを用いて
成膜したシリコン窒化膜や、ＮＨ₃などでシリコン基板
表面を直接窒化して形成したシリコン窒化膜に対して
も、同様の効果が得ることが可能である。さらに、例え
ばＢＳＴＯ（バリウム添加チタン酸ストロンチウム）の
ような強誘電体膜を用いた場合にも同様の効果を得るこ
とが可能である。

【００５９】次に、本発明の第３の実施形態について、
図９、図１０及び図１１を参照して説明する。本実施形
態は、電気的な書き込み及び消去が可能な不揮発性半導
体メモリ（ＥＥＰＲＯＭ）に本発明を適用したものであ
る。

【００６０】図９において、ｐ型シリコン基板１上に、
素子分離絶縁膜となるシリコン熱酸化膜２が形成されて
いる。シリコン基板１表面には第１のゲート絶縁膜３ａ
が形成されており、第１のゲート絶縁膜３ａ上には第１
のゲート電極（フローティングゲート）となる第１のポ
リシリコン膜４ａが形成されている。第１のゲート絶縁
膜３ａにはフッ素原子（一般的にはハロゲン元素）が導
入されており、第１のゲート絶縁膜３ａの両界面近傍の
フッ素濃度が第１のゲート絶縁膜３ａの中央部近傍のフ
ッ素濃度と同等或いはそれ以上となっている。第１のポ
リシリコン膜４ａ上には第２のゲート絶縁膜３ｂが形成
されており、第２のゲート絶縁膜３ｂ上には第２のゲー
ト電極（コントロールゲート）となる第２のポリシリコ
ン膜４ｂが形成されている。第２のゲート絶縁膜３ｂに
はフッ素原子（一般的にはハロゲン元素）が導入されて
おり、第２のゲート絶縁膜３ｂの両界面近傍のフッ素濃
度が第２のゲート絶縁膜３ｂの中央部近傍のフッ素濃度
と同等或いはそれ以上となっている。

【００６１】第２のポリシリコン膜４ｂ上にはＣＶＤシ
リコン酸化膜６ａが形成されており、ゲート部の側壁に
はシリコン酸化膜６ｂが形成されている。また、第１の
ゲート電極４ａの両端近傍のシリコン基板１表面には、
リンのイオン注入によってｎ型のソース・ドレイン拡散
層７ａが形成されている。さらに、全面に形成された層
間絶縁膜となるＣＶＤシリコン酸化膜１０にはコンタク
ト孔が開口され、配線となるＡｌ電極１１が形成されて
いる。

【００６２】このように、第１のゲート絶縁膜３ａ及び
第２のゲート絶縁膜３ｂの両絶縁膜の両界面にフッ素を
導入することにより、電子を高電界でトンネルさせる第
１のゲート絶縁膜の絶縁破壊耐性やストレスリーク特性
が改善されるばかりでなく、電子の出し入れをコントロ
ールする第２のゲート電極４ｂ下に形成された第２の絶
縁膜３ｂの特性も均質化させることが可能となる。特
に、第１のゲート絶縁膜３ａは、基板１から電子を第１
のゲート電極４ａに注入したり、逆に第１のゲート電極
４ａから基板１へ電子を放出したりすることから、フッ
素を第１のゲート絶縁膜３ａの両界面に導入することに
よって、その両方向のストレスに対しての絶縁破壊耐性
を改善させることができ、高性能化、高信頼化を達成す
ることが可能となる。

【００６３】以下、図９に示した不揮発性半導体メモリ
の製造工程について、図１０（ａ）〜図１１（ｍ）を参
照して説明する。

【００６４】まず、図１０（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωｍのｐ型シリコ
ン基板を用意し、このｐ型シリコン基板１の表面に通常
の選択酸化法によって厚さ０．６μｍ程度の素子分離絶
縁膜２を形成する。

【００６５】続いて、同図（ｂ）に示すように、例えば
バッファ熱酸化膜を通してシリコン基板の表面領域に、
例えばフッ素イオンを加速電圧１０ｋｅＶ、ドーズ量１
×１０¹⁵／cm^-2でイオン注入する。

【００６６】次に、同図（ｃ）に示すように、バッファ
熱酸化膜をフッ化アンモニウム溶液等で除去した後、例
えば乾燥酸素による熱酸化によって厚さ６ｎｍのシリコ
ン酸化膜を形成し、例えばアンモニア（ＮＨ₃）ガス雰
囲気中にこのシリコン酸化膜を晒して窒素原子を導入
し、第１のゲート絶縁膜となるオキシナイトライド膜３
ａを形成する。

【００６７】次に同図（ｄ）に示すように、第１のゲー
ト絶縁膜３ａ上にフローティングゲートとなる厚さ２０
０ｎｍの多結晶シリコン膜４ａを堆積する。続いて、例
えばオキシ塩化リン（ＰＯＣｌ₃）により、８５０℃、
３０分間のリン拡散処理を施し、この多結晶シリコン膜
４ａ中にリンをドーピングして低抵抗化させる。なお、
例えばシラン（ＳｉＨ₄）ガスとホスフィン（ＰＨ₃）
ガスを反応させて、リンを含んだポリシリコン膜を堆積
するようにしてもよい。また、リンイオンをイオン注入
して、例えば窒素雰囲気中で９００℃、３０分間の熱処
理をすることでリンを活性化させ、多結晶シリコン膜の
抵抗を低下させてもよい。

【００６８】次に、同図（ｅ）に示すように、多結晶シ
リコン膜４ａ中に、例えばフッ素イオンを加速電圧３０
ｋｅＶ、ドーズ量１×１０¹⁵／cm^-2でイオン注入する。

【００６９】次に、同図（ｆ）に示すように、第２のゲ
ート絶縁膜となる厚さ５ｎｍのＣＶＤシリコン酸化膜３
ｂ、コントロールゲートとなる厚さ２００ｎｍの多結晶
シリコン膜４ｂを連続的に堆積する。続いて、例えばオ
キシ塩化リン（ＰＯＣｌ₃）により、８５０℃、３０分
間のリン拡散処理を施し、多結晶シリコン膜４ｂ中にリ
ンをドーピングして低抵抗化させる。

【００７０】次に、同図（ｇ）に示すように、多結晶シ
リコン膜４ｂ中に、例えば加速電圧３０ｋｅＶ、ドーズ
量１×１０¹⁵cm^-2でフッ素をイオン注入する。続いて、
窒素雰囲気中で８５０℃、３０分間の熱処理を行う。こ
の熱処理により、最終的に、多結晶シリコン膜４ａ中に
導入されたフッ素はオキシナイトライド膜３ａ及びシリ
コン酸化膜３ｂ中に拡散し、多結晶シリコン膜４ｂ中に
導入されたフッ素はシリコン酸化膜３ｂ中に拡散する。
また、シリコン基板１に導入されているフッ素もオキシ
ナイトライド膜３ａ中に拡散する。これにより、オキシ
ナイトライド膜３ａの両界面近傍のフッ素濃度がその中
央部近傍のフッ素濃度と同等或いはそれ以上になるよう
にし、シリコン酸化膜３ｂの両界面近傍のフッ素濃度が
その中央部近傍のフッ素濃度と同等或いはそれ以上とな
るようにする。

【００７１】次に、図１１（ｈ）に示すように、全面に
ＣＶＤ酸化膜６ａを堆積する。

【００７２】次に、同図（ｉ）に示すように、ＣＶＤ酸
化膜６ａ、多結晶シリコン膜４ｂ、、シリコン酸化膜３
ｂ及び多結晶シリコン膜４ａをレジストマスクを用いて
反応性イオンエッチング法によりエッチングし、ゲート
部を形成する。続いて、水素及び酸素の混合ガスによる
燃焼酸化法などを用いて酸化膜６ｂを形成する。

【００７３】次に、同図（ｊ）に示すように、例えばリ
ンを５×１０¹⁵cm^-2イオン注入する。その後、例えば、
９５０℃、３０秒間の熱処理を行い、リンをシリコン基
板中に拡散して活性化させ、ソース・ドレイン領域とな
る拡散層７ａを形成する。

【００７４】次に、同図（ｋ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。

【００７５】次に、同図（ｌ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。

【００７６】最後に、同図（ｍ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。この
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
で熱処理する。

【００７７】これにより、第１のゲート絶縁膜３ａの両
界面及び第２のゲート絶縁膜３ｂの両界面にフッ素を導
入させることができ、また、それぞれの界面に存在する
フッ素量は、それぞれのイオン注入時のドーズ量で制御
することが可能となる。従って、書き込み・消去時の電
気的ストレスに対する信頼性を大幅に改善させることが
可能となる。

【００７８】次に、本発明の第４の実施形態について、
図１２及び図１３を参照して説明する。なお、最終的な
構造は図９と同様であるため、ここでは説明は省略す
る。

【００７９】以下、本例の不揮発性メモリの製造工程に
ついて、図１２（ａ）〜図１３（ｋ）を参照して説明す
る。

【００８０】まず、図１２（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリ
コン基板１を用意し、このｐ型シリコン基板１の表面に
通常の選択酸化法によって厚さ０．６μｍ程度の素子分
離絶縁膜２を形成する。

【００８１】次に、同図（ｂ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成し、例えばアンモニアガス雰囲気中にこのシリ
コン酸化膜を晒してシリコン酸化膜中に窒素原子を導入
し、第１のゲート絶縁膜となるオキシナイトライド膜３
ａを形成する。

【００８２】次に、同図（ｃ）に示すように、オキシナ
イトライド膜３ａ上に第１のゲート電極となる厚さ２０
０ｎｍの多結晶シリコン膜４ａを堆積する。続いて、例
えばオキシ塩化リン（ＰＯＣｌ₃）により、８５０℃、
３０分間のリン拡散処理を施し、多結晶シリコン膜４ａ
中にリンをドーピングして低抵抗化させる。

【００８３】次に、同図（ｄ）に示すように、第２のゲ
ート絶縁膜となる厚さ５ｎｍのＣＶＤシリコン酸化膜３
ｂ、第２のゲート電極となる厚さ２００ｎｍの多結晶シ
リコン膜４ｂを連続的に堆積する。続いて、例えばオキ
シ塩化リン（ＰＯＣｌ₃）により、８５０℃、３０分間
のリン拡散処理を施し、多結晶シリコン膜４ｂ中にリン
をドーピングして低抵抗化させる。

【００８４】次に、同図（ｅ）に示すように、全面にＣ
ＶＤ酸化膜６ａを堆積する。

【００８５】次に、同図（ｆ）に示すように、ＣＶＤ酸
化膜６ａ、多結晶シリコン膜４ｂ、、シリコン酸化膜３
ｂ、多結晶シリコン膜４ａ及びオキシナイトライド膜３
ａをレジストマスクを用いて反応性イオンエッチング法
によりエッチングし、ゲート部を形成する。

【００８６】次に、図１３（ｇ）に示すように、例えば
ＳｉＦ₄ガスと酸素ガスの混合ガスを用いたプラズマＣ
ＶＤ法により、全面にフッ素を含有するシリコン酸化膜
１２を形成する。続いて、例えば窒素雰囲気中で８５０
℃、３０分間の熱処理を施すことにより、シリコン酸化
膜１２からフッ素を拡散させる。これにより、オキシナ
イトライド膜３ａの両界面近傍のフッ素濃度がその中央
部近傍のフッ素濃度と同等或いはそれ以上になるように
し、シリコン酸化膜３ｂの両界面近傍のフッ素濃度がそ
の中央部近傍のフッ素濃度と同等或いはそれ以上となる
ようにする。

【００８７】次に、同図（ｈ）に示すように、水素及び
酸素の混合ガスによる燃焼酸化法などを用いて酸化膜６
ｂを形成する。続いて、例えばリンを５×１０¹⁵cm^-2イ
オン注入する。その後、例えば９５０℃、３０秒間の熱
処理を行い、リンをシリコン基板中に拡散して活性化さ
せ、ソース・ドレイン領域となる拡散層７ａを形成す
る。

【００８８】次に、同図（ｉ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。

【００８９】次に、同図（ｊ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。

【００９０】最後に、同図（ｋ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。この
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
で熱処理する。

【００９１】このように、ゲート部の側面からフッ素含
有シリコン酸化膜１２に含まれるフッ素を拡散させるこ
とにより、第１のゲート絶縁膜３ａの両界面及び第２の
ゲート絶縁膜３ｂの両界面にフッ素を導入させることが
でき、また、それぞれの界面に存在するフッ素量は、堆
積するフッ素含有シリコン酸化膜中のフッ素濃度で制御
することが可能となる。

【００９２】なお、本実施形態においては、ゲート加工
後にフッ素含有シリコン酸化膜を堆積して、ここからフ
ッ素を拡散させているが、例えば図１４に示すように、
ゲート加工後にフッ素を基板１に対して斜め方向からイ
オン注入することにより、多結晶シリコン膜４ａ及び４
ｂ、ゲート絶縁膜３ａ及び３ｂにフッ素を導入させるよ
うにしてもよい。

【００９３】以上、本発明の各実施形態について説明し
たが、本発明はこれらの実施形態に限定されるものでは
なく、その主旨を逸脱しない範囲内において種々変形し
て実施することができる。

【００９４】

【発明の効果】本発明によれば、ハロゲン元素をゲート
絶縁膜等の両界面に導入することにより、絶縁膜の絶縁
破壊や低電界リーク電流などの問題を大幅に改善するこ
とができ、素子の信頼性や特性の向上をはかることが可
能になる。

【図面の簡単な説明】

【図１】本発明の第１及び第２の実施形態に係るＭＩＳ
トランジスタの構成を示した断面図。

【図２】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。

【図３】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。

【図４】オキシナイトライド膜の一方の界面にフッ素を
導入したときのフッ素の深さ方向のプロファイルを示し
た図。

【図５】オキシナイトライド膜の両界面にフッ素を導入
したときのフッ素の深さ方向のプロファイルを示した
図。

【図６】Ｑbdのワイブル分布について示した図。

【図７】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。

【図８】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。

【図９】本発明の第３の実施形態に係る不揮発性半導体
メモリの構成を示した断面図。

【図１０】本発明の第３の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。

【図１１】本発明の第３の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。

【図１２】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。

【図１３】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。

【図１４】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程についてその一部を変更したときの
断面図。

【符号の説明】

１…シリコン基板２…素子分離絶縁膜３…ゲート絶縁膜３ａ…第１のゲート絶縁膜３ｂ…第２のゲート絶縁膜４…ゲート電極４ａ…第１のゲート電極４ｂ…第２のゲート電極６、６ａ、６ｂ…シリコン酸化膜７ａ、７ｂ…ソース・ドレイン８…側壁絶縁膜９…シリサイド層１０…シリコン酸化膜１１…ソース・ドレイン電極１２…フッ素含有シリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−237024（ＪＰ，Ａ) 特開平５−13773（ＪＰ，Ａ) 特開平３−198337（ＪＰ，Ａ) 特開平３−163876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】半導体上にハロゲン元素と窒素を含有し
た第１の絶縁膜を介して形成された第１の電極と、この
第１の電極の両端部に対応して形成された不純物拡散領
域と、前記第１の電極上にハロゲン元素と窒素を含有し
た第２の絶縁膜を介して形成された第２の電極とを少な
くとも有し、前記第１の絶縁膜の前記半導体との界面近
傍及び前記第１の電極との界面近傍のハロゲン元素の濃
度が該第１の絶縁膜の膜厚方向中央部近傍のハロゲン元
素の濃度より大であり、前記第２の絶縁膜の前記第１の
電極との界面近傍及び前記第２の電極との界面近傍のハ
ロゲン元素の濃度が該第２の絶縁膜の膜厚方向中央部近
傍のハロゲン元素の濃度より大であることを特徴とする
半導体装置。
【請求項２】半導体上に第１の絶縁膜を介して形成さ
れた第１の電極と、この第１の電極の両端部に対応して
形成された不純物拡散領域と、前記第１の電極上に第２
の絶縁膜を介して形成された第２の電極とを少なくとも
有する半導体装置の製造方法において、前記第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極をパター
ン形成した後、これらパターン形成された第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極を覆うハ
ロゲン元素を含有する第３の絶縁膜を形成し、この第３
の絶縁膜に含有されたハロゲン元素を前記第１及び第２
の絶縁膜に拡散させることを特徴とする半導体装置の製
造方法。