KR100791007B1 - 금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기비휘발성 메모리 소자의 제조방법 - Google Patents

금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리 소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기 비휘발성 메모리 소자의 제조방법을 제공한다. 상기 비휘발성 메모리 소자는 반도체 기판을 구비한다. 상기 기판 상에 제1 금속 실리사이드 나노 결정을 함유하는 제1 전하 저장 절연막이 위치한다. 상기 제1 전하 저장 절연막 상에 게이트 전극이 위치한다.

Description

금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리 소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기 비휘발성 메모리 소자의 제조방법{Nonvolatile memory device having metal silicide nanocrystal, method of forming the metal silicide nanocrystal and method of fabricating the nonvolatile memory device}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 3a 및 도 3b는 제조예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타낸 TEM 사진들이다.
도 4는 제조예에 따른 비휘발성 메모리 소자의 MOS 캐패시터 구조에서의 C-V 곡선을 나타낸 그래프이다.
본 발명은 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조방법 에 관한 것으로, 보다 상세하게는 나노 결정을 구비하는 비휘발성 메모리 소자, 상기 나노 결정 형성 방법 및 상기 비휘발성 메모리 소자의 제조방법에 관한 것이다.
최근 비휘발성 메모리 소자의 고집적화가 가속화됨에 따라, 단위 소자의 미세화, 보다 낮은 쓰기 전압 및 소거 전압을 구현하기 위한 노력이 계속되고 있다. 그러한 노력의 하나로, 최근 차세대 비휘발성 메모리로서 나노 결정을 전하 저장체로서 사용하는 메모리 소자 즉, 나노 결정 비휘발성 메모리 소자에 대한 연구가 시작되었다.
현재 나노 결정 비휘발성 메모리 소자는 실리콘 나노 결정 또는 금속 나노 결정을 채용하고 있다. 상기 실리콘 나노 결정은 그 크기가 매우 작아 이를 채용하는 비휘발성 메모리 소자의 미세화에 매우 유리하나, 컨트롤 게이트 전극 또는 채널과의 용량성 커플링(capacitive coupling)이 낮아 이를 채용하는 비휘발성 메모리 소자의 동작 전압이 비교적 큰 단점이 있다. 반면, 상기 금속 나노 결정을 채용하는 비휘발성 메모리 소자의 동작 전압은 비교적 낮은 반면, 그의 크기가 커서 이를 채용하는 비휘발성 메모리 소자의 미세화에 불리하며, 실리콘 산화막과의 계면이 불안정한 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극 또는 채널과의 용량성 커플링이 크면서, 크기가 작은 나노 결정을 구비하는 비휘발성 메모리 소자, 상기 나노 결정 형성 방법 및 상기 비휘발성 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 비휘발성 메모리 소자 제조방법을 제공한다. 먼저, 기판 상에 제1 실리콘 함유 절연막을 형성한다. 상기 제1 실리콘 함유 절연막 상에 제1 금속막을 형성한다. 상기 제1 금속막이 형성된 기판을 열처리하여 상기 제1 실리콘 함유 절연막 내에 제1 금속 실리사이드 나노 결정을 형성한다. 상기 제1 실리콘 함유 절연막 상에 잔존하는 제1 금속막을 제거하여 상기 제1 실리콘 함유 절연막을 노출시킨다. 상기 노출된 제1 실리콘 함유 절연막 상에 게이트 전극막을 형성한다.
상기 열처리 단계는 저온 열처리 단계와 고온 열처리 단계를 포함할 수 있다.
상기 게이트 전극막을 형성하기 전에, 상기 제1 실리콘 함유 절연막 상에 제2 실리콘 함유 절연막을 형성하고, 상기 제2 실리콘 함유 절연막 상에 제2 금속막을 형성하고, 상기 제2 금속막이 형성된 기판을 열처리하여 상기 제2 실리콘 함유 절연막 내에 제2 금속 실리사이드 나노 결정을 형성하고, 상기 제2 실리콘 함유 절연막 상에 잔존하는 제2 금속막을 제거하여 상기 제2 실리콘 함유 절연막을 노출시킬 수 있다.
상기 실리콘 함유 절연막은 실리콘 리치 산화막(Silicon Rich Oxide, SRO) 또는 실리콘 리치 질화막(Slicon Rich Nitride, SRN)일 수 있다.
상기 금속막은 탄탈륨, 몰리브덴, 니켈, 티타늄, 코발트, 텅스텐 또는 이들의 합금을 함유할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 금속 실리사이드 나노 결정 형성방법을 제공한다. 먼저, 기판 상에 실리콘 함유 절연막을 형성한다. 상기 실리콘 함유 절연막 상에 금속막을 형성한다. 상기 금속막이 형성된 기판을 열처리하여 상기 실리콘 함유 절연막 내에 금속 실리사이드 나노 결정을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 반도체 기판을 구비한다. 상기 기판 상에 제1 금속 실리사이드 나노 결정을 함유하는 제1 전하 저장 절연막이 위치한다. 상기 제1 전하 저장 절연막 상에 게이트 전극이 위치한다.
상기 제1 전하 저장 절연막과 상기 기판 사이에 터널 절연막이 위치할 수 있다. 상기 게이트 전극과 상기 제1 전하 저장 절연막 사이에 블로킹 절연막이 위치할 수 있다.
상기 게이트 전극과 상기 제1 전하 저장 절연막 사이에 제2 금속 실리사이드 나노 결정을 함유하는 제2 전하 저장 절연막이 위치할 수 있다.
상기 금속 실리사이드는 탄탈륨 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 또는 이들의 조합일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 절연막(12)을 적층한다. 상기 터널 절연막(12)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다. 바람직하게는 상기 터널 절연막(12)은 건식 열산화막일 수 있다.
상기 터널 절연막(20) 상에 실리콘 함유 절연막(13)을 형성한다. 상기 실리콘 함유 절연막(13)은 실리콘 리치 절연막(Silicon Rich Insulator; SRI)일 수 있다. 상기 실리콘 리치 절연막은 절연막 내에 미세한 실리콘 입자를 풍부하게 함유하는 막으로 실리콘 리치 산화막(Silicon Rich Oxide; SRO) 또는 실리콘 리치 질화막(Silicon Rich Nitride; SRN)일 수 있다. 실리콘 리치 산화막의 경우 SiOX(X<2)로 정의할 수 있다. 상기 실리콘 함유 절연막(13)은 화학기상증착법(CVD method) 또는 원자층증착법(ALD method)을 사용하여 형성할 수 있으나, 바람직하게는 원자층증착법(ALD method)을 사용하여 형성한다. 상기 실리콘 함유 절연막(13)은 4㎚ 내지 10㎚의 두께를 갖도록 형성할 수 있으나, 이에 한정되는 것은 아니다.
상기 실리콘 함유 절연막(13) 상에 금속막(15)을 형성한다. 상기 금속막(15)은 고융점 금속막으로서, 텅스텐(W)막, 티타늄(Ti)막, 코발트(Co)막, 니켈(Ni)막, 탄탈륨(Ta)막, 몰리브덴(Mo)막 또는 이들의 합금막일 수 있다. 바람직하게는 상기 금속막(15)은 코발트(Co)막일 수 있다. 상기 금속막(15)은 물리기상증착법, 화학기상증착법 또는 원자층증착법을 사용하여 형성할 수 있으며, 약 20㎚의 두께로 형성할 수 있으나, 이에 한정되는 것은 아니다.
상기 금속막(15) 상에 캡핑층(16)을 형성한다. 상기 캡핑층(16)은 상기 금속막(15)의 산화를 방지하기 위한 막이다. 상기 금속막(15)의 산화방지를 위해 상기 금속막(15)과 상기 캡핑층(16)은 진공파괴(vacuum breaking)없이 연속적으로 형성할 수 있다. 상기 캡핑층(16)은 티타늄막, 티타늄 질화막 또는 이들의 복합막일 수 있다.
도 1b를 참조하면, 상기 캡핑층(16)이 형성된 기판을 저온 열처리한다. 이 때, 상기 금속막(15) 내에 함유된 금속은 상기 실리콘 함유 절연막(13) 내부로 확산되며, 이와 동시에 상기 실리콘 함유 절연막(13)은 경화(harden)되어 금속 확산 경로들이 닫힐 수 있다. 따라서, 확산된 금속은 실리콘 함유 절연막(13)의 일부분에 국부적으로(locally) 위치할 수 있다. 이 때, 상기 실리콘 함유 절연막(13)은 금속의 확산을 저지하여(retard), 상기 실리콘 함유 절연막(13) 내에서 상기 금속이 확산되는 속도는 실리콘막 내부에서 금속이 확산되는 속도에 비해 매우 느릴 수 있다.
상기 저온 열처리는 퍼니스(furnace) 방식 또는 급속열처리(Rapid Thermal Process, RTP) 방식을 사용하여 수행할 수 있다. 상기 저온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체(inert gas) 분위기에서 300℃ 내지 500℃의 온도, 바람직하게는 300℃ 내지 460℃의 온도에서 수행할 수 있다.
상기 저온 열처리된 기판을 상기 저온 열처리 온도에 비해 높은 온도로 열처리 즉, 고온 열처리한다. 상기 고온 열처리 온도는 상기 저온 열처리 온도에 비해 높다. 이 때, 상기 실리콘 함유 절연막(13) 내에 국부적으로 확산된 금속은 상기 실리콘 함유 절연막(13) 내의 실리콘 입자와 반응하여 금속 실리사이드 나노 결정(metal silicide nanocrystal; NC)을 형성한다. 상기 고온 열처리 또한 퍼니스(furnace) 방식 또는 급속열처리(Rapid Thermal Process, RTP) 방식을 사용하여 수행할 수 있다. 상기 고온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체 분위기에서 600℃ 내지 800℃의 온도에서 수행할 수 있다.
상기 금속 실리사이드 나노 결정(NC)의 수직적 분포(vertical distribution)는 상기 실리콘 함유 절연막(13)의 두께 및/또는 상기 저온 열처리 조건에 의해 결정될 수 있다. 한편, 상기 금속 실리사이드 나노 결정(NC)은 단결정일 수 있다. 왜냐하면, 상술한 바와 같이 상기 실리콘 함유 절연막(13) 내부에서 상기 금속이 확산되는 속도는 매우 느려 상기 실리콘 함유 절연막(13) 내에 확산된 금속의 양은 불충분한 반면 실리콘의 양은 풍부하기 때문이다. 상기 금속막(15)이 코발트(Co)막인 경우, 상기 금속 실리사이드 나노 결정(NC)은 CoSi2 나노 결정일 수 있다. 상 기 CoSi2는 다른 코발트 실리사이드 즉, CoSi, Co2Si에 비해 비저항이 작고 열적, 화학적으로 안정하다. 또한, 상기 금속 실리사이드 나노 결정(NC)의 모양은 구형일 수 있으며, 크기는 2㎚ 내지 4㎚ 정도로 매우 미세하다.
한편, 상기 금속 실리사이드 나노 결정(NC)을 함유하는 실리콘 함유 절연막(13)은 전하저장 절연막(13')으로 정의할 수 있다.
도 1c를 참조하면, 상기 캡핑층(도 1b의 16) 및 상기 금속막(도 1b의 15)을 제거하여 상기 전하저장 절연막(13')을 노출시킨다. 이 때, 상기 캡핑층(16) 및 상기 금속막(15)은 습식식각법을 사용하여 제거할 수 있다.
다른 실시예에서, 상기 고온 열처리는 상기 캡핑층(16) 및 상기 금속막(15)을 제거한 후 실시할 수도 있다.
상기 노출된 전하저장 절연막(13') 상에 블로킹 절연막(17)을 형성한다. 상기 블로킹 절연막(17)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다.
상기 블로킹 절연막(17) 상에 게이트 도전막(18)을 형성한다. 상기 게이트 도전막(18)은 폴리실리콘막 또는 폴리실리콘막과 금속 실리사이드막의 적층막일 수 있다.
도 1d를 참조하면, 상기 게이트 도전막(18), 상기 블로킹 절연막(17), 상기 전하저장 절연막(13') 및 상기 터널 절연막(12)을 차례로 패터닝하여 게이트 패턴(G)을 형성한다.
상기 게이트 패턴(G)을 마스크로 하여 상기 기판(10) 내에 n형 또는 p형 불순물을 저농도로 주입하여 LDD 영역들(11a)을 형성할 수 있다. 그 후, 상기 게이트 패턴(G) 상에 스페이서 절연막을 적층하고, 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(G)의 측벽 상에 절연 스페이서(19)를 형성할 수 있다. 상기 게이트 패턴(G) 및 상기 절연 스페이서(19)를 마스크로 하여 상기 기판(10) 내에 LDD 영역(11a)을 형성하기 위해 사용한 불순물과 동일 도전형의 불순물을 고농도로 주입하여 소오스/드레인 영역들(11b)을 형성한다. 상기 LDD 영역들(11a) 사이는 채널 영역으로 정의된다.
도 1d를 다시 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명한다.
반도체 기판(10) 상에 금속 실리사이드 나노 결정(NC)을 함유하는 전하 저장 절연막(13')이 위치한다. 상기 전하 저장 절연막(13')은 실리콘 함유 절연막으로서, 구체적으로는 실리콘 리치 절연막일 수 있다. 상기 실리콘 리치 절연막은 실리콘 리치 산화막(SRO) 또는 실리콘 리치 질화막(SRN)일 수 있다. 상기 금속 실리사이드는 탄탈륨 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 또는 이들의 조합일 수 있다. 바람직하게는 상기 금속 실리사이드는 비저항이 작고 열적, 화학적으로 안정한 코발트 실리사이드(CoSi2)일 수 있다. 상기 금속 실리사이드 나노 결정(NC)은 상기 전 하 저장 절연막(13')의 일부분에 국부적으로 위치한다. 상기 금속 실리사이드 나노 결정(NC)은 단결정일 수 있고, 구형일 수 있으며, 2㎚ 내지 4㎚ 정도의 크기를 가질 수 있다.
상기 전하 저장 절연막(13') 상에 게이트 전극(18)이 위치한다. 상기 게이트 전극(18)은 폴리실리콘막 또는 폴리실리콘막과 금속 실리사이드막의 적층막일 수 있다.
상기 전하 저장 절연막(13')과 상기 기판(10) 사이에 터널 절연막(12)이 위치할 수 있다. 상기 터널 절연막(12)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다. 바람직하게는 상기 터널 절연막(12)은 열산화막일 수 있다. 만약, 상기 금속 실리사이드 나노 결정(NC)을 상기 전하 저장 절연막(13')의 상부 부분에 국부적으로 위치하도록 형성한 경우, 상기 터널 절연막(12)은 생략될 수 있다. 이 때, 상기 전하 저장 절연막(13')의 하부 부분이 상기 터널 절연막(12)과 유사한 역할을 할 수 있다.
상기 게이트 전극(18)과 상기 전하 저장 절연막(13') 사이에 블로킹 절연막(17)이 위치할 수 있다. 상기 블로킹 절연막(17)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다.
상기 터널 절연막(12), 상기 전하 저장 절연막(13'), 상기 블로킹 절연막(17) 및 상기 게이트 전극(18)은 게이트 패턴(G)을 구성한다. 상기 게이트 패턴(G)의 측벽 상에 절연 스페이서(19)가 위치할 수 있다.
상기 게이트 패턴(G)에 인접한 기판 내에 n형 또는 p형 LDD 영역들(11a)이 위치할 수 있다. 상기 LDD 영역들(11a) 사이는 채널 영역으로 정의된다. 상기 LDD 영역들(11a)에 인접하여 소오스/드레인 영역들(11b)이 위치한다.
이러한 비휘발성 메모리 소자에서, 이러한 금속 실리사이드 나노 결정(NC)은 순수한 금속 나노 결정과 유사한 특성을 가지므로 상기 게이트 전극(18) 및 상기 채널 영역과 비교적 큰 용량성 결합(capacitive coupling)을 나타낸다. 따라서, 소자 동작 전압을 낮출 수 있다. 또한, 순수 금속 나노 결정에 비해 상기 금속 실리사이드 나노 결정(NC)은 절연막(13')에 대해 양호한 계면 특성을 갖는다. 나아가, 상기 금속 실리사이드 나노 결정(NC)의 크기는 2㎚ 내지 4㎚ 정도로 매우 작아 비휘발성 메모리 소자를 미세화시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 2a를 참조하면, 반도체 기판(20) 상에 터널 절연막(22)을 적층한다. 상기 터널 절연막(22)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다. 바람직하게는 상기 터널 절연막(22)은 건식 열산화막일 수 있다.
상기 터널 절연막(22) 상에 제1 실리콘 함유 절연막(23a)을 형성한다. 상기 제1 실리콘 함유 절연막(23a)은 실리콘 리치 절연막(SRI)일 수 있다. 상기 실리콘 리치 절연막은 실리콘 리치 산화막(SRO) 또는 실리콘 리치 질화막(SRN)일 수 있다. 상기 제1 실리콘 함유 절연막(23a)은 4㎚ 내지 10㎚의 두께로 형성할 수 있다.
상기 제1 실리콘 함유 절연막(23a) 상에 제1 금속막(25a)을 형성한다. 상기 제1 금속막(25a)은 고융점 금속막으로서, 텅스텐(W)막, 티타늄(Ti)막, 코발트(Co)막, 니켈(Ni)막, 탄탈륨(Ta)막, 몰리브덴(Mo)막 또는 이들의 합금막일 수 있다. 바람직하게는 상기 제1 금속막(25a)은 코발트(Co)막일 수 있다. 상기 제1 금속막(25a)은 약 20㎚의 두께로 형성할 수 있다.
상기 제1 금속막(25a) 상에 제1 캡핑층(26a)을 형성한다. 상기 제1 금속막(25a)과 상기 제1 캡핑층(26a)은 진공파괴없이 연속적으로 형성할 수 있다. 상기 제1 캡핑층(26a)은 티타늄막, 티타늄 질화막 또는 이들의 복합막일 수 있다.
도 2b를 참조하면, 상기 제1 캡핑층(26a)이 형성된 기판을 저온 열처리한다. 이 때, 상기 제1 금속막(25a) 내에 함유된 금속은 상기 제1 실리콘 함유 절연막(23a) 내부로 확산되어, 상기 제1 실리콘 함유 절연막(23a)의 일부분에 국부적으로 위치할 수 있다. 상기 저온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체 분위기에서 300℃ 내지 500℃의 온도에서 수행할 수 있다.
상기 저온 열처리된 기판을 상기 저온 열처리 온도에 비해 높은 온도로 열처리 즉, 고온 열처리한다. 이 때, 상기 제1 실리콘 함유 절연막(23a) 내에 확산된 금속은 상기 제1 실리콘 함유 절연막(23a) 내의 실리콘 입자와 반응하여 제1 금속 실리사이드 나노 결정(metal silicide nanocrystal; NCa)을 형성한다. 상기 고온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체 분위기에서 600℃ 내지 800℃의 온도에서 수행할 수 있다. 상기 제1 금속 실리사이드 나노 결정(NCa)을 함유하는 제1 실리콘 함유 절연막(23a)은 제1 전하저장 절연막(23a')으로 정의할 수 있다.
도 2c를 참조하면, 상기 제1 캡핑층(도 2b의 26a) 및 상기 제1 금속막(도 2b의 25a)을 제거하여 상기 제1 전하저장 절연막(23a')을 노출시킨다.
상기 노출된 제1 전하저장 절연막(23a') 상에 제2 실리콘 함유 절연막(23b)을 형성한다. 상기 제2 실리콘 함유 절연막(23b) 또한 실리콘 리치 절연막일 수 있으며, 구체적으로 실리콘 리치 산화막(SRO) 또는 실리콘 리치 질화막(SRN)일 수 있다. 그러나, 상기 제2 실리콘 함유 절연막(23b)과 상기 제1 실리콘 함유 절연막(23a)은 서로 동일한 물질로 형성될 필요는 없다. 상기 제2 실리콘 함유 절연막(23b)은 4㎚ 내지 10㎚의 두께로 형성할 수 있다.
상기 제2 실리콘 함유 절연막(23b) 상에 제2 금속막(25b)을 형성한다. 상기 제2 금속막(25b)은 고융점 금속막으로서, 상기 제1 금속막(25a)에 상관없이 텅스텐(W)막, 티타늄(Ti)막, 코발트(Co)막, 니켈(Ni)막, 탄탈륨(Ta)막, 몰리브덴(Mo)막 또는 이들의 합금막일 수 있다. 바람직하게는 상기 제2 금속막(25b) 또한 코발트(Co)막일 수 있다. 상기 제2 금속막(25b)은 약 20㎚의 두께로 형성할 수 있다.
상기 제2 금속막(25b) 상에 제2 캡핑층(26b)을 형성한다. 상기 제2 금속막(25b)과 상기 제2 캡핑층(26b)은 진공파괴없이 연속적으로 형성할 수 있다. 상기 제2 캡핑층(26b)은 상기 제1 캡핑층(26a)에 상관없이 티타늄막, 티타늄 질화막 또는 이들의 복합막일 수 있다.
도 2d를 참조하면, 상기 제2 캡핑층(26b)이 형성된 기판을 저온 열처리한다. 이 때, 상기 제2 금속막(25b) 내에 함유된 금속은 상기 제2 실리콘 함유 절연 막(23b) 내부로 확산되어, 상기 제2 실리콘 함유 절연막(23b)의 일부분에 국부적으로 위치할 수 있다. 상기 저온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체(inert gas) 분위기에서 300℃ 내지 500℃의 온도에서 수행할 수 있다.
상기 저온 열처리된 기판을 고온 열처리한다. 이 때, 상기 제2 실리콘 함유 절연막(23b) 내에 확산된 금속은 상기 제2 실리콘 함유 절연막(23b) 내의 실리콘 입자와 반응하여 제2 금속 실리사이드 나노 결정(metal silicide nanocrystal; NCb)을 형성한다. 상기 고온 열처리는 질소, 아르곤 또는 헬륨 등과 같은 비활성 기체 분위기에서 600℃ 내지 800℃의 온도에서 수행할 수 있다. 상기 제2 금속 실리사이드 나노 결정(NCb)을 함유하는 제2 실리콘 함유 절연막(23b)은 제2 전하저장 절연막(23b')으로 정의할 수 있다.
도 2e를 참조하면, 상기 제2 캡핑층(도 2d의 26b) 및 상기 제2 금속막(도 2d의 25b)을 제거하여 상기 제2 전하저장 절연막(23b')을 노출시킨다.
상기 제2 전하저장 절연막(23b') 상에 블로킹 절연막(27)을 형성한다. 상기 블로킹 절연막(27)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 알루미늄 산화막 또는 이들의 복합막일 수 있다. 상기 블로킹 절연막(27) 상에 게이트 도전막(28)을 형성한다. 상기 게이트 도전막(28)은 폴리실리콘막 또는 폴리실리콘막과 금속 실리사이드막의 적층막일 수 있다.
도 2f를 참조하면, 상기 게이트 도전막(28), 상기 블로킹 절연막(27), 상기 제2 전하저장 절연막(23b'), 상기 제1 전하저장 절연막(23a') 및 상기 터널 절연막(22)을 차례로 패터닝하여 게이트 패턴(G)을 형성한다.
상기 게이트 패턴(G)을 마스크로 하여 상기 기판(20) 내에 n형 또는 p형 불순물을 저농도로 주입하여 LDD 영역(21a)을 형성할 수 있다. 그 후, 상기 게이트 패턴(G)의 측벽 상에 절연 스페이서(29)를 형성하고, 상기 게이트 패턴(G) 및 상기 절연 스페이서(29)를 마스크로 하여 상기 기판(20) 내에 LDD 영역(21a)을 형성하기 위해 사용한 불순물과 동일 도전형의 불순물을 고농도로 주입하여 소오스/드레인 영역(21b)을 형성한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<제조예>
반도체 기판을 열산화하여 4㎚의 두께를 갖는 터널 산화막을 형성하였다. 상기 터널 산화막 상에 원자층 증착법을 사용하여 7㎚의 두께를 갖는 실리콘 리치 산화막을 형성하였다. 상기 실리콘 리치 산화막 상에 2㎚의 두께를 갖는 코발트막과 티타늄 나이트라이드막을 진공파괴 없이 순차적으로 형성하였다. 그 후, 상기 기판을 질소 분위기, 460도에서 240초간 1차 어닐링한 후, 질소 분위기 600도에서 240초간 2차 어닐링하였다. 상기 티타늄 나이트라이드막과 상기 코발트막을 차례로 제거하여 상기 실리콘 리치 산화막을 노출시킨 후, 상기 실리콘 리치 산화막 상에 블로킹 산화막을 10㎚의 두께로 형성하고, 상기 블로킹 산화막 상에 게이트 도전막을 형성하였다. 상기 게이트 도전막, 상기 블로킹 산화막, 상기 실리콘 리치 산화막, 상기 터널 산화막을 차례로 식각하여 게이트 패턴을 형성하였다.
도 3a는 상기 제조예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타낸 TEM(Transimission Electron Microscope) 사진이고, 도 3b는 도 3a의 일부분을 확대하여 나타낸 TEM 사진이다.
도 3a 및 도 3b를 참조하면, 코발트 실리사이드 나노 결정(NC, CoSi2 nanocrystal)은 실리콘 리치 산화막(13')의 상부 영역에 국부적으로 위치함을 알 수 있다. 또한, 코발트 실리사이드 나노 결정(NC)의 크기는 3nm 정도로 매우 작은 것을 알 수 있다. 이러한 작은 크기의 나노 결정으로 인해 게이트 패턴의 폭을 매우 미세하게 형성할 수 있다. 따라서, 비휘발성 메모리 소자의 미세화를 구현할 수 있다.
도 4는 상기 제조예에 따른 비휘발성 메모리 소자의 MOS 캐패시터 구조에서의 C-V 곡선을 나타낸 그래프이다.
도 4를 참조하면, 전압을 변화시킬 때 캐패시턴스는 약 3V의 윈도우를 형성하는 것을 확인할 수 있다. 이로부터, 상기 실리콘 리치 산화막 내에 형성된 코발트 실리사이드 나노 결정이 전하 트랩 사이트로서의 역할을 하는 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리 소자를 제조할 수 있다. 상기 금속 실리사이드 나노 결정은 순수한 금속 나노 결정과 유사한 특성을 가지므로 게이트 전극 및 채널 영역과 비교적 큰 용량성 결합을 나타내어, 소자 동작 전압을 낮출 수 있다. 또한, 상기 금속 실리사이드 나노 결정의 크기는 2㎚ 내지 4㎚ 정도로 매우 작아 비휘발성 메모리 소자를 미세화시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (22)

  1. 기판 상에 제1 실리콘 함유 절연막을 형성하는 단계;
    상기 제1 실리콘 함유 절연막 상에 제1 금속막을 형성하는 단계;
    상기 제1 금속막이 형성된 기판을 열처리하여 상기 제1 실리콘 함유 절연막 내에 제1 금속 실리사이드 나노 결정을 형성하는 단계;
    상기 제1 실리콘 함유 절연막 상에 잔존하는 제1 금속막을 제거하여 상기 제1 실리콘 함유 절연막을 노출시키는 단계; 및
    상기 노출된 제1 실리콘 함유 절연막 상에 게이트 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  2. 제1항에 있어서,
    상기 제1 실리콘 함유 절연막을 형성하기 전에 상기 기판 상에 터널 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  3. 제1항에 있어서,
    상기 게이트 전극막을 형성하기 전에 상기 노출된 제1 실리콘 함유 절연막 상에 블로킹 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  4. 제1항에 있어서,
    상기 열처리 단계는 저온 열처리 단계와 고온 열처리 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  5. 제4항에 있어서,
    상기 저온 열처리 단계는 300℃ 내지 500℃에서 진행하고, 상기 고온 열처리 단계는 600℃ 내지 800℃에서 진행하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  6. 제1항에 있어서,
    상기 기판을 열처리하기 전에, 상기 제1 금속막 상에 제1 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  7. 제1항에 있어서,
    상기 게이트 전극막을 형성하기 전에,
    상기 제1 실리콘 함유 절연막 상에 제2 실리콘 함유 절연막을 형성하는 단계;
    상기 제2 실리콘 함유 절연막 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막이 형성된 기판을 열처리하여 상기 제2 실리콘 함유 절연막 내에 제2 금속 실리사이드 나노 결정을 형성하는 단계; 및
    상기 제2 실리콘 함유 절연막 상에 잔존하는 제2 금속막을 제거하여 상기 제2 실리콘 함유 절연막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  8. 제7항에 있어서,
    상기 제2 금속막이 형성된 기판을 열처리하기 전에, 상기 제2 금속막 상에 제2 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  9. 제1항에 있어서,
    상기 실리콘 함유 절연막은 실리콘 리치 산화막(Silicon Rich Oxide, SRO) 또는 실리콘 리치 질화막(Slicon Rich Nitride, SRN)인 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  10. 제1항에 있어서,
    상기 금속막은 탄탈륨, 몰리브덴, 니켈, 티타늄, 코발트, 텅스텐 또는 이들의 합금을 함유하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  11. 기판 상에 실리콘 함유 절연막을 형성하는 단계;
    상기 실리콘 함유 절연막 상에 금속막을 형성하는 단계; 및
    상기 금속막이 형성된 기판을 열처리하여 상기 실리콘 함유 절연막 내에 금속 실리사이드 나노 결정을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  12. 제11항에 있어서,
    상기 열처리 단계는 저온 열처리 단계와 고온 열처리 단계를 포함하는 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  13. 제12항에 있어서,
    상기 저온 열처리 단계는 300℃ 내지 500℃에서 진행하고, 상기 고온 열처리 단계는 600℃ 내지 800℃에서 진행하는 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  14. 제11항에 있어서,
    상기 기판을 열처리하기 전에, 상기 금속막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  15. 제11항에 있어서,
    상기 실리콘 함유 절연막은 실리콘 리치 산화막(SRO) 또는 실리콘 리치 질화 막(SRN)인 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  16. 제11항에 있어서,
    상기 금속막은 탄탈륨, 몰리브덴, 니켈, 티타늄, 코발트, 텅스텐 또는 이들의 합금을 함유하는 것을 특징으로 하는 금속 실리사이드 나노 결정 형성방법.
  17. 반도체 기판;
    상기 기판 상에 위치하고, 제1 금속 실리사이드 나노 결정을 함유하는 제1 전하 저장 절연막; 및
    상기 제1 전하 저장 절연막 상에 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 전하 저장 절연막과 상기 기판 사이에 위치하는 터널 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제17항에 있어서,
    상기 게이트 전극과 상기 제1 전하 저장 절연막 사이에 위치하는 블로킹 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제17항에 있어서,
    상기 게이트 전극과 상기 제1 전하 저장 절연막 사이에 위치하고, 제2 금속 실리사이드 나노 결정을 함유하는 제2 전하 저장 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제17항에 있어서,
    상기 전하 저장 절연막은 실리콘 리치 산화막(SRO) 또는 실리콘 리치 질화막(SRN)인 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제17항에 있어서,
    상기 금속 실리사이드는 탄탈륨 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 또는 이들의 조합인 것을 특징으로 하는 비휘발성 메모리 소자.
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