KR101595931B1 - 캡슐화된 분리 영역들을 구비한 반도체 장치들 및 관련 가공 방법들 - Google Patents

캡슐화된 분리 영역들을 구비한 반도체 장치들 및 관련 가공 방법들 Download PDF

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Abstract

캡슐화된 분리 영역들을 구비한 반도체 장치 구조체들을 위한 장치 및 그와 관련된 가공 방법이 제공된다. 반도체 장치 구조를 가공하기 위한 예시적인 방법은, 반도체 재료의 제1 영역 주변에서 반도체 기판에 제1 유전체 재료로 이루어진 하나의 분리 영역을 형성하는 단계, 상기 분리 영역 및 상기 제1 영역을 덮어씌우는 제2 유전체 재료로 이루어진 제1 레이어를 형성하는 단계, 그리고 상기 제1 영역을 덮어씌우는 상기 제2 유전체 재료를 제거하고 상기 분리 영역을 덮어씌우는 상기 제2 유전체 재료는 그대로 남겨두는 단계를 포함한다. 상기 분리 영역은 상기 제1 영역에 비하여 함입되고, 상기 제2 유전체 재료는 에천트에 대하여 상기 제1 유전체 재료보다 더 강한 내성을 갖는다.

Description

캡슐화된 분리 영역들을 구비한 반도체 장치들 및 관련 가공 방법들{SEMICONDUCTOR DEVICES HAVING ENCAPSULATED ISOLATION REGIONS AND RELATED FABRICATION METHODS}
본 발명의 실시예들은 일반적으로 반도체 장치 구조+들 및 관련된 가공 방법들에 관한 것으로서, 더욱 자세하게는, 본 발명의 실시예들은 반도체 재료의 전기적 분리 영역(electrically isolated region)들 위에 형성된 장치들 및 관련된 가공 방법들에 관한 것이다.
금속 산화물 반도체 전계효과 트랜지스터들(MOSFETs: metal oxide semiconductor field-effect transistors)과 같은 트랜지스터들은 반도체 장치들의 대다수에 있어서 핵심 구성 블록(core building block)이다. 고성능 프로세서 장치들과 같은 일부 반도체 장치들은 수백만 개의 트랜지스터들을 포함할 수 있다. 그러한 장치들에서는, 감소된 트랜지스터 크기, 그리고 그에 따라 증가된 트랜지스터 밀도가 반도체 가공 산업에서 전통적으로 높은 우선순위를 갖는다. 증가된 밀도는 인접하는 장치들 사이의 영역을 감소시키는 것을 필요로 하고, 이는 순차적으로, 성능 저하 및/또는 수율(yield) 감소를 가져오는 누설 전류(leakage current), 기생 용량(parasitic capacitance), 및 기타 바람직하지 않은 전기적 효과들을 방지하도록, 상기 장치들 사이의 신뢰성 있는 분리(isolation)를 필요로 한다.
하나의 반도체 재료로 이루어진 하나의 반도체 기판 위에 하나의 반도체 장치를 가공하는 방법이 제공된다.
본 방법은, 반도체 재료의 제1 영역에 인접한 반도체 기판에 제1 유전체 재료(dielectric material)로 이루어진 하나의 분리 영역(isolation region)을 형성하는 단계, 상기 분리 영역 및 상기 제1 영역을 덮어씌우는 제2 유전체 재료의 제1 레이어(layer)를 형성하는 단계, 그리고 상기 제1 영역을 덮어씌우는 상기 제2 유전체 재료를 제거하고 상기 분리 영역을 덮어씌우는(overlaying) 상기 제2 유전체 재료 부위들은 그대로 남겨놓는 단계를 포함한다. 상기 분리 영역은 상기 제1 영역에 비하여 상대적으로 함입되고(recessed), 상기 제2 유전체 재료는 에천트(etchant)에 대하여 상기 제1 유전체 재료보다 더 강한 내성(resistant)을 갖는다.
다른 실시예에서, 하나의 반도체 재료로 이루어진 하나의 반도체 기판 위에 하나의 반도체 장치 구조체(semiconductor device structure)를 가공하는 하나의 방법은, 반도체 재료의 제1 영역 주변에 산화물 분리 영역(oxide isolation region)을 형성하는 단계, 상기 제1 영역 및 상기 산화물 분리 영역을 덮어씌우는 하나의 질화물(nitride material)을 컨포멀하게 증착시키는(conformably depositing) 단계, 그리고 상기 제1 영역을 덮어씌우는 상기 질화물을 제거하고 상기 산화물 분리 영역을 덮어씌우는 상기 질화물의 부위는 그대로 남겨두는 단계를 포함한다. 상기 산화물 분리 영역은 상기 제1 영역에 비하여 함입되어 있다.
또 다른 실시예에서, 반도체 장치(semiconductor device)를 위한 또 다른 장치(apparatus)가 제공된다. 상기 반도체 장치는, 트랜지스터 구조가 위에 형성되어 있는 반도체 재료로 이루어진 하나의 활성 영역, 반도체 재료의 상기 활성 영역에 인접하고 상기 활성 영역에 비하여 상대적으로 함입되어 있는 하나의 산화물 분리 영역, 그리고 상기 산화물 분리 영역을 덮어씌우는 하나의 유전체 캡핑 재료(dielectric capping material)를 포함한다. 상기 유전체 캡핑 재료는 에천트에 대하여 상기 산화물 분리 영역보다 더 강한 내성을 갖는다.
상기 요약 내용은 아래의 상세한 설명에서 더욱 자세히 설명되고 있는 선별된 개념들을 간략한 형태로 소개하기 위하여 제공되었다. 상기 요약 내용은 본 발명의 청구범위에 주요 특징 또는 본질적 특징들을 제시하고자 제공된 것이 아니고, 청구범위의 청구항들에 의해 정의된 본 발명의 범위를 결정하는 데 있어서 보조적인 역할을 하는 것으로 이해되어서도 아니 된다.
본 발명은, 첨부된 도면들과 함께, 이어지는 상세한 설명 및 첨부된 청구범위의 청구항들을 참조함으로써, 더욱 완전하게 이해될 수 있는데, 상기 도면들에서 동일한 도면 부호들은 유사한 구성요소들을 가리키고 있다.
도 1 내지 도 7은 예시적인 실시예들에서 반도체 장치 구조 및 상기 반도체 장치 구조의 가공 방법들을 도시하는 단면도들이다.
이어진 상세한 설명은, 그 성격에 있어서 단지 예시적이며, 본 발명의 실시예들 및 그 실시예들의 적용 및 용도들을 제안하는 것이 아니다. 본 명세서에서, "예시적"이라는 용어는, "예, 보기, 또는 삽화로서 기능함"을 의미한다. 본 명세서에서 설명된 어떠한 실시예도, 반드시 다른 구현예보다 바람직하다거나 더 나은 장점들을 반드시 갖는 것은 아니다. 더 나아가, 본 발명은 선행 기술 분야, 배경 기술, 발명의 간략한 설명, 또는 이어지는 발명의 상세한 설명에 제시된 어떠한 명시적 또는 묵시적 원리에 제한받는 것으로 해석되어서는 아니 된다.
본 명세서에서 설명된 기법들 및 기술들은, 하나의 반도체 기판의 전기적 분리 영역들 위에 MOS 트랜지스터 장치를 가공하는 데 활용될 수 있다. 상기 "MOS 장치"라는 용어는 하나의 금속 게이트 전극(metal gate electrode) 및 하나의 산화물 게이트 절연체(oxide gate insulator)를 구비한 하나의 장치를 가리키는 것이지만, 본 명세서에서는, 하나의 기판 위에 하나의 게이트 절연체가 배치되고, 순차적으로 상기 하나의 게이트 분리체 위에 배치된 하나의 전도성 게이트 전극(금속 또는 기타 전도성 재료)을 포함하는 어떠한 반도체 장치도 가리킬 수 있다. 반도체 장치들의 가공에 있어서 다양한 단계들은 잘 알려져 있으며, 따라서 간략한 설명을 위하여, 본 명세서에서는 잘 알려진 공정들의 세부 내용들을 제공하지 않고, 많은 종래의 단계들이 간략하게 언급되거나 생략된다.
도 1 내지 도 7은 하나의 반도체 장치 구조(100) 및 그 반도체 장치 구조를 가공하는 공정 단계들을 도시하고 있다. 도 1 내지 도 2를 참조하면, 하나의 실시예에서 반도체 장치 구조(100)의 가공은, 적절한 하나의 반도체 재료(102) 기판을 제공하고, 상기 반도체 기판(102)에 산화물 분리 영역들(104, 106)을 형성하여, 상기 반도체 재료(102)의 전기적 분리 영역들(108, 110, 112)을 구성하는 것으로 이루어진다. 아래에서 더욱 자세히 설명되는 것처럼, 상기 전기적 분리 영역들(108, 110, 112)은 종래 방식대로 구성되고(doped), 상기 전기적으로 분리된 트랜지스터 장치들 또는 기타 장치들을 형성하는 데 활용된다. 따라서, 한정적이 아닌 설명 상의 편의를 위하여, 상기 전기적 분리 영역들(108, 110, 112)은 본 명세서에서 활성 영역(active region)들로 지칭된다.
하나의 예시적인 실시예에서, 상기 반도체 기판(102)은 하나의 실리콘 재료로 이루어진 벌크 반도체 기판(bulk semiconductor substrate)으로 실현되는데, 본 명세서에서 "실리콘 재료"라는 용어는, 반도체 산업에서 통상적으로 사용되는 상대적으로 순수한 실리콘 재료뿐만 아니라, 게르마늄(germanium), 탄소(carbon), 및 그와 유사한 물질과 같은 다른 요소들과 혼합된 실리콘도 포함하도록 사용되었다. 대안으로서, 상기 반도체 재료(102)가 게르마늄, 갈륨 비소, 및 유사물질로 실현되거나, 상기 반도체 재료(102)가 서로 다른 반도체 재료들의 레이어들을 포함할 수 있다. 추가로, 본 명세서에서 가공 공정이 벌크 반도체 기판을 배경으로 설명되고 있지만, 본 발명이 벌크 반도체 기판들에 한정되지는 않는다는 점을 주지할 필요가 있으며, 실제로 상기 가공 공정은, SOI 기판(silicon-on-insulator)의 두께를 고려하여 아래에서 설명되는 상대적 크기를 적절하게 변경함으로써, 동일한 방식으로 SOI 기판에 대하여도 활용될 수 있다.
하나의 예시적인 실시예에서, 상기 전기적 분리 영역들(108, 110, 112)은 반도체 기판 위에 섈로우 트렌치 분리(STI: shallow trench isolation)를 수행함으로써 형성된다. 도시된 실시예에서, 하나의 산화물(oxide material)(114) 레이어(본 명세서에서 산화물 패드(pad oxide)로도 지칭됨)는 반도체 재료(102)를 덮어씌움으로써 형성되고, 하나의 마스킹 재료(masking material)(116) 레이어는 산화물(114)을 덮어씌움으로써 형성된다. 하나의 예시적인 실시예에서, 상기 산화물(114) 레이어는 상대적으로 얇고, 통상적으로 대략 10 nm, 바람직하게는 대략 5 nm 이하이고, 상기 산화물(114)은 종래의 방식으로 반도체 기판(102)의 노출된 표면 위에 열 성장(thermally grown)되거나 증착된(deposited) 것일 수 있다. 상기 마스킹 재료(116) 레이어는, 상기 산화물 레이어(114)를 대략 80 nm 범위의 두께로 덮어씌우는 하나의 질화물(예를 들어, 질화 규소(silicon nitride), 산질화 규소(silicon oxynitride, 또는 유사물질)처럼, 하나의 견고한 마스크 재료(mask material)를 컨포멀하게(conformably) 증착시킴(depositing)으로써 형성된다. 질화 규소와 같은 하나의 질화물이 바람직한데, 이는 차후에 에칭 마스크(etch mask)로서 사용되는 경우에 하위 반도체 재료(102)의 선택적 에칭을 제공하기 때문이다. 따라서 상기 활성 영역들(108, 110, 112)을 덮어씌우는 상기 마스킹 재료(116) 부위들은 본 명세서에서, 설명의 용이함을 위하여 비한정적으로, 질화물 패드(pad nitride)라고 지칭된다. 상기 질화물 패드(116)는 상기 반도체 재료(102)의 원하는 활성 영역들(108, 110, 112)을 마스킹하도록 패턴형성되고, 상기 산화물 패드(114) 및 반도체 재료(102)의 노출된(또는 보호되지 않은) 부위들을 제거하기 위하여 이방성 에천트가 활용되어, 상기 활성 영역들(108, 110, 112) 사이에 트렌치(trench)들이 형성된다. 도 1에서는 도시되지 않았지만, 상기 트렌치들은 상기 활성 영역들(108, 110, 112)의 둘레에, 또는 상기 활성 영역들(108, 110, 112)들을 외접하도록 형성되어, 서로 인접한 활성 영역들(108, 110, 112)을 물리적으로 분리시킬 수 있다. 상기 트렌치들은, 상기 활성 영역들(108, 110, 112)에 후에 형성되는 어떠한 본체 영역(body region)들(또는 웰 영역(well region)들)의 깊이를 초과하는 깊이로 에칭된다. 예를 들어, 하나의 실시예에 따르면, 상기 트렌치들은 상기 반도체 재료(102)의 상부 표면에 대하여 상대적으로 약 300 nm의 깊이로 에칭된다.
트렌치들을 형성한 후에는, 하나의 예시적인 실시예에서, 하나의 산화물(118) 레이어가 상기 트렌치들 안의 상기 반도체 재료(102)가 노출된 표면들 위에 형성된다. 예를 들어, 상기 반도체 재료(102)의 노출된 표면 위에 이산화 규소(silicon dioxide)와 같은 산화물의 선택적 성장을 증진시키는 상승된 온도의 산화용 대기(oxidizing ambient)에 상기 반도체 기판(102)을 노출함으로써, 상기 트렌치들의 노출된 표면 위에 산화물(118)이 열 성장될 수 있다. 하나의 예시적인 실시예에서, 상기 산화물(118) 레이어는 상대적으로 얇고, 바람직하게는, 약 5 nm 이하의 두께로 형성된다. 하나의 실시예에서, 상기 산화물(118)의 두께는 약 3 nm 내지 4 nm의 범위 안에 있다.
상기 트렌치들 안에 상기 산화물(118) 레이어를 형성한 후, 가공 공정은 계속하여 상기 트렌치들 안에 그리고 상기 반도체 재료(102)를 덮어씌우도록 제2 산화물(120) 레이어를 형성하여, 도 1에 도시된 반도체 장치 구조(100)를 이루도록 한다. 바람직하게는 상기 제2 산화물(120) 레이어가, PECVD(plasma enhanced chemical vapor deposition) 공정 또는 다른 적절한 증착 공정을 사용하여 이산화 규소와 같은 산화물을 컨포멀하게 증착시킴으로써 형성된다. 이와 관련하여, 상기 산화물(120)은 HARP(high aspect ratio plasma) 산화물로서 실현될 수 있다. 하나의 예시적인 실시예에서, 상기 산화물(120)은 상기 트렌치들의 깊이 이상의 두께로 증착되고, 아래에서 더욱 상세히 설명되는 것처럼, 이후 상기 활성 영역들(108, 110, 112)의 반도체 재료(102) 상부 표면들 아래의 높이로 감소된다. 예를 들어, 하나의 실시예에 따르면, 상기 트렌치들은 상기 반도체 재료(102)의 표면에 대하여 상대적으로 약 300 nm의 깊이로 에칭되고, 상기 산화물(120) 레이어의 두께는 약 300 nm 내지 약 500 nm의 범위 내에 있게 된다. 그러나 대안적인 실시예들에서는, 상기 산화물(120)이 상기 트렌치들의 깊이보다 작은 두께로 증착될 수 있다. 예를 들어 하나의 대안적인 실시예에 따르면, 상기 트렌치들은 상기 산화물(120) 표면에 대하여 상대적으로 약 300 nm의 깊이로 에칭되고, 상기 산화물(120) 레이어의 두께는 약 250 nm 내지 약 300 nm의 범위 내에 있게 된다.
상기 트렌치들 안에 상기 산화물들(118, 120)을 형성한 후, 상기 가공 공정은 계속해서 상기 활성 영역들(108, 110, 112)을 덮어씌우는 상기 산화물(120)의 부위들을 제거하여, 도 2의 반도체 장치 구조(100)를 이루도록 한다. 하나의 예시적인 실시예에서, 상기 가공 공정은, 상기 질화물 패드(116)의 상부 표면들에 도달할 때까지 상기 반도체 기판(102)을 가로질러 상기 산화물(120) 부위를 제거하도록, 상기 산화물(120)을 연마(polish)한다. 하나의 실시예에 따르면, 사전결정된 시간 동안 하나의 화학적 슬러리(chemical slurry)로 상기 산화물(120)을 연마하는 CMP(chemical mechanical planarization) 공정이 사용되어, 상기 질화물 패드(116)의 상부 표면들이 노출되었을 때 상기 CMP가 중단되게 된다. 다시 말하자면, 본 가공 공정은 상기 질화물 패드(116)에 도달한 때에 상기 산화물(120)의 평탄화 작업을 중단한다. 이러한 방식으로, 상기 활성 영역들(108, 110, 112)을 덮어씌우고 있는 상기 산화물(120)이, 상기 하위 질화물 패드(116)의 상부 표면들이 노출될 때까지 균일하게 제거된다. 상기 활성 영역들(108, 110, 112) 사이의 트렌치들 안에 있는 상기 산화물들(118, 120)의 잔여 부위들은, 인접한 활성 영역들(108, 110, 112)을 전기적으로 분리하는 산화물 분리 영역들(104, 106)을 제공한다.
도 2에 도시된 바와 같이, 하나의 예시적인 실시예에서는, 상기 트렌치 안의 산화물(120)의 상부 표면과 상기 활성 영역들(108, 110, 112) 반도체 재료(102)의 상부 표면 사이의 거리에 해당되는 일정 깊이(d) 만큼, 상기 산화물 분리 영역들(104, 106)이 상기 활성 영역들(108, 110, 112)에 대하여 상대적으로 함입(recessed)되어 있다. 하나의 예시적인 실시예에서, 상기 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면 사이의 거리(d)는, 상기 트렌치 깊이의 약 5 퍼센트 내지 약 20 퍼센트의 범위 안에 있다. 예를 들어, 하나의 실시예에 따르면, 상기 트렌치들은 상기 반도체 재료(102)의 표면에 대하여 상대적으로 약 300 nm의 깊이로 에칭되고, 상기 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면들 사이의 거리(d)는 약 20 nm 내지 약 50 nm의 범위 안에 있다. 이와 관련하여, 만약 상기 산화물(120) 레이어의 두께가 상기 트렌치들의 두께를 초과하여, 상기 CMP 공정 후에 상기 트렌치 안에 있는 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면 사이의 거리가 원하는 거리(d)보다 작은 경우에는, 상기 트렌치들 안의 산화물(120)의 높이를 감소시켜서 상기 산화물(120)의 상부 표면들과 상기 반도체 재료(102)의 상부 표면들 사이의 원하는 거리(d)를 제공하기 위하여, CMP 후에 추가적인 에칭 공정 단계가 수행될 수 있다. 예를 들어, 하나 이상의 실시예들에 따르면, 상기 활성 영역들(108, 110, 112)을 덮어씌우고 있는 상기 산화물(120)을 제거하기 위하여 CMP를 수행한 후에, 상기 트렌치들 안의 산화물(120) 부위들이 제거되어 상기 활성 영역들(108, 110, 112)에 상대적으로 상기 산화물 분리 영역들(104, 106)의 원하는 함입 깊이(d)를 제공할 수 있도록, 이방성 에칭 공정(anisotropic etch process)을 수행함으로써 상기 트렌치들 안에 있는 잉여 산화물(excess oxide material)(120)이 제거된다. 예를 들어, 상기 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면 사이의 거리가 상기 트렌치 깊이의 약 5 퍼센트 내지 약 20 퍼센트 안에 있게 될 때까지, 상기 질화물 패드(116)에 대한 뛰어난 선별성을 가지고 상기 산화물(120)을 이방성으로 에칭하는 하나의 이방성 에천트(etchant)를 사용하여, 플라즈마 기반 RIE가 수행될 수 있다. 이와 관련하여, 남아 있는 상기 질화물 패드(116)가 상기 산화물(120)의 부위들이 제거되는 동안에 아래에 있는 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)가 상기 에천트에 노출되는 것을 보호해주기 때문에, 상기 에칭 공정 단계는 어떠한 마스킹 또는 다른 포토리소그라피(photolithography) 단계들 없이도 수행될 수 있다. 다른 실시예들에서, 하위 활성 영역들(108, 110, 112)을 덮어씌우고 있는 상기 산화물(120)의 부위들을 제거하기 위하여 사용되는 상기 CMP 공정이, 상기 반도체 재료(102)의 상부 표면에 상대적으로 원하는 깊이(d)를 제공하는 속도로 상기 트렌치들 안에 있는 산화물(120)의 부위들을 동시에 제거하도록, 수정될 수 있다.
도 3을 참조하면, 하나의 예시적인 실시예에서, 상기 가공 공정은 이후에 상기 질화물 패드(116)을 제거하고 상기 활성 영역들(108, 110, 112) 및 상기 산화물 분리 영역들(104, 106)을 덮어씌우는 하나의 유전체 재료 레이어(122)를 형성하고, 또 상기 유전체 재료 레이어(122)를 덮어씌우는 또 다른 유전체 재료 레이어(124)를 형성한다. 하나의 예시적인 실시예에서, 상기 유전체 재료 레이어(122)는 이산화 규소와 같은 산화물의 한 레이어로서 구현되는데, 상기 레이어는, 예를 들어 LPCVD(low-pressure chemical vapor deposition) 공정 또는 기타 적절한 증착 공정을 사용하여 도 1의 반도체 장치 구조(100)를 덮어씌우도록 컨포멀하게 증착된다. 간략한 설명을 위하여 비한정적으로, 상기 유전체 재료(122)는 본 명세서에서 산화물로 지칭될 수 있다. 상기 산화물(122)의 두께는, 상기 활성 영역들(108, 110, 112)의 상부 표면에 대하여 상대적으로 상기 산화물 분리 영역들(104, 106)의 상부 표면이 함입된 깊이(d)보다 작고, 바람직하게는 상기 산화물 분리 영역들(104, 106)의 함입된 깊이(d)의 약 25 퍼센트보다 작다. 예를 들어, 하나의 실시예에 따르면, 상기 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면 사이의 거리(d)는 약 20 nm 내지 약 50 nm의 범위 안에 있고, 상기 산화물(122)의 두께는 약 5 nm 이하이다. 바람직하게는, 상기 산화물 레이어(122)가 아래에서 상세하게 설명된 것처럼 최대한 얇게 구성된다.
하나의 예시적인 실시예에서, 상기 유전체 재료(124)는 하나 이상의 에천트에 대하여 상기 산화물 분리 영역들(104, 106)의 산화물들(118, 120)보다 더 내성을 갖는(resistant) 재료로 실현된다. 하나의 예시적인 실시예에서, 상기 유전체 재료(124)는 상기 산화물 분리 영역들(104, 106)의 산화물들(118, 120)보다 히드로플루오릭산(hydrofluoric acid) 및/또는 히드로플루오릭산-함유(hydrofluoric acid-comprising) 에천트들에 더 강한 내성을 갖도록, 즉 상기 히드로플루오릭 산이 상기 산화물들(118, 120)에 대하여 상대적으로 더 감소된 속도로 상기 유전체 재료(124)를 에칭하도록 구성된다. 하나의 예시적인 실시예에서, 상기 히드로플루오릭산에 내성을 갖춘 유전체 재료(124)는, 질화 규소와 같은 질화물로서 실현된다. 질화 규소 대신에, 동일한 일반적 특성들 및 특징들을 갖춘 다른 재료들이 상기 히드로플루오릭산에 내성을 갖춘 유전체 재료(124)로서 사용될 수 있다는 사실을 주지할 필요가 있다. 반면에, 질화 규소는 반도체 가공 공정들에서 다른 목적으로도 흔히 사용되고 있고, 산업계에서 널리 받아들여지고 문서화도 잘 되어있다. 따라서, 바람직한 실시예들은 상기 히드로플루오릭산에 내성을 갖춘 유전체 재료(124)로서 질화 규소를 사용하며, 본 명세서에서는 상기 히드로플루오릭산에 내성을 갖춘 유전체 재료(124)가 하나의 질화물로 일컬어질 수 있다. 도시된 실시예에서, 상기 산화물 레이어(122)를 형성한 후에, LPCVD 공정 또는 기타 적절한 증착 공정을 이용하여 산화물(122)을 덮어씌우는 질화 규소를 컨포멀하게 증착시킴으로써, 상기 질화물 레이어(124)가 형성된다. 아래에서 더욱 자세하게 설명하는 것처럼, 상기 질화물(124)은, 상기 산화물 분리 영역들(104, 106)의 상부 표면을 감싸고, 상기 산화물들(118, 120)을 제거하는 히드로플루오릭산 및/또는 기타 에천트 화학성분들에 상기 산화물들(118, 120)이 노출되는 것을 보호하는, 하나의 덮개 재료(capping material)로서 작용한다. 이와 관련하여, 상기 질화물(124)의 증착된 두께는, 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)에 대하여 상대적인 상기 분리 영역들(104, 106)의 함입된(recessed) 깊이(d)보다 크다. 하나의 예시적인 실시예에서, 상기 질화물(124)의 두께는, 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)의 상부 표면에 대하여 상대적인 상기 분리 영역들(104, 106)의 함입된 깊이(d)보다 적어도 두 배(즉 2d의 질화물(124) 두께)이다. 예를 들어, 하나의 실시예에 따르면, 상기 산화물(120)의 상부 표면과 상기 반도체 재료(102)의 상부 표면 사이의 거리(d)는 약 20 nm 내지 약 50 nm의 범위 안에 있고, 상기 질화물(124)의 두께는 약 40 nm 내지 약 100 nm의 범위 안에 있다. 아래에서 더욱 상세하게 설명하는 것처럼, 이후의 순차적인 공정 단계들 후에, 바람직하게는, 상기 분리 영역들(104, 106)을 덮어씌우는 상기 질화물(124)이 상기 분리 영역들(104, 106)의 함입된 두께(d)와 실질적으로 동일한 두께로 감소된다.
도 4를 참조하면, 하나 이상의 실시예들에 따라, 상기 가공 공정은 계속해서 상기 분리 영역들(104, 106)을 덮어씌우는 상기 질화물(124)의 부위들을 마스킹하고, 큰 활성 영역들을 덮어씌우고 있는 상기 질화물 레이어(124)의 부위들을 제거한다. 이와 관련하여, 상기 큰 활성 영역이란, 약 400 제곱 마이크론 이상의 면적을 갖는, 상기 반도체 재료(102)의 전기적으로 분리된 영역을 가리키는 것으로 이해되어야 한다. 예를 들어, 도시된 실시예에서, 상기 반도체 장치 구조(100)는, 분리의 필요가 없는 다수의 트랜지스터 장치들을 그 위에 가공하기 위하여 활용될 수 있는데, 이때 하나의 트랜지스터 장치는 상기 활성 영역들(108, 110) 또는 기타 소자 위에 가공된 소자들, 예를 들어 하나의 MOS 축전기(MOS capacitor), 하나의 다이오드(diode), 또는 그와 유사한 소자보다 크다. 도 3에 도시된 바와 같이, 실제적으로, 상기 질화물(124)의 컨포멀한 증착(conformal deposition)은 상기 작은 활성 영역들(108, 110)과 큰 활성 영역들(112) 사이의 지형학적(topographical) 편차들로 인하여 균일하지 않을 수 있고, 그 결과 상기 큰 활성 영역(112)을 덮어씌우고 있는 질화물(124)의 부위들이 상기 작은 활성 영역들(108, 110)을 덮어씌우고 있는 질화물(124)보다 두껍게 된다. 이와 관련하여, 상기 큰 활성 영역(112)을 덮어씌우고 있는 질화물(124)의 두께를 줄이는 것은, 아래에서 설명하고 있는 질화물(124)의 평탄화(planarization)와 같은, 이후의 공정 단계들을 향상시킨다. 상기 질화물(124)의 일부를 제거하기 위하여, 도 3의 반도체 장치 구조(100)를 덮어씌우며, 상기 큰 활성 영역(112)의 질화물(124) 부위를 노출시키는 에칭 마스크(etch mask)(128)를 정의하도록 패턴형성된, 하나의 마스킹 재료(126)가 형성된다. 이와 관련하여, 상기 분리 영역들(104, 106) 및 상대적으로 작은 활성 영역들(108, 110)을 덮어씌우는 상기 마스킹 재료(126)의 부위들은 그대로 남아있게 된다. 도시된 바와 같이, 하나의 예시적인 실시예에서, 상기 큰 활성 영역(112)을 덮어씌우는 질화물(124)이 제거될 때 인접한 분리 영역(106)을 덮어씌우는 질화물(124)은 제거되지 않도록 하기 위하여 상기 마스크(128)가 상기 큰 활성 영역(112)의 주변부를 덮어씌우도록, 상기 분리 영역(106)에 인접하거나 경계선을 공유하고 있는 상기 큰 활성 영역(112)의 부위들을 덮어씌우는 상기 마스킹 재료(126)의 부위는 그대로 유지된다. 상기 마스크(128)를 형성한 후에, 상기 마스크(128)를 이용하여 이방성 에천트 화학반응으로 상기 노출된 질화물(124)을 이방성으로 에칭하기 위하여 RIE를 수행함으로써, 상기 질화물(124)의 노출된 부위들이 제거된다. 도 4에 도시된 바와 같이, 하나의 예시적인 실시예에서는, 상기 큰 활성 영역(112)을 덮어씌우고 있는 노출된 질화물(124)이, 상기 큰 활성 영역(112)을 덮어씌우고 있는 노출된 질화물(124)의 상부 표면이 상기 분리 영역들(104, 106)을 덮어씌우고 있는 질화물(124)의 상부 표면과 정렬될 때까지, 상기 큰 활성 영역(112)을 덮어씌우고 있는 노출된 질화물(124)가 에칭된다. 이와 관련하여, 작은 영역들(예를 들어, 활성 영역들(108, 110))에 비하여 상대적으로 큰 영역들(예를 들어, 활성 영역(112)) 위에서의 컨포멀한 증착으로부터 발생하는, 상기 반도체 재료(102)의 상부 표면에 대하여 상대적인 상기 질화물(124)의 두께에 있어서의 편차가 감소될 수 있다. 상기 큰 활성 영역(112)을 덮어씌우는 질화물(124)이 상기 분리 영역들(104, 106)을 덮어씌우는 질화물(124)과 실질적으로 정렬되도록, 상기 큰 활성 영역(112)을 덮어씌우는 노출된 질화물(124) 부위들을 제거한 후에, 남아있는 모든 마스킹 재료(126)가 제거된다.
도 5 내지 도 6을 참조하면, 하나의 예시적인 실시예에서, 가공 공정은 계속해서, 상기 산화물(122)의 상부 표면과 정렬된 실질적으로 편평한 표면(130)을 얻도록 상기 질화물(124) 부위들을 제거하여, 도 5에 도시된 반도체 장치 구조(100)를 이루도록 한다. 하나의 예시적인 실시예에서, 상기 가공 공정은, 상기 산화물(122)의 상부 표면에 도달할 때까지 상기 반도체 재료(102)를 가로질러 상기 질화물(124)를 제거하도록, 상기 질화물(124)을 평탄화한다. 다시 말하자면, 상기 가공 공정은 상기 산화물(122)의 상부 표면이 노출되었을 때 상기 질화물(124)의 평탄화 작업을 중단한다. 하나의 실시예에 따르면, 사전결정된 시간 동안 일정 화학적 슬러리(chemical slurry)와 함께 상기 질화물(124)을 연마하도록 CMP가 사용되어, 상기 산화물(122)의 상부 표면이 노출되었을 때 상기 CMP가 중지된다. 도 5에 도시된 바와 같이, 상기 산화물(122)의 상부 표면이 노출되었을 때, 상기 질화물(124) 부위들은 상기 활성 영역들(108, 110, 112)로부터 완전히 제거되는 반면에, 상기 분리 영역들(104, 106)을 덮어씌우고 있는 질화물(124) 부위들은 그대로 남아서, 상기 분리 영역들(104, 106)의 상부 표면을 캡슐화하는 히드로플루오릭산 내성 캡(hydrofluoric acid resistant cap)(132, 134)을 제공한다.
상기 활성 영역들(108, 110)을 덮어씌우는 질화물(124)을 제거한 후에, 상기 가공 공정은 계속해서, 상기 활성 영역들(108, 110, 112)을 덮어씌우는 상기 산화물(122) 및 상기 산화 패드(114)의 노출된 부위들을 제거하여, 도 6에 도시된 반도체 장치 구조(100)를 이루도록 한다. 하나의 예시적인 실시예에서는, 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)의 상부 표면들이 노출될 때까지 상기 노출된 산화물(114, 122)을 제거하기 위하여, 희석된 히드로플루오릭산 에칭 공정(diluted hydrofluoric acid etching process) 또는 기타 알려진 에칭 공정이 수행된다. 이와 관련하여, 상기 히드로플루오릭산 내성 캡들(132, 134)의 질화물(124)은, 상기 산화물(114, 122)이 상기 활성 영역들(108, 110, 112)로부터 제거되는 동안, 상기 질화물 밑에 있는 산화물(118, 120, 122)을 에천트로부터 보호한다.
상기 산화물 레이어(122)가 상대적으로 얇고(예를 들어, 약 5 nm 이하), 추가로 상기 산화 패드(144)도 상대적으로 얇음(예를 들어, 약 5 nm 이하)으로 인하여, 주변의 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)의 상부 표면에 대하여 상대적인 상기 질화물 캡들(132, 134)의 상부 표면과의 차이는 상대적으로 작으며 상기 산화물 레이어(122) 및/또는 상기 산화물 패드(114)의 결합된 두께(예를 들어, 약 10 nm 이하)에 대응하게 되어, 상기 반도체 기판(102)상에서의 지형학적 편차를 감소시킨다. 따라서, 상기 산화물 레이어(122) 및/또는 산화물 패드(114)의 두께를 감소시키는 것은 상기 질화물 캡들(132, 134)의 상부 표면이 상기 활성 영역들(108, 110, 112)의 상부 표면과 더욱 가깝게 정렬되도록 하고, 따라서, 예시적인 실시예들에서, 상기 산화물 레이어(122)는 최대한 얇아진다. 또한 상기 산화물 패드(114)도 바람직하게 최대한 얇아진다; 하지만, 상기 산화물 패드(114)의 두께는 다른 공정 단계들(예를 들어, 상기 분리 영역들(104, 106)을 위한 트렌치들을 에칭하는 공정 단계들)에 의하여 제약을 받을 수 있다는 점을 주지할 필요가 있다. 반도체 기판 전체에 걸쳐서 고도로 평탄한 표면을 제공하는 것이 바람직한 실시예들에서는, 상기 가공 공정은 계속해서, 상기 질화물 캡들(132, 134)이 인접한 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)와 실질적으로 정렬될 때까지 상기 질화물 캡들의 높이를 감소시키도록 하나 이상의 에칭 단계들 또는 평탄화 단계들을 수행할 수 있다는 점을 주지할 필요가 있다.
도 7을 참조하면, 비록 하나 이상의 추가적인 공정 단계들이 수행될 수 있지만, 도시된 실시예에서와 같이, 트랜지스터 구조체들(140, 142)이 상기 작은 활성 영역들(108, 110) 위에 형성된다. 이와 관련하여, 상기 가공 공정은 계속해서, 트랜지스터 구조체들(140, 142)을 위한 본체 영역들(body regions)(144, 146)을 상기 활성 영역들(108, 110) 안에 형성하고, 상기 본체 영역들(144, 146)을 덮어씌우는 게이트 구조체들(gate structures)(148, 150)을 형성하며, 상기 게이트 구조체들(148, 150) 주변에 공간적으로 분리된 소스 및 드레인 영역(source and drain regions)(152, 154)을 형성한다. 상기 본체 영역들(144, 146)은 종래의 방식으로 상기 활성 영역들(108, 110)을 도핑(doping)함으로써, 예를 들어 상기 트랜지스터 구조체들(140, 142)을 위한 원하는 도펀트 프로파일(dopant profile)을 얻도록 원하는 전도율 결정성 불순물 타입(desired conductivity-determining impurity type)의 이온들(ions)을 주입(implanting)함으로써, 형성될 수 있다. 위에서 설명한 것처럼, 상기 반도체 재료(102)의 상부 표면에 대하여 상대적인 상기 본체 영역들(144, 146)의 깊이는 상기 트렌치들(또는 상기 분리 영역들(104, 106))의 깊이보다 작아서, 상기 본체 영역들(144, 146)은 상기 분리 영역들(104, 106)에 의하여 전기적으로 분리된다. 상기 게이트 구조체들(148, 150)은 각각 대응되는 트랜지스터 구조체들(140, 142)을 위한 게이트 전극들로서 기능하는데, 종래의 게이트 스택 모듈 또는 기타 알려진 공정 단계들의 조합을 사용하여 가공될 수 있다. 바람직하게는 상기 게이트 구조체들(148, 150)은 적어도 하나의 유전체 재료(160) 레이어, 적어도 하나의 전도성 게이트 전극 재료(162) 레이어, 및 적어도 하나의 유전체 캡핑 재료(dielectric capping material)(164) 레이어를 포함한다. 하나의 실시예에 따르면, 상기 게이트 구조체들(148, 150)은, 상기 반도체 재료(102)를 덮어씌우는 하나 이상의 고 유전상수(high-k) 유전체 재료(160) 레이어들을 증착시키고, 상기 고 유전상수 유전체 재료(들)(160)을 덮어씌우는 하나 이상의 금속 재료(162) 레이어들을 금속 재료(162) 레이어들을 증착시키고, 그리고 상기 금속 재료(164)를 덮어씌우는 질화물(예를 들어, 질화 규소, 산질화 규소, 또는 유사 물질)과 같은 하나 이상의 유전체 재료(164) 레이어들을 증착시키고, 상기 게이트 구조체들(148, 150)을 정의하기 위해, 바람직하게는 이방성 에천트를 사용하여 상기 고 유전상수 유전체 재료(160), 상기 금속 재료(162), 및 캡핑 재료(164)의 부위들을 선택적으로 제거함으로써 형성된다. 상기 캡핑 재료(164)의 잔류 부위들은, 이후의 순차적인 공정 단계 중에 하위의 금속 재료(162)를 보호하는 게이트 캡들로서 기능한다. 실제의 구현에 있어서는, 상기 게이트 구조체를 위하여 재료들의 다양한 개수, 조합, 및/또는 구성들이 활용될 수 있고, 본 명세서에 설명된 본 발명이 상기 게이트 구조체 안의 게이트 재료들의 특정 개수, 조합, 또는 구성에 제한되는 것은 아니라는 점을 주지할 필요가 있다.
상기 게이트 구조체들(148, 150)이 형성된 후, 상기 게이트 구조체들(148, 150)을 주입용 마스크(implantation mask)로서 사용하고 이어지는 열적 어닐링(thermal annealing)을 사용하여, 전도율 결정성 불순물 타입의 도판트 이온들을 상기 반도체 재료(102) 안에 원하는 일정 깊이 및/또는 원하는 시트 저항도(sheet resistivity)로 주입함으로써, 상기 공간적으로 분리된 소스 및 드레인 영역들(152, 154)이 상기 게이트 구조체들(148, 150) 주변에 형성될 수 있다. 소스/드레인 영역들(152, 154)을 위하여 사용된 주입된 이온들의 상기 전도율 결정성 불순물 타입은, 본 기술 분야에서 잘 알려져 있는 바와 같이, 상기 본체 영역들(144, 146)의 전도율 타입과는 다른 종류이다. 도 7에 도시되지는 않았지만, 일부 실시예들에서는, 상기 소스/드레인 영역들(152, 154)의 측방향 연장 범위를 정의 또는 통제하기 위하여, 상기 이온 주입 단계들 전에 상기 게이트 구조체들(148, 150)의 측벽 주변에 하나 이상의 격리체(spacer)들이 종래의 방식으로 형성될 수 있다.
상기 반도체 장치 구조(100)의 가공은 잘 알려진 최종 공정 단계들, 즉 심부 이온 주입(deep ion implantation), 열적 어닐링(thermal annealing), 상기 소스/드레인 영역들 및/또는 게이트 구조체를 덮어씌우는 전도성 컨택트들(conductive contacts)의 형성, MOS 커패시터(capacitors) 및/또는 상기 큰 활성 영역(112) 위의 다른 소자들의 형성, 및/또는 다른 후기 공정 단계(back end process step)들과 같은 최종 공정 단계들에 의하여 완성되는데, 이들 단계들은 본 명세서에서 상세하게 설명하지 않는다. 상기 히드로플루오릭산 내성 캡들(132, 134) 덕분에, 이후의 공정 단계들, 예를 들어 이후에 산화물을 패턴형성하거나 또는 상기 반도체 기판의 표면을 세척하기 위하여 히드로플루오릭산 함유 에천트들이 사용될 때, 상기 분리 영역들(104, 106)은 그 두께가 감소되지 않는다. 이와 같은 방식으로, 상기 분리 영역들(104, 106)의 산화물들(118, 120)을 제거하거나 손상시키지 않고도 히드로플루오릭산 함유 에천트들이 사용될 수 있다. 상기 질화물(124)은 상기 활성 영역들(108, 110, 112)의 주변부를 따라서 그대로 남아있게 되고, 따라서 기생 누설 전류(parasitic leakage currents)를 감소시키며, 그리고/또는 게이트 스택(gate stack)이 함입된 산화물 분리 영역 위에 겹쳐질 때 생성될 수 있는 코너 장치(corner device)들로부터 얻어질 수 있는 것과 같이 장치 폭(W)의 변화(width variation)에 대한 임계 전압(threshold voltage)(Vt)을 감소시킨다. 동시에, 상기 분리 영역들을 위한 트렌치들은 주로 산화물들(118, 120)로 채워져서, 상기 활성 영역들(108, 110, 112) 사이에 감소된 기생 용량을 제공 또는 유지한다. 추가로, 상기 히드로플루오릭산 내성 캡들(132, 134)의 상부 표면과 상기 활성 영역들(108, 110, 112)의 반도체 재료(102)의 상부 표면 사이의 거리는 상대적으로 작게(예를 들어, 15 nm 이하) 만들어질 수 있어서, 상기 반도체 장치 구조(100)는 상기 게이트 구조체들(148, 150)을 형성하기 이전에 실질적으로 평탄한 표면을 갖추게 되고, 이는 순차적으로, 평탄한 표면이 요구되는 정밀 포토레지스트 가공(fine geometry photoresist processing)을 향상시킨다.
상기 상세한 설명에서 적어도 하나의 예시적인 실시예가 제시되었지만, 많은 수의 변형들이 존재할 수 있음을 주지할 필요가 있다. 또한 본 명세서에서 설명된 예시적인 실시예 또는 실시예들은 어떠한 경우에도 본 발명의 청구범위의 범위, 적용성, 또는 구성을 제한하는 것으로 이해되어서는 아니 된다. 오히려 상기 상세한 설명은 본 발명의 기술분야에서 통상의 기술자에게 상기 설명된 실시예 또는 실시예들을 구현하기 위한 편리한 로드맵(road map)을 제공하기 위한 것이다. 따라서 본 발명의 출원 시점에서 알려진 균등물들 및 예상가능한 균등물들을 포함하여, 첨부된 청구범위의 청구항들에 의해 정의되는 범위에서 벗어남이 없이도, 다양한 변화가 소자들의 기능 및 구성들에 있어서 만들어질 수 있다는 점을 주지할 필요가 있다.

Claims (20)

  1. 반도체 재료를 포함하는 반도체 기판 위에 반도체 장치를 가공하는 방법으로서,
    상기 반도체 기판에 분리 영역(isolation region)을 형성하는 단계로서, 상기 분리 영역에 인접한 반도체 재료의 제1 영역에 비하여 상기 분리 영역이 상대적으로 함입되고(recessed), 상기 분리 영역은 제1 유전체 재료(dielectric material)를 포함하도록 하는 단계;
    상기 분리 영역 및 상기 제1 영역을 덮어씌우는 제2 유전체 재료의 제1 레이어를 형성하는 단계로서, 상기 제2 유전체 재료는 에천트(etchant)에 대하여 상기 제1 유전체 재료보다 더 내성을 갖도록(resistant) 하는 단계;
    상기 분리 영역을 덮어씌우는 상기 제2 유전체 재료의 부위들은 그대로 남기면서, 상기 제1 영역을 덮어씌우는 상기 제2 유전체 재료를 제거하는 단계; 및
    상기 제1 레이어를 형성하기 전에, 상기 분리 영역 및 상기 제1 영역을 덮어씌우는 제3 유전체 재료의 제2 레이어를 형성하는 단계를 포함하고,
    상기 제1 레이어는 상기 제2 레이어를 덮어씌우고, 상기 제2 유전체 재료를 제거하는 단계는, 상기 분리 영역에 측면으로 인접한 상기 제1 영역을 덮어씌우는 상기 제2 레이어의 부위들과 정렬된 평탄한 표면을 얻도록, 상기 제1 레이어를 평탄화하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  2. 제1항에 있어서,
    상기 분리 영역을 형성하는 단계는, 상기 제1 영역에 인접한 트렌치(trench) 안에 산화물을 형성하는 것을 포함하는데, 이때 상기 제2 유전체 재료는 상기 산화물보다 히드로플루오릭산 함유 에천트(hydrofluoric acid-comprising etchant)에 더 내성을 갖는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 레이어를 형성하는 단계는 상기 분리 영역 및 제1 영역을 덮어씌우는 제3 유전체 재료를 컨포멀하게 증착하는(conformably depositing) 것을 포함하고;
    상기 제1 레이어를 형성하는 단계는 상기 제3 유전체 재료를 덮어씌우는 제2 유전체 재료를 컨포멀하게 증착하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  6. 제5항에 있어서,
    상기 분리 영역은 상기 제1 영역에 비하여 제1 거리만큼 함입(recessed)되는데, 상기 제2 유전체 재료를 컨포멀하게 증착하는 단계는 상기 제1 거리보다 더 큰 제1 두께로 제2 유전체 재료를 증착하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  7. 제6항에 있어서,
    상기 제3 유전체 재료의 컨포멀한 증착은, 제3 유전체 재료를 상기 제1 거리보다 작은 제2 두께로 증착시킴으로써 이루어지는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  8. 제1항에 있어서,
    상기 분리 영역은 상기 제1 영역에 비하여 제1 거리만큼 함입되어 있고;
    상기 제2 레이어를 형성하는 단계는 상기 제1 거리보다 작은 제1 두께를 갖도록 제2 레이어를 형성하고; 그리고
    상기 제1 레이어를 형성하는 단계는 상기 제1 거리보다 큰 제2 두께를 갖도록 제1 레이어를 형성하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  9. 제8항에 있어서,
    상기 제2 레이어를 형성하는 단계는, 상기 분리 영역 및 제1 영역을 덮어씌우는 산화물을 컨포멀하게 증착시키는 것을 포함하고; 그리고
    상기 제1 레이어를 형성하는 단계는, 상기 산화물을 덮어씌우는 질화물을 컨포멀하게 증착시키는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  10. 제9항에 있어서,
    상기 제2 유전체 재료를 제거하는 단계는, 상기 제1 영역을 덮어씌우는 산화물이 노출될 때까지 질화물을 연마하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  11. 제9항에 있어서,
    상기 제2 유전체 재료를 제거하는 단계는, 상기 제1 영역을 덮어씌우는 산화물과 정렬된 평탄한 표면을 얻기 위하여, 상기 질화물의 부위들을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  12. 제1항에 있어서,
    상기 제1 영역을 덮어씌우는 제3 유전체 재료를 제거하는 단계; 그리고
    상기 제1 영역 위에 트랜지스터 구조체를 형성하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  13. 반도체 재료를 포함하는 반도체 기판 위에 반도체 장치를 가공하는 방법으로서,
    상기 반도체 재료의 제1 영역에 인접하여 산화물 분리 영역을 형성하는데, 상기 산화물 분리 영역이 상기 제1 영역에 비하여 함입되어 있도록 하는 단계;
    상기 제1 영역 및 상기 산화물 분리 영역을 덮어씌우는 질화물을 컨포멀하게 증착시키는 단계;
    상기 제1 영역을 덮어씌우는 상기 질화물은 제거하고 상기 산화물 분리 영역을 덮어씌우는 상기 질화물의 부위는 그대로 남겨두는 단계; 및
    상기 질화물을 컨포멀하게 증착하기 이전에 상기 제1 영역 및 상기 산화물 분리 영역을 덮어씌우는 산화물을 컨포멀하게 증착하는 단계를 포함하고,
    상기 질화물을 제거하는 단계는, 상기 산화물 분리 영역에 측면으로 인접한 상기 제1 영역을 덮어씌우는 상기 산화물과 정렬된 평탄한 표면을 얻도록, 상기 질화물을 평탄화하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  14. 제13항에 있어서,
    상기 질화물을 제거하는 단계는 상기 산화물이 노출될 때까지 상기 질화물을 연마하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 산화물 분리 영역은 상기 제1 영역에 비하여 제1 거리만큼 함입되어 있고;
    상기 산화물의 컨포멀한 증착은, 상기 제1 거리보다 작은 제1 두께로 산화물을 증착하고; 그리고
    상기 질화물의 컨포멀한 증착은, 상기 제1 거리보다 큰 제2 두께로 질화물을 증착하는 것을 포함하는 것을 특징으로 하는 반도체 장치를 가공하는 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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