DE102012206998B4

DE102012206998B4 - Verfahren zur Herstellung einer Halbleiterbauelementstruktur und Halbleiterbauelementstruktur

Info

Publication number: DE102012206998B4
Application number: DE102012206998.4A
Authority: DE
Inventors: Ricardo Pablo Mikalo; Frank W. WIRBELEIT
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2011-05-17
Filing date: 2012-04-27
Publication date: 2019-01-24
Anticipated expiration: 2032-04-28
Also published as: KR101595931B1; KR20120128558A; TWI469255B; TW201248776A; CN102903663A; US8536019B2; DE102012206998A1; SG185874A1; US20120292734A1; CN102903663B

Abstract

Verfahren zur Herstellung einer Halbleiterbauelementstruktur (100) auf einem Halbleitersubstrat, das ein Halbleitermaterial (102) aufweist, wobei das Verfahren umfasst:
Bilden eines Isolationsgebiets (104; 106) in dem Halbleitersubstrat, wobei das Isolationsgebiet (104; 106) in Bezug auf ein aktives Gebiet (110) des Halbleitermaterials (102) benachbart zu dem Isolationsgebiet (104; 106) abgesenkt ist, und wobei das Isolationsgebiet (104; 106) ein erstes dielektrisches Material (120) aufweist;
Bilden einer ersten Schicht (122) aus einem zweiten dielektrischen Material und einer zweiten Schicht (124) aus einem dritten dielektrischen Material über dem Isolationsgebiet (104; 106) und dem aktiven Gebiet (110), wobei das dritte dielektrische Material in Bezug auf ein Ätzmittel resistenter ist als das erste dielektrische Material und die zweite Schicht (124) über der ersten Schicht (122) angeordnet ist; und
Entfernen des dritten dielektrischen Materials über dem aktiven Gebiet (110) derart, dass Bereiche des dritten dielektrischen Materials über dem Isolationsgebiet (104; 106) intakt bleiben.

Description

TECHNISCHES GEBIET
Ausführungsformen der vorliegenden Erfindung betreffen allgemein Halbleiterbauelementestrukturen und zugehörige Fertigungsverfahren und insbesondere betreffen Ausführungsformen der Erfindung Bauelemente, die auf elektrisch isolierten Gebieten aus Halbleitermaterial hergestellt sind, und zugehörige Fertigungsverfahren.
HINTERGRUND
Transistoren, etwa Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), sind die grundlegenden Baustrukturen des überwiegenden Anteils an Halbleiterbauelementen. Gewisse Halbleiterbauelemente, etwa Prozessorbauelemente mit hoher Leistung, können Millionen an Transistoren enthalten. Für derartige Bauelemente sind eine Verringerung der Transistorgröße und somit eine Erhöhung der Transistordichte üblicherweise von hoher Priorität in der Halbleiterfertigungsindustrie. Die Erhöhung der Dichte beinhaltet notwendigerweise die Verringerung des Raumbereichs zwischen benachbarten Bauelementen, was wiederum eine zuverlässige Isolation zwischen Bauelementen erforderlich macht, um Leckströme, parasitäre Kapazitäten und andere unerwünschte elektrische Effekte zu vermeiden, die ansonsten das Leistungsverhalten beeinträchtigen und/oder die Ausbeute verringern.
Dokument US 5 994 200 A zeigt eine Halbleitervorrichtungsisolationsstruktur mit einem Graben, der in einem Substrat vertikal zur Hauptoberfläche des Substrats gebildet ist, einer Grabenfüllung und einem vergrabenen Isolationsgebiet, das unter dem Graben nahe dazu gebildet ist. Ein Herstellungsverfahren umfasst die Schritte eines Bildens eines Grabens in einem Substrat und vertikal zur Hauptoberfläche des Substrats, ein selektives Implantieren von Oxidionen unter den Graben des Substrats und eines Bildens einer Grabenfüllung.
Aus Dokument US 6 720 638 B2 ist eine Halbleiterkonstruktion bekannt, die ein Halbleitermaterial mit einer Oberfläche und einer Öffnung umfasst, die sich durch die Oberfläche erstreckt. Entlang einer Peripherie der Öffnung ist ein elektrisch isolierender Liner gebildet. In einem Bodenabschnitt der Öffnung ist ein Material aus wenigstens einem von Silizium, Germanium, einem Metall, einem Metallsilizid und einem Dotierstoff gebildet und füllt die Öffnung wenigstens teilweise. Das Material weist eine oberseitige Oberfläche auf. In der Öffnung und über der oberseitigen Oberfläche des Materials ist ein elektrisch isolierendes Material gebildet. Die oberseitige Oberfläche des Materials ist um wenigstens 20 nm unterhalb der Oberfläche des Halbleitermaterials.
In Dokument US 2006 / 0 220 142 A1 ist eine Halbleitervorrichtung beschrieben, wobei das aktive Gebiet eines NMOS-Transistors und das aktive Gebiet eines PMOS-Transistors durch ein STI-Element getrennt sind. Die Isolationsstruktur des STI-Elements ist aus einer ersten Elementisolationsstruktur, die gebildet ist, so dass sie den Abstand zwischen beiden aktiven Gebieten umfasst, und einer zweiten Elementisolationsstruktur gebildet, die in dem Gebiet gebildet ist, das sich von der ersten Elementisolationsstruktur unterscheidet.
Dokument US 7 560 781 B2 zeigt eine Halbleitervorrichtung mit einer ersten isolierenden Materialschicht und einer zweiten isolierenden Materialschicht in einem Graben. Die erste isolierende Materialschicht isoliert zwei MOSFETs voneinander und die zweite isolierende Schicht weist eine Verspannung auf, die der Verspannung der ersten isolierenden Schicht entgegengesetzt ist. Die zweite isolierende Schicht umfasst zwei Bereiche aus unterschiedlicher Verspannung.
Aus Dokument US 2003 / 0 013 272 A1 ist eine Grabenisolationsvorrichtungsstruktur bekannt, wobei eine untere Isolationsstruktur eine obere Linerstruktur und eine obere Isolationsstruktur nach Bildung eines Grabens in einem vorbestimmten Bereich eines Halbleitersubstrats sequentiell gebildet werden, um den Graben zu füllen. Auf einer gesamten Oberfläche des Halbleitersubstrats wird eine untere Isolationsvorrichtungsschicht gebildet und dann geätzt, um die untere Isolationsstruktur zu bilden, so dass eine oberseitige Oberfläche der unteren Isolationsstruktur niedriger ist als eine oberseitige Oberfläche des Halbleitersubstrats. Auf der gesamten Oberfläche des Halbleitersubstrats, einschließlich der unteren Isolationsstruktur, werden eine obere Linerschicht und eine untere Linerschicht gebildet und dann geätzt, um die obige Linerstruktur zu bilden. Als ein Ergebnis bedeckt die obere Linerstruktur die oberseitige Oberfläche der unteren Isolationsstruktur und umgibt den Boden und die Seitenwand der oberen Isolationsstruktur.
In Dokument US 2009 / 0 283 852 A1 sind verspannungsinduzierende Strukturen und Materialien gezeigt. Ein Isolationsgebiet umfasst ein Isolationsmaterial in einem unteren Bereich eines Grabens, der in einem Bauelement gebildet ist, und ein verspannungsinduzierendes Material, das in einem oberen Abschnitt des Grabens über dem isolierenden Material angeordnet ist.
Dokument US 6 744 113 B2 zeigt eine Halbleitervorrichtung mit einer Elementisolation, die einen dotierten Isolator- und Oxynitridfilm verwendet. In einem Graben sind ein Oxynitridfilm und ein Siliziumoxidfilm zwischen einem dotierten Siliziumoxidfilm und einem Substrat angeordnet. Ein Siliziumoxidfilm ist näher zu dem Eingang des Grabens angeordnet, als der dotierte Siliziumoxidfilm. Die Umgebung des Eingangs des Grabens ist mit dem Siliziumoxidfilm und dem Oxyntridfilm belegt.
KURZER ÜBERBLICK
Die vorliegende Erfindung stellt gemäß dem unabhängigen Anspruch 1 ein Verfahren zum Herstellen einer Halbleiterbauelementstruktur auf einem Halbleitersubstrat und gemäß dem unabhängigen Anspruch 17 eine Halbleiterbauelementstruktur bereit. Vorteilhafte Ausgestaltungen davon sind in den abhängigen Ansprüchen 2 bis 16 und 18 bis 20 definiert.
Figurenliste
Ein umfangreicheres Verständnis der vorliegenden Erfindung kann erreicht werden, indem auf die detaillierte Beschreibung und die Ansprüche Bezug genommen wird, wenn diese in Verbindung mit den folgenden Figuren betrachtet werden, in denen durchgängig gleiche Bezugszeichen gleiche Elemente bezeichnen.

1-7 sind Querschnittsansichten, die eine Halbleiterbauelementstruktur und Verfahren zur Herstellung der Halbleiterbauelementstruktur in anschaulichen Ausführungsformen zeigen.

DETAILLIERTE BESCHREIBUNG
Hierin beschriebene Techniken und Verfahren können verwendet werden, um ein MOS-Transistorbauelement auf elektrisch isolierten Gebieten eines Halbleitersubstrats herzustellen. Obwohl der Begriff „MOS-Bauelement“ eigentlich ein Bauelement bezeichnet, das eine Metall-Gateelektrode und einen Oxid-Gate-Isolator besitzt, wird dieser Begriff durchgängig auch verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (aus Metall oder einem anderen leitenden Material aufgebaut) enthält, die über einem Gate-Isolator ausgebildet ist, der wiederum über einem Halbleitersubstrat angeordnet ist. Diverse Schritte bei der Herstellung von Halbleiterbauelementen sind gut bekannt und daher werden der Kürze halber viele konventionelle Schritte hierin lediglich kurz erwähnt oder in der Beschreibung vollständig weggelassen, so dass die gut bekannten Prozessdetails nicht bereitgestellt werden.
1-7 zeigen eine Halbleiterbauelementstruktur 100 und Prozessschritte zur Herstellung dieser Struktur. Unter Bezugnahme nunmehr auf die 1-2 beginnt in einer anschaulichen Ausführungsform die Herstellung der Halbleiterbauelementstruktur 100 dadurch, dass ein geeignetes Substrat aus Halbleitermaterial 102 bereitgestellt wird und Oxidisolationsgebiete 104, 106 in dem Halbleitersubstrat 102 hergestellt werden, um elektrisch isolierte Gebiete 108, 110, 112 aus Halbleitermaterial 102 zu erhalten. Wie nachfolgend detaillierter beschrieben ist, können die elektrisch isolierten Gebiete 108, 110, 112 konventioneller Weise dotiert sein und können verwendet werden, um elektrisch isolierte Transistorbauelemente oder andere Bauelemente zu erzeugen. Daher werden aus Bequemlichkeit, ohne damit allerdings eine Einschränkung zu verbinden, die elektrisch isolierten Gebiete 108, 110, 112 hierin auch alternativ als aktive Gebiete bezeichnet.
In einer anschaulichen Ausführungsform wird das Halbleitersubstrat 102 als ein Halbleitervollsubstrat bereitgestellt, das ein Siliziummaterial aufweist, wobei der Begriff „Siliziummaterial“ im hierin verwendeten Sinne die relativ reinen Siliziummaterialien, die typischerweise in der Halbleiterindustrie eingesetzt werden, und auch ein Siliziummaterial umfasst, das mit anderen Elementen, etwa Germanium, Kohlenstoff, und dergleichen, gemischt ist. Alternativ kann das Halbleitermaterial 102 als Germanium, Galliumarsenid und dergleichen bereitgestellt werden, oder das Halbleitermaterial 102 kann Schichten aus unterschiedlichen Halbleitermaterialien enthalten. Des weiteren sollte beachtet werden, dass, obwohl der Fertigungsprozess hierin im Zusammenhang mit einem Halbleitervollsubstrat beschrieben ist, die Erfindung nicht auf Halbleitervollsubstrate beschränkt werden soll, und in der Praxis der Fertigungsvorgang unter Anwendung eines Silizium-auf-Isolator-(SOI) Substrats in äquivalenter Weise mit entsprechenden Modifizierungen im Hinblick auf die relativen Abmessungen, wie dies nachfolgend zur Berücksichtigung der Dicke des Siliziums des SOI-Substrats beschrieben ist, durchgeführt werden kann.
In einer anschaulichen Ausführungsform werden die elektrisch isolierten Gebiete 108, 110, 112 hergestellt, indem ein Prozess zur Herstellung einer flachen Grabenisolation (STI) an dem Halbleitersubstrat ausgeführt wird. In der dargestellten Ausführungsform wird eine Schicht aus Oxidmaterial 114 (das alternativ hierin auch als Pufferoxid bezeichnet ist) über dem Halbleitermaterial 102 hergestellt, und es wird eine Schicht aus Maskenmaterial 116 über dem Oxidmaterial 114 hergestellt. In einer anschaulichen Ausführungsform ist die Schicht aus Oxidmaterial 114 relativ dünn, typischerweise weniger als ungefähr 10 Nanometer (nm) und vorzugsweise ungefähr 5 nm oder weniger, und das Oxidmaterial 114 kann auf den freiliegenden Oberflächen des Halbleitersubstrats 102 in konventioneller Weise thermisch aufgewachsen oder abgeschieden werden. Die Schicht aus Maskenmaterial 116 wird hergestellt, indem ein Hartmaskenmaterial, etwa ein Nitridmaterial (beispielsweise Siliziumnitrid, Siliziumoxinitrid, und dergleichen) über der Schicht aus Oxidmaterial 114 mit einer Dicke im Bereich von ungefähr 80 nm konform abgeschieden wird. Ein Nitridmaterial, etwa Siliziumnitrid, ist eine bevorzugte Wahl, weil es das selektive Ätzen des darunter liegenden Halbleitermaterials 102 berücksichtigt, wenn es nachfolgend als eine Ätzmaske verwendet wird. Daher werden die Bereiche des Maskenmaterials 116, die über den aktiven Gebieten 108, 110, 112 angeordnet sind, im Folgenden der Einfachheit halber, allerdings ohne Einschränkung, als „das Puffernitrid“ bezeichnet. Das Puffernitrid 116 wird strukturiert, um die gewünschten aktiven Gebiete 108, 110, 112 aus Halbleitermaterial 102 zu maskieren, und es wird ein anisotropes Ätzmittel verwendet, um freiliegende (oder nicht geschützte) Bereiche des Pufferoxids 114 und des Halbleitermaterials 102 zu entfernen, so dass Gräben zwischen den aktiven Gebieten 108, 110, 112 erzeugt werden. Obwohl dies in 1 nicht gezeigt ist, können die Gräben um die Ränder der aktiven Gebiete 108, 110, 112 herum gebildet werden oder können in anderer Weise die aktiven Gebiete 108, 110, 112 umgeben, so dass benachbarte aktive Gebiete 108, 110, 112 physikalisch getrennt bzw. isoliert sind. Die Gräben werden bis zu einer Tiefe geätzt, die tiefer ist als die Tiefe jeglicher Körpergebiete (oder Wannengebiete), die nachfolgend in den aktiven Gebieten 108, 110, 112 hergestellt werden. Beispielsweise werden die Gräben gemäß einer Ausführungsform bis zu einer Tiefe von ungefähr 300 nm in Bezug auf die obere Oberfläche des Halbleitermaterials 102 geätzt.
Nach der Herstellung der Gräben wird in einer anschaulichen Ausführungsform eine Schicht aus Oxidmaterial 118 auf freiliegenden Oberflächen des Halbleitermaterials 102 in den Gräben hergestellt. Beispielsweise wird das Oxidmaterial 118 auf den freiliegenden Oberflächen der Gräben thermisch aufgewachsen, indem das Halbleitersubstrat 102 der Einwirkung einer oxidierenden Umgebung bei erhöhter Temperatur ausgesetzt wird, die ein selektives Wachstum von Oxidmaterial, etwa von Siliziumdioxid, auf den freiliegenden Oberflächen des Halbleitermaterials 102 hervorruft. In einer anschaulichen Ausführungsform ist die Schicht aus Oxidmaterial 118 relativ dünn und wird vorzugsweise mit einer Dicke von ungefähr 5 nm oder weniger hergestellt. In einer Ausführungsform liegt die Dicke des Oxidmaterials 118 im Bereich von ungefähr 3 nm bis 4 nm.
Nach der Herstellung der Schicht aus Oxidmaterial 118 in den Gräben geht der Fertigungsprozess weiter, indem ein Oxidmaterial 120 als ein erstes dielektrisches Material in den Gräben und über dem Halbleitersubstrat 102 erzeugt wird, woraus sich die Halbleiterbauelementstruktur 100 ergibt, die in 1 gezeigt ist. Das Oxidmaterial 120 wird vorzugsweise hergestellt, indem ein Oxidmaterial, etwa Siliziumdioxid, unter Anwendung eines plasmaunterstützten chemischen Dampfabscheide-(PECVD-) Prozesses oder eines anderen geeigneten Abscheidungsverfahrens konform abgeschieden wird. Das Oxidmaterial, 120 kann dabei als ein Plasma-Oxid mit hohem Aspektverhältnis (HARP) bereitgestellt werden. In einer anschaulichen Ausführungsform wird das Oxidmaterial 120 mit einer Dicke abgeschieden, die größer oder gleich der Tiefe der Gräben ist und das Material wird nachfolgend auf eine Höhe unterhalb der oberen Oberflächen des Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 in der Dicke verringert, wie dies nachfolgend detaillierter beschrieben ist. Beispielsweise werden gemäß einer Ausführungsform die Gräben bis zu einer Tiefe von ungefähr 300 nm im Vergleich zu der Oberfläche des Halbleitermaterials 102 geätzt, und die Dicke der Schicht aus Oxidmaterial 120 liegt im Bereich von ungefähr 300 nm bis ungefähr 500 nm. In alternativen Ausführungsformen wird jedoch das Oxidmaterial 120 mit einer Dicke abgeschieden, die kleiner ist als die Tiefe der Gräben. Beispielsweise werden gemäß einer alternativen Ausführungsform die Gräben bis zu einer Tiefe von ungefähr 300 nm im Vergleich zu der Oberfläche des Halbleitermaterials 102 geätzt, und die Dicke des Oxidmaterials 120 liegt im Bereich von ungefähr 250 nm bis ungefähr 300 nm.
Nach der Herstellung der Oxidmaterialien 118, 120 in den Gräben geht der Fertigungsvorgang weiter, indem Bereiche des Oxidmaterials 120, die über den aktiven Gebieten 108, 110, 112 angeordnet sind, entfernt werden, woraus sich die in 2 gezeigte Halbleiterbauelementstruktur 100 ergibt. In einer anschaulichen Ausführungsform wird das Oxidmaterial 120 im Fertigungsprozess poliert, um Bereiche des Oxidmaterials 120 über das Halbleitersubstrat 102 hinweg zu entfernen, bis die oberen Flächen des Puffernitrids 116 erreicht sind. Gemäß einer Ausführungsform wird ein chemisch mechanischer Einebnungsprozess (CMP) verwendet, um das Oxidmaterial 120 mit einem chemischen Schleifmittel für eine vorbestimmte Zeitdauer derart zu polieren, dass der CMP-Prozess anhält, wenn die oberen Flächen des Puffernitrids 116 freigelegt sind. Anders ausgedrückt, im Fertigungsprozess wird das Einebnen des Oxidmaterials 120 beendet, wenn das Puffernitrid 116 erreicht wird. Auf diese Weise werden die Bereiche des Oxidmaterials 120, die über den aktiven Gebieten 108, 110, 112 angeordnet sind, in gleichmäßiger Weise entfernt, bis die oberen Flächen des darunter liegenden Puffernitrids 116 freigelegt sind. Die verbleibenden Bereiche an Oxidmaterial 118, 120 in den Gräben zwischen den aktiven Gebieten 108, 110, 112 ergeben die Oxidisolationsgebiete 104, 106, die die benachbarten aktiven Gebiete 108, 110, 112 voneinander elektrisch isolieren.
Wie in 2 gezeigt ist, werden die Oxidisolationsgebiete 104, 106 in einer anschaulichen Ausführungsform relativ zu den aktiven Gebieten 108, 110, 112 um eine Tiefe (d) abgesenkt, die dem Abstand zwischen den oberen Flächen des Oxidmaterials 120 in den Gräben und den oberen Flächen des Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 entspricht. In einer anschaulichen Ausführungsform liegt der Abstand (d) zwischen den oberen Flächen des Oxidmaterials 120 und den oberen Flächen des Halbleitermaterials 102 im Bereich von ungefähr 5 % bis ungefähr 20 % der Tiefe des Grabens. Zum Beispiel werden die Gräben gemäß einer Ausführungsform im Vergleich zu der Oberfläche des Halbleitermaterials 102 auf eine Tiefe von ungefähr 300 nm geätzt und der Abstand (d) zwischen den oberen Flächen des Oxidmaterials 120 und den oberen Flächen des Halbleitermaterials 102 liegt im Bereich von ungefähr 20 nm bis ungefähr 50 nm. Wenn diesbezüglich die Dicke der Schicht des Oxidmaterials 120 die Dicke der Gräben derart übersteigt, dass der Abstand zwischen den oberen Flächen des Oxidmaterials 120 in den Gräben nach dem CMP-Prozess und den oberen Flächen des Halbleitermaterials 102 kleiner ist als der gewünschte Abstand (d), dann kann ein zusätzlicher Ätzschritt nach dem CMP-Prozess ausgeführt werden, um die Höhe des Oxidmaterials in den Gräben zu verringern und um den gewünschten Abstand (d) zwischen den oberen Flächen des Oxidmaterials 120 und den oberen Flächen des Halbleitermaterials 102 bereitzustellen. Beispielsweise wird überschüssiges Oxidmaterial 120 gemäß einer oder mehreren Ausführungsformen nach dem Ausführen des CMP zur Entfernung des Oxidmaterials 120, das über den aktiven Gebieten 108, 110, 112 angeordnet ist, in den Gräben entfernt, indem ein anisotroper Ätzprozess angewendet wird, um Bereiche des Oxidmaterials 120 in den Gräben zu entfernen, so dass die gewünschte abgesenkte Tiefe (d) der Oxidisolationsgebiete 104, 106 im Vergleich zu den aktiven Gebieten 108, 110, 112 erreicht wird. Beispielsweise kann ein plasmaunterstütztes RIE unter Anwendung eines anisotropen Ätzmittels ausgeführt werden, wodurch das Oxidmaterial 120 im Vergleich zu dem Puffernitrid 116 mit hoher Selektivität anisotrop geätzt wird, bis der Abstand zwischen den oberen Flächen des Oxidmaterials 120 und den oberen Flächen des Halbleitermaterials 102 im Bereich von ungefähr 5 % bis ungefähr 20 % der Tiefe des Grabens liegt. Dabei kann der Ätzprozessschritt ohne Maskierung oder andere Fotolithographieschritte ausgeführt werden, da das verbleibende Puffernitrid 116 das darunter liegende Halbleitermaterial 102 der aktiven Gebiete 108, 110, 112 vor der Einwirkung des Ätzmittels schützt, während Bereiche des Oxidmaterials 120 abgetragen werden. In anderen Ausführungsformen wird der CMP-Prozess modifiziert, der zur Entfernung von Bereichen des Oxidmaterials 120, die über den aktiven Gebieten 108, 110, 112 liegen, angewendet wird, so dass gleichzeitig Bereiche des Oxidmaterials 120 in den Gräben mit einer Rate abgetragen werden, die die gewünschte Tiefe (d) in Bezug auf die oberen Flächen des Halbleitermaterials 102 liefert.
Es sei nun auf 3 verwiesen; in einer anschaulichen Ausführungsform geht der Fertigungsprozess weiter, indem das Puffernitrid 116 entfernt wird, eine erste Schicht 122 aus einem zweiten dielektrischen Material über den aktiven Gebieten 108, 110, 112 und den Isolationsgebieten 104, 106 hergestellt wird und eine zweite Schicht 124 aus einem dritten dielektrischen Material über der ersten Schicht 122 aus dem zweiten dielektrischen Material hergestellt wird. In einer anschaulichen Ausführungsform wird die erste Schicht 122 aus dem zweiten dielektrischen Material als eine Schicht aus Oxidmaterial, etwa Siliziumdioxid, bereitgestellt, das konform über der Halbleiterbauelementstruktur 100 aus 1 abgeschieden wird, beispielsweise unter Anwendung eines chemischen Dampfabscheide-(LPCVD-) Prozesses bei geringem Druck oder eines anderen geeigneten Abscheideprozesses. Der Einfachheit halber, ohne allerdings damit eine Einschränkung zu verbinden, kann das zweite dielektrische Material der ersten Schicht 122 ein Oxidmaterial sein. Die Dicke des Oxidmaterials 122 ist kleiner als die abgesenkte Tiefe (d) der oberen Flächen der Isolationsgebiete 104, 106 im Verhältnis zu den oberen Flächen der aktiven Gebiete 108, 110, 112 und die Dicke ist vorzugsweise kleiner als ungefähr 25 % der abgesenkten Tiefe (d) der Isolationsgebiete 104, 106. Beispielsweise liegt der Abstand (d) zwischen den oberen Flächen des Oxidmaterials 120 und der oberen Flächen des Halbleitermaterials 102 gemäß einer Ausführungsform in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm und die Dicke des Oxidmaterials 122 beträgt ungefähr 5 nm oder weniger. Vorzugsweise ist die Schicht aus dem Oxidmaterial 122 so dünn wie möglich, wie dies nachfolgend detaillierter beschrieben ist.
In einer anschaulichen Ausführungsform wird das dritte dielektrische Material der zweiten Schicht 124 als ein Material bereitgestellt, das im Vergleich zu dem Oxidmaterial 118, 120 der Isolationsgebiete 104, 106 in Bezug auf ein oder mehrere Ätzmittel resistenter ist bzw. einen höheren Ätzwiderstand aufweist. In einer anschaulichen Ausführungsform besitzt das dritte dielektrische Material der zweiten Schicht 124 im Vergleich zu dem Oxidmaterial 118, 120 der Isolationsgebiete 104, 106 einen größeren Widerstand in Bezug auf Flusssäure und/oder Ätzmittel, die Flusssäure enthalten, . D.h., Flusssäure ätzt das dritte dielektrische Material der zweiten Schicht 124 im Vergleich zu dem Oxidmaterial 118, 120 mit einer kleineren Rate. In einer anschaulichen Ausführungsform wird das für Flusssäure resistente dritte dielektrische Material der zweiten Schicht 124 als ein Nitridmaterial, etwa Siliziumnitrid, bereitgestellt. Es sollte beachtet werden, dass andere Materialien, die die gleichen allgemeinen Eigenschaften und Eigenheiten besitzen, anstelle von Siliziumnitrid als das für Flusssäure resistente dritte dielektrische Material der zweiten Schicht 124 verwendet werden können. Anzumerken ist, dass Siliziumnitrid in Halbleiterfertigungsprozessen auch für andere Zwecke eingesetzt wird und für die Verwendung in der Industrie akzeptiert und gut dokumentiert ist. Daher wird in bevorzugten Ausführungsformen Siliziumnitrid für das gegenüber Flusssäure resistente dritte dielektrische Material der zweiten Schicht 124 eingesetzt, und somit kann das für Flusssäure resistente dritte dielektrische Material der zweiten Schicht 124 alternativ hierin auch als Nitridmaterial bezeichnet werden. In der dargestellten Ausführungsform wird die Schicht aus Nitridmaterial 124 nach der Herstellung der Schicht aus Oxidmaterial 122 durch konformes Abscheiden von Siliziumnitrid über dem Oxidmaterial 122 unter Anwendung eines LPCVD-Prozesses oder eines anderen geeigneten Abscheidungsprozesses hergestellt. Wie nachfolgend detaillierter beschrieben ist, fungiert das Siliziumnitridmaterial 124 als ein Deckmaterial, das die obere Fläche bzw. die Oberfläche der Oxidisolationsgebiete 104, 106 eingekapselt bzw. einschließt und das Oxidmaterial 118, 120 vor der Einwirkung von Flusssäure und/oder anderen Ätzchemien schützt, die ansonsten das Oxidmaterial 118, 120 entfernen könnten. Dabei ist die abgeschiedene Dicke des Nitridmaterials 124 im Vergleich zu dem Halbleitermaterial 102 der aktiven Gebiete 108, 110, 112 größer als die abgesenkte Tiefe (d) der Isolationsgebiete 104, 106. In einer anschaulichen Ausführungsform ist die Dicke des Nitridmaterials 124 mindestens doppelt so groß wie die abgesenkte Tiefe (d) der Isolationsgebiete 104, 106 bezüglich den oberen Flächen des Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 (beispielsweise beträgt eine Dicke des Nitridmaterials 124 2d). Gemäß einer Ausführungsform liegt der Abstand (d) zwischen den oberen Flächen des Oxidmaterials 120 und den oberen Flächen des Halbleitermaterials 102 z.B. in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm und die Dicke des Nitridmaterials 124 liegt z.B. in einem Bereich von ungefähr 40 nm bis ungefähr 100 nm. Wie nachfolgend detaillierter beschrieben ist, wird das Nitridmaterial 124, das über den Isolationsgebieten 104, 106 angeordnet ist, nach darauf folgenden Prozessschritten vorzugsweise auf eine Dicke reduziert, die im Wesentlichen der abgesenkten Tiefe (d) der Isolationsgebiete 104, 106 entspricht.
Es sei nun auf 4 verwiesen; gemäß einer oder mehreren Ausführungsformen geht der Fertigungsprozess weiter, indem Bereiche des Nitridmaterials 124, die über den Isolationsgebieten 104, 106 angeordnet sind, maskiert werden und indem Bereiche der Schicht aus Nitridmaterial 124, die über großen aktiven Gebieten ausgebildet sind, entfernt werden. Dabei ist ein großes aktives Gebiet als ein elektrisch isoliertes Gebiet aus Halbleitermaterial 102 mit einer Fläche von ungefähr 400 Quadratmikrometer oder mehr zu verstehen. Beispielsweise enthält die Halbleiterbauelementstruktur 100 in der dargestellten Ausführungsform ein großes aktives Gebiet 112, das verwendet werden kann, um darauf mehrere Transistorbauelemente, die keine Isolation erfordern, ein Transistorbauelement, das größer ist als jene, die auf den aktiven Gebieten 108, 110 hergestellt werden, oder eine weitere Komponente, etwa einen MOS-Kondensator, eine Diode, oder dergleichen, herzustellen. Wie in 3 gezeigt ist, kann die konforme Abscheidung des Nitridmaterials 124 in der Praxis aufgrund der topographischen Schwankungen zwischen kleinen aktiven Gebieten 108, 110 und großen aktiven Gebieten 112 ungleichmäßig sein, woraus sich Bereiche des Nitridmaterials 124 ergeben, die über dem großen aktiven Gebiet 112 angeordnet und dicker sind als das Nitridmaterial 124, das über den kleineren aktiven Gebieten 108, 110 angeordnet ist. Dabei kann die Verringerung der Dicke des Nitridmaterials 124, das über dem Großen aktiven Gebiet 112 angeordnet ist, für nachfolgende Prozessschritte, etwa das Einebnen des Nitridmaterials 124, das nachfolgend beschrieben ist, zu einer Verbesserung führen. Zur Entfernung von Bereichen des Nitridmaterials 124 wird ein Maskenmaterial 126 über der Halbleiterbauelementstruktur 100 aus 3 erzeugt und strukturiert, um eine Ätzmaske 128 zu bilden, die Bereiche des Nitridmaterials 124 über dem großen aktiven Gebiet 112 frei lässt. Dabei bleiben die Bereiche des Maskenmaterials 126, die über den Isolationsgebieten 104, 106 und den relativ kleineren aktiven Gebieten 108, 110 angeordnet sind, intakt. Wie gezeigt, bleiben in einer anschaulichen Ausführungsform Bereiche des Maskenmaterials 126, die über Bereichen des großen aktiven Gebiets 112 benachbart zu oder anderweitig angrenzend zu dem Isolationsgebiet 106 angeordnet sind, intakt, so dass die Maske 128 den Rand des großen aktiven Gebiets 112 derart überlappt, dass sichergestellt ist, dass jegliche Bereiche des Nitridmaterials 124 über dem großen aktiven Gebiet 112 entfernt werden. Nach der Herstellung der Maske 128 werden die freiliegenden Bereiche des Nitridmaterials 124 entfernt, indem ein RIE ausgeführt wird, um das freiliegende Nitridmaterial 124 mit einer anisotropen Ätzchemie unter Anwendung der Ätzmaske 128 anisotrop zu ätzen. Wie in 4 gezeigt ist, wird in einer anschaulichen Ausführungsform das freiliegende Nitridmaterial 124 über dem großen aktiven Gebiet 112 geätzt, bis die obere Fläche des freiliegenden Nitridmaterials 124 über dem großen aktiven Gebiet 112 im Wesentlichen zu den oberen Flächen des Nitridmaterials 124 über den Isolationsgebieten 104, 106 ausgerichtet ist. Dabei können Schwankungen der Dicke des Nitridmaterials 124 in Bezug auf die oberen Flächen des Halbleitermaterials 102, die sich aus der konformen Abscheidung auf großen Flächen (beispielsweise das aktive Gebiet 112) im Vergleich zu kleineren Flächen (beispielsweise die aktiven Gebiete 108, 110) ergeben, verringert werden. Nach dem Entfernen von Bereichen des freiliegenden Nitridmaterials 124 über dem großen aktiven Gebiet 112 derart, dass das Nitridmaterial 124 über dem großen aktiven Gebiet 112 im Wesentlichen zu dem Nitridmaterial 124 ausgerichtet ist, das über den Isolationsgebieten 104, 106 angeordnet ist, wird jegliches verbleibendes Maskenmaterial 126 entfernt.
Es sei nun auf die 5-6 verwiesen; in einer anschaulichen Ausführungsform wird der Fertigungsprozess fortgesetzt, indem Bereiche des Nitridmaterials 124 entfernt werden, um eine im Wesentlichen ebene bzw. planare Oberfläche 130 zu erhalten, die zu der oberen Oberfläche des Oxidmaterials 122 ausgerichtet bzw. mit dieser bündig ist, wodurch sich die in 5 gezeigte Halbleiterbauelementstruktur 100 ergibt. In einer anschaulichen Ausführungsform wird das Nitridmaterial 124 im Fertigungsprozess eingeebnet, um Bereiche des Nitridmaterials 124 über das Halbleitersubstrat 102 hinweg zu entfernen, bis die obere Fläche des Oxidmaterials 122 erreicht wird. Anders ausgedrückt, das Einebnen des Nitridmaterials 124 wird im Fertigungsprozess beendet, wenn die oberen Oberflächen des Oxidmaterials 122 freigelegt sind. Gemäß einer Ausführungsform wird CMP verwendet, um das Nitridmaterial 124 mit einem chemischen Schleifmittel für eine vorbestimmte Zeitdauer derart zu polieren, dass der CMP-Prozess stoppt, wenn die oberen Flächen des Oxidmaterials 122 freigelegt sind. Wie in 5 gezeigt ist, wird das Nitridmaterial 124 vollständig von den aktiven Gebieten 108, 110, 112 entfernt, während Bereiche des Nitridmaterials 124, die über den Isolationsgebieten 104, 106 angeordnet sind, intakt bleiben und im Hinblick auf Flusssäure resistente Abdeckungen 132, 134 ergeben, die die oberen Flächen bzw. oberen Oberflächen der Oxidisolationsgebiete 104, 106 einkapseln bzw. einschließen, wenn die oberen Flächen des Oxidmaterials 122 freigelegt sind.
Nach der Entfernung des Nitridmaterials 124 über den aktiven Gebieten 108, 110 geht der Fertigungsprozess weiter, indem freiliegende Bereiche des Oxidmaterials 122 und des Pufferoxids 114, die über den aktiven Gebieten 108, 110, 112 angeordnet sind, entfernt werden, um die in 6 gezeigte Halbleiterbauelementstruktur 100 zu erhalten. In einer anschaulichen Ausführungsform wird ein Ätzprozess mit verdünnter Flusssäure oder ein anderer bekannter Ätzprozess ausgeführt, um freiliegendes Oxidmaterial 114, 122 abzutragen, bis die oberen Flächen des Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 freigelegt sind. Dabei schützt das Nitridmaterial 124 der für Flusssäure resistenten Abdeckungen 132, 124 das darunter liegende Oxidmaterial 118, 120, 122 vor dem Ätzmittel, während das Oxidmaterial 114, 122 von den aktiven Gebieten 108, 110, 112 entfernt wird.
Da die Schicht aus Oxidmaterial 122 relativ dünn ist (beispielsweise ungefähr 5 nm oder weniger) und ferner das Pufferoxid 114 relativ dünn ist (beispielsweise ungefähr 5 nm oder weniger), ist der Unterschied zwischen den oberen Flächen der Nitridabdeckungen 132, 124 in Bezug auf die oberen Flächen des umgebenden Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 relativ klein und entspricht der kombinierten Dicke der Oxidschicht 122 und des Pufferoxids 114 (beispielsweise ungefähr 10 nm oder weniger), wodurch die topographischen Schwankungen über das Halbleitersubstrat 102 hinweg verringert werden. Somit ergibt die Verringerung der Dicke der Oxidschicht 122 und/oder des Pufferoxids 114 obere Flächen der Nitridabdeckungen 132, 134, die zu den oberen Flächen der aktiven Gebiete 108, 110, 112 besser ausgerichtet sind. Somit ist die Oxidschicht 122 in anschaulichen Ausführungsformen so dünn wie möglich. Vorzugsweise ist das Pufferoxid 114 ebenfalls möglichst dünn; es ist jedoch zu beachten, dass die Dicke des Pufferoxids 114 durch andere Prozessschritte beschränkt wird (beispielsweise durch die Prozessschritte zum Ätzen der Gräben für die Isolationsgebiete 104, 106). Es sollte beachtet werden, dass der Fertigungsprozess in Ausführungsformen, in denen gewünscht ist, eine sehr ebene Oberfläche über das Halbleitersubstrat hinweg bereitzustellen, fortgesetzt werden kann, indem ein oder mehrere Ätzschritte oder Einebnungsschritte ausgeführt werden, um die Höhe der Nitridabdeckungen 132, 124 zu reduzieren, bis sie im Wesentlichen zu dem benachbarten Halbleitermaterial 102 der aktiven Gebiete 108, 110, 112 ausgerichtet sind.
Es sei nun auf 7 verwiesen; obwohl als nächstes ein oder mehrere zusätzliche Prozessschritte als nächstes ausgeführt werden können, werden in der dargestellten Ausführungsform Transistorstrukturen 140, 142 auf den kleineren aktiven Gebieten 108, 110 hergestellt. Dazu geht der Fertigungsprozess weiter, indem Körpergebiete (oder Wannengebiete) 144, 146 für die Transistorstrukturen 140, 142 in den aktiven Gebieten 108, 110 hergestellt werden, indem Gatestrukturen 148, 150 über den Wannengebieten 144, 146 hergestellt werden, und indem beabstandete Source-und Draingebiete 152, 154 um die Gatestrukturen 148, 150 herum erzeugt werden. Die Körpergebiete 144, 146 können hergestellt werden, indem die aktiven Gebiete 108, 110 in konventioneller Weise dotiert werden, beispielsweise durch Implantieren von Ionen einer gewünschten Leitfähigkeitsart, um ein gewünschtes Dotierstoffprofil für die Transistorstrukturen 140, 142 zu schaffen. Wie zuvor beschrieben ist, ist die Tiefe der Körpergebiete 144, 146 in Bezug auf die oberen Flächen des Halbleitermaterials 102a kleiner als die Tiefe der Gräben (oder Isolationsgebiete 104, 106), so dass die Körpergebiete 144, 146 durch die Isolationsgebiete 104, 106 elektrisch isoliert sind. Die Gatestrukturen 148, 150 dienen als Gateelektroden für die jeweiligen Transistorstrukturen 140, 142 und können unter Anwendung eines konventionellen GateStapel-Moduls oder durch eine Kombination aus gut bekannten Prozessschritten hergestellt werden. Die Gatestrukturen 148, 150 enthalten vorzugsweise mindestens eine Schicht aus dielektrischem Material 160, mindestens eine Schicht aus leitendem Gate-Elektrodenmaterial 162 und mindestens eine Schicht eines dielektrischen Deckmaterials 164. Gemäß einer Ausführungsform werden die Gatestrukturen 148, 150 hergestellt, indem eine oder mehrere Schichten aus einem dielektrische Material 160 mit großem ε über dem Halbleitermaterial 102 abgeschieden wird oder werden, indem eine oder mehrere Schichten aus Metallmaterial 162 über dem einen oder den mehreren dielektrischen Materialien mit großem ε abgeschieden werden, und indem eine oder mehrere Schichten aus dielektrischem Material 164, etwa ein Nitridmaterial (beispielsweise Siliziumnitrid, Siliziumoxinitrid, oder dergleichen) über dem Metallmaterial 162 abgeschieden werden, und indem selektiv Bereiche des dielektrischen Materials 160 mit großem ε, des Metallmaterials 162 und des Deckmaterials 164 vorzugsweise unter Anwendung eines anisotropen Ätzmittels entfernt werden, um die Gatestrukturen 148, 150 zu bilden. Die verbleibenden Bereiche des Deckmaterials 164 dienen als Gate-Abdeckungen, die das darunter liegende Metallmaterial 162 während nachfolgender Prozessschritte schützen. Es sollte beachtet werden, dass diverse Anzahlen, Kombinationen und/oder Anordnungen aus Materialien für die Gatestruktur in einer praktischen Ausführungsform verwendet werden können, und die hierin beschriebene Erfindung ist nicht auf eine spezielle Anzahl, Kombination oder Anordnung aus einem oder mehreren Gatematerialien in der Gatestruktur beschränkt.
Nachdem die Gatestrukturen 148, 150 hergestellt sind, werden die beabstandeten Source-und Draingebiete 152, 154 um die Gatestrukturen 148, 150 herum hergestellt, indem Dotierionen einer Leitfähigkeitsart bestimmenden Dotierstoffsorte in das Halbleitermaterial 102 bis zu einer gewünschten Tiefe und/oder mit einem gewünschten Schichtwiderstand implantiert werden, wobei die Gatestrukturen 148, 150 als Implantationsmaske dienen, und indem nachfolgend ein thermisches Ausheizen durchgeführt wird. Die leitfähigkeitsartbestimmende Dotierstoffsorte der implantierten Ionen, die für die Source/Draingebiete 152, 154 verwendet werden, ist eine Leitfähigkeitsart, die sich von der Leitfähigkeitsart der Körpergebiete 144, 146 unterscheidet, wie dies im Stand der Technik bekannt ist. Zu beachten ist, dass ein oder mehrere Abstandshalter in einigen Ausführungsformen an den Seitenwänden der Gatestrukturen 148, 150 vor den lonenimplantationsschritten hergestellt werden können, um die laterale Erstreckung der Source/Draingebiete 152, 154 in einer konventionellen Weise zu definieren oder anderweitig zu steuern, obwohl dies in 7 nicht gezeigt ist.
Die Herstellung der Halbleiterbauelementstruktur 100 kann abgeschlossen werden unter Anwendung gut bekannter abschließende Prozessschritte, etwa eine tiefe Ionenimplantation, ein thermisches Ausheizen, die Herstellung leitender Kontakte über den Source/Draingebieten und/oder der Gatestruktur, die Herstellung von MOS-Kondensatoren und/oder von anderen Elementen auf dem großen aktiven Gebiet 112, und/oder andere Prozessschritte für die Herstellung einer Metallisierung, die hierin nicht detailliert beschrieben sind. Durch die gegenüber Flusssäure resistenten Abdeckungen 132, 134 werden die Isolationsgebiete 104, 106 in ihrer Dicke während nachfolgender Prozessschritte nicht reduziert, wenn beispielsweise Flusssäure enthaltende Ätzmittel danach angewendet werden, um Oxidmaterial abzutragen oder zu strukturieren oder um anderweitig die Oberfläche des Halbleitersubstrats zu reinigen. Dabei können Flusssäure enthaltende Ätzmittel entfernt werden, ohne dass das Oxidmaterial 118, 120 der Isolationsgebiete 104, 106 abgetragen oder anderweitig geschädigt wird. Das Nitridmaterial 124 bleibt entlang des Randes der aktiven Gebiete 108, 110, 112 intakt, so dass parasitäre Leckströme und/oder Schwankungen der Schwellwertspannung (Vt) in Abhängigkeit der Bauteilbreite (W) verringert werden, die ansonsten sich durch Randbauelemente ergeben können, die hergestellt werden, wenn der Gatestapel mit einem abgesenkten Oxidisolationsgebiet überlappt. Gleichzeitig sind die Gräben für die Isolationsgebiete überwiegend von dem Oxidmaterial 118, 120 ausgeführt, so dass geringere parasitäre Kapazitätswerte zwischen den aktiven Gebieten 108, 110, 112 erreicht oder anderweitig beibehalten werden. Des weiteren kann der Abstand zwischen den oberen Flächen der gegenüber Flusssäure resistenten Abdeckungen 132, 134 und der oberen Flächen des Halbleitermaterials 102 der aktiven Gebiete 108, 110, 112 relativ klein gemacht werden (beispielsweise 15 nm oder weniger), so dass die Halbleiterbauelementstruktur 100 eine im Wesentlichen ebene Oberfläche besitzt, bevor die Gatestrukturen 148, 150 hergestellt werden, wodurch wiederum eine verbesserte Geometrie der Fotolackverarbeitung geschaffen wird, da hier ebene Oberflächen gewünscht sind.

Claims

Verfahren zur Herstellung einer Halbleiterbauelementstruktur (100) auf einem Halbleitersubstrat, das ein Halbleitermaterial (102) aufweist, wobei das Verfahren umfasst: Bilden eines Isolationsgebiets (104; 106) in dem Halbleitersubstrat, wobei das Isolationsgebiet (104; 106) in Bezug auf ein aktives Gebiet (110) des Halbleitermaterials (102) benachbart zu dem Isolationsgebiet (104; 106) abgesenkt ist, und wobei das Isolationsgebiet (104; 106) ein erstes dielektrisches Material (120) aufweist; Bilden einer ersten Schicht (122) aus einem zweiten dielektrischen Material und einer zweiten Schicht (124) aus einem dritten dielektrischen Material über dem Isolationsgebiet (104; 106) und dem aktiven Gebiet (110), wobei das dritte dielektrische Material in Bezug auf ein Ätzmittel resistenter ist als das erste dielektrische Material und die zweite Schicht (124) über der ersten Schicht (122) angeordnet ist; und Entfernen des dritten dielektrischen Materials über dem aktiven Gebiet (110) derart, dass Bereiche des dritten dielektrischen Materials über dem Isolationsgebiet (104; 106) intakt bleiben.
Verfahren nach Anspruch 1, wobei Bilden des Isolationsgebiets (104; 106) umfasst: Bilden eines Oxidmaterials als das erste dielektrische Material (120) in einem Graben benachbart zu dem aktiven Gebiet (110), wobei das dritte dielektrische Material in Bezug auf Flusssäure enthaltende Ätzmittel resistenter ist als das Oxidmaterial.
Verfahren nach Anspruch 1, wobei das zweite dielektrische Material ein Oxidmaterial aufweist.
Verfahren nach Anspruch 1, wobei Entfernen des dritten dielektrischen Materials umfasst: Einebnen der zweiten Schicht (124) derart, dass eine ebene Oberfläche erhalten wird, die zu Bereichen der ersten Schicht (122), die über dem aktiven Gebiet liegen (110), ausgerichtet ist.
Verfahren nach Anspruch 1, wobei: Bilden der ersten Schicht Schicht (122) umfasst: konformes Abscheiden des zweiten dielektrischen Materials über dem Isolationsgebiet (104; 106) und dem aktiven Gebiet (110); und Bilden der zweiten Schicht (124) umfasst: konformes Abscheiden des dritten dielektrischen Materials über dem zweiten dielektrischen Material.
Verfahren nach Anspruch 5, wobei das Isolationsgebiet (104; 106) in Bezug auf das aktive Gebiet (110) um einen Abstand (d) abgesenkt ist, und wobei konformes Abscheiden des dritten dielektrischen Materials umfasst: Abscheiden des dritten dielektrischen Materials mit einer ersten Dicke, die größer ist als der Abstand (d).
Verfahren nach Anspruch 6, wobei konformes Abscheiden des zweiten dielektrischen Materials umfasst: Abscheiden des zweiten dielektrischen Materials mit einer zweiten Dicke, die kleiner ist als der Abstand (d).
Verfahren nach Anspruch 1, wobei das Isolationsgebiet (104; 106) in Bezug auf das aktive Gebiet (110) entsprechend einem Abstand (d) abgesenkt ist, wobei: Bilden der ersten Schicht (122) umfasst: Bilden der ersten Schicht (122) mit einer ersten Dicke, die kleiner ist als der Abstand (d); und Bilden der zweiten Schicht (124) umfasst: Bilden der zweiten Schicht (124) mit einer zweiten Dicke, die größer ist als der Abstand (d).
Verfahren nach Anspruch 8, wobei: Bilden der ersten Schicht (122) umfasst: konformes Abscheiden eines Oxidmaterials über dem Isolationsgebiet (104; 106) und dem aktiven Gebiet (110); und Bilden der zweiten Schicht (124) umfasst: konformes Abscheiden eines Nitridmaterials über dem Oxidmaterial.
Verfahren nach Anspruch 9, wobei Entfernen des dritten dielektrischen Materials umfasst: Polieren des Nitridmaterials, bis das Oxidmaterial über dem aktiven Gebiet (110) freigelegt ist.
Verfahren nach Anspruch 9, wobei Entfernen des dritten dielektrischen Materials umfasst: Entfernen von Bereichen des Nitridmaterials derart, dass eine planare Oberfläche geschaffen wird, die zu dem Oxidmaterial über dem aktiven Gebiet (110) ausgerichtet ist.
Verfahren nach Anspruch 1, das ferner umfasst: Entfernen des zweiten dielektrischen Materials über dem aktiven Gebiet (110); und Bilden einer Transistorstruktur (150) auf dem aktiven Gebiet (110).
Verfahren zum Herstellen einer Halbleiterbauelementstruktur (100) auf einem Halbleitersubstrat, das ein Halbleitermaterial (102) aufweist, wobei das Verfahren umfasst: Bilden eines Oxidisolationsgebiets (104; 106) benachbart zu einem aktiven Gebiet (110) des Halbleitermaterials (102), wobei das Oxidisolationsgebiet (104; 106) in Bezug auf das aktive Gebiet (110) abgesenkt ist; konformes Abscheiden eines Nitridmaterials (124) über dem aktiven Gebiet (110) und über dem Oxidisolationsgebiet (104; 106); Entfernen des Nitridmaterials (124) über dem aktiven Gebiet (110) derart, dass ein Bereich des Materials, der über dem Oxidisolationsgebiets (104; 106) angeordnet ist, intakt bleibt; und konformes Abscheiden eines Oxidmaterials (122) über dem aktiven Gebiet (110) und über dem Oxidisolationsgebiet (104; 106) vor dem konformen Abscheiden des Nitridmaterials (124).
Verfahren nach Anspruch 13, wobei Entfernen des Nitridmaterials (124) umfasst: Polieren des Nitridmaterials (124), bis das Oxidmaterial (122) freigelegt ist.
Verfahren nach Anspruch 13, das ferner umfasst: konformes Abscheiden eines Oxidmaterials (122) über dem aktiven Gebiet (110) und dem Oxidisolationsgebiet (104; 106) vor dem konformen Abscheiden des Nitridmaterials (124), wobei Entfernen des Nitridmaterials (124) umfasst: Einebnen des Nitridmaterials (124) derart, dass eine planare Oberfläche erhalten wird, die zu dem Oxidmaterial (122) über dem aktiven Gebiet (110) ausgerichtet ist.
Verfahren nach Anspruch 15, wobei das Oxidisolationsgebiet (104; 106) in Bezug auf das aktive Gebiet (110) entsprechend einem Abstand (d) abgesenkt ist, und wobei: konformes Abscheiden des Oxidmaterials (122) umfasst: Abscheiden des Oxidmaterials (122) mit einer ersten Dicke, die kleiner ist als der Abstand (d); und konformes Abscheiden des Nitridmaterials (124) umfasst: Abscheiden des Nitridmaterials (124) mit einer zweiten Dicke, die größer ist als der Abstand (d).
Halbleiterbauelementstruktur (100) mit: einem aktiven Gebiet (110) aus Halbleitermaterial (102), auf welchem eine Transistorstruktur (150) ausgebildet ist; einem Oxidisolationsgebiet (104; 106) benachbart zu dem aktiven Gebiet (110) aus Halbleitermaterial (102), wobei das Oxidisolationsgebiet (104; 106) in Bezug auf das aktive Gebiet (110) abgesenkt ist; einem dielektrischen Deckmaterial (124), das über dem Oxidisolationsgebiet (104; 106) ausgebildet ist, wobei das dielektrische Deckmaterial (124) in Bezug auf ein Ätzmittel resistenter ist als das Oxidisolationsgebiet (104; 106); und einem Oxidmaterial (122), das zwischen dem Oxidisolationsgebiet (104; 106) und dem dielektrischen Deckmaterial (124) angeordnet ist.
Halbleiterbauelementstruktur (100) nach Anspruch 17, wobei das dielektrische Deckmaterial (124) ein gegenüber Flusssäure resistentes Material umfasst.
Halbleiterbauelementstruktur (100) nach Anspruch 17, wobei: das Oxidisolationsgebiet (104; 106) entsprechend einem Abstand (d) in Bezug auf das aktive Gebiet (110) abgesenkt ist; und das dielektrische Deckmaterial (124) ein Nitridmaterial mit einer Dicke aufweist, die größer oder gleich dem Abstand (d) ist.
Halbleiterbauelementstruktur (100) nach Anspruch 19, wobei sich das Nitridmaterial über eine obere Fläche des aktiven Gebiets (110) um einen Abstand hinaus erstreckt, der durch eine Dicke des Oxidmaterials (122) beeinflusst ist.