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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungstechniken, in denen ein eingebettetes verformungsinduzierendes Halbleitermaterial zur Steigerung der Leistungsfähigkeit der Transistoren verwendet wird.
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Beschreibung des Stands der Technik
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Integrierte Schaltungen enthalten typischerweise eine große Anzahl an Schaltungselementen, die auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen die Feldeffekttransistoren ein vorherrschendes Schaltungselement repräsentieren. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien für moderne Halbleiterbauelemente aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa für Mikroprozessoren, Speicherchips, graphische Bauelemente und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldefffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten und einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens eine geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Daher bestimmt die Leitfähigkeit des Kanalgebiets das Leistungsverhalten von MOS-Transistoren ganz wesentlich. Daher ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Andererseits führt die ständige Verringerung der Gatelänge von planaren Transistorkonfigurationen typischerweise zu sehr anspruchsvollen Topographiekonfigurationen, da die Gatehöhe nicht proportional im Verhältnis zur Gatelänge verringert werden kann, sofern nicht sehr komplizierte Prozessstrategien eingesetzt werden, um die gewünschte Gesamtgateleitfähigkeit und die Ionenblockierwirkung während der Herstellung von Drain- und Sourcegebieten der Transistoren beibehalten werden, in denen die Gateelektrode in Verbindung mit einer Abstandshalterstruktur typischerweise als eine Implantationsmaske dient. Bei einer weiteren Verringerung der Gatelänge zur Steigerung des Leistungsverhaltens der einzelnen Transistoren und auch zur Erhöhung der Gesamtpackungsdichte der Halbleiterbauelemente muss folglich auch der Abstand zwischen benachbarten Gateelektrodenstrukturen verringert werden. In modernen Vorgehensweisen hängt jedoch das Leistungsverhalten dicht liegender Transistoren wesentlich von der gesamten Fertigungsstrategie ab, insbesondere, wenn zusätzliche leistungssteigernde Mechanismen in einer oder beiden Arten von Transistoren eingerichtet werden. Beispielsweise kann bei einer gegebenen Gatelänge der Feldeffekttransistoren deren Leistungsfähigkeit weiter gesteigert werden, indem eine gewisse Art an Verformung in dem Kanalgebiet der Transistoren hervorgerufen wird, die eine starke Auswirkung auf die resultierende Ladungsträgerbeweglichkeit ausübt. Bei einer standardmäßigen Kristallkonfiguration kann eine kompressive Verformungskomponente im Kanalgebiet von p-Kanaltransistoren den gesamten Durchlassstrom auf Grund einer Zunahme der Beweglichkeit der Löcher, die in p-Kanaltransistoren die dominierenden Ladungsträger repräsentieren, deutlich steigern. In ähnlicher Weise kann eine Zugverformungskomponente in n-Kanaltransistoren eine deutliche Zunahme der Elektronenbeweglichkeit hervorrufen, wodurch ebenfalls der Durchlassstrom erhöht wird. Ein effizienter Mechanismus zum Erhöhen der Verformung lokal in p-Kanaltransistoren ist der Einbau einer verformungsinduzierenden Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung, was zu einer ausgeprägten kompressiven Verformungskomponente führt. Zu diesem Zweck werden Aussparungen selektiv in den aktiven Gebieten der p-Kanaltransistoren hergestellt, nachdem die grundlegenden Gateelektrodenstrukturen strukturiert sind, und die Aussparungen werden mit einer kristallinen Silizium/Germanium-Legierung gefüllt, die auf dem verbleibenden Siliziumbasismaterial aufgewachsen wird, wodurch der gewünschte kompressive verformte Zustand erreicht wird.
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Diese komplexen verformungsinduzierenden Mechanismen ermöglichen das Herstellen von Transistoren mit geringeren Abmessungen, wobei dennoch eine gewisse minimale Dicke der siliziumdioxidbasierten Gatedielektrikumsschicht beizubehalten ist, um die resultierenden Leckströme auf einem akzeptablen Niveau zu halten. Es ist gut bekannt, dass das Reduzieren von beispielsweise der Gatelänge von Feldeffekttransistoren mit dem Erfordernis einhergeht, die kapazitive Kopplung der Gateelektrode an das Kanalgebiet zu erhöhen, um damit eine geeignete Steuerbarkeit des Stromflusses in dem Kanalgebiet aufrecht zu erhalten. Typischerweise wird die erhöhte kapazitive Kopplung erreicht, indem die Dicke des Gatedielektrikumsmaterials verringert wird, das typischerweise in Form eines siliziumdioxidbasierten Materials auf Grund der guten Eigenschaften einer Siliziumdioxidschicht/Siliziumgrenzfläche vorgesehen wird.
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In der jüngeren Vergangenheit wurde eine Vielzahl an Prozessstrategien und Bauteilarchitekturen vorgeschlagen in dem Versuch, das gut etablierte siliziumdioxidbasierte Gatedielektrikumsmaterial durch komplexe Materialsysteme zu ersetzen, die eine hohe dielektrische Konstante besitzen und somit eine höhere kapazitive Kopplung bei der vorgegebenen physikalischen Schichtdicke bieten. Obwohl viele dieser Vorgehensweisen vielversprechende Strategien repräsentieren, ermöglicht das Vorsehen von Transistoren auf der Grundlage effizienter interner verformungsinduzierender Mechanismen weiterhin die Möglichkeit, leistungsfähige Halbleiterbauelemente mit Feldeffekttransistoren mit kritischen Abmessungen von 50 nm und weniger zu erzeugen, wobei dennoch der Einbau sehr komplexer Materialsysteme und Prozessstrategien vermieden wird, wie sie typischerweise mit der Einführung von dielektrischen Materialien mit großem ε in Verbindung mit metallenthaltenden Elektrodenmaterialien verknüpft sind.
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Obwohl beispielsweise der Einbau einer verformungsinduzierenden Silizium/Germanium-Legierung in das aktive Gebiet von p-Kanaltransistoren eine sehr effiziente Strategie zur Erhöhung des Durchlassstromes und der Schaltgeschwindigkeit der p-Kanaltransistoren ist, wurden ausgeprägte Schwankungen der Transistoreigenschaften in komplexen Halbleiterbauelementen beobachtet. Beispielsweise zeigt der Durchlassstrom von p-Kanaltransistoren, die darin eingebaut eine verformungsinduzierende Silizium/Germanium-Legierung besitzen, ausgeprägte Schwankungen über einzelne Chipbereiche, wobei insbesondere ausgeprägte Unterschiede zwischen sehr dichten Bauteilbereichen und Bereichen mit einer geringeren Packungsdichte bestehen können. Typischerweise müssen in komplexen Halbleiterbauelementen mehrere Schaltungsbereiche miteinander in Wechselwirkung treten, wobei die diversen Arbeitsgeschwindigkeiten einander anzupassen sind, um damit das korrekte Funktionsverhalten der Gesamtschaltung zu erreichen. Zu diesem Zweck müssen ggf. die Betriebsbedingungen gewisser Schaltungsbereiche eingestellt werden, da sie mit reduzierter Leistungsfähigkeit arbeiten, um damit den Betriebsmöglichkeiten anderer Bauteilbereiche zu entsprechen, wodurch insgesamt ein Halbleiterbauelement mit reduzierter Leistungsfähigkeit geschaffen wird. Das Verbessern der Gleichmäßigkeit von Durchlassströmen von insbesondere p-Kanaltransistoren würde daher bessere Bedingungen bieten, wenn komplexe integrierte Schaltungen entworfen werden und wenn allgemein die fertig gestellten Halbleiterbauelemente klassifiziert werden. Ferner wurde zusätzlich zu einer ausgeprägten Schwankung der Sättigungsströme von p-Kanaltransistoren auch eine ausgeprägte Variation der Schwellwertspannung über Halbleiterchips hinweg beobachtet werden, wodurch ebenfalls eine deutlich geringere Anzahl an Hochleistungsbauelementen bei einer vorgegebenen Produkttechnologie und Prozessstrategie erhalten wird.
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Mit Bezug zu den 1a und 1b werden typische Prozessstrategien und Halbleiterbauelemente mit p-Kanaltransistoren, die darin eingebaut eine verformungsinduzierende Silizium/Germanium-Legierung besitzen, detaillierter beschrieben, um kritische Prozessphasen aufzuzeigen.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101 und einer Halbleiterschicht 102, die typischerweise ein siliziumbasiertes Halbleitermaterial zumindest in einem anfänglichen Zustand ist, bevor Schaltungselemente in der Halbleiterschicht 102 erzeugt werden. Das Halbleiterbauelement 100 ist beispielsweise ein SOI-(Silizium-auf-Isolator-)Bauelement, in welchem eine vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 101 und der Halbleiterschicht 102 vorgesehen ist. In anderen Fällen ist die siliziumbasierte Halbleiterschicht 102 ein Teil eines kristallinen Halbleitermaterials des Substrats 101 und repräsentiert eine „Vollsubstratkonfiguration”. In der gezeigten Fertigungsphase ist ein flaches Grabenisolationsgebiet oder eine Struktur 110 in der Halbleiterschicht 102 ausgebildet und erstreckt sich bis hinab zu einer spezifizierten Tiefe, beispielsweise mehrere 10 nm, wobei dies von den Bauteilerfordernissen abhängt. In SOI-Architekturen erstreckt sich die flache Grabenisolation 110 typischerweise bis zu der vergrabenen isolierenden Schicht. Die Isolationsstruktur 110 grenzt somit lateral ein aktives Gebiet 102a in der Halbleiterschicht 102 ab und definiert damit die laterale Größe und die Lage des aktiven Gebiets 102a. Es sollte beachtet werden, dass typischerweise eine Vielzahl an aktiven Gebieten in dem Bauelement 100 auf der Grundlage der Isolationsstruktur 110 vorgesehen wird. Dazu enthält die Isolationsstruktur 110 geeignet dimensionierte Isolationsgräben, die eine Breite von 100 nm und weniger zwischen zwei unterschiedlichen aktiven Gebieten in dicht gepackten Bauteilbereichen aufweisen kann, während in anderen Fällen Gräben mit einer Breite von mehreren 100 nm oder mehr in der Struktur 110 vorgesehen werden, wenn beispielsweise ausgedehnte Isolationsgebiete und dergleichen erforderlich sind. Die Grabenisolation 110 ist aus Siliziumdioxidmaterial aufgebaut, das ein gut etabliertes dielektrisches Material in Halbleiterbauelementen auf Grund der guten Grenzflächeneigenschaften von Siliziumdioxid und Silizium ist, wie dies auch zuvor erläutert ist.
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In dem in 1a gezeigten Beispiel enthält das aktive Gebiet 102a, das als ein Halbleitergebiet verstanden werden kann, das darin ausgebildet pn-Übergänge aufweist oder diese erhält für zumindest einen Transistor, Drain- und Sourcegebiete 150, die p-Kanaltransistoren in dem gezeigten Beispiel darstellen. Wie zuvor erläutert ist, sind verformungsinduzierende Silizium/Germanium-Gebiete 151 in dem aktiven Gebiet 102a lateral benachbart zu Gateleketrodenstrukturen 155 vorgesehen, um eine uniaxiale Verformung in Kanalgebieten 153 zu erzeugen, wodurch die Ladungsträgerbeweglichkeit in den Kanalgebieten 153 deutlich erhöht wird, was somit einen höheren Durchlassstrom und eine höhere Schaltgeschwindigkeit der Transistoren 150 mit sich bringt. In der gezeigten Fertigungsphase besitzen die Gateelektrodenstrukturen 155, die ein Gatedielektrikumsmaterial 155a, etwa in Form eines siliziumdioxidbasierten Materials, etwa ein stickstoffangereichertes Siliziumdioxidmaterial, und ein Polysiliziummaterial 155d aufweisen, an Seitenwänden ausgebildet eine Abstandshalterstruktur 154. Wie zuvor erläutert ist, besitzen die Gateelektrodenstrukturen 155 eine Länge, d. h. in 1a die horizontale Richtung, die auch die Stromflussrichtung in den Kanalgebieten 153 repräsentiert, von 50 nm und weniger, was im Allgemeinen möglich macht, dass schnelle und leistungsfähige Halbleiterbauelemente auf der Grundlage konventioneller Materialien, etwa siliziumdioxidbasierte Gatedielektrika und einem Polysiliziumelektrodenmaterial für die Gateelektrodenstruktur 155 erzeugt werden.
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1b zeigt schematisch das Halbleiterbauelement 100, wenn die Transistoren 150b in aktiven Gebieten 102b, 102c vorgesehen sind, die eine geringere Länge im Vergleich zu dem aktiven Gebiet 102a aufweisen, das in 1a gezeigt ist. Folglich ist in diesem Falle eine geringere Anzahl an Transistoren in jedem der aktiven Gebiete 102b, 102c vorgesehen, während andererseits der gesamte grundlegende Aufbau der Transistoren 150 identisch ist für die aktiven Gebiete 102a, 102b und 102c.
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Das in den 1a und 1b gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Die flache Grabenisolation 110 wird in der Halbleiterschicht 102 hergestellt, indem komplexe Lithographietechniken ausgeführt werden, um eine Ätzmaske zu erzeugen, die dann verwendet wird, um die Halbleiterschicht 102 so zu strukturieren, dass darin geeignete Gräben entstehen und entsprechend den Erfordernissen für den lateralen Aufbau der Isolationsstruktur 110. Daraufhin wird Siliziumdioxidmaterial aufgebracht, um die Gräben wieder aufzufüllen, und überschüssiges Material wird mittels CMP (chemisch-mechanisches Polieren) entfernt, woran sich das Entfernen der Ätzmaske anschließt. Danach werden mehrere Wannenimplantationsprozesse auf der Grundlage eines geeigneten Maskierungsschemas ausgeführt, um damit eine Dotierstoffsorte zum Einstellen der grundlegenden Eigenschaften der Transistoren 150, beispielsweise in Bezug auf die Schwellwertspannung, und dergleichen, einzustellen. Beispielsweise sind typischerweise unterschiedliche Schwellwertspannungen für im Grunde die gleiche Transistorkonfiguration erforderlich, wozu zwei oder mehr Implantationsschritte erforderlich sind, um damit unterschiedliche „Versionen” des gleichen Transistortyps zu erhalten. Als nächstes werden die Gateelektrodenstrukturen 155 hergestellt, indem das Gatedielektrikumsmaterial 155a und das Elektrodenmaterial 155b in Verbindung mit einem dielektrischen Deckmaterial und möglichen weiteren Materialien, etwa Hartmaskenmaterialien, und dergleichen, bereitgestellt werden, die dann gemäß den Entwurfsregeln des Bauelements 100 auf der Grundlage komplexer Lithographie- und Ätztechniken strukturiert werden. Daraufhin wird eine geeignete Abstandshalterstruktur vorgesehen, um Aussparungen in dem aktiven Gebiet 102a zu erzeugen, während andere aktive Gebiete durch ein Maskenmaterial abgedeckt sind, das ebenfalls als eine geeignete Maske während des Wiederauffüllens der Aussparungen mittels eines selektiven epitaktischen Aufwachsprozesses dient, um das Silizium/Germanium-Material 151 bereitzustellen. Als nächstes werden die Drain- und Sourcegebiete 152 in Verbindung mit der Abstandshalterstruktur 154 auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt, woran sich Ausheizprozesse anschließen, um das endgültige Dotierstoffprofil der Drain- und Sourcegebiete 152 einzustellen.
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Während des Betriebs des Bauelements 100 wurde beobachtet, dass die Transistoreigenschaften über das Halbleiterbauelement 100 hinweg schwanken und sogar innerhalb einzelner aktiver Gebiete unterschiedlich sind, etwa in dem aktiven Gebiet 102a, das in 1a gezeigt ist. Z. B. wurde erkannt, dass Transistoren, die unmittelbar an der flachen Grabenisolation 110 angeordnet sind, ein geringeres Leistungsvermögen im Vergleich zu Transistoren besitzen, die lateral nicht benachbart zu der Isolationsstruktur 110 angeordnet sind. In ähnlicher Weise haben insgesamt die Transistoren 150 in 1b, die auf der Grundlage der aktiven Gebiete 102c, 102b mit einer geringeren Länge bereitgestellt werden, ein geringeres Leistungsvermögen im Vergleich zu der Gesamtheit der Transistoren 150 in dem aktiven Gebiet 102a. Obwohl somit die Silizium/Germanium-Legierung 151 in Prinzip ein verbessertes Transistorleistungsvermögen bereitstellt, kann der Einbau des Materials 151 zu ausgeprägten Leistungsvariationen über die gesamte Bauteilfläche hinweg und auch innerhalb einzelner Bauteilbereiche führen, beispielsweise in Bezug auf Transistoren, die benachbart zu einer flachen Grabenisolation angeordnet sind, und in Bezug auf Transistoren, die nicht benachbart zu einem Grabenisolationsgebiet angeordnet sind.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken zur Herstellung von komplexen Transistorelementen auf der Grundlage einer verformungsinduzierenden Halbleiterlegierung, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
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Überblick über die Erfindung
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen Transistoren mit geringeren kritischen Abmessungen, beispielsweise mit einer Gatelänge von 50 nm und weniger, auf der Grundlage von verformungsinduzierenden Mechanismen unter Anwendung einer eingebetteten verformungsinduzierenden Halbleiterlegierung bereitgestellt werden, etwa mittels eines Silizium/Germanium-Materials, eines Silizium/Kohlenstoffmaterials, und dergleichen, während gleichzeitig eine bessere Gleichmäßigkeit der Transistoreigenschaften erreicht wird. Dazu wird der Materialverlust in flachen Grabenisolationen vor dem Bereitstellen des verformungsinduzierenden Halbleitermaterials in den aktiven Gebieten der Transistoren verringert, wodurch gleichmäßigere Prozessbedingungen und eine gleichmäßigere Bauteiltopographie beim Aufwachsen der verformungsinduzierenden Halbleiterlegierung erreicht werden. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass der ausgeprägte Materialverlust und damit die Absenkung der flachen Grabenisolationen zu einer beeinträchtigten Topographie der verformungsinduzierenden Halbleiterlegierung in der Nähe der flachen Grabenisolation führt, was schließlich zu einem geringeren Zugewinn an Leistungsvermögen der jeweiligen Transistoren führt, die benachbart zu den flachen Grabenisolationsgebieten angeordnet sind. Ein ausgeprägter Verlust an Material in den Isolationsgebieten kann durch Ätz- und Reinigungsrezepte auf der Grundlage wässriger Flusssäure (HF) hervorgerufen werden. Aus diesem Grunde wird in einigen anschaulichen hierin offenbarten Aspekten die Gesamtmenge an Flusssäure, die während eines Prozessintervalls vor dem Herstellen der verformungsinduzierenden Halbleiterlegierung angewendet wird, deutlich verringert, wodurch auch der Materialverlust in den Isolationsgebieten reduziert wird. Beispielsweise wurden der Prozess zum Entfernen einer Siliziumdioxidteilschicht einer Ätzmaske, die zum Ätzen der Isolationsgräben in die Halbleiterschicht verwendet wird, und das nachfolgende Vorsehen eine Oxidschicht zum Ausführen von Wannenimplantationsprozessen und deren nachfolgendes Entfernen als wesentliche Quellen für einen ausgeprägten Materialverlust in der Isolationsstruktur erkannt. Aus diesem Grunde wurden verbesserte Prozessstrategien entwickelt, ohne jedoch den gesamten Prozessfluss unerwünscht zu modifizieren, um damit die Lithographie für die Isolationsstrukturen deutlich zu verbessern.
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Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Isolationsgrabens in einer Halbleiterschicht eines Halbleiterbauelements unter Anwendung einer Hartmaske, die eine erste Maskenschicht und eine zweite Maskenschicht aufweist. Das Verfahren umfasst ferner das Bilden eines flachen Grabenisolationsgebiets zum Abgrenzen eines aktiven Gebiets in der Halbleiterschicht durch Füllen des Isolationsgrabens mit einem dielektrischen Material und durch Entfernen eines überschüssigen Anteils des dielektrischen Materials durch Ausführen eines Abtragungsprozesses unter Anwendung der zweiten Maskenschicht als eine Stoppschicht. Des weiteren umfasst das Verfahren das Entfernen der zweiten Maskenschicht derart, dass die erste Maskenschicht freigelegt wird. Des weiteren wird zumindest ein Wannenimplantationsprozess in Anwesenheit der ersten Maskenschicht ausgeführt. Das Verfahren umfasst ferner das Bilden einer Gateelektrodenstruktur auf dem aktiven Gebiet nach dem Entfernen der ersten Maskenschicht. Zusätzlich wird eine verformungsinduzierende Halbleiterlegierung in einem Teil des aktiven Gebiets hergestellt.
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Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Halbleiterbauelements. Das Verfahren umfasst das Bilden eines Maskenschichtstapels auf einer Halbleiterschicht und das Bilden einer Ätzmaske aus dem Maskenschichtstapel. Das Verfahren umfasst ferner das Bilden einer flachen Grabenisolationsstruktur in der Halbleiterschicht unter Anwendung der Ätzmaske derart, dass ein aktives Gebiet in der Halbleiterschicht lateral begrenzt wird. Des weiteren umfasst das Verfahren den Einbau einer Wannendotierstoffsorte in das aktive Gebiet in Anwesenheit mindestens einer Maskenschicht des Maskenschichtstapels. Ferner umfasst das Verfahren das Bilden einer verformungsinduzierenden Halbleiterlegierung in Teilen des aktiven Gebiets.
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Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer flachen Grabenisolationsstruktur in einer Halbleiterschicht unter Anwendung einer Hartmaske, die ein aktives Gebiet lateral begrenzt und die eine Siliziumdioxidschicht aufweist, die auf der Halbleiterschicht ausgebildet ist, und die eine Siliziumnitridschicht aufweist, die auf der Siliziumdioxidschicht gebildet ist. Das Verfahren umfasst weiterhin das Entfernen der Siliziumnitridschicht selektiv zu der Siliziumdioxidschicht und das Ausführen eines Wannenimplantationsprozesses in Anwesenheit der Siliziumdioxidschicht. Ferner umfasst das Verfahren das Bilden mindestens eines p-Kanaltransistors in dem aktiven Gebiet derart, dass dieser eine Silizium/Germanium-Legierung in Teilen des aktiven Gebiets aufweist.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen und/oder in der folgenden detaillierten Beschreibung definiert, die besser verstanden werden kann, wenn sie mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und 1b schematisch Querschnittsansichten eines Halbleiterbauelements mit mehreren p-Kanaltransistoren in aktiven Gebieten zeigen, die darin ausgebildet eine verformungsinduzierende Halbleiterlegierung aufweisen und die durch flache Grabenisolationen lateral begrenzt sind, die auf der Grundlage einer konventionellen Prozessstrategie hergestellt sind;
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1c bis 1o schematisch Querschnittsansichten eines Halbleiterbauelements mit p-Kanaltransistoren während diverser Fertigungsphasen zeigen, wenn eine flache Grabenisolation und eine verformungsinduzierende Halbleiterlegierung hergestellt werden, wobei angenommen wird, dass ein signifikanter Verlust an Material in der Isolationsstruktur zu einem reduzierten Transistorleistungsverhalten führt; und
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2a bis 2g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wenn eine Isolationsstruktur und ein Transistor mit einem verformungsinduzierenden Halbleitermaterial auf der Grundlage einer Prozessstrategie hergestellt werden, in der der Verlust an Materialien in der Isolationsstruktur gemäß anschaulicher Ausführungsformen reduziert wird.
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Detaillierte Beschreibung
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Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen eine bessere Topographie für die flache Grabenisolation erreicht wird, indem der Materialverlust in einer Prozessphase vor dem Bilden eines verformungsinduzierenden Halbleitermaterials verringert wird. Wie nachfolgend detaillierter erläutert ist, wird angenommen, dass die ausgeprägte Variation von Transistoreigenschaften, die darin eingebaut eine verformungsinduzierende Halbleiterlegierung aufweisen, durch die unterschiedliche Höhe zwischen dem Rand des aktiven Gebiets und der Isolationsstruktur hervorgerufen wird, was somit zu einem beeinträchtigten Transistorleistungsverhalten für Transistoren führt, die benachbart zu einer Isolationsstruktur angeordnet sind, im Vergleich zu Transistoren, die lateral nicht durch eine Isolationsstruktur begrenzt sind. Folglich kann das Leistungsvermögen mehrerer Transistoren, die in einem einzelnen aktiven Gebiet angeordnet sind, erhöht werden, indem die Differenz zwischen den Randtransistoren und zentralen Transistoren verringert wird, wobei gleichzeitig auch das Leistungsverhalten von Transistoren, die in einem einzelnen aktiven Gebiet angeordnet sind, verbessert wird.
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Mit Bezug zu den 1c bis 1o wird nun eine konventionelle Prozessstrategie detaillierter beschrieben, um Prozessschritte aufzuzeigen, die zu einem schlechteren Leistungsvermögen von Transistoren führen, die darin eingebaut ein verformungsinduzierendes Halbleitermaterial aufweisen. Es sollte jedoch beachtet werden, dass jegliche hierin bereitgestellte Erläuterungen oder Theorien nicht als einschränkend für die hierin offenbarten Prinzipien zu verstehen sind. Die Beschreibung des konventionellen Prozessablaufs, wie er gemäß der vorliegenden Erfindung analysiert wird, erleichtert jedoch das Erkennen derartiger Schritte, in denen ein merklicher Materialverlust in der Isolationsstruktur auftreten kann, unabhängig davon, ob weitere Mechanismen zu den ausgeprägten Transistorschwankungen beitragen. Mit Bezug zu den 2a bis 2f und ebenfalls unter Bezugnahme auf die 1c bis 1o werden Ausführungsformen detaillierter beschrieben, in denen der Materialverlust verringert wird, wobei dennoch ein hoher Grad an Kompatibilität zu gut etablierten konventionellen Prozessabläufen beibehalten wird.
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1c zeigt schematisch das Bauelement 100 in einer Querschnittsansicht in einer frühen Fertigungsphase. Wie gezeigt, ist ein Maskenschichtstapel 104, der eine erste Siliziumdioxidmaskenschicht 104 und eine zweite Siliziumnitridmaskenschicht 204 aufweist, auf der Halbleiterschicht 102 in Verbindung mit einer Ätzmaske 103 ausgebildet, die die laterale Lage und die Größe einer flachen Grabenisolationsstruktur festlegt. Somit kann die Maske 103, die etwa in Form einer Lackmaske vorgesehen ist, auch die laterale Größe und Lage eines aktiven Gebiets definieren, wobei der Einfachheit halber das aktive Gebiet 102b angegeben ist, das einen einzelnen Transistor in einer späteren Fertigungsphase erhalten soll. Die Schichten 104a und 104b können auf der Grundlage einer beliebigen geeigneten Abscheidetechnik hergestellt werden, etwa durch plasmaunterstützte CVD, thermisch aktivierte CVD, und dergleichen, wobei eine Vielzahl an gut etablierten Prozessrezepten verfügbar ist, um Siliziumdioxid und Siliziumnitrid herzustellen. Daraufhin wird die Maske 103 auf der Grundlage komplexer Lithographietechniken erzeugt. Danach wird die Maske 103 während eines Ätzprozesses verwendet, um den Maskenschichtstapel 104 zu strukturieren, indem durch die Schicht 104b und schließlich durch die Schicht 104a geätzt wird.
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1d zeigt schematisch das Bauelement 100, wobei die Maskenschicht 104 strukturiert ist und für einen nachfolgenden anisotropen Ätzprozess zum Ätzen von Siliziummaterial selektiv in Bezug auf die zweiten Maskenschicht 102b verwendet wird. Zu diesem Zweck ist eine Vielzahl an plasmaunterstützten Ätzrezepten verfügbar und kann für diesen Prozess eingesetzt werden.
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1e zeigt schematisch das Bauelement 100 mit einem Isolationsgraben 110t, der so hergestellt ist mittels eines anisotropen Ätzprozesses, dass er sich bis zu einer gewünschten Tiefe erstreckt, wobei die Maskenschicht 104b als ein Ätzstoppmaterial dient. Folglich kann der Ätzprozess auf oder in der Schicht 104b angehalten werden.
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1f zeigt schematisch das Bauelement 100 mit einem dielektrischen Füllmaterial 111, etwa mit Siliziumdioxid, das in den Gräben 110t und über der Maskenschicht 104 ausgebildet ist. Dazu können gut etablierte CVD-Techniken mit einer gewünschten guten Spaltfülleigenschaft angewendet werden.
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1g zeigt schematisch das Bauelement 100 während eines Polierprozesses 105, um einen überschüssigen Anteil der Siliziumdioxidschicht 111 aus 1f abzutragen. Es sollte beachtet werden, dass Siliziumoxinitridmaterial effizient entfernt werden kann, beispielsweise durch chemisch-mechanisches Polieren (CMP) unter Anwendung gut etablierter Prozessrezepte, wobei geeignete Schleifmaterialien und Prozessparameter so ausgewählt werden, dass eine hohe Selektivität in Bezug auf Siliziumnitridmaterial der Schicht 104b erreicht wird. Während des Abtragungsprozesses 105 kann somit der verbleibende Teil der Materialschicht 104b als eine effiziente Stoppschicht dienen. Folglich wird die Isolationsstruktur 110 mit einer Höhe bereitgestellt, die im Wesentlichen der Höhe des Materials 104b mit Aufnahme eines gewissen Grades an „Einkerbung” entspricht.
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1h zeigt schematisch das Bauelement 100 während eines Ätzprozesses 106, beispielsweise auf der Grundlage von Phosphorsäure und dergleichen, um den verbleibenden Teil der Schicht 104b (siehe 1g) zu entfernen, wobei die Siliziumdioxidschicht 104a als ein Stoppmaterial verwendet werden kann.
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1i zeigt schematisch das Bauelement 100 während eines weiteren Ätzprozesses 107, der auf der Grundlage wässriger Flusssäure ausgeführt wird, die eine gut bekannte chemische Lösung ist, um in effizienter Weise Siliziumdioxidmaterial selektiv in Bezug auf Siliziummaterial abzutragen. Im Allgemeinen wird in konventionellen Konzepten die Ätzstoppschicht 104a als ungeeignet für die weitere Bearbeitung des Halbleiterbauelements 100 erachtet, und somit wird diese während des Prozesses 107 entfernt, wobei auch ein Teil der Isolationsstruktur 110 entfernt wird, da geeignete Nachätzzeiten bislang als notwendig erachtet wurden, um die Schicht 104a von jeglichen aktiven Gebieten, etwa dem Gebiet 102b über das gesamte Bauteilleistungsverhalten 100 hinweg vollständig abzutragen.
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1j zeigt schematisch das Halbleiterbauelement 100 während einer weiter fortgeschrittenen Fertigungsphase, in der eine Pufferschicht 108 vor dem Einbau von Dotiermitteln in das aktive Gebiet 102b und andere aktive Gebiete des Bauelements 100 vorgesehen wird. Die Pufferschicht 108 wird typischerweise in Form eines Siliziumdioxidmaterials bereitgestellt und wird mit einer Dicke von 10 bis mehrere 10 nm vorgesehen, um damit durch Implantation hervorgerufene Schäden an den Oberflächenbereichen des aktiven Gebiets 102b und auch während jeglicher Lackauftragungs- und Abtragungsprozesse zu verringern, wie sie typischerweise zum Bereitstellen der unterschiedlichen Wannendotierstoffsorte für Transistoren unterschiedlicher Leitfähigkeitsart und für unterschiedliche Transistorversionen der gleichen Leitfähigkeitsart erforderlich sind, wie dies auch zuvor erläutert ist.
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1k zeigt schematisch das Bauelement 100 während einer Sequenz aus Implantationsprozessen 121 auf der Grundlage geeigneter Implantationsmasken, etwa einer Maske 109, um eine oder mehrere Dotierstoffsorten in das aktive Gebiet 102b einzufügen, während andere aktive Gebiete abgedeckt sind. In ähnlicher Weise umfasst die Sequenz 121 zusätzliche Implantationsschritte mit Implantationsmasken, um das Gebiet 102b abzudecken, während andere aktive Gebiete frei liegen, so dass die gewünschten grundlegenden Transistoreigenschaften in jedem der aktiven Gebiete erhalten werden. Während der Implantationssequenz 121 und der entsprechenden Prozesse zum Auftragen einer Lackmaske und zum Entfernen der Lackmaske bietet die Pufferschicht 108 eine bessere Integrität für die darunter liegenden Gebiete.
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1l zeigt das Bauelement 100 während eines weiteren Ätzprozesses 122, der auf der Grundlage wässriger Flusssäure ausgeführt wird, um die Schicht 108 zu entfernen, wobei dies ebenfalls einen ausgeprägten Materialverlust in dem Isolationsgebiet 110 hervorgerufen kann, wie dies durch 110r angegeben ist. Auf Grund der Ätzprozesse 107 und 122, die typischerweise beide auf der Grundlage von Flusssäure ausgeführt werden, wird eine ausgeprägte Absenkung des Isolationsgebiets 110 hervorgerufen, bevor eine verformungsinduzierende Halbleiterlegierung hergestellt wird.
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1m zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist die Gateelektrodenstruktur 155 auf dem aktiven Gebiet 102b ausgebildet und umfasst ein Gatedielektrikumsmaterial 155a und ein Elektrodenmaterial 155b, wie dies zuvor erläutert ist. Ferner ist eine dielektrische Deckschicht 155c, etwa ein Siliziumnitridmaterial auf dem Siliziummaterial 155d gebildet, während eine Abstandshalterstruktur 155b für den lateralen Einschluss des Materials 155e sorgt. Die Abstandshalterstruktur 155d ist aus Siliziumnitridmaterial und dergleichen aufgebaut. Ferner deckt eine Abstandshalterschicht 155s andere aktive Gebiete des Bauelements 100 ab, in denen das Aufwachsen einer verformungsinduzierenden Halbleiterlegierung nicht erforderlich ist. Wie gezeigt ist ferner eine Ätzmaske 123, etwa eine Lackmaske, so hergestellt, dass diese zumindest das aktive Gebiet 102b freilässt.
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Das in 1m gezeigte Bauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Zunächst werden Materialien für die Schichten 155a, 155b und 155c durch Abscheidetechniken aufgebracht, möglicherweise in Verbindung mit Oxidationsprozessen, und daraufhin wird der resultierende Schichtstapel strukturiert, indem komplexe Lithographie- und Ätztechniken angewendet werden, wie dies auch zuvor erläutert ist. Daraufhin wird die Abstandshalterschicht 155s aufgebracht, beispielsweise in Form eines Siliziumnitridmaterials möglicherweise in Verbindung mit einer dünnen Ätzstoppschicht (nicht gezeigt) und daran anschließend wird die Ätzmaske 123 auf der Grundlage von Lithographietechniken hergestellt. Als nächstes wird die Abstandshalterschicht 155s, die über dem aktiven Gebiet 102b und einem Teil der Isolationsstruktur 110, wie dies durch die Ätzmaske 123 festgelegt ist, freiliegt, durch anisotrope Ätztechniken geätzt wird, wodurch das Abstandshalterelement 155d der Gateelektrodenstruktur 155 gebildet wird.
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1o zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. D. h., nach dem Herstellen der Aussparung 102e unterliegt das Bauelement 100 einem Reinigungsprozess, um freiliegende Oberflächenbereiche für einen nachfolgenden selektiven epitaktischen Aufwachsprozess 125 vorzubereiten, um damit das Silizium/Germanium-Material 151 in den Aussparungen 102e zu erzeugen. Der entsprechende Reinigungsprozess kann zusätzlich zu der Vertiefung 110r der Isolationsstruktur 110 beitragen, wobei dies von der gesamten Prozessstrategie abhängt. Während des selektiven epitaktischen Aufwachsprozesses 125 werden die Prozessparameter so ausgewählt, dass eine Materialablagerung an freiliegenden kristallinen Oberflächenbereichen stattfindet, während eine ausgeprägte Materialanhaftung an dielektrischen Oberflächenbereichen unterdrückt wird. Während des Aufwachsens des Materials 151 in der Endphase des Prozesses 125 führt jedoch die abgesenkte Konfiguration der Struktur 110 zu einer reduzierten Höhe des Materials 151 in der Nähe des Isolationsgebiets 110 im Vergleich zu dem Bereich um die Gateelektrodenstruktur 155 herum, da beispielsweise das Material auch lateral aufwächst auf Grund der „fehlenden” Seitenwandstruktur 110 in Folge der Vertiefung 110r.
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Ohne die vorliegende Erfindung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass die ungleichmäßige Topographie des Materials 151 in Transistoren zumindest auf einer Seite, die von der Isolationsstruktur 110 begrenzt ist, zu einem geringeren Leistungsvermögen im Vergleich zu jenen Transistoren führt, in denen eine im Wesentlichen gleichmäßige Topographie für das verformungsinduzierende Halbleitermaterial 151 erreicht wird, etwa für Transistoren, die in einem zentralen Bereich eines aktiven Gebiets angeordnet sind, das drei oder mehr Transistorelemente aufweist, wie dies auch zuvor mit Bezug zu 1a erläutert ist.
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Aus diesem Grunde werden verbesserte Prozessstrategien vorgesehen, in denen grundsätzlich die gut etablierte Prozessstrategie angewendet wird, wie sie zuvor beschrieben ist, wobei gleichzeitig ein geringerer Materialverlust und somit eine bessere Topographie der Isolationsstruktur erreicht wird.
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2a zeigt schematisch ein Halbleiterbauelement 200 mit einem Substrat 201 und einer siliziumbasierten Halbleiterschicht 202, in der eine Isolationsstruktur 210 lateral mehrere aktive Gebiete abgrenzt, wovon lediglich ein aktives Gebiet 202b in 2a gezeigt ist. In der gezeigten Fertigungsphase ist ferner ein Maskenschichtstapel 204 vorgesehen und dieser umfasst eine erste Maskenschicht 204a, etwa eine Siliziumdioxidschicht, und eine zweite Maskenschicht 204b, etwa in Form einer Siliziumnitridschicht. Zu beachten ist, dass für jegliche Komponenten, die bislang beschrieben sind, die gleichen Kriterien gelten können, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Im Hinblick auf spezielle Eigenschaften und Prozesskonzepte zur Herstellung des Halbleiterbauelements 200, wie sie in 2a gezeigt ist, sei daher auf die entsprechenden Komponenten und Fertigungsstrategien verwiesen, wie sie zuvor beschrieben sind. Beispielsweise wird die Isolationsstruktur 210 auf der Grundlage einer Prozessstrategie hergestellt, wie sie zuvor erläutert ist, wobei nach dem Wiederauffüllen der entsprechenden Isolationsgräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxidmaterial, ein Abtragungsprozess 205, etwa ein CMP-Prozess, angewendet wird, wodurch die Isolationsstruktur 210 geschaffen wird, während die zweite Maskenschicht 204b als ein Stoppmaterial dient, wie dies auch zuvor erläutert ist.
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Daraufhin wir die Schicht 204b abgetragen, wie dies auch zuvor beschrieben ist, beispielsweise unter Anwendung eines geeigneten selektiven Ätzrezepts, etwa durch heiße Phosphorsäure und dergleichen, um die Schicht 204b selektiv in Bezug auf die Maskenschicht 204a abzutragen, die somit als ein Ätzstoppmaterial verwendet werden kann.
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2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase gemäß einigen anschaulichen Ausführungsformen. Gemäß den hierin offenbarten Prinzipien wurde erkannt, dass die Maskenschicht 204b, obwohl diese die vorhergehende Prozesshistorie erfahren hat, effizient als ein Puffermaterial während der weiteren Bearbeitung des Bauelements dienen kann. Somit wird gemäß der anschaulichen Ausführungsform, die in 2b gezeigt ist, die Schicht 204b beibehalten und wird als eine Pufferschicht während einer Implantationssequenz 221 verwendet, die auf der Grundalge eines geeigneten Maskierungsschemas ausgeführt wird, so dass eine Wannendotierstoffsorte in das aktive Gebiet 202b und jegliche andere aktive Gebiete eingebaut wird, wobei der Einfachheit halber eine einzelne Implantationsmaske 109 in 2b gezeigt ist. Somit bietet die Maskenschicht 204b eine bessere Integrität der aktiven Gebiete, etwa für das Gebiet 202b, während der Implantationssequenz 221 und während jeglicher Lackauftragungs- und Abtragungsprozesse, wie sie zum Bereitstellen der Wannendotierstoffsorte für die diversen unterschiedlichen Transistorarten erforderlich sind, wie dies zuvor erläutert ist. Nach der Implantationssequenz 221 wird die Maskenschicht 204a entfernt, beispielsweise durch Flusssäure, wie dies auch zuvor erläutert ist, wodurch ein deutlicher geringerer Grad an Topographie erzeugt wird, d. h. ein reduzierter Grad an Materialverlust in der Isolationsstruktur 210 im Vergleich zu der konventionellen Prozessstrategie, die zuvor mit Bezug zu den 1c bis 1o beschrieben ist. Folglich kann die Bearbeitung fortgesetzt werden auf der Grundlage einer deutlich geringeren Absenkung in der Isolationsstruktur 210.
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2c zeigt schematisch das Bauelement 200 in eine weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Vertiefung bzw. Absenkung 210r der Isolationsstruktur, die durch das Entfernen der Schicht 204a (siehe 2b) hervorgerufen wird, deutlich geringer im Vergleich zu einer konventionellen Strategie und es ergeben sich somit bessere Bedingungen während der nachfolgenden Bearbeitung, beispielsweise zum Erzeugen einer Gateelektrodenstruktur 255. Die Gateelektrodenstruktur 255 umfasst ein Gatedielektrikumsmaterial 255a, etwa ein siliziumbasiertes Material in Verbindung mit einem Material in Verbindung mit einem siliziumbasierten oder anderem halbleiterbasierten Elektrodenmaterial 255b und in Verbindung mit einem dielektrischen Deckmaterial 255c, wie dies auch zuvor erläutert ist. Während der Strukturierung der Gateelektrodenstrukturen 255 auf der Grundlage komplexer Lithographie- und Ätztechniken schafft somit die weniger anspruchsvolle Lithographierahmenbedingung, d. h. die kleinere Vertiefung 210r bessere Bedingungen, wodurch eine bessere Gleichmäßigkeit kritischer Abmessungen erreicht wird, etwa der Länge der Gateelektrodenstruktur 255, unabhängig von der tatsächlichen Länge des aktiven Gebiets 202b. Folglich wird auch eine bessere Gleichmäßigkeit der Gateelektrodenstruktur 255 über das gesamte Bauteil 200 hinweg erreicht und trägt in effizienter Weise zu einen Gleichmäßigkeit der endgültigen Bauteileigenschaften bei.
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2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst die Gateelektrodenstruktur 255 einen Seitenwandabstandshalter 255d, um in zuverlässiger Weise das Material 255b in Verbindung mit dem dielektrischen Deckmaterial 255c während einer Prozesssequenz einzuschließen, um ein verformungsinduzierendes Halbleitermaterial 251, etwa ein Silizium/Germanium-Material, ein Silizium/Kohlenstoffmaterial und dergleichen einzuschließen. Dazu wird eine beliebige geeignete Prozessstrategie angewendet, wie dies beispielsweise auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist. D. h., es werden Aussparungen in dem aktiven Gebiet 202b gebildet und nachfolgend auf der Grundlage eines selektiven epitaktischen Aufwachsprozesses wieder aufgefüllt, wobei die Isolationsstruktur 210 sich zu einer größeren Höhe im Vergleich zu konventionellen Strategien erstreckt, so dass das epitaktische Aufwachsen des Materials 251 mit besserer Gleichmäßigkeit voranschreitet, selbst in einer abschließenden Phase des Abscheideprozesses. Daher wird eine gleichmäßigere Topographie des Materials 251 erhalten, was somit zu besseren Transistoreigenschaften für Bauelemente führt, die innerhalb aktiver Gebiete mit kleiner Länge vorgesehen sind, etwa in dem aktiven Gebiet 202b, wobei auch für eine bessere Gleichmäßigkeit der Bauteileigenschaften in aktiven Gebieten gesorgt wird, die drei oder mehr Transistoren aufweisen, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, wenn auf die 1a und 1b verwiesen wird.
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2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Transistor 250 in und über dem aktiven Gebiet 202b auf der Grundlage der Gateelektrodenstruktur 255 und des verformungsinduzierenden Halbleitermaterials 251 ausgebildet. Drain- und Sourcegebiete 252 sind in dem aktiven Gebiet 202b vorgesehen und sind lateral durch ein Kanalgebiet 253 getrennt, das Verformungsbedingungen aufweist, wie sie durch das Material 251 geschaffen werden. Ferner sind Metallsilizidgebiete 256 in den Drain- und Sourcegebieten 252 vorgesehen, und ein Metallsilizidgebiet 255e ist auch in der Gateelektrodenstruktur 255 ausgebildet. Des weiteren ist ein Abstandshalterstruktur 254 an Seitenwänden der Gateelektrodenstruktur 255 ausgebildet. Es sollte beachtet werden, dass die Abstandshalterstruktur 254 einen beliebigen geeigneten Aufbau aufweisen kann und auch die zuvor gezeigte Abstandshalterstruktur 255d (siehe 2d) beinhalten kann, wenn dies als geeignet erachtet wird.
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Das in 2e gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, wie dies auch beispielsweise zuvor erläutert ist.
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Durch Anwenden eines Prozessablaufs, in welchem der Materialverlust in der Isolationsstruktur 210 im Vergleich zur konventionellen Strategie verringert ist, kann somit das Leistungsverhalten des Transistors 250 erhöht werden, und gleichzeitig können Schwankungen im Bauteilverhalten über einzelne aktive Gebiete hinweg, die mehrere Transistoren aufweisen, und auch über das gesamte Bauteil 200 hinweg, d. h. über ein gesamtes Halbleiterchipgebiet hinweg, deutlich verringert werden für Transistoren, die darin eingebaut das verformungsinduzierende Halbleitermaterial 251 aufweisen. In den zuvor beschriebenen Ausführungsformen wird der Materialverlust von bis zu 9 nm vermieden, indem das Entfernen zumindest einer siliziumdioxidbasierten Schicht vor dem Abscheiden des verformungsinduzierenden Halbleitermaterials 251 weggelassen wird. Eine entsprechende Verringerung im Materialverlust der Isolationsstruktur 210 für Transistoren mit einer Gatelänge von 50 nm und weniger stellt eine wesentliche Verbesserung dar, wobei gleichzeitig gut etablierte Materialien und Prozessstrategien zu einem hohen Grade beibehalten werden können.
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2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, umfasst das Bauelement 200 den Maskenschichtstapel 204, der zur Herstellung der flachen Grabenisolation 210 verwendet wurde, wie dies zuvor erläutert ist. Der Schichtstapel 204 umfasst jedoch die Schicht 204b, d. h. einen Teil davon, der als eine Stoppschicht zum Entfernen eines überschüssigen Anteils des dielektrischen Materials zum Füllen der Isolationsstruktur 210 dient, wie dies zuvor erläutert ist. In diesem Zustand wird die Implantationssequenz 221 so ausgeführt, dass eine Wannendotierstoffsorte 202w auf der Grundlage der Implantationsmaske 209 eingeführt wird. Folglich dienen die Schichten 204b und 204a als effiziente Puffermaterialien während der Implantationssequenz 221, wobei die Schicht 204b für eine bessere Integrität während der diversen Lackauftragungsprozesse von insbesondere während der diversen Lackabtragungsprozesse sorgt. Dabei wird die erste Maskenschicht 204a mit einer geringeren Dicke vorgesehen, ungefähr 10 nm und weniger da die Schicht 204a lediglich als ein Ätzstoppmaterial zum Entfernen der Schicht 204b verwendet wird, die ebenfalls eine geringere Dicke auf Grund der vorhergehenden Prozessgeschichte besitzt, wodurch ebenfalls die Menge an Flusssäure vermindert wird, die für das Entfernen der Schicht 204a einzusetzen ist. Folglich kann in diesem Falle ein noch geringerer Materialverlust in der Isolationsstrukturen 210 erreicht werden, wodurch zu einer noch besseren Oberflächentopographie vor dem Herstellen des verformungsinduzierenden Halbleitermaterials beigetragen wird.
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2g zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, wird die Sequenz aus Implantationsprozessen 221 etwa unter Anwendung der Implantationsmaske 209 vor dem Herstellen von flachen Grabenisolationsstrukturen ausgeführt. Dazu wird de Maskenschicht 204a als eine effiziente Pufferschicht verwendet, wodurch eine bessere Gleichmäßigkeit des Materials 204a während der Sequenz 221 erreicht wird. In anderen anschaulichen Ausführungsformen, wie dies gezeigt ist, wird auch die zweite Maskenschicht 204b vorgesehen und wird in Verbindung mit der Schicht 204a als eine Pufferschicht während der Implantationssequenz 221 verwendet. Auch in diesem Falle kann die Schicht 204a mit einer geringeren Dicke von vorgesehen werden, während die Schichten 204b, 204a eine bessere Gleichmäßigkeit während der Sequenz 221 bieten, da jegliche Ätzschritte und CMP-Schritte zur Herstellung der Grabenisolationsstrukturen erst in einer späteren Fertigungsphase angewendet werden. Auch in diesen Ausführungsformen kann zumindest ein Abtragungsprozess und das Aufbringen einer zusätzlichen Pufferschicht, wie sie in konventionellen Strategien verwendet wird, weggelassen werden, wodurch ebenfalls zu besseren Transistorgleichmäßigkeit beigetragen wird, wie dies auch zuvor erläutert ist.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen eine bessere Topographie der Grabenisolationsstruktur in einer Prozessphase vor dem Abscheiden eines verformungsinduzierenden Halbleiterlegierungsmaterials erreicht wird. Folglich kann die weitere Variabilität, beispielsweise von p-Kanaltransistoren, die ein Silizium/Germanium-Legierungsmaterial eingebaut aufweisen, verringert werden, beispielsweise in einzelnen aktiven Gebieten und über das gesamte Halbleiterchipgebiet hinweg, wodurch eine verbesserte Planung und Klassifizierung von Halbleiterbauelementen mit komplexen Transistoren möglich ist, die auf der Grundlage gut etablierter Gatedielektrika und Elektrodenmaterialien vorgesehen werden.
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Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
