DE102015110584B4 - Halbleiterstruktur mit Reduzierung des Übergangskriechstroms und Verfahren zu deren Herstellung - Google Patents

Halbleiterstruktur mit Reduzierung des Übergangskriechstroms und Verfahren zu deren Herstellung Download PDF

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Abstract

Verfahren zum Bilden einer Halbleiterstruktur, das Folgendes umfasst:Bereitstellen eines Halbleitersubstrats (102; 302; 410);Bilden eines flachen Grabens (108) durch Ätzen des Halbleitersubstrats (102; 302; 410); undBilden einer Schutzschicht (110), die den flachen Graben (108) bedeckt;Ausführen eines ersten Ätzprozesses an der Schutzschicht (110), bis mindestens ein Umfangsrandbereich einer Unterseite des flachen Grabens (108) durch die Schutzschicht (110) frei gelegt wird;Ausführen eines zweiten Ätzprozesses auf dem Umfangsrandbereich der Unterseite des flachen Grabens (108), wodurch mindestens ein tiefer Graben (112, 112') unter dem Umfangsrandbereich der Unterseite des flachen Grabens (108) gebildet wird;Entfernen der auf dem Halbleitersubstrat (102; 302; 410) und in dem flachen Graben (108) übrig gebliebenen Schutzschicht (110);Füllen eines Isolieroxids in den tiefen Graben (112, 112') und den flache Graben (108), um mindestens eine Deep Trench Isolation (116; 306; 426B) bzw. eine Shallow Trench Isolation (114; 304; 426A) zu bilden;Bilden einer ersten Muldenregion (308) eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410);Bilden einer aktiven Region (310) auf der ersten Muldenregion (308); undBilden einer zweiten Muldenregion (314) eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410) und neben der ersten Muldenregion (308), wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist und der zweite Leitfähigkeitstyp der gleiche ist wie ein Leitfähigkeitstyp der aktiven Region (310); wobei die erste Muldenregion (308) und die zweite Muldenregion (314) dergestalt gebildet werden, dass die Deep Trench Isolation (116; 306; 426B) zwischen mindestens einem Abschnitt der ersten Muldenregion (308) und mindestens einem Abschnitt der zweiten Muldenregion (314) angeordnet ist.

Description

  • HINTERGRUND
  • Mit der Entwicklung der Kommunikationstechnologien und der Technologien für elektronische Materialien sind Kommunikationsgeräte, wie zum Beispiel Mobilgeräte und tragbare elektronische Geräte, in unserem Alltag immer wichtiger geworden. Zum Beispiel fungiert das Internet of Things (IoT) als eine Infrastruktur, in der Objekte, Tiere oder Menschen eindeutige Identifikatoren sowie die Fähigkeit erhalten, Daten über ein Netzwerk auszutauschen. Unter den IoT-Anwendungen haben tragbare Geräte die Vorteile, dass sie tragbar und klein sind. Um die Größe des Gerätes zu minimieren, kann in solche tragbaren Geräte ein integrierter Flash-Schaltkreis eingebettet werden. Jedoch kann ein solcher eingebetteter integrierter Flash-Schaltkreis einen nicht-vernachlässigbaren Kriechstrom generieren, der zu einem zusätzlichen Energieverbrauch führt und folglich die Standby-Zeit der tragbaren Geräte verkürzt. Die Frage, wie man den Kriechstrom in kleinen und konzentrativen integrierten Schaltkreisen reduziert, ist heute zu einer der großen Aufgaben in den damit befassten Industriezweigen geworden.
  • Der für die Erfindung relevante Stand der Technik ist gegeben durch US 2013 / 0 344 678 A1 , US 2012 / 0 104 539 A1 , US 2008 / 0 268 608 A1 , US 8 294 236 B2 , US 2005 / 0 064 678 A1 , US 2004 / 0 012 068 A1 und US 2006 / 0 252 257 A1 . Der Stand der Technik beschreibt insbesondere eine Halbleitervorrichtung, die einen Graben aufweist, welcher mehrere Bereiche mit unterschiedlichen Breiten aufweist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Aufgaben, die sich aus dem Stand der Technik werden durch den Erfindungsgegenstand gelöst, der durch die Merkmale der unabhängigen Ansprüche definiert ist. Besondere Ausführungsbeispiele sind durch die Merkmale der abhängigen Ansprüche gegeben. Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A durch 1H sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulichen.
    • 2A und 2B sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines tiefen Grabens eines Halbleiterbauelements gemäß weiteren Ausführungsformen veranschaulichen.
    • 3 ist ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleitersubstrats gemäß verschiedenen Ausführungsformen.
    • 4A bis 4C sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulichen.
    • 5 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses mit einem Neigungswinkel von ungleich Null gemäß einigen Ausführungsformen.
    • 6 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses gemäß einigen Ausführungsformen.
    • 7 ist eine schematische Querschnittsansicht eines lateral diffundierten Metalloxidhalbleiters (LDMOS) gemäß einigen Ausführungsformen.
    • 8 ist ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor. Im Sinne des vorliegenden Textes beinhaltet der Begriff „und/oder“ jegliche Kombinationen aus einem oder mehreren der zugehörigen angeführten Punkte.
  • Die im vorliegenden Text verwendeten Begriffe dienen allein der Beschreibung der konkreten Ausführungsformen, die nicht dazu verwendet werden, die hier beiliegenden Ansprüche einzuschränken. Sofern keine andere Einschränkung getroffen wird, können beispielsweise die Begriffe „ein/eine/einer“ oder „der/die/das“ in der Einzahl auch die Mehrzahlbedeutung enthalten.
  • Begriffe wie zum Beispiel „erster“ und „zweiter“ werden zum Beschreiben verschiedener Elemente verwendet, obgleich diese Begriffe nur zum Unterscheiden eines Elements von einem anderen Element verwendet werden. Darum kann das erste Element auch als das zweite Element bezeichnet werden, ohne vom Wesen des beanspruchten Gegenstandes abzuweichen, und die anderen werden durch Analogie abgeleitet.
  • Ausführungsformen der vorliegenden Offenbarung betreffen das Bereitstellen einer Halbleiterstruktur mit einer Deep Trench Isolation (DTI). Bei einer solchen Halbleiterstruktur wird die DTI unter einer Shallow Trench Isolation (STI) gebildet und befindet sich im Wesentlichen zwischen zwei benachbarten Muldenregionen mit verschiedenen Leitfähigkeitstypen. Aufgrund der DTI wird der Pfad des Kriechstroms, der durch die Muldenregionen fließt, verlängert, wodurch der Kriechstrom reduziert wird. Des Weiteren kann die Neigungsvariation des Ionenimplantationsprozesses aufgrund des Konuswinkeleffekts vernachlässigt werden. Die Halbleiterstruktur der vorliegenden Offenbarung kann beispielsweise für integrierte Speicherschaltkreise, CMOS-Bildsensoren, Temperatursensoren und/oder dergleichen nützlich sein. Zum Beispiel kann die Halbleiterstruktur der vorliegenden Offenbarung, die in integrierten Speicherschaltkreisen verwendet wird, helfen, den Energieverbrauch zu senken oder sogar die Lese- und Schreibleistung zu verbessern, weil Lese- und Schreibfehler infolge exzessiven Kriechstroms reduziert werden.
  • Wir wenden uns 1A bis 1F zu. 1A bis 1F veranschaulichen schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigen. In 1A wird ein Halbleitersubstrat 102 bereitgestellt. In einigen Ausführungsformen enthält das Halbleitersubstrat 102 beispielsweise Silizium, Volumensilizium, Germanium oder Diamant. In weiteren Ausführungsformen kann das Halbleitersubstrat 102 einen Verbundhalbleiter enthalten, wie zum Beispiel Siliziumcarbid, Silizium-Germanium, Galliumarsenid, Galliumcarbid, Galliumphosphid, Indiumarsenid und Indiumphosphid, oder einen Legierungshalbleiter, wie zum Beispiel Silizium-Germanium, Silizium-Germaniumcarbid, Gallium-Arsenphosphid und Gallium-Indiumphosphid. Außerdem kann das Halbleitersubstrat 102 ein Volumensubstrat oder ein Silizium-auf-Isolator (SOI)-Substrat sein.
  • In 1B wird eine Kontaktinselschicht 104 auf dem Halbleitersubstrat 102 gebildet, und eine Sperrschicht 106 wird auf der Kontaktinselschicht 104 gebildet. Die Kontaktinselschicht 104 enthält beispielsweise Siliziumoxid, und die Sperrschicht 106 enthält beispielsweise Siliziumnitrid. In einigen Ausführungsformen wird die Kontaktinselschicht 104 durch einen Prozess wie zum Beispiel chemisches Aufdampfen (CVD), thermische Oxidation oder einen anderen geeigneten Prozess gebildet, und die Sperrschicht 106 wird durch einen Abscheidungsprozess gebildet, beispielsweise CVD, Niederdruck-CVD (LPCVD), plasmaverstärktes CVD (PECVD) oder einen anderen geeigneten Prozess.
  • In 1C wird ein Ätzprozess ausgeführt, um die Sperrschicht 106, die Kontaktinselschicht 104 und das Halbleitersubstrat 102 zu ätzen. In dem Ätzprozess wird eine strukturierte Fotoresistschicht (nicht gezeigt) als eine Maske verwendet, um einen flachen Graben 108 durch die Kontaktinselschicht 104, die Sperrschicht 106 und einen Abschnitt des Halbleitersubstrats 102 hindurch zu bilden. In einigen Ausführungsformen enthält der Ätzprozess zum Ausbilden des flachen Grabens 108 zum Beispiel einen anisotropen Ätzprozess, einen isotropen Ätzprozess oder einen sonstigen geeigneten Ätzprozess. Nach dem Ätzprozess wird die strukturierte Fotoresistschicht (nicht gezeigt) abgezogen.
  • In 1D wird eine Schutzschicht 110 auf dem Halbleitersubstrat 102, der Kontaktinselschicht 104 und der Sperrschicht 106 gebildet, um den flachen Graben 108 zu bedecken. Die Schutzschicht 110 kann ein Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Kombinationen davon und/oder dergleichen enthalten. Die Schutzschicht 110 kann eine Hartmaskenschicht sein und kann eine Einschicht- oder eine Mehrschichtstruktur sein. In einigen Ausführungsformen ist die Schutzschicht 110 eine Zweischichtstruktur, die eine Oxidschicht und eine Nitridschicht auf der Oxidschicht enthält. Die Schutzschicht 110 wird unter Verwendung eines oder mehrerer Abscheidungsprozesse gebildet, beispielsweise ein CVD-Prozess, ein PECVD-Prozess, ein High Density Plasma (HDPCVD)-Prozess, physikalisches Aufdampfen (PVD), Atomschichtabscheidung (ALD), thermische Oxidation, Kombinationen davon und/oder dergleichen.
  • In 1E wird ein erster Ätzprozess an der Schutzschicht 110 ausgeführt. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 110 frei gelegt wird. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 110 frei gelegt wird. Der erste Ätzprozess kann beispielsweise einen Trockenätzprozess, einen Nassätzprozess, einen Plasmaätzprozess, einen reaktiven Ionenätz (RIE)-Prozess oder einen sonstigen geeigneten Ätzprozess enthalten. Wie in 1E gezeigt, wird der Umfangsrandbereich der Unterseite des flachen Grabens 108 frei gelegt. In verschiedenen Ausführungsformen kann der frei gelegte Bereich gemäß verschiedenen Anforderungen in der Mittelposition der Unterseite des flachen Grabens 108 oder einer sonstigen Position liegen. Nach dem ersten Ätzprozess wird dann ein zweiter Ätzprozess auf dem Abschnitt der Unterseite des flachen Grabens 108 ausgeführt. Die übrig gebliebene Schutzschicht 110 fungiert als ein Fotoresist zum Schützen des anderen Abschnitts des flachen Grabens 108 vor einem Ätzen. Der zweite Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Nach dem zweiten Ätzprozess wird ein tiefer Graben 112 unter der Unterseite des flachen Grabens 108 gebildet. Form, Breite und Stelle des tiefen Grabens 112 können durch die Struktur der Schutzschicht 110 bestimmt werden, und die Dicke des tiefen Grabens 112 kann durch die Zeitdauer des zweiten Ätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefen Graben 112 auf eine Dicke von mindestens 100 nm (1000 Ångstrom) ausgebildet.
  • In 1F wird - nach dem Ausbilden des tiefen Grabens 112 - die übrig gebliebene Schutzschicht 110 entfernt. Als Nächstes werden, wie in 1G gezeigt, die Sperrschicht 106 und die Kontaktinselschicht 104 entfernt. Der Prozess des Entfernens, der an der Schutzschicht 110, der Sperrschicht 106 und der Kontaktinselschicht 104 ausgeführt wird, kann einen oder mehrere Ätzprozesse enthalten, beispielsweise einen Nassätzprozess, einen Trockenätzprozess, Kombinationen davon, oder einen sonstigen geeigneten Prozess.
  • Wie in 1H in Verbindung mit 1G gezeigt, werden der flache Graben 108 und der tiefe Graben 112 mit einem Isolieroxid gefüllt, um eine STI 114 bzw. eine DTI 116 zu bilden. In einigen Ausführungsformen enthält das Isolieroxid ein Material wie beispielsweise Siliziumoxid, Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, Stickstoff-dotiertes Siliziumdioxid, Germanium-dotiertes Siliziumdioxid, Phosphor-dotiertes Siliziumdioxid, Kombinationen davon, oder dergleichen. In einigen Ausführungsformen wird das Isolieroxid beispielsweise durch einen HDPCVD-Prozess, einen HARP, einen CVD-Prozess, einen SACVD-Prozess oder einen sonstigen geeigneten Prozess abgeschieden. In einigen Ausführungsformen kann ein chemisch-mechanischer Polier (CMP)-Prozess ausgeführt werden, um die Oberseite der STI 114 zu planarisieren.
  • In einigen Ausführungsformen kann der tiefe Graben des Halbleiterbauelements 100 gebildet werden, indem man zuerst einen Trockenätzprozess und nach dem Trockenätzprozess einen Nassätzprozess ausführt. Wir wenden uns 2A und 2B zu. 2A und 2B sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines tiefen Grabens eines Halbleiterbauelements gemäß weiteren Ausführungsformen veranschaulichen. In 2A wird ein Trockenätzprozess an der Schutzschicht 110 ausgeführt. Der Trockenätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 110 frei gelegt wird. Der Trockenätzprozess kann einen Plasmaätzprozess, einen Sputterätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Der Trockenätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 100 frei gelegt wird. Wie in 2A gezeigt, wird der Umfangsrandbereich der Unterseite des flachen Grabens 108 frei gelegt. In verschiedenen Ausführungsformen kann der frei gelegte Bereich gemäß verschiedenen Anforderungen die Mittelposition der Unterseite des flachen Grabens 108 oder eine sonstige Position sein. Nach dem Trockenätzprozess wird ein tiefer Graben 112' unter der Unterseite des flachen Grabens 108 gebildet. Jedoch kann der Trockenätzprozess das Halbleitersubstrat 102 beschädigen. Zum Beispiel kann der Plasmaätzprozess Kristalldefekte oder Dislozierungen des Halbleitersubstrats 102, der Unterseite und der Seitenfläche des tiefen Grabens 112' verursachen.
  • Als Nächstes wird, wie in 2B gezeigt, ein Nassätzprozess ausgeführt, um den tiefen Graben 112' zu vertiefen. Der Nassätzprozess kann isotrop oder anisotrop sein. Das für den Ätzprozess verwendete Ätzmittel kann gemäß dem Material des Halbleitersubstrats 102 ausgewählt werden. Nach dem Nassätzprozess werden die Unterseite und die Seitenfläche des tiefen Grabens 112' mit Defekten (Kristalldefekte und/oder Dislozierungen) von dem Halbleitersubstrat 102 entfernt, wodurch die Produktionsrate des Halbleiterbauelements 100 gesteigert wird.
  • Es ist zu beachten, dass der in 2B gezeigte tiefe Graben 112' nur veranschaulichenden Zwecken dient und nicht den Schutzumfang der vorliegenden Offenbarung einschränken soll. Form, Breite und Stelle des tiefen Grabens 112' können durch die Struktur der Schutzschicht 110 bestimmt werden, und die Dicke des tiefen Grabens 112' kann durch die Zeitdauer des Nassätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefe Graben 112' mit einer Dicke von mindestens 100 nm (1000 Ängstrom) gebildet. In einigen Ausführungsformen beträgt ein Dickenverhältnis der STI 114 zu dem tiefen Graben 112' etwa 0,5 bis etwa 10.
  • Wir wenden uns 3 in Verbindung mit 1A bis 1H zu. 3 ist ein Flussdiagramm eines Verfahrens 200 zum Herstellen eines Halbleiterbauelements 100 gemäß einigen Ausführungsformen. Das Verfahren 200 beginnt bei Operation 202, wo ein Halbleitersubstrat 102 bereitgestellt wird. In einigen Ausführungsformen enthält das Halbleitersubstrat 102 beispielsweise Silizium, Volumensilizium, Germanium oder Diamant. In weiteren Ausführungsformen kann das Halbleitersubstrat 102 einen Verbundhalbleiter, wie beispielsweise Siliziumcarbid, Silizium-Germanium, Galliumarsenid, Galliumcarbid, Galliumphosphid, Indiumarsenid und Indiumphosphid, oder einen Legierungshalbleiter, wie beispielsweise Silizium-Germanium, Silizium-Germaniumcarbid, Gallium-Arsenphosphid und Gallium-Indiumphosphid enthalten. Außerdem kann das Halbleitersubstrat 102 ein Volumensubstrat oder ein SOI-Substrat sein. Des Weiteren wird eine Kontaktinselschicht 104 auf dem Halbleitersubstrat 102 gebildet, und eine Sperrschicht 106 wird auf der Kontaktinselschicht 104 gebildet. In einigen Ausführungsformen enthält die Kontaktinselschicht 104 beispielsweise Siliziumoxid und wird beispielsweise durch einen CVD-Prozess, einen thermischen Oxidationsprozess oder einen sonstigen geeigneten Prozess gebildet. Die Sperrschicht 106 enthält beispielsweise Siliziumnitrid und wird beispielsweise durch einen CVD-Prozess, einen LPCVD-Prozess, einen PECVD-Prozess oder einen sonstigen geeigneten Prozess gebildet.
  • Bei Operation 204 wird ein Ätzprozess ausgeführt, um die Sperrschicht 106, die Kontaktinselschicht 104 und das Halbleitersubstrat 102 unter Verwendung einer strukturierten Fotoresistschicht (nicht gezeigt) als eine Maske zu ätzen, um einen flachen Graben 108 durch die Kontaktinselschicht 104, die Sperrschicht 106 und einen Abschnitt des Halbleitersubstrats 102 hindurch zu bilden. In einigen Ausführungsformen enthält der Ätzprozess zum Ausbilden des flachen Graben 108 zum Beispiel einen anisotropen Ätzprozess, einen isotropen Ätzprozess oder einen sonstigen geeigneten Ätzprozess. Nach dem Ätzprozess wird die strukturierte Fotoresistschicht (nicht gezeigt) abgezogen.
  • Bei Operation 206 wird eine Schutzschicht 110 auf dem Halbleitersubstrat 102, der Kontaktinselschicht 104 und der Sperrschicht 106 gebildet, um den flachen Graben 108 zu bedecken. Die Schutzschicht 110 kann ein Material wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Kombinationen davon und/oder dergleichen enthalten. Die Schutzschicht 110 kann eine Hartmaskenschicht sein und kann eine Einschicht- oder Mehrschichtstruktur sein. In einigen Ausführungsformen ist die Schutzschicht 110 eine Zweischichtstruktur, die eine Oxidschicht und eine Nitridschicht auf der Oxidschicht enthält. Die Schutzschicht 110 wird unter Verwendung eines oder mehrerer Abscheidungsprozesse gebildet, beispielsweise ein CVD-Prozess, ein PECVD-Prozess, ein HDPCVD-Prozess, ein PVD-Prozess, ein ALD-Prozess, ein thermischer Oxidationsprozess, Kombinationen davon und/oder dergleichen.
  • Bei Operation 208 wird ein erster Ätzprozess an der Schutzschicht 110 ausgeführt. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 110 frei gelegt wird. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens 108 durch die Schutzschicht 100 frei gelegt wird. Der erste Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen Plasmaätzprozess, einen reaktiven Ionenätzprozess oder einen sonstigen geeigneten Ätzprozess enthalten.
  • Bei Operation 210 wird dann ein zweiter Ätzprozess an dem Abschnitt der Unterseite des flachen Grabens 108 ausgeführt. Die nach dem ersten Ätzprozess übrig gebliebene Schutzschicht 110 wird zum Schützen des anderen Abschnitts des flachen Grabens 108 vor einem Ätzen während des zweiten Ätzprozesses verwendet. Der zweite Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Nach dem zweiten Ätzprozess wird ein tiefer Graben 112 unter der Unterseite des flachen Grabens 108 gebildet. Form, Breite und Stelle des tiefen Grabens 112 können durch die Struktur der Schutzschicht 110 bestimmt werden, und die Dicke des tiefen Grabens 112 kann durch die Zeitdauer des zweiten Ätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefe Graben 112 auf eine Dicke von mindestens 100 nm (1000 Ångstrom) gebildet.
  • Bei Operation 212 werden - nach dem Ausbilden des tiefen Grabens 112 - die übrig gebliebene Schutzschicht 110, die Sperrschicht 106 und die Kontaktinselschicht 104 entfernt. Der angewendete Prozess des Entfernens kann einen oder mehrere Ätzprozesse enthalten, beispielsweise einen Nassätzprozess, einen Trockenätzprozess, Kombinationen davon, oder einen sonstigen geeigneten Prozess.
  • Bei Operation 214 werden der flache Graben 108 und der tiefe Graben 112 mit einem Isolieroxid gefüllt, um eine STI 114 bzw. eine DTI 116 zu bilden. In einigen Ausführungsformen enthält das Isolieroxid ein Material wie beispielsweise Siliziumoxid, Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, Stickstoff-dotiertes Siliziumdioxid, Germanium-dotiertes Siliziumdioxid, Phosphor-dotiertes Siliziumdioxid, Kombinationen davon, oder dergleichen. In einigen Ausführungsformen wird ein Abscheidungsprozess, wie beispielsweise ein HDPCVD-Prozess, ein HARP, ein CVD-Prozess, ein SACVD-Prozess oder ein sonstiger geeigneter Prozess ausgeführt, um das Isolieroxid in den flachen Grabens 108 und den tiefen Graben 112 zu füllen. In einigen Ausführungsformen kann ein CMP-Prozess ausgeführt werden, um die Oberseite der STI 114 zu planarisieren.
  • Wir wenden uns 4A bis 4C zu. 4A bis 4C veranschaulichen schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements 300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigen. In 4A werden ein Halbleitersubstrat 302, eine STI 304 und eine DTI 306 bereitgestellt, und eine Muldenregion 308 wird auf dem Halbleitersubstrat 302 gebildet. Das Halbleitersubstrat 302, die STI 304 und die DTI 306 können das Halbleitersubstrat 102, die STI 114 bzw. die DTI 116 sein, die in 1 gezeigt sind. Das Halbleitersubstrat 302 kann ein Halbleitersubstrat vom P-Typ oder vom N-Typ sein. Der Leitfähigkeitstyp der Muldenregion 308 kann ein P-Typ oder ein N-Typ sein. Zum Beispiel kann der Dotand zum Implantieren in die Muldenregion 308 Bor für eine Muldenregion vom P-Typ oder Phosphor und/oder Arsen für eine Muldenregion vom N-Typ enthalten. Die Muldenregion 308 kann zum Beispiel eine Hochspannungsmulde mit einer Dotandenkonzentration zwischen 1013 Atomen/cm2 und 1016 Atomen/cm2 sein. Die Muldenregion 308 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder dergleichen gebildet werden. Wie in 4A gezeigt, befindet sich die DTI 306 in der Muldenregion 308, nachdem die Muldenregion 308 ausgebildet wurde.
  • In 4B wird eine aktive Region 310 auf der Muldenregion 308 gebildet. Die aktive Region 310 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder einen sonstigen geeigneten Prozess gebildet werden. Der Leitfähigkeitstyp der aktiven Region 310 ist von dem der Muldenregion 308 verschiedenen. Zum Beispiel ist die aktive Region 310 vom P-Typ, während die Muldenregion 308 vom N-Typ ist.
  • In 4C wird ein Fotoresist 312 auf der aktiven Region 310 gebildet, und ein Ionenimplantationsprozess wird durch die STI 304 hindurch ausgeführt, um eine Muldenregion 314 auf dem Halbleitersubstrat 302 und lateral neben der Muldenregion 308 zu bilden. Der Fotoresist 312 kann ein positiver Fotoresist oder ein negativer Fotoresist sein, der zum Schützen der aktiven Region 310 vor Beschädigung durch die anschließenden Ionenimplantationsprozesse verwendet wird. Der Leitfähigkeitstyp der Muldenregion 314 ist der gleiche wie bei der aktiven Region 310 und ist ein anderer als der der Muldenregion 308. Zum Beispiel sind die Muldenregion 314 und die aktive Region 310 vom P-Typ, und die Muldenregion 308 ist vom N-Typ. In einigen alternativen Ausführungsformen sind die Muldenregion 314 und die aktive Region 310 vom N-Typ, und die Muldenregion 308 ist vom P-Typ. Wie in 4C gezeigt, befindet sich die DTI 306 nach dem Ausbilden der Muldenregion 314 in der Muldenregion 308 und nahe der Grenze zwischen den Muldenregionen 308 und 314. Oder anders ausgedrückt: Die DTI 306 befindet sich zwischen der Muldenregion 314 und einem Großteil der Muldenregion 308. Wie aus 4C zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion 314 zu der aktiven Region 310 verlängert, weil der Kriechstrom ILEAK nicht durch die DTI 306 fließen kann, so dass der Kriechstrom ILEAK reduziert werden kann.
  • 4C veranschaulicht, dass der Ionenimplantationsprozess mit einem Neigungswinkel von Null ausgeführt wird. Jedoch kann der Neigungswinkel des Ionenimplantationsprozesses bis zu 7 Grad zum Herstellen des Halbleitersubstrats 300 am Umfangsrandbereich des Wafers betragen. 5 veranschaulicht die Bildung der Muldenregion 314 unter Verwendung des Ionenimplantationsprozesses mit einem Neigungswinkel von ungleich Null gemäß einigen Ausführungsformen. Wie in 5 gezeigt, wird nach dem Ionenimplantationsprozess die Muldenregion 314 dergestalt gebildet, dass sich die DTI 306 an der Grenze zwischen den Muldenregionen 308 und 314 befindet. Wie aus 5 zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion 314 zu der aktiven Region 310 dank der DTI 306 verlängert, und darum kann der Kriechstrom ILEAK in einer ähnlichen Weise reduziert werden, wie oben mit Bezug auf 4C beschrieben wurde.
  • Alternativ kann sich die DTI 306 in der Muldenregion 314 und nahe der Grenze zwischen den Muldenregionen 308 und 314 befinden. Eine solche Struktur hilft auch beim Verlängern des Pfades des Kriechstroms ILEAK von der Muldenregion 314 zu der aktiven Region 310, wodurch der Kriechstrom ILEAK reduziert wird.
  • 6 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses gemäß einigen Ausführungsformen. Die in 6 gezeigte DTI 306' wird entsprechend dem in 2B gezeigten tiefen Graben 112' gebildet. Wie gezeigt in 6, nach dem Ionenimplantationsprozess, die Muldenregion 314 gebildet wird, dergestalt, dass die DTI 306' befindet sich bei der Grenze zwischen den Muldenregionen 308 und 314. Wie aus 6 zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion 314 zur aktiven Region 310 dank der DTI 306' verlängert, und darum kann der Kriechstrom ILEAK reduziert werden.
  • Die Halbleiterstruktur der vorliegenden Offenbarung kann den Kriechstrom durch die Muldenregionen reduzieren. Zum Beispiel können integrierte Speicherschaltkreise (zum Beispiel Flashspeicher-Chips) mit einer solchen Halbleiterstruktur den Energieverbrauch senken oder sogar Lese- oder Schreibfehler reduzieren. Darum können Defekte der integrierten Speicherschaltkreise reduziert werden. Es ist anzumerken, dass die Halbleiterstruktur der vorliegenden Offenbarung auch auf andere Arten von integrierten Schaltkreisen angewendet werden kann, wie zum Beispiel CMOS-Bildsensoren, Temperatursensoren und/oder dergleichen.
  • Wir wenden uns 7 zu. 7 ist eine schematische Querschnittsansicht einer Halbleiterstruktur 400 gemäß einigen Ausführungsformen. Die Halbleiterstruktur 400 kann einen lateral diffundierten Metalloxidhalbleiter (LDMOS), einen vertikal diffundierten Metalloxidhalbleiter (VDMOS) oder dergleichen enthalten. In einem Fall, wo die Halbleiterstruktur 400 ein LDMOS vom N-Typ ist, wird eine Implantierungsregion vom P-Typ 412 auf einem Halbleitersubstrat vom P-Typ 410 gebildet, und eine Muldenregion vom N-Typ 414 wird auf dem Halbleitersubstrat 410 und neben der Implantierungsregion vom P-Typ 412 gebildet. Eine Implantierungsregion vom N-Typ 416 wird in der Muldenregion vom N-Typ 414 gebildet. Ein Gate-Dielektrikum 418 und eine Gate-Elektrode 420 werden nacheinander auf dem Substrat 410, der Implantierungsregion vom P-Typ 412 und der Muldenregion vom N-Typ 414 gebildet. Die Gate-Elektrode 420 kann eine leitfähige Gate-Struktur sein, wie beispielsweise eine Polysilizium-Gate-Struktur, eine metallische Gate-Struktur oder eine andere geeignete Gate-Elektrode. Ein Gate-Abstandshalter 422 wird an Seitenwänden des Gate-Dielektrikums 418 und der Gate-Elektrode 420 gebildet. Eine STI 424A wird auf der Implantierungsregion vom P-Typ 412 gebildet, STIs 426A und 428A werden auf der Muldenregion vom N-Typ 414 und der Implantierungsregion vom N-Typ 416 gebildet, und DTIs 424B, 426B und 428B werden unter den STIs 424A, 426A bzw. 428A gebildet. Die STIs 424A, 426A und 428A und die DTIs 424B, 426B und 428B können der STI 114 bzw. der DTI 116 in 1H ähneln. Die schwach-dotierte Drain (LDD)-Region 430 wird in der Implantierungsregion vom P-Typ 412 und unter dem Gate-Abstandshalter 422 gebildet. Die Source/Drain-Elektrode 432 wird zwischen der STI 424A und der LDD-Region 430 gebildet, und die Source/Drain-Elektrode 434 wird zwischen den STIs 426A und 428A gebildet.
  • Dagegen wird in einem Fall, wo die Halbleiterstruktur 400 ein LDMOS vom P-Typ ist, eine Implantierungsregion vom N-Typ 412 auf einem Halbleitersubstrat vom N-Typ 410 gebildet, und eine Muldenregion vom P-Typ 414 wird auf dem Substrat und neben der Implantierungsregion vom N-Typ 412 gebildet. Eine Implantierungsregion vom P-Typ 416 wird in der Muldenregion vom P-Typ 414 gebildet. Ein Gate-Dielektrikum 418 und eine Gate-Elektrode 420 werden nacheinander auf dem Halbleitersubstrat vom N-Typ 410, der Implantierungsregion vom N-Typ 412 und der Muldenregion vom P-Typ 414 gebildet. Ein Gate-Abstandshalter 422 wird an Seitenwänden des Gate-Dielektrikums 418 und der Gate-Elektrode 420 gebildet. Ein STI 424A wird auf der Implantierungsregion vom N-Typ 412 gebildet, STIs 426A und 428A werden auf der Muldenregion vom P-Typ 414 und der Implantierungsregion vom P-Typ 416 gebildet, und DTIs 424B, 426B und 428B werden unter den STIs 424A, 426A bzw. 428A gebildet. Die schwach-dotierte Drain (LDD)-Region 430 wird in der Implantierungsregion vom N-Typ 412 und unter dem Gate-Abstandshalter 422 gebildet. Die Source/Drain-Elektrode 432 wird zwischen der STI 424A und der LDD-Region 430 gebildet, und die Source/Drain-Elektrode 434 wird zwischen den STIs 426A und 428A gebildet. TABELLE 1
    Modell STI-Breite (µm) Durchschlagspannung (V) Drain-Source-Widerstand im Ein-Zustand (mΩ×mm2) Energieverbrauch (Fester Strom)
    LDMOS mit DTI 1,5 55,8 24,8 24,8
    1,8 58 29,3 29,3
    2 59,3 32,2 32,2
    2,3 59,5 36,6 36,6
    LDMOS ohne DTI 2,3 54,8 28,5 28,5
  • TABELLE 1 zeigt experimentelle Ergebnisse von LDMOS-Strukturen mit und ohne DTI. Die LDMOS-Struktur mit DTI ist die Halbleiterstruktur 400 in 7. Die Struktur ohne DTI ähnelt der Halbleiterstruktur 400, außer dass keine DTIs enthalten sind. Wie in TABELLE 1 dargestellt, ist für die gleiche STI-Breite (die Breite L der STI 426A in 7) von 2,3 µm die Durchschlagspannung des LDMOS mit DTI größer als die des LDMOS ohne DTI, und der Drain-Source-Widerstand im Ein-Zustand (Rdson) des LDMOS mit DTI ist größer als der des LDMOS ohne DTI. Dank der DTIs 426B wird der Strompfad von der Source/Drain-Elektrode 434 zu der Source/Drain-Elektrode 432 verlängert, dergestalt, dass der Drain-Source-Widerstand im Ein-Zustand entsprechend zunimmt. Wenn die Breite des LDMOS mit DTI von 2,3 µm zu 1,5 µm verringert wird, so sinkt die Durchschlagspannung von 59,5 V auf 55,8 V, was immer noch größer als die des LDMOS ohne DTI ist, und der Energieverbrauch des LDMOS mit DTI sinkt von 28,5 auf 24,8, was niedriger ist als der des LDMOS ohne DTI. Wie aus dem oben Dargelegten zu erkennen ist, hilft die DTI beim Erhöhen der Durchschlagspannung der LDMOS und beim Verringern der STI-Breite des LDMOS, wodurch der LDMOS kleiner ausgelegt werden kann.
  • Wir wenden uns 8 in Verbindung mit 4A bis 4C zu. 8 ist ein Flussdiagramm eines Verfahrens 500 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen. Das Verfahren 500 beginnt bei Operation 502, wo ein Halbleitersubstrat 302, eine STI 304 und eine DTI 306 bereitgestellt werden und eine Muldenregion 308 auf dem Halbleitersubstrat 302 gebildet wird. Das Halbleitersubstrat 302 kann ein Halbleitersubstrat vom P-Typ oder ein Halbleitersubstrat vom N-Typ sein. Die Muldenregion 308 hat einen ersten Leitfähigkeitstyp, der zum Beispiel vom P-Typ oder vom N-Typ sein kann. Die Muldenregion 308 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder dergleichen gebildet werden. Nach dem Ausbilden der Muldenregion 308 wird die DTI 306 in der Muldenregion 308 angeordnet.
  • Bei Operation 504 wird eine aktive Region 310 auf der Muldenregion 308 gebildet. Die aktive Region 310 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder einen sonstigen geeigneten Prozess gebildet werden. Die aktive Region 310 hat einen Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp der Muldenregion 308 verschieden ist. Zum Beispiel ist der Leitfähigkeitstyp der aktiven Region 310 ein P-Typ, wenn der erste Leitfähigkeitstyp ein N-Typ ist.
  • Bei Operation 506 wird eine Muldenregion 314 eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat 302 und lateral neben der Muldenregion 308 gebildet. Genauer gesagt, kann ein Fotoresist 312 auf der aktiven Region 310 zum Schützen der aktiven Region 310 vor Beschädigung durch die anschließenden Prozesse gebildet werden. Als Nächstes wird ein Ionenimplantationsprozess ausgeführt, um die Muldenregion 314 zu bilden. Der zweite Leitfähigkeitstyp der Muldenregion 314 ist der gleiche wie der Leitfähigkeitstyp der aktiven Region 310 und ist vom ersten Leitfähigkeitstyp der Muldenregion 308 verschieden. Zum Beispiel sind der zweite Leitfähigkeitstyp der Muldenregion 314 und der Leitfähigkeitstyp der aktiven Region 310 vom P-Typ, und der erste Leitfähigkeitstyp der Muldenregion 308 ist vom N-Typ. Wie in 4C gezeigt, wird, nachdem die Muldenregion 314 durch den Ionenimplantationsprozess mit einem Neigungswinkel von Null gebildet wurde, die DTI 306 in der Muldenregion 308 und nahe der Grenze zwischen den Muldenregionen 308 und 314 angeordnet. Oder anders ausgedrückt: Die DTI 306 befindet sich zwischen der Muldenregion 314 und einem Großteil der Muldenregion 308.
  • In einem Fall, wo die Muldenregion 314 durch den Ionenimplantationsprozess mit einem Neigungswinkel von ungleich Null gebildet wird, wie in 5 gezeigt, wird - nach dem Ausbilden der Muldenregion 314 - die DTI 306 an der Grenze zwischen den Muldenregionen 308 und 314 angeordnet. Alternativ kann sich die DTI 306 auch in der Muldenregion 314 und nahe der Grenze zwischen den Muldenregionen 308 und 314 befinden.
  • Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung ein weiteres Verfahren zum Bilden einer Halbleiterstruktur. In diesem Verfahren wird ein Halbleitersubstrat bereitgestellt. Ein flacher Graben wird durch Ätzen des Halbleitersubstrats gebildet. Eine Schutzschicht wird gebildet, um den flachen Graben abzudecken. Ein erster Ätzprozess wird an der Schutzschicht ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens durch die Schutzschicht frei gelegt wird. Ein zweiter Ätzprozess wird auf dem Abschnitt der Unterseite des flachen Grabens ausgeführt, wodurch mindestens ein tiefer Graben unter der Unterseite des flachen Grabens gebildet wird. Die übrig gebliebene Schutzschicht auf dem Halbleitersubstrat und in dem flachen Graben wird entfernt. Ein Isolieroxid wird in den tiefen Graben und den flachen Graben gefüllt, um mindestens eine DTI bzw. eine STI zu bilden. Eine erste Muldenregion eines ersten Leitfähigkeitstyps wird auf dem Halbleitersubstrat gebildet. Eine aktive Region wird auf der ersten Muldenregion gebildet. Eine zweite Muldenregion eines zweiten Leitfähigkeitstyps wird auf dem Halbleitersubstrat und neben der ersten Muldenregion gebildet. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden, und der zweite Leitfähigkeitstyp ist der gleiche wie ein Leitfähigkeitstyp der aktiven Region. Die erste Muldenregion und die zweite Muldenregion werden dergestalt gebildet, dass die DTI zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet ist.
  • Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur enthält ein Halbleitersubstrat, eine erste Muldenregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine zweite Muldenregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine aktive Region auf der zweiten Muldenregion, eine STI zwischen der ersten Muldenregion und der zweiten Muldenregion, und mindestens eine DTI unter der STI in dem Halbleitersubstrat. Die zweite Muldenregion liegt neben der ersten Muldenregion. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden. Ein Leitfähigkeitstyp der aktiven Region ist der gleiche wie der zweite Leitfähigkeitstyp der zweiten Muldenregion. Die DTI ist zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet.
  • Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur enthält ein Halbleitersubstrat, eine erste Implantierungsregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine zweite Implantierungsregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine erste Source/Drain-Elektrode in der ersten Implantierungsregion, eine zweite Source/Drain-Elektrode in der zweiten Implantierungsregion, eine Gate-Elektrode auf dem Halbleitersubstrat und zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode, eine STI zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode, und mindestens eine DTI unter der STI in dem Halbleitersubstrat. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden. Die DTI ist zwischen mindestens einem Abschnitt der ersten Implantierungsregion und mindestens einem Abschnitt der zweiten Implantierungsregion angeordnet.

Claims (19)

  1. Verfahren zum Bilden einer Halbleiterstruktur, das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (102; 302; 410); Bilden eines flachen Grabens (108) durch Ätzen des Halbleitersubstrats (102; 302; 410); und Bilden einer Schutzschicht (110), die den flachen Graben (108) bedeckt; Ausführen eines ersten Ätzprozesses an der Schutzschicht (110), bis mindestens ein Umfangsrandbereich einer Unterseite des flachen Grabens (108) durch die Schutzschicht (110) frei gelegt wird; Ausführen eines zweiten Ätzprozesses auf dem Umfangsrandbereich der Unterseite des flachen Grabens (108), wodurch mindestens ein tiefer Graben (112, 112') unter dem Umfangsrandbereich der Unterseite des flachen Grabens (108) gebildet wird; Entfernen der auf dem Halbleitersubstrat (102; 302; 410) und in dem flachen Graben (108) übrig gebliebenen Schutzschicht (110); Füllen eines Isolieroxids in den tiefen Graben (112, 112') und den flache Graben (108), um mindestens eine Deep Trench Isolation (116; 306; 426B) bzw. eine Shallow Trench Isolation (114; 304; 426A) zu bilden; Bilden einer ersten Muldenregion (308) eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410); Bilden einer aktiven Region (310) auf der ersten Muldenregion (308); und Bilden einer zweiten Muldenregion (314) eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410) und neben der ersten Muldenregion (308), wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist und der zweite Leitfähigkeitstyp der gleiche ist wie ein Leitfähigkeitstyp der aktiven Region (310); wobei die erste Muldenregion (308) und die zweite Muldenregion (314) dergestalt gebildet werden, dass die Deep Trench Isolation (116; 306; 426B) zwischen mindestens einem Abschnitt der ersten Muldenregion (308) und mindestens einem Abschnitt der zweiten Muldenregion (314) angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei der tiefe Graben (112, 112') so gebildet wird, dass er sich in einer Eckregion der Unterseite des flachen Grabens (108) befindet.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Muldenregion (308) dergestalt gebildet wird, dass die Deep Trench Isolation (116; 306; 426B) mindestens einen Abschnitt hat, der sich in der ersten Muldenregion (308) befindet.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Muldenregion (308) und die zweite Muldenregion (314) dergestalt gebildet werden, dass die Deep Trench Isolation (116; 306; 426B) mindestens einen Abschnitt hat, der sich an einer Grenze zwischen der ersten Muldenregion (308) und der zweiten Muldenregion (314) befindet.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei der tiefe Graben (112, 112') so gebildet wird, dass er eine Tiefe hat, die wesentlich größer als etwa 100 nm ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Ätzprozess einen Trockenätzprozess umfasst und der zweite Ätzprozess einen Nassätzprozess umfasst.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Muldenregion (308) als eine Muldenregion vom N-Typ ausgebildet wird und die zweite Muldenregion (314) als eine Muldenregion vom P-Typ ausgebildet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste Muldenregion (308) als eine Muldenregion vom P-Typ gebildet wird und die zweite Muldenregion (314) als eine Muldenregion vom N-Typ gebildet wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei das Halbleitersubstrat (102; 302; 410) ein Halbleitersubstrat vom P-Typ ist.
  10. Halbleiterstruktur, die Folgendes umfasst: ein Halbleitersubstrat (102; 302; 410); eine erste Muldenregion (308) eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410); eine zweite Muldenregion (314) eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410) und neben der ersten Muldenregion (308), wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist; eine aktive Region (310) auf der ersten Muldenregion (308), wobei ein Leitfähigkeitstyp der aktiven Region (310) der gleiche wie der zweite Leitfähigkeitstyp der zweiten Muldenregion (314) ist; eine Shallow Trench Isolation zwischen der ersten Muldenregion (308) und der zweiten Muldenregion (314); und mindestens eine Deep Trench Isolation (116; 306; 426B) unter einem Umfangsrandbereich der Unterseite der Shallow Trench Isolation (114; 304; 426A) in dem Halbleitersubstrat (102; 302; 410), wobei die Deep Trench Isolation (116; 306; 426B) zwischen mindestens einem Abschnitt der ersten Muldenregion (308) und mindestens einem Abschnitt der zweiten Muldenregion (314) angeordnet ist, wobei sich die Deep Trench Isolation (116; 306; 426B) an einer Grenze zwischen der ersten Muldenregion (308) und der zweiten Muldenregion (314) befindet.
  11. Halbleiterstruktur nach Anspruch 10, wobei sich die Deep Trench Isolation (116; 306; 426B) in einer Eckregion einer Unterseite der Shallow Trench Isolation (114; 304; 426A) befindet.
  12. Halbleiterstruktur nach Anspruch 10 oder 11, wobei sich mindestens ein Abschnitt der Deep Trench Isolation (116; 306; 426B) in der ersten Muldenregion (308) befindet.
  13. Halbleiterstruktur nach einem der Ansprüche 10 bis 12, wobei eine Tiefe der Deep Trench Isolation (116; 306; 426B) wesentlich größer als etwa 100 nm ist.
  14. Halbleiterstruktur nach einem der Ansprüche 10 bis 13, wobei die erste Muldenregion (308) eine Muldenregion vom N-Typ ist und die zweite Muldenregion (314) eine Muldenregion vom P-Typ ist.
  15. Halbleiterstruktur nach einem der Ansprüche 10 bis 13, wobei die erste Muldenregion (308) eine Muldenregion vom P-Typ ist und die zweite Muldenregion (314) eine Muldenregion vom N-Typ ist.
  16. Halbleiterstruktur nach den Ansprüchen 10 bis 15, wobei das Halbleitersubstrat (102; 302; 410) ein Halbleitersubstrat vom P-Typ ist.
  17. Halbleiterstruktur, die Folgendes umfasst: ein Halbleitersubstrat (102; 302; 410); eine erste Implantierungsregion (308) eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410); eine zweite Implantierungsregion (314) eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat (102; 302; 410), wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist; eine erste Source/Drain-Elektrode (432) in der ersten Implantierungsregion (308); eine zweite Source/Drain-Elektrode (434) in der zweiten Implantierungsregion (314); eine Gate-Elektrode (420) auf dem Halbleitersubstrat (102; 302; 410) und zwischen der ersten Source/Drain-Elektrode (432) und der zweiten Source/Drain-Elektrode (434); eine Shallow Trench Isolation (114; 304; 426A) zwischen der ersten Source/Drain-Elektrode (432) und der zweiten Source/Drain-Elektrode (434); und mindestens eine Deep Trench Isolation (116; 306; 426B) unter einem Umfangsrandbereich der Unterseite der Shallow Trench Isolation (114; 304; 426A) in dem Halbleitersubstrat (102; 302; 410), wobei die Deep Trench Isolation (116; 306; 426B) zwischen mindestens einem Abschnitt der ersten Implantierungsregion (308) und mindestens einem Abschnitt der zweiten Implantierungsregion (314) angeordnet ist, wobei sich die Deep Trench Isolation (116; 306; 426B) an einer Grenze zwischen der ersten Implantierungsregion (308) und der zweiten Implantierungsregion (314) befindet.
  18. Halbleiterstruktur nach Anspruch 17, wobei sich die Deep Trench Isolation (116; 306; 426B) in einer Eckregion einer Unterseite der Shallow Trench Isolation (114; 304; 426A) befindet.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei eine Tiefe der Deep Trench Isolation (116; 306; 426B) wesentlich größer als etwa 100 nm ist.
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