KR101002551B1 - 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수있는 반도체 소자 - Google Patents

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Abstract

본 발명은 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수 있는 반도체 소자는 트리플 P웰을 둘러싸는 N웰 상부에 소자 분리막을 목표 깊이보다 더 깊게 형성하여 N웰을 채널 영역으로 사용하는 기생 필드 트랜지스터의 문턱 전압을 높임으로써, 누설 전류가 발생하는 것을 억제하고 소자의 전기적 특성을 향상시킬 수 있다.
기생 필드 트랜지스터, 누설 전류, 소자 분리막

Description

기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수 있는 반도체 소자{Semiconductor device capable of decreasing leakage current by parasitic field transistor}
도 1은 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 회로도이다.
도 2는 소거 동작 시 누설 전류 발생 원인을 설명하기 위한 소자의 단면도이다.
도 3a 및 도 3b는 누설 전류 발생량을 나타내는 특성 그래프이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 401 : 반도체 기판 102, 402 : N웰
103, 403 : 트리플 P웰 104, 104a, 404a, 404b : 소자 분리막
105, 405 : 터널 산화막 106, 406 : 플로팅 게이트
107, 407 : 유전체막 108, 408 : 워드라인
본 발명은 반도체 소자에 관한 것으로, 특히 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수 있는 반도체 소자에 관한 것이다.
일반적으로, 모든 반도체 소자에서는 누설 전류가 존재한다. 이 중에서 NAND 플래시 메모리 소자의 경우를 예로써 설명하면 다음과 같다.
도 1은 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 회로도이다.
도 1을 참조하면, NAND 플래시 메모리의 셀 어레이는 스트링을 기본 구조로 하며, 스트링은 소오스 라인(SL)와 연결되는 소오스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결되는 드레인 셀렉트 트랜지스터(DST)와, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 접속된 플래시 메모리 셀들(C1 내지 Cn)로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에는 16개 또는 32개의 플래시 메모리 셀들(C1 내지 Cn)이 직렬로 접속된다.
NAND 플래시 메모리 소자의 소거 동작은 다음과 같은 방법으로 진행된다.
512M의 NAND 플래시 메모리 소자의 경우, 메모리 어레이는 2개의 플래인 (Plane)으로 나누어지며, 플래인은 2048개의 블록으로 나누어진다. 하나의 블록은 16개의 셀이 연결된 스트링을 다수 개(예를 들면, 528X2X8개) 포함한다.
일반적으로, NAND 플래시 메모리 소자의 소거 동작은 블록 단위로 이루어진다. 좀 더 구체적으로 설명하면, 소오스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL), 소오스 라인(SL) 및 비트라인(BL)은 플로팅시키고, 선택된 블록에 포함된 플래시 메모리 셀들(C1 내지 Cn)의 워드라인들(WL1 내지 WLn)에만 0V의 전압을 인가한다. 이 상태에서, 플래시 메모리 셀들(C1 내지 Cn)이 형성된 트리플 P웰에 고전압(예를 들면, 16V 내지 20V)을 소거 전압으로 인가하면, 전자들이 플로팅 게이트로부터 방출되어 소거 동작이 이루어진다.
플래시 메모리 소자의 소거 특성을 테스트하는 경우에도 상기의 조건에서 테스트가 진행되는데, 블록 단위로 소거 특성을 테스트하는 경우 4096개의 블록을 모두 테스트해야 하므로 소거 테스트에 의해 전체 테스트 시간이 크게 늘어난다. 따라서, 테스트 시에는 소거 동작을 블록 단위로 하지 않고 칩 전체를 소거하는 칩 소거 방식으로 소거 동작을 진행한다.
그런데, 블록 소거 방식으로 소거 동작을 실시하는 경우에는 불량률이 낮은 반면, 칩 소거 방식으로 소거 동작을 실시하는 경우 불량률이 급격하게 증가(적게는 3배, 많게는 10배)하는 현상이 발생된다.
이러한 현상이 발생되는 원인을 분석한 결과는 다음과 같다.
도 2는 소거 동작 시 누설 전류 발생 원인을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, P타입 반도체 기판(101)에는 N웰(102)과 트리플 P웰(103)이 형성되고, 소자 분리 영역에는 트렌치형 소자 분리막(104 및 104a)이 형성된다. 활성 영역 상에는 터널 산화막(105) 및 플로팅 게이트(106)가 적층 구조로 형성되며, 유전체막(107)과 콘트롤 게이트인 워드라인(108)이 소자 분리막(104)과 수직 방향으로 형성된다.
워드라인(108)은 주변회로 영역에 형성된 X-디코더(도시되지 않음)와 연결되는데, 연결을 위해 연장되는 부분에서 기생 필드 트랜지스터(PFT)가 형성된다. 구체적으로 설명하면, 트리플 P웰(103)이 소오스 역할을 하고, 소자 분리막(104a) 하부의 N웰(102)이 채널 영역 역할을 하며, P타입의 반도체 기판(101)이 드레인 역할을 하고, 연장된 워드라인(108a)이 게이트 역할을 한다.
이 상태에서, 소거 동작을 위해 트리플P웰(103)에 고전압이 인가되면 소자 분리막(104a) 하부의 N웰(102)에서 채널이 형성되면서 트리플 P웰(102)에서 P타입 기판(101)으로 전류(누설전류)가 흐르게 된다.
도 3a 및 도 3b는 누설 전류 발생량을 나타내는 특성 그래프이다.
도 3a를 참조하면, 기생 필드 트랜지스터의 게이트 역할을 하는 워드라인에 인가되는 전압에 따라 누설 전류의 양이 변하는 것을 알 수 있다.
도 3b를 참조하면, 기생 필드 트랜지스터의 소오스 역할을 하는 트리플 P웰에 인가되는 전압이 높아질수록 누설 전류의 양이 증가하는 것을 알 수 있다.
여기서, 소거 동작이 블록 단위로 진행되는 경우 16개의 워드라인에만 고전압이 인가되므로, 기생 필드 트랜지스터는 16개만이 형성된다. 하지만, 칩 소거 방 식으로 소거 동작이 진행되면, 모든 워드라인에 고전압이 인가되므로 기생 필드 트랜지스터의 개수는 비교할 수 없을 정도로 증가(수 천배)된다. 따라서, 누설 전류의 양도 급격하게 증가하게 되어 소거 동작이 정상적으로 이루어지지 못하고, 이로 인해 테스트 동작 시 발생되는 불량률이 증가하게 된다.
이에 대하여, 본 발명이 제시하는 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수 있는 반도체 소자는 트리플 P웰을 둘러싸는 N웰 상부에 소자 분리막을 목표 깊이보다 더 깊게 형성하여 N웰을 채널 영역으로 사용하는 기생 필드 트랜지스터의 문턱 전압을 높임으로써, 누설 전류가 발생하는 것을 억제하고 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자는 N웰, 트리플 P웰, 소자 분리막 및 반도체 기판 상에 형성된 전도층을 포함하는 반도체 소자에 있어서, 트리플 P웰이 소오스로 작용하고, N웰이 채널 영역으로 작용하고, 반도체 기판이 드레인으로 작용하고, 전도층이 게이트로 작용하여 기생 필드 트랜지스터가 형성되는 영역의 N웰 영역 상부에 목표 깊이보다 더 깊게 형성된 소자 분리막을 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판의 활성 영역에 형 성된 N웰과, N웰의 일부 영역에 형성된 트리플 P웰과, 반도체 기판의 소자 분리 영역에 형성된 제1 소자 분리막, 및 트리플 P웰을 수직으로 둘러싸는 N웰 상부에 제1 소자 분리막보다 더 깊게 형성된 제2 소자 분리막을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 소자는 저전압 소자 영역과 고전압 소자 영역으로 구분되는 반도체 기판의 활성 영역에 형성된 N웰 및 트리플 P웰과, 저전압 소자 영역에 형성된 제1 소자 분리막, 및 저전압 소자 영역 가장자리의 N웰 상부와 고전압 소자 영역에 제1 소자 분리막보다 더 깊게 형성된 제2 소자 분리막을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부 호는 동일한 요소를 지칭한다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 소자의 단면도들이다.
도 4를 참조하면, P타입 반도체 기판(401)에는 N웰(402)과 트리플 P웰(403)이 형성된다. 여기서, N웰(402)이 먼저 형성되고 트리플 P웰(403)이 나중에 형성되는데, 트리플 P웰(403)은 N웰(402) 내부에 형성된다. 따라서, N웰(402)이 트리플 P웰(403)의 주변을 감싸게 된다.
이어서, 소자 분리 영역에는 트렌치형 소자 분리막(404a)이 형성되며, 활성 영역 상에는 반도체 소자를 형성하기 위한 여러 요소들이 형성된다. 이때, 소자 분리막(404a) 상부에도 소자들간의 전기적 연결을 위하여 전도성 물질층이 형성될 수 있다.
구체적으로 예를 들면, 플래시 메모리 소자의 경우 활성 영역 상에는 터널 산화막(405), 플로팅 게이트(406), 유전체막(407) 및 워드라인(408)이 형성된다. 여기서, 워드라인(402)은 플로팅 게이트(406) 상부뿐만 아니라 주변 셀들과의 전기적인 연결을 위하여 소자 분리막(404a) 상부에도 형성된다.
상기의 구조를 포함하는 반도체 소자에서, 소자 분리막(404a) 하부에서는 트리플 P웰(403), N웰(402) 및 P타입 기판(401)이 평행하게 배열된다. 그리고, 소자 분리막(404a) 상부에는 워드라인(408)이 형성된다. 이로 인해, 워드라인(408)이 게이트 역할을 하고, 트리플 P웰(403)이 소오스 역할을 하며, N웰(402)이 채널 영역 역할을 하고, P타입 기판(401)이 드레인 역할을 하여 기생 필드 트랜지스터가 형성된다. 기생 필드 트랜지스터는 주로 저전압 소자 영역과 고전압 소자 영역의 경계에서 많이 형성된다.
이러한 기생 필드 트랜지스터에 의해 누설 전류가 발생되는 것을 방지하기 위하여, 트리플 P웰(403)을 수직방향으로 둘러싸는 N웰(402) 상부에 보다 더 깊은 소자 분리막(404b)을 형성한다.
소자 분리막은 소자의 동작 전압에 따라 깊이가 달라진다. 예를 들어, 일반적인 셀영역이나 저전압 소자 영역에 형성되는 소자 분리막의 깊이와, 고전압 소자 영역에 형성되는 소자 분리막의 깊이는 다르다. 즉, 고전압 소자가 형성되는 영역의 소자 분리막이 더 깊게 형성되며, 셀 영역이나 저전압 소자 영역에 형성되는 소자 분리막과는 다른 공정으로 형성된다.
여기서, N웰(402) 상부에 형성되는 소자 분리막(404b)은 고전압 소자 영역에 깊은 소자 분리막을 형성할 때 동시에 형성할 수 있다.
이렇게, N웰(402) 상부에 깊은 소자 분리막(404b)을 형성하면, 워드라인(408)이나 트리플 P웰(403)에 고전압이 인가되더라도, 깊은 소자 분리막(404b)에 의해 기생 필드 트랜지스터의 문턱 전압이 보다 더 높아져 누설 전류가 발생되지 않는다.
한편, 셀 영역의 소자 분리막 전체를 깊게 형성할 수도 있으나, 셀 영역에서는 셀 간격이 너무 좁기 때문에 트렌치를 깊게 형성하더라도 절연 물질의 매립 특성이 저하되어 소자 분리막을 정상적으로 형성할 수 없는 경우가 발생될 수 있다.
하지만, 상대적으로 면적이 넓은 셀 영역 가장자리에서는 트렌치를 넓게 형 성할 수 있기 때문에, 트렌치를 깊게 형성하더라도 정상적으로 소자 분리막을 형성할 수 있다.
상술한 바와 같이, 본 발명은 트리플 P웰을 둘러싸는 N웰 상부에 소자 분리막을 목표 깊이보다 더 깊게 형성하여 N웰을 채널 영역으로 사용하는 기생 필드 트랜지스터의 문턱 전압을 높임으로써, 누설 전류가 발생하는 것을 억제하고 소자의 전기적 특성을 향상시킬 수 있다.
뿐만 아니라, NAND 플래시 메모리 소자의 테스트 시 테스트 시간을 줄이는 과정에서 누설 전류가 증가하는 것을 방지하여 테스트의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. N웰, 트리플 P웰, 소자 분리막 및 반도체 기판 상에 형성된 전도층을 포함하는 반도체 소자에 있어서,
    상기 트리플 P웰이 상기 N웰 내부에 형성되며 소오스로 작용하고, 상기 N웰이 채널영역으로 작용하고, 상기 반도체 기판이 드레인으로 작용하고, 상기 전도층이 게이트로 작용하여 기생 필드 트랜지스터가 형성되는 영역에 형성되며, 상기 트리플 P웰에서보다 상기 트리플 P웰 가장자리의 상기 N웰에서 더 깊게 형성된 소자 분리막을 더 포함하는 반도체 소자.
  2. 반도체 기판의 활성 영역에 형성된 N웰;
    상기 N웰의 일부 영역에 형성된 트리플 P웰;
    상기 반도체 기판의 소자 분리 영역에 형성된 제1 소자 분리막; 및
    상기 트리플 P웰을 수직으로 둘러싸는 상기 N웰 상부에 상기 제1 소자 분리막보다 더 깊게 형성된 제2 소자 분리막을 포함하는 반도체 소자.
  3. 저전압 소자 영역과 고전압 소자 영역으로 구분되는 반도체 기판의 활성 영역에 형성된 N웰 및 트리플 P웰;
    상기 저전압 소자 영역에 형성된 제1 소자 분리막; 및
    상기 저전압 소자 영역 가장자리의 상기 N웰 상부와 상기 고전압 소자 영역에 상기 제1 소자 분리막보다 더 깊게 형성된 제2 소자 분리막을 포함하는 반도체 소자.
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