DE102012205662B4 - MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102012205662B4
DE102012205662B4 DE102012205662.9A DE102012205662A DE102012205662B4 DE 102012205662 B4 DE102012205662 B4 DE 102012205662B4 DE 102012205662 A DE102012205662 A DE 102012205662A DE 102012205662 B4 DE102012205662 B4 DE 102012205662B4
Authority
DE
Germany
Prior art keywords
gate
layer
mask
semiconductor substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102012205662.9A
Other languages
English (en)
Other versions
DE102012205662A1 (de
Inventor
Suresh Venkatesan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102012205662A1 publication Critical patent/DE102012205662A1/de
Application granted granted Critical
Publication of DE102012205662B4 publication Critical patent/DE102012205662B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Bereitgestellt werden eine MOS-Vorrichtung mit einem selektiv ausgebildeten Kanalbereich sowie Verfahren zu deren Herstellung. Ein derartiges Verfahren beinhaltet ein Ausbilden einer Maske zur Festlegung eines Gate-Bereiches mit Lage über einer Oberfläche eines Halbleitersubstrates. Source- und Drain-Bereiche werden in dem Halbleitersubstrat in Ausrichtung mit dem Gate-Bereich ausgebildet, und es wird ein eine verbesserte Dotierung aufweisender Teiloberflächenverunreinigungsbereich in dem Halbleitersubstrat unter Verwendung der Maske als Dotiermaske gebildet. Eine Gate-Elektrode mit Lage über dem Halbleitersubstrat wird sodann in Ausrichtung mit dem Gate-Bereich unter Verwendung der Maske als Gate-Ausrichtungsmaske gebildet.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft allgemein Halbleitervorrichtungen und Verfahren zu deren Herstellung und insbesondere MOS-Halbleitervorrichtungen und Verfahren zur Herstellung derartiger Vorrichtungen mit einem selektiv ausgebildeten Kanalbereich.
  • Hintergrund
  • Der größte Teil der derzeit gängigen integrierten Schaltungen (Integrated Circuits ICs) ist unter Verwendung einer Mehrzahl von wechselseitig verbundenen Feldeffekttransistoren (Field Effect Transistors FETs) implementiert, die auch Metalloxidhalbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors MOSFETs) oder einfach MOS-Transistoren genannt werden. Ein MOS-Transistor beinhaltet eine Gate-Elektrode als Steuerelektrode und beabstandete Source- und Drain-Bereiche, die in einem Halbleitersubstrat ausgebildet sind und zwischen denen ein Strom fließen kann. Eine Steuerspannung, die an der Gate-Elektrode angelegt ist, steuert den Fluss des Stromes durch einen Kanal zwischen den Source- und Drain-Bereichen.
  • Die Herstellung von integrierten Schaltungen wirft eine Mehrzahl von gegeneinander wirkenden Problemen auf. Da die in einer integrierten Schaltung (IC) implementierten Funktionen zunehmend komplex werden, müssen zunehmend mehr MOS-Transistoren auf dem Chip der integrierten Schaltung untergebracht werden. Zusätzlich zu dem Trend hin zu zunehmend komplexeren integrierten Schaltungen existiert auch ein Trend hin zu schnelleren integrierten Schaltungen. Dies bedeutet, dass der Trend hin zur Verringerung der Schaltgeschwindigkeit der integrierten Schaltungen geht.
  • Da die Anzahl von Transistoren auf einer IC zunimmt, besteht die Notwendigkeit, die Größe eines jeden einzelnen Transistors und daher die Größe der Komponenten, die den Transistor bilden, zu verringern. Eine Verringerung der Größe eines MOS-Transistors erfordert eine Verkleinerung der Abstände zwischen den Source- und Drain-Bereichen, wobei jedoch eine Verkleinerung des Source-Drain-Abstandes Probleme mit Blick auf Kurzkanaleffekte wie auch einen Durchschlagsdefekt (punch through breakdown) aufwerfen kann. Typische Lösungen dieser Probleme beinhalten Halo-Implantierungen (halo implants) zur Bekämpfung von Kurzkanaleffekten und Durchschlagsimplantierungen (punch through implants) zur Vergrößerung der Dotierung in dem Kanal und der Substratquelle zur Vermeidung eines Durchschlages. Diese Lösungen führen jedoch zu weiteren Problemen.
  • Die Übergangskapazität, das heißt die Kapazität des Source-Substrat-Überganges und insbesondere des Drain-Substrat-Überganges, bestimmt weitestgehend die Geschwindigkeit der IC, da diese Kapazitäten während eines Schaltvorganges geladen oder entladen werden müssen. Die Übergangskapazität wird durch Vergrößern der Verunreinigungsdotierung des Materials auf jedweder Seite des Überganges vergrößert. Typische Halo-Implantierungen, Schwellenanpassimplantierungen (threshold adjust implants) und Durchschlagsimplantierungen (punch through implants) vergrößern die Verunreinigungsdotierung in der Substratquelle und dem Kanal, vergrößern daher die Übergangskapazität und wirken sich nachteilig auf die Schaltgeschwindigkeit aus.
  • Eine in Erwägung gezogene Lösung bestand darin, die Verunreinigungsdotierung in der Substratquelle abzusenken, um die Übergangskapazität zu verringern, indem die Dosis der Durchschlagsimplantierung vergrößert und die Implantierung tiefer im Kanalbereich platziert wird. Bei einer herkömmlichen MOS-Bearbeitung werden jedoch die Schwellenanpass- und Durchschlagsimplantierungen über die gesamte aktive Fläche des Transistors, darunter der Kanalbereich und die Source- und Drain-Bereiche, eingebracht. Daher platziert das tiefer im Kanalbereich erfolgende Platzieren der Durchschlagsimplantierung diese effektiv unter den Source- und Drain-Bereichen, wodurch die Übergangskapazität vergrößert und eben nicht verkleinert wird. Eine derartige Lösung stellt also eine unpraktikable Lösung dar.
  • Zusätzlich zur Problematik der Übergangskapazität führt die vergrößerte Dotierungskonzentration unter den Source-/Drain-Erweiterungsbereichen zu vergrößerten Band-Band-Leckströmen (auch gateinduziertes Drain-Leck oder GIDL (Gate Induced Drain Leckage) genannt). Dieser Leckstrom definiert eine unterstes Niveau, unter das der Leckstrom nicht verringert werden kann, und definiert daher den statischen Leistungsverbrauch einer Technologie und von Vorrichtungen, die auf jener Technologie beruhen. Um den Leckstrom zu verringern, sind die Kurzkanaleigenschaften der Vorrichtung zu verbessern, ohne die Durchschlags- oder Halodotierung unter den Source-/Drain-Erweiterungsbereichen zu vergrößern.
  • Die DE 11 2004 000 699 T5 beschreibt Gateaustauschverfahren zur Herstellung von MOS-Transistoren.
  • Entsprechend besteht die Notwendigkeit, Verfahren zur Herstellung einer integrierten Schaltung bereitzustellen, die einen verkleinerten Source-Drain-Abstand von MOS-Transistoren bei einer integrierten Schaltung aufweist, ohne dass dies die IC-Schaltgeschwindigkeit nachteilig beeinflusst. Darüber hinaus ist wünschenswert, einen MOS-Transistor bereitzustellen, der zu Schaltgeschwindigkeiten fähig ist, die für die Implementierung einer integrierten Schaltung notwendig sind. Darüber hinaus ist notwendig, einen MOS-Transistor sowie Verfahren zur Herstellung eines derartigen Transistors bereitzustellen, der eine gute Kurzkanalsteuerung mit minimaler Halo- oder Source-Drain-Dotierung, eine niedrige Übergangskapazität und einen niedrigen Band-zu-Band-Leckstrom aufweist. Darüber hinaus ergeben sich weitere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden Detailbeschreibung und den beigefügten Ansprüchen, die zusammen mit der begleitenden Zeichnung und dem vorbeschriebenen technischen Gebiet und Hintergrund zu betrachten sind.
  • Zusammenfassung
  • Entsprechend einem Ausführungsbeispiel wird ein Verfahren zum Herstellen einer MOS-Vorrichtung bereitgestellt, das ein Aufbringen einer Schicht von Hilfsgate-Material mit Lage über einer Oberfläche eines Halbleitersubstrates und ein Mustern des Hilfsgate-Materials zur Bildung eines Hilfsgates umfasst. Beabstandete Source- und Drain-Bereiche werden in Ausrichtung mit dem Hilfsgate implantiert, und es wird ein Lückenfüllmaterial mit Lage über dem Halbleitersubstrat und dem Hilfsgate aufgebracht. Ein Abschnitt des Lückenfüllmaterials wird zur Freilegung einer oberen Oberfläche des Hilfsgates entfernt, und es wird das Hilfsgate zur Bildung einer sich durch das Lückenfüllmaterial erstreckenden Ausnehmung entfernt. Leitfähigkeitsbestimmende Ionen werden durch die Ausnehmung in das Halbleitersubstrat hinein zur Bildung eines verunreinigungsdotierten Kanalbereiches zwischen den beabstandeten Source- und Drain-Bereichen implantiert. Ein Abschnitt der Oberfläche des Halbleitersubstrates mit Lage über dem verunreinigungsdotierten Kanal wird freigelegt, und es werden ein Gate-Isolator und eine Gate-Elektrode mit Lage über dem Abschnitt der Oberfläche gebildet.
  • Entsprechend einem weiteren Ausführungsbeispiel wird ein Verfahren zum Herstellen einer MOS-Vorrichtung bereitgestellt, das ein Bilden einer Maske zur Festlegung eines Gate-Bereiches mit Lage über einer Oberfläche eines Halbleitersubstrates umfasst. Source- und Drain-Bereiche werden in dem Halbleitersubstrat in Ausrichtung mit dem Gate-Bereich ausgebildet, und es wird ein eine Dotierung aufweisender Teiloberflächenverunreinigungsbereich in dem Halbleitersubstrat unter Verwendung der Maske als Dotiermaske ausgebildet. Eine Gate-Elektrode mit Lage über dem Halbleitersubstrat wird sodann in Ausrichtung mit dem Gate-Bereich unter Verwendung der Maske als Gate-Ausrichtungsmaske gebildet.
  • Entsprechend wieder einem anderen Ausführungsbeispiel wird eine MOS-Vorrichtung bereitgestellt, die beinhaltet: eine Gate-Elektrode mit Lage über einem Halbleitersubstrat mit beabstandeten Source- und Drain-Bereichen, die in dem Halbleitersubstrat gebildet und mit der Gate-Elektrode ausgerichtet sind. Ein verunreinigungsdotierter Kanalbereich liegt unter der Gate-Elektrode und ist von den Source- und Drain-Bereichen beabstandet.
  • Kurzbeschreibung der Zeichnungen
  • Die vorliegende Erfindung wird nachstehend anhand der nachfolgenden Zeichnungsfiguren beschrieben, in denen gleiche Bezugseichen gleiche Elemente bezeichnen und die sich wie folgt zusammensetzen.
  • 1 zeigt grafisch die Verunreinigungsdotierung, die in dem Quell- oder Substratbereich mit Lage unter der Gate-Elektrode einer herkömmlichen MOS-Vorrichtung vorgefunden wird.
  • 2 bis 10 zeigen jeweils in Querschnittsansichten einen Abschnitt einer MOS-IC-Schaltung sowie Verfahren zu deren Herstellung entsprechend verschiedenen Ausführungsbeispielen.
  • Detailbeschreibung
  • 1 zeigt grafisch die Verunreinigungsdotierung, die in dem Quell- oder Substratbereich mit Lage unter der Gate-Elektrode einer herkömmlichen MOS-Vorrichtung vorgefunden wird, und stellt das Problem vor, das bei einer derartigen herkömmlichen Struktur auftritt. Die vertikale Achse 30 bezeichnet die Verunreinigungsdotierungskonzentration in dem Quellbereich bzw. Wannenbereich, während die horizontale Achse 32 den größer werdenden Abstand von der Substratoberfläche weg bezeichnet. Die grafische Linie 34 stellt dar, dass die Verunreinigungsdotierungskonzentration von dem Wert 36 an der Substratoberfläche zu einem Spitzenwert 38 an einer teiloberflächennahen Stelle vergrößert wird. Der Spitzenwert 38 stellt die Verunreinigungsdotierungskonzentration dar, die das Ergebnis einer Schwellenanpassionenimplantierung ist. Weiter in den Quellbereich hinein nimmt die Verunreinigungsdotierungskonzentration von dem Spitzenwert 38 ausgehend ab und steigt sodann erneut zu einem neuen Spitzenwert 40 an, der die Verunreinigungsdotierungskonzentration darstellt, die Ergebnis einer Ionenimplantierung ist, die zur Bekämpfung von Durchschlagsbedingungen (Durchschlagsimplantierung) vorgenommen ist. Der Spitzenwert 40 der Durchschlagsionenimplantierung wird an einer Stelle 42 vorgefunden, die der Übergangstiefe (xj) der Source- und Drain-Bereiche entspricht. Die Durchschlagsimplantierung, die derart angeordnet ist, dass sie der Source-/Drain-Übergangstiefe entspricht, ist also in einer Tiefe angeordnet, die hinsichtlich der vergrößerten Übergangskapazität hochgradig problematisch ist. Die Verunreinigungsdotierungskonzentration nimmt unter der Durchschlagsionenimplantierungskonzentration auf eine normale Quellverunreinigungsdotierungskonzentration 44 ab und kann sodann erneut, wie bei 46 gezeigt ist, größer werden, wenn eine Einbettungsschicht (buried layer) unter der Quelle bzw. Wanne verwendet wird. Eine Einbettungsschicht wird bisweilen, insbesondere in CMOS-Schaltungen, verwendet, um gegen einen Latch-up zu schützen.
  • 2 bis 10 zeigen in Querschnittsansichten einen Abschnitt einer MOS-IC-Vorrichtung 50 sowie verschiedene Ausführungsbeispiele zu deren Herstellung, bei denen Probleme hinsichtlich einer Verunreinigungsdotierungsverteilung, wie sie vorstehend beschrieben worden sind, vermieden werden. Der dargestellte Abschnitt der IC-Vorrichtung 50 ist ein einzelner MOS-Transistor. Entsprechend den verschiedenen zu beschreibenden Ausführungsbeispielen kann der einzelne Transistor entweder ein n-Kanal-MOS-Transistor oder ein p-Kanal-Transistor sein, wobei die Beschreibung zu rein illustrativen Zwecken anhand eines n-Kanal-Transistors erfolgt. Die komplette IC kann n-Kanal-Transistoren oder p-Kanal-Transistoren beinhalten oder kann eine CMOS-IC mit beiden Typen sein. Die beschriebenen Ausführungsbeispiele können auf beliebige oder auf alle Transistoren der IC angewendet werden.
  • Die verschiedenen Schritte bei der Herstellung von MOS-Transistoren sind an sich bekannt, weshalb aus Gründen der Kürze viele gängige Schritte hier nur kurz erwähnt sind oder gänzlich weggelassen werden, sodass landläufig bekannte Prozessdetails nicht dargestellt sind. Obwohl der Begriff „MOS-Vorrichtung” eigentlich eine Vorrichtung mit einer Metallgate-Elektrode und einem Oxidgate-Isolator bezeichnet, kann dieser Begriff auch durchweg so verwendet werden, dass er eine beliebige Halbleitervorrichtung bezeichnet, die eine leitfähige Gate-Elektrode (sei sie nun aus Metall oder einem anderen leitfähigen Material) beinhaltet, die über einem Gate-Isolator (sei er nun aus einem Oxid oder einem anderen Isolator) positioniert ist, der wiederum über einem Halbleitersubstrat positioniert ist.
  • Das Verfahren zur Herstellung der IC-Vorrichtung 50 entsprechend einem Ausführungsbeispiel beginnt, wie in 2 dargestellt ist, mit dem Bereitstellen eines Halbleitersubstrates 60, das eine Oberfläche 62 aufweist. Das Halbleitersubstrat kann Silizium, Silizium mit einer Beimischung von Germanium oder ein anderes Halbleitermaterial sein, das üblicherweise in der Halbleiterindustrie verwendet wird. Isolationsbereiche 64, so beispielsweise eine Flachgrabenisolation (Shallow Trench Isolation STI), sind in dem Halbleitersubstrat ausgebildet, erstrecken sich von der Oberfläche aus in das Substrat hinein und dienen der Unterstützung bei der Festlegung eines Quellbereiches bzw. Wannenbereichs 66. Isolationsbereiche 64 stellen eine elektrische Isolation zwischen Vorrichtungen, die in dem Quellbereich 66 ausgebildet sind, und Vorrichtungen, die in benachbarten Quellbereichen ausgebildet sind, bereit. Obwohl diese nicht bei allen ICs verwendet wird, kann eine Einbettungsschicht 68 (buried layer) mit Lage unter dem Quellbereich ausgebildet sein. Bei einem n-Kanal-MOS-Transistor ist der Quellbereich vom p-Typ verunreinigungsdotiert. Entsprechend einem Ausführungsbeispiel ist das Ausgangshalbleitersubstrat ein eine leichte Verunreinigungsdotierung aufweisender p-Typ-Wafer, in dem ein p-Typ-Quellbereich der eigentlichen Verunreinigungsdotierungskonzentration durch Ionenimplantierung ausgebildet ist. Obwohl dies nicht dargestellt ist, kann ein ähnlicher n-Typ-Quellbereich durch Ionenimplantierung gebildet werden, wenn die Herstellung von p-Kanal-Transistoren angestrebt wird. Bei einem alternativen. Ausführungsbeispiel kann ein Quellbereich 66 durch epitaxiales Aufwachsen einer Schicht von Halbleitermaterial mit Lage über der Einbettungsschicht (buried layer) 68 und Dotieren des Quellbereiches durch Ausdiffundieren aus der Einbettungsschicht gebildet werden. Eine oder mehrere Ionenimplantierungen können gegebenenfalls verwendet werden, um die Verunreinigungsdotierungskonzentration in der Quelle bzw. Wanne 66 genau festzulegen.
  • Entsprechend einem Ausführungsbeispiel geht das Verfahren zum Herstellen einer Halbleitervorrichtung mit dem Bilden einer dünnen Isolierschicht 70 an der Oberfläche 62, wie in 3 gezeigt ist, weiter. Eine Schicht aus Hilfsgate-Material 72, so beispielsweise eine Schicht aus polykristallinem Silizium, wird über der dünnen Isolierschicht aufgebracht.
  • Wie in 4 gezeigt ist, geht das Verfahren mit dem Mustern der Schicht von Hilfsgate-Material zur Bildung eines Hilfsgate 74 weiter. Das Hilfsgate kann durch ein herkömmliches fotolithografisches Mustern und anisotropes Ätzen gebildet werden, so beispielsweise durch reaktives Ionenätzen (Reactive Ion Etching RIE). Entsprechend einem Ausführungsbeispiel werden Source- und Drain-Erweiterungen 76 durch das Ionenimplantieren von vom n-Typ seienden leitfähigkeitsbestimmenden Ionen, so beispielsweise von Arsenionen, in die Oberfläche des Quellbereiches hinein unter Verwendung des Hilfsgates als Ionenimplementierungsmaske gebildet. Die Source- und Drain-Erweiterungen sind daher zu dem Hilfsgate selbst ausgerichtet.
  • Entsprechend einem Ausführungsbeispiel werden Seitenwandabstandshalter 78 an den Kanten des Hilfsgates 74, wie in 5 dargestellt ist, gebildet. Die Seitenwandabstandshalter können beispielsweise durch Aufbringen einer Schicht von dielektrischem Material, so beispielsweise einem Oxid oder einem Nitrid, mit Lage über dem Hilfsgate gebildet werden. Das dielektrische Material wird anisotrop geätzt, wobei das anisotrope Ätzen mit dem Ätzen des freigelegten Abschnittes der dünnen Isolierschicht 70 fortgesetzt wird. Tiefe Source- und Drain-Bereiche 80 werden durch Ionenimplantierung von vom n-Typ-seienden leitfähigkeitsbestimmenden Ionen, so beispielsweise Arsen- oder Phosphorionen, in die Oberfläche des Quellbereiches 66 hinein unter Verwendung des Hilfsgates und der Seitenwandabstandshalter als Ionenimplantiermaske gebildet. Die tiefen Source- und Drain-Bereiche sind daher zu den Seitenwandabstandshaltern selbst ausgerichtet und zudem zu dem Hilfsgate selbst ausgerichtet und von diesem beabstandet. Die Vorrichtungsstruktur wird thermisch gehärtet (an-nealed) so beispielsweise durch schnelle thermische Härtung (Rapid Thermal Annealing RTA), um die implantierten Source- und Drain-Implantierungsionen zu aktivieren.
  • Es wird eine Schicht von Lückenfüllmaterial 82 mit Lage über dem Hilfsate 74 und der Oberfläche 62 des Substrates 60 aufgebracht. Die Schicht von Lückenfüllmaterial kann beispielsweise eine Schicht aus dielektrischem Material sein und sollte ein Material sein, das von dem Material des Hilfsgates verschieden ist. Die Schicht von Lückenfüllmaterial wird planarisiert, und zwar beispielsweise durch chemisch-mechanische Planarisierung (Chemical-Mechanical Planarization CMP), um eine planare obere Oberfläche 84 für die Schicht des Lückenfüllmaterials bereitzustellen und die obere Oberfläche 86 des Hilfsgates 74, wie in 6 dargestellt ist, freizulegen.
  • Obwohl diese Beschreibung der verschiedenen Ausführungsbeispiele nur auf die Herstellung eines n-Kanal-MOS-Transistors abstellt, erschließt sich einem Fachmann auf dem einschlägigen Gebiet ohne Weiteres, dass während die Prozessschritte der Source- und Drain-Verunreinigungsdotierung, wie vorstehend beschrieben, ausgeführt werden, eine Schicht von Maskiermaterial aufgebracht werden kann, um p-Kanal-Vorrichtungen, die Teil einer gewünschten IC sein können, zu bedecken und zu schützen. Nachdem die n-Typ-Source- und Drain-Bereiche fertiggestellt sind, kann diese Maskierschicht entfernt werden, und es kann eine weitere Maskierschicht aufgebracht werden, um die n-Kanal-Vorrichtungen zu bedecken und zu schützen. Die p-Kanal-Vorrichtungen können anschließend auf eine Weise bearbeitet werden, die ähnlich zu derjenigen ist, die im Zusammenhang mit den n-Kanal-Vorrichtungen beschrieben worden ist, dies allerdings mit offensichtlicher Änderung des Typs der Verunreinigungsdotierung. Das thermische Härten zur Aktivierung der implantierten Ionen kann entweder nach Implantierung eines jeden der Vorrichtungstypen oder nach Aufnahme der Source- und Drain-Implantierungen durch beide Vorrichtungstypen erfolgen.
  • Nach dem Entfernen einer Schutzmaskierschicht, die über den n-Kanal-Vorrichtungen während des Bearbeitens der p-Kanal-Vorrichtungen gegebenenfalls platziert worden ist, geht das Verfahren entsprechend einem Ausführungsbeispiel derart weiter, wie in 7 dargestellt ist. Das Hilfsgate 74 wird zur Bildung einer Ausnehmung 88 entfernt, die sich durch die Schicht von Lückenfüllmaterial 82 erstreckt. Das Hilfsgate kann entweder durch Nassätzen oder Plasmaätzen unter Verwendung chemischer Ätzparameter verwendet werden, die das Hilfsgate-Material in Abstimmung mit dem Lückenfüllmaterial ätzen.
  • Entsprechend einem Ausführungsbeispiel des Verfahrens zum Herstellen einer Halbleitervorrichtung wird eine örtlich begrenzte Durchschlags- und Schwellenanpassionenimplementierung durchgeführt. Leitfähigkeitsbestimmende Ionen werden durch die Ausnehmung 88 in einen örtlich begrenzten Teiloberflächenbereich 90 des Quellbereiches 66 unter Verwendung der Schicht von Lückenfüllmaterial und der Seitenwandabstandshalter als Implantierungsmaske, wie in 8 dargestellt ist, implantiert. Die implantierten Ionen sind derart ausgewählt, dass sie die Leitfähigkeit des Quellbereiches 66 in dem Bereich 90 vergrößern. Bei dem beschriebenen n-Kanal-MOS-Transistor werden p-Typ-Dotiermittel-Ionen ausgewählt. Die implantierten Ionen können beispielsweise Borionen sein. Die Energie der implantierten Ionen kann derart ausgewählt sein, dass der Bereich der Implantierungsverteilungsspitze bei einer beliebigen gewünschten Tiefe unter der Oberfläche 62 angepasst wird. Die Spitze der Implantierungsionenverteilung kann beispielsweise bei einer Tiefe unter der Oberfläche von zwischen 25 und 50 nm liegen. Da die Ionen durch die Ausnehmung 88, die durch Entfernen des Hilfsgate 74 gebildet ist, implantiert werden, ist der örtlich begrenzte Teiloberflächenbereich 90 zu dem ursprünglichen Ort des Hilfsgates selbst ausgerichtet und ist selektiv in dem Kanalbereich 91 allein lokalisiert. Da zudem die Source- und Drain-Bereiche (76 und 80) zu dem Hilfsgate ausgerichtet worden sind, ist der örtlich begrenzte Teiloberflächenbereich 90 zu den Source- und Drain-Bereichen selbst ausgerichtet und von diesen Bereichen beabstandet. Der örtlich begrenzte Teiloberflächenbereich 90 ist unter den Source- und Drain-Erweiterungen 76 beabstandet und seitlich von den tiefen Source- und Drain-Bereichen 80 beabstandet. Die Implantierung des Bereiches 90 erfolgt dann, wenn ein Großteil der thermischen Bearbeitungsschritte, die bei der Herstellung der Vorrichtung 50 Verwendung finden, so beispielsweise das Source- und Drain-Implantierungshärten, abgeschlossen sind, sodass eine geringe nachfolgende thermische Diffusion der implantierten Ionen in dem Bereich 90 gegeben ist.
  • Obwohl dies in den Figuren nicht dargestellt ist, kann entsprechend einem weiteren Ausführungsbeispiel der örtlich begrenzte Teiloberflächenbereich 90 auch folgendermaßen gebildet werden. Im Anschluss an die Bildung der Ausnehmung 88, wie in 7 dargestellt ist, werden das Lückenfüllmaterial 82 und die Seitenwandabstandshalter als Ätzmaske zum zunächst erfolgenden Entfernen des freigelegten Abschnittes der dünnen Isolierschicht 70 und zum sodann erfolgenden Ätzen einer flachen Ausnehmung in die Oberfläche des Halbleitersubstrates 60 hinein verwendet. Die flache Ausnehmung kann beispielsweise auf eine Tiefe von etwa 25 nm geätzt werden. Der Bereich 90 kann an der Oberfläche der flachen Ausnehmung durch Niedrigenergieionenimplantierung implantiert werden. Nach dem Implantieren des Bereiches 90 wird eine undotierte Siliziumschicht epitaxial in der Ausnehmung in der Oberfläche des Halbleitersubstrates 60 durch einen Prozess des selektiven epitaxialen Aufwachsens auf den Einbettungsbereich 90 und zur im Wesentlichen erfolgenden Wiederherstellung der Oberfläche des Halbleitersubstrates 60 aufgewachsen. Das selektive epitaxiale Aufwachsen kann bei einer niedrigen Temperatur vorgenommen werden, um die implantierten Ionen durch thermische Diffusion nicht im Wesentlichen neu zu verteilen. Das selektive epitaxiale Aufwachsen ist ein Prozess, bei dem wie einem Fachmann auf dem einschlägigen Gebiet bekannt ist, die Prozessbedingungen des epitaxialen Aufwachsens derart angepasst werden, dass das Auftreten des epitaxialen Aufwachsens nur an einem freiliegenden kristallinen Material, in diesem Fall nur in der Ausnehmung, die in dem Halbleitersubstrat 60 ausgebildet ist, erfolgt.
  • Unabhängig von der Art, in der der Teiloberflächenbereich 90 ausgebildet wird, vergrößert, da die vergrößerte Verunreinigungsdotierung in dem örtlich begrenzten Teiloberflächenbereich 90 nicht direkt an jedwedem von dem Source- oder dem Drain-Bereich anliegt, der örtlich begrenzte Teiloberflächenbereich das Source-Substrat- und auch die Drain-Substratkapazität nicht und verkleinert daher die Schaltgeschwindigkeit der Vorrichtung und die Band-Band-Leckage nicht. Bei dieser Positionierung ist der örtlich begrenzte Teiloberflächenbereich mit vergrößerter Verunreinigungsdotierung jedoch bei der Verringerung von Kurzkanaleffekten und durchschlagsbezogenen Problemen effektiv, ohne die Halo- oder Source-Drain-Dotierung zu vergrößern.
  • Im Anschluss an die Bildung des örtlich begrenzten Teiloberflächenbereiches 90 in dem Kanalbereich wird die Oberfläche des Quellbereiches am Boden der Ausnehmung 88 geätzt und gereinigt. Eine Gate-Isolatorschicht 92 wird an der Oberfläche 62 des Quellbereiches 66 am Boden der Ausnehmung 88, wie in 9 dargestellt ist, gebildet. Über der Gate-Isolatorschicht liegt eine aufgebrachte Schicht oder liegen aufgebrachte Schichten des Gate-Elektrodenmaterials 84. Entsprechend einem Ausführungsbeispiel ist die Gate-Isolatorschicht ein Isolator mit hoher dielektrischer Konstante (mit hohem k) bzw. hoher Dielektrizitätskonstante oder beinhaltet einen solchen. Der Gate-Isolator 92 kann beispielsweise eine Schicht aus thermisch aufgewachsenem Siliziumdioxid gegebenenfalls unter Beimischung von Stickstoff sein, über dem eine Lage aus Hafniumoxid oder einem anderen dielektrischen Material mit hohem k liegt. Der zusammengesetzte Gate-Isolator ist ein Isolator mit hohem k, da er eine dielektrische Konstante aufweist, die größer als die dielektrische Konstante des Siliziumdioxids allein ist. Das Gate-Elektrodenmaterial kann beispielsweise eine Schicht aus Metall sein, über der eine Schicht aus polykristallinem Silizium liegt. Die Schicht aus Metall kann, wie einem Fachmann auf dem einschlägigen Gebiet bekannt ist, derart gewählt werden, dass sie eine geeignete Schwellenspannung für die herzustellende MOS-Vorrichtung bereitstellt. Entsprechend einem alternativen Ausführungsbeispiel kam die Gate-Isolatorschicht 82 beispielsweise eine Schicht aus thermisch aufgewachsenem Siliziumdioxid sein, und es kann das Gate-Elektrodenmaterial 94 eine Schicht aus polykristallinem oder amorphem Silizium sein.
  • Nach der Aufbringung von Gate-Elektrodenmaterial 94 wird die Vorrichtungsstruktur planarisiert, so beispielsweise durch CMP, um überschüssiges Gate-Elektrodermaterial zu entfernen, das über der Schicht des Lückenfüllmaterials 82, wie in 10 gezeigt ist, liegt. Die Planarisierung beendet die Bildung einer Gate-Elektrode 96, die über dem Kanalbereich 91 und dem örtlich begrenzten Teiloberflächenbereich 90 positioniert ist.
  • Wird eine CMOS-Vorrichtung hergestellt, so kann eine örtlich begrenzte Teiloberflächenbereichsverunreinigung mit Dotierung mit vom n-Typ seienden Dotiermittelionen in dem Kanal der p-Kanal-Vorrichtungen auf eine Weise ausgebildet werden, die ähnlich zur Bildung des Bereiches 90 für die n-Kanal-Vorrichtungen ist. Das Gate-Dielektrikum und die Gate-Elektrode für die p-Kanal-Vorrichtung werden auf ähnliche Weise wie bei der n-Kanal-Vorrichtung mit geeigneten Änderungen zur Einstellung der Schwellenspannungen für die verschiedenen Vorrichtungstypen gebildet. Ein anderes Metall wird wahrscheinlich als Gate-Elektrodenmaterial der p-Kanal-Vorrichtung im Vergleich zur n-Kanal-Vorrichtung gewählt.
  • Wie einem Fachmann auf dem einschlägigen Gebiet bekannt ist, kann die Vorrichtung 50 durch herkömmliche Bearbeitungsschritte während des Fertigungsprozesses oder nach diesem fertiggestellt werden. Diese Bearbeitungsschritte können beispielsweise das Ätzen einer Kontaktöffnung durch die Schicht aus Lückenfüllmaterial zur Freilegung von Oberflächenbereichen der Source- und Drain-Bereiche, das Bilden von Silizid- und/oder Metallkontakten, die sich in die Kontaktöffnungen hinein zu den Oberflächenbereichen erstrecken, das Bilden von leitfähigen Vorrichtungsanschlüssen, das Aufbringen von Zwischenschichtdielektrika und dergleichen mehr beinhalten.
  • Man beachte, dass verschiedene Änderungen hinsichtlich Größe, Beabstandung und Dotierung von Elementen vorgenommen werden können, ohne vom Umfang der Erfindung gemäß Darstellung in den nachfolgenden Ansprüchen und von den rechtlichen Äquivalenten derselben abzugehen.

Claims (20)

  1. Verfahren zum Herstellen einer MOS-Vorrichtung, umfassend: Aufbringen einer Schicht von Hilfsgate-Material mit Lage über einer Oberfläche eines Halbleitersubstrates und Mustern des Hilfsgate-Materials zur Bildung eines Hilfsgates; Implantieren von beabstandeten Source- und Drain-Bereichen in Ausrichtung mit dem Hilfsgate; Aufbringen eines Lückenfüllmaterials mit Lage über dem Halbleitersubstrat und dem Hilfsgate; Entfernen eines Abschnittes des Lückenfüllmaterials zur Freilegung einer oberen Oberfläche des Hilfsgates; Entfernen des Hilfsgates zur Bildung einer sich durch das Lückenfüllmaterial erstreckenden Ausnehmung; Implantieren von leitfähigkeitsbestimmenden Ionen durch die Ausnehmung und in das Halbleitersubstrat hinein zur Bildung eines verunreinigungsdotierten Kanalbereiches zwischen den beabstandeten Source- und Drain-Bereichen; Freilegen eines Abschnittes der Oberfläche des Halbleitersubstrates mit Lage über dem verunreinigungsdotierten Kanal; und Bilden eines Gate-Isolators und einer Gate-Elektrode mit Lage über dem Abschnitt der Oberfläche.
  2. Verfahren nach Anspruch 1, wobei das Aufbringen einer Schicht von Hilfsgate-Material ein Aufbringen einer Schicht aus polykristallinem Silizium umfasst.
  3. Verfahren nach Anspruch 1, des Weiteren umfassend ein Ausbilden von Seitenwandabstandshaltern an dem Hilfsgate.
  4. Verfahren nach Anspruch 3, wobei das Implantieren von beabstandeten Source- und Drain-Bereichen umfasst: Implantieren von Source- und Drain-Erweiterungen in Ausrichtung mit dem Hilfsgate; und Implantieren von tiefen Source- und Drain-Bereichen in Ausrichtung mit den Seitenwandabstandshaltern.
  5. Verfahren nach Anspruch 1, wobei das Aufbringen eines Lückenfüllmaterials ein Aufbringen eines dielektrischen Materials umfasst und wobei das Entfernen eines Abschnittes des Lückenfüllmaterials eine chemisch-mechanische Planarisierung umfasst.
  6. Verfahren nach Anspruch 1, wobei das Implantieren von leitfähigkeitsbestimmenden Ionen ein Implantieren von Ionen in das Halbleitersubstrat hinein mit einer Spitzendotiermittelkonzentration von zwischen 25 bis 50 nm unter der Oberfläche umfasst.
  7. Verfahren nach Anspruch 6, wobei das Implantieren von leitfähigkeitsbestimmenden Ionen ein Implantieren von Ionen eines Typs zur lokalen Vergrößerung der Leitfähigkeit des Substrates umfasst.
  8. Verfahren nach Anspruch 1, wobei das Bilden eines Gate-Isolators und einer Gate-Elektrode ein Aufbringen eines eine hohe dielektrische Konstante aufweisenden Isolatormaterials und einer darüberliegenden Metallschicht umfasst.
  9. Verfahren nach Anspruch 8, des Weiteren umfassend ein Vornehmen einer chemisch-mechanischen Planarisierung an der darüberliegenden Metallschicht.
  10. Verfahren zum Herstellen einer MOS-Vorrichtung, umfassend: Bilden einer Maske zur Festlegung eines Gate-Bereiches mit Lage über einer Oberfläche eines Halbleitersubstrates; Bilden von Source- und Drain-Bereichen in dem Halbleitersubstrat in Ausrichtung mit dem Gate-Bereich; Bilden eines eine Dotierung aufweisenden Teiloberflächenverunreinigungsbereiches in dem Halbleitersubstrat unter Verwendung der Maske als Dotiermaske; und Bilden einer Gate-Elektrode mit Lage über dem Halbleitersubstrat und in Ausrichtung mit dem Gate-Bereich unter Verwendung der Maske als Gate-Ausrichtungsmaske.
  11. Verfahren nach Anspruch 10, wobei das Bilden einer Maske umfasst: Aufbringen einer Schicht von Hilfsgate-Material; Mustern der Schicht von Hilfsgate-Material; Bilden von Seitenwandabstandshaltern auf der gemusterten Schicht von Hilfsgate-Material; Aufbringen einer Schicht von Lückenfüllmaterial mit Lage über der gemusterten Schicht von Hilfsgate-Material; und Entfernen eines Abschnittes des Lückenfüllmaterials zur Freilegung eines oberen Abschnittes der gemusterten Schicht von Hilfsgate-Material; und Entfernen der gemusterten Schicht von Hilfsgate-Material.
  12. Verfahren nach Anspruch 11, wobei das Bilden von Source- und Drain-Bereichen ein Bilden eines ersten Bereiches in Ausrichtung mit der gemusterten Schicht von Hilfsgate-Material und ein Bilden eines zweiten Bereiches in Ausrichtung mit den Seitenwandabstandshaltern umfasst.
  13. Verfahren nach Anspruch 10, wobei das Bilden eines eine Dotierung aufweisenden Teiloberflächenverunreinigungsbereiches ein Implantieren von leitfähigkeitsbestimmenden Ionen, die derart gewählt sind, dass die Leitfähigkeit des Teiloberflächenverunreinigungsbereiches vergrößert wird, unter Verwendung der Maske als Ionenimplantierungsmaske umfasst.
  14. Verfahren nach Anspruch 13, wobei das Ionenimplantieren von leitfähigkeitsbestimmenden Ionen ein Implantieren von Ionen mit einem Bereich, der derart ausgewählt ist, dass eine Spitzenkonzentration des Teiloberflächenverunreinigungsbereiches bei 25 bis 50 nm unter der Oberfläche platziert ist, umfasst.
  15. Verfahren nach Anspruch 10, wobei das Bilden eines eine Dotierung aufweisenden Teiloberflächenverunreinigungsbereiches umfasst: Ätzen einer Ausnehmung in die Oberfläche des Halbleitersubstrates unter Verwendung der Maske als Ätzmaske; Dotieren des Halbleitersubstrates am Boden der Ausnehmung unter Verwendung der Maske als Dotiermaske; und epitaxiales Aufwachsen einer Schicht von im Wesentlichen undotiertem Halbleitermaterial zur Füllung der Ausnehmung.
  16. Verfahren nach Anspruch 15, wobei der Schritt des Dotierens des Halbleitermaterials ein Ionenimplantieren des Halbleitersubstrates unter Verwendung der Maske als Ionenimplantierungsmaske umfasst.
  17. Verfahren nach Anspruch 10, wobei das Bilden einer Gate-Elektrode umfasst: Reinigen eines Abschnittes der von der Maske freigelegten Oberfläche; Aufbringen einer Schicht von Gate-Isolatormaterial mit Lage über der Oberfläche; Aufbringen einer Schicht von Gate-Elektrodematerial mit Lage über der Schicht von Gate-Isolatormaterial; und Entfernen von Gate-Elektrodenmaterial mit Lage über der Maske.
  18. Verfahren nach Anspruch 17, wobei das Aufbringen einer Schicht von Gate-Isolatormaterial ein Aufbringen einer Schicht von eine hohe dielektrische Konstante aufweisendem Isolatormaterial umfasst und wobei das Aufbringen einer Schicht von Gate-Elektrodenmaterial ein Aufbringen einer Metallschicht umfasst.
  19. Verfahren nach Anspruch 10, des Weiteren umfassend ein Ätzen einer Ausnehmung in die Oberfläche des Halbleitersubstrates unter Verwendung der Maske als Ätzmaske zur Zurücknahme der Oberfläche in dem Gate-Bereich.
  20. MOS-Vorrichtung, umfassend: eine Gate-Elektrode mit Lage über einem Halbleitersubstrat; beabstandete Source- und Drain-Bereiche, die in dem Halbleitersubstrat ausgebildet und mit der Gate-Elektrode ausgerichtet sind; und einen verunreinigungsdotierten Kanalbereich mit Lage unter der Gate-Elektrode und in Beabstandung von den Source- und Drain-Bereichen.
DE102012205662.9A 2011-04-20 2012-04-05 MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung Expired - Fee Related DE102012205662B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/091,003 US20120267724A1 (en) 2011-04-20 2011-04-20 Mos semiconductor device and methods for its fabrication
US13/091,003 2011-04-20

Publications (2)

Publication Number Publication Date
DE102012205662A1 DE102012205662A1 (de) 2012-10-25
DE102012205662B4 true DE102012205662B4 (de) 2014-01-02

Family

ID=46967537

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012205662.9A Expired - Fee Related DE102012205662B4 (de) 2011-04-20 2012-04-05 MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung

Country Status (5)

Country Link
US (1) US20120267724A1 (de)
CN (1) CN102751193A (de)
DE (1) DE102012205662B4 (de)
SG (1) SG185185A1 (de)
TW (1) TW201243961A (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117687B2 (en) * 2011-10-28 2015-08-25 Texas Instruments Incorporated High voltage CMOS with triple gate oxide
JP5968708B2 (ja) * 2012-01-23 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
CN105576026B (zh) * 2014-10-16 2018-11-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
KR102354463B1 (ko) 2015-01-09 2022-01-24 삼성전자주식회사 레트로그레이드 채널을 갖는 반도체 소자 및 그 제조방법
DE102016110588B4 (de) * 2016-06-08 2020-08-13 Infineon Technologies Ag Halbleiterbauelement mit Isoliergraben und einer vergrabenen lateralen isolierenden Festkörperstruktur und ein Verfahren zu dessen Herstellung
EP3358626B1 (de) * 2017-02-02 2022-07-20 Nxp B.V. Verfahren zur herstellung einer halbleiterschaltvorrichtung
CN112038404A (zh) * 2020-08-11 2020-12-04 上海华力集成电路制造有限公司 改善nmosfet热载流子效应的方法及nmosfet器件
US11508816B2 (en) * 2021-03-04 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN116031285B (zh) * 2023-03-24 2023-08-18 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001020685A1 (en) * 1999-09-16 2001-03-22 Matsushita Electric Industrial Co., Ltd. Thin-film transistor and method for producing the same
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100372641B1 (ko) * 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
JP3940565B2 (ja) * 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20120267724A1 (en) 2012-10-25
TW201243961A (en) 2012-11-01
SG185185A1 (en) 2012-11-29
CN102751193A (zh) 2012-10-24
DE102012205662A1 (de) 2012-10-25

Similar Documents

Publication Publication Date Title
DE102012205662B4 (de) MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102005009023B4 (de) Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE102013101162B4 (de) Tunnel-Feldeffekttransistor, Halbleitervorrichtung und Verfahren
DE102012101875B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte
DE102006034772B4 (de) Verfahren zum Herstellen einer Halbleiter - Vorrichtung mit einem Grabengate
DE102004042156B4 (de) Transistor mit asymmetrischem Source/Drain- und Halo- Implantationsgebiet und Verfahren zum Herstellen desselben
DE102010001406B4 (de) Austausch-Gate-Verfahren auf der Grundlage eines früh aufgebrachten Austrittsarbeitsmetalls
DE102014118863A1 (de) Verfahren zum Ausbilden von FinFETs mit unterschiedlichen Grathöhen
DE102009031155A1 (de) Gleichmäßige Metallgatestapel mit großem ε durch Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte vor der Gatestrukturierung
DE102008046400A1 (de) CMOS-Bauelement mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102006019937A1 (de) SOI-Transistor mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers und ein Verfahren zur Herstellung des Transistors
DE102004052617B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement mit Halbleitergebieten, die unterschiedlich verformte Kanalgebiete aufweisen
DE102013103470A1 (de) Struktur und Verfahren für einen Feldeffekttransistor
DE102013022484B3 (de) Metalloxidhalbleitereinrichtungen
DE102009006886A1 (de) Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
DE102015106185B4 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE102010001404A1 (de) Einstellung von Transistoreigenschaften auf der Grundlage einer späten Wannenimplantation
DE102009061816B3 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102018211600A1 (de) Hochspannungstransistor unter verwendung einer vergrabenen isolierenden schicht als gatedielektrikum
DE102010063293B3 (de) Verfahren zur Herstellung von Transistoren mit unterschiedlichen Source/Drain-Implantationsabstandshaltern
DE102012213825A1 (de) Verhinderung eines ILD-Verlustes in Austauschgatetechnologien durch Oberflächenbehandlung
DE102010028464B4 (de) Reduzierter STI-Verlust für bessere Oberflächenebenheit eingebetteter Verspannungsmaterialien in dicht gepackten Halbleiterbauelementen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R020 Patent grant now final

Effective date: 20141003

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20141101