TW201243961A - MOS semiconductor device and methods for its fabrication - Google Patents
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Description
201243961 六、發明說明： 【發明所屬之技術領威】 本發明係有關於/種半導體裝置及其製造方法，尤係 有關於一種金氧半導體（M0S)半導體裝置及製造具有選擇 性形成的通道區的此種裝置的方法。 【先前技術】 通過使用多個立連的場效應晶體管（FET)，也稱爲 金氧半導體場效應晶體管（M0SFET)，或者簡稱金氧半導 體（M0S)晶體管實施大多數現今集成電路（〖C)。金氧半 導體（M0S)晶體管包含閘極電極作爲控制電極和形成在半 導體基板的空間分離的源極與汲極區，且其中可流動電 流。施加在閘極電極的控制電麗控制通過源極和汲極區間 的通道的電流流。 集成電路的製造面臨許多競爭挑戰。由于實施在集成 電路（1C)的功能變得更加複雜，必須納入越來越多的金 氧半導體（M0S)晶醴管在集成電路芯片上。除了朝向更複 雜的集成電路的趨勢，也有朝著更快的集成電路的趨勢。 也就是說，趨勢是朝著减少集成電路的切換速度。 由于集成電路（IC )上晶體管數量的增加’有必要减 少每個獨立晶體管尺寸的大小且因此减少製造晶體管的組 件的尺寸。降低金氧半導體（M〇s)晶體管的尺寸需要减小 源極和沒極區間的間距，但降低源極-汲極間距’會産生短 通道效應與作爲穿通擊穿（punch through breakdown)的問 題。這些問題的一般解决方案，包括暈植入（halo implant) 95511 3 201243961 以與短通道效應戰鬥以及穿通植人以增加通道與基板井 (well)的雜（dQPing)以避免穿通。然而，這些解决 將導致其它問題。 〃 連接電容（細cti〇n capacitance)，也就是，源極_ 基板的連接處的電容，特別是汲極_基板的連減，在恨大 程度上在這些電容必須在切換操作期間充電或放電時决定 1C的速度。通過在連接處任—側上增加材料的雜質擦雜 (impurity doping)以増加連接電容。典型的暈植入，閾值 調整植人和穿馳人在基板井與通道增加㈣摻雜，且因 此提高連接電容和不利地影響切換速度。 種考慮降低雜質摻雜在基板井上的做法，通過增加 穿通植入量並更深的在通道區放置植入以减少連接電容。 然而，在傳統的M0S過程，閾值調整和穿通植入引進于晶 體管的整個主動區，包括通道區和源極和汲極區。因此， 更深的在通道d放置穿通植人有效地放置其于源極和没極 區下，因此增加，並非减少連接電容。因而此種做法不是 一個可行的解决方案。 除了連接電谷的問題，在源極/沒極延伸區下增加的 摻雜濃度造成增加的帶-帶泄漏電流（band_band丨eakage current)(也稱爲閘極誘導汲極泄漏（Gate induced Leakage)或GIDL) ^該泄漏電流建立底板（fl〇〇r)，泄漏 電流不能减少低于該底板，因此建立靜態功耗量的技術和 在其技術上建立的裝置。爲了降低泄漏電流，已改善裝置 的短通道的特點而不增加源極/没極延伸區下的穿通或暈 95511 4 201243961 摻雜。 因此，需要提供用于製造集成電路的方法，該集成電 路具有集成電路的晶體管的减少的源極_祕間距，而 不會不利地影響Ic的切換速度。此外，想要提供—個 晶體管能够用于實施集成電路所需的切換速度。另外，相 要提供-個MGS晶體管和製造該晶體管的方法，該晶體;^ 具有最小暈或源極汲極摻雜、低連接電容與低帶對帶的1 漏電流的良好的短通道控制。此外，從後續說明書内容與 附加的中請專利範圍，伴隨圖式與前述技術領域及現有技 術，本發明的其它想要的特徵與特點將變得明顯。 【發明内容】 對热習該技術領域者而言，透過以下詳述係可立即明 白本發明之其他優點及特徵。所述及圖示之該實施例係提 供實行本發明之最佳說明。本發明係能在不背離本發明的 情況下，於各種明顯態樣中作修改。因此，隨附圖式係作 例示用’而非限制本發明。 本發明為有鑑於前述之問題點所開發者，根據一實施 例，提供一種製造M0S裝置的方法，包括：沉積覆蓋半導 體基板的表面的虛擬閘極材料（dummy gate material)層， 與圖案化該虛擬閘極材料以形成虛擬閘極。植入空間分離 的（spaced apart)源極與汲極區對準該虛擬閘極，且沉積 覆蓋該半導體基板與該虛擬閘極的間隙填充材料（gap fill material)。去除一部分該間隙填充材料，以外露該 虛擬閘極的上表面，且去除該虛擬閘極，以形成延伸穿過 95511 5 201243961 該間隙填充材料的凹部（recess) 穿過該凹部，錢人料導縣板植人傳導性測定的離子 的源極與跡區間的㈣摻雜 ^成在該空間分離 摻雜通道的該半導體基板的—部j區。外露覆蓋該雜質 該表面的部分的閘極絕緣體與閘"^面’以及形成覆蓋 根據另-實施例，提供—種製造_裝置的方法，勺 :::成光罩，該光罩定義覆蓋半導體基板的表面的閘： 體基板對準該閘極區形成源極餘極區，且 科爲_光罩，以在該半導雜板形成增强摻 :子表面雜質區。接著通過使用該光罩作爲問極對準光 罩’以形成覆蓋該半導體基板讀準·極區的閘極電極。 根據又一實施例，提供一種M0S裝置，包括：覆蓋在 半導體基板的閘極電極，具有形成在該半導體基板中且對 準該閘極電極的空間分離的源極與汲極區 。在該閘極電極 下且與該源極與汲極區空間分離的雜質摻雜的通道區。 以下敘述將部份提出本發明之其他特徵及附加優 點’而對熟習該技術領域者在審視下列敘述後或可從本發 明之實行學習而使得本發明部分變為明顯。藉由附加之申 請專利範圍中特別提出之處，係能實現及獲得本發明之該 優點及特徵。 【實施方式】 以下參照圖面說明本發明之實施形態。 第1圖圖形地描繪發現在現有M0S裝置中閘極電極下 井或基板區中的雜質摻雜且說明此種現有結構伴隨的問 95511 6 201243961 題。垂直轴30表示井區（well region)中的雜質摻雜濃度， 而水平轴32表示遠離基板表面增加的距離。圖形％ 明雜質摻雜濃度從基板表面的值36增加至接近子表面 (sub-surface)位置的峰值（peak value)38。該峰值犯表 示由閾值難離子植人導致的雜質_濃度^進―步進入 井區’雜質摻雜濃度從峰值38τ降，且接著再增加=新的 峰值4〇’該峰值表示設計以與穿通條件（穿通植入）戰鬥的 離子植入導致的雜質摻雜濃度。穿輯子植人的峰值4〇 發現在位置42對應源極和祕區的連接深度⑺）。接著， 位于對應源極/汲極連接深度的穿通植人位于關于增加的 連接電容料較的深度。降低雜轉雜濃舒穿通離子 植入濃度下至正常絲質摻雜濃度44巧，接著如果在井 下使用埋層^iecUayer)可再增加如46所示。有時使用 埋層，特別疋在CMOS電路，以防止p_u貞。 第2圖至第10圖以剖面圖說明_集成電路裝置5〇 的部分和其製造的避免如上述的雜f_ 題的各 種實施例。所說明的IC裝置50的部分是單-M〇S晶體管。 依照將要描▲的各種實施例，單—晶料可以是η通道廳 晶體管或Ρ通道晶體管，但僅爲了說明 將對 η通道M0S晶體管說明。完整的， ^ ^ ώ %川可以包括η通道晶體管， Ρ通道晶體管，或者可爲包括這兩種類型的⑽SIC。而在 所述的實施例可應用在任何或所右τ p ^ K的晶體瞢。 M0S晶體管的^的各種步驟是衆 ，所以， 爲了簡潔制，❹現有的Μ將僅在此簡錄及或整磁 95511 7 201243961 地省略而不提供衆所周知的細節。雖然名詞“M〇s裝置，，適 當地指裝置具有金屬閘極電極和氧化閘極絕緣體，然而該 名詞將被用于任何半導體裝置，其包括傳導性閘極電極（不 論是金屬或其它導電材料）其位在閘極絕緣體（不論是氧 化物或其它絕緣體）上方’其依序是位在半導體基板上方。 如第2圖所示’通過提供具有表面62的半導體基板 60，開始依據一個實施例說明製造IC裝置5〇的方法。該 半導體基板可以是矽，摻鍺的矽，或其它常用在半導體業 的半導體材料。隔離區（iso 1 at ion region ) 64，如淺溝隔 離（shallow trench isolation，STI )，形成于半導體基 板，而從表面延伸到基板，且有助于定義井區66。隔離區 64于形成在井區66中的裝置和形成在鄰近井區的襄置間 提供電極隔離。雖然不在所有1C使用，埋層68可能形成 于井區下。對于η通道M0S晶體管’井區是摻雜p型的雜 質。按照一實施例，起始半導體基板是輕微的摻雜p型晶 圓（wafer)的雜質’其中，通過離子植入而形成適當的雜質 摻雜濃度的p型井區。雖然沒有說明’類似的η型井區可 通過離子植入形成以適應ρ通道晶體管。在交替的實施例 中，該井區66可通過外延生長半導體材料層覆蓋埋層68 和摻雜井區自埋層向外擴散而形成。可以使用一個或多個 離子植入，如果有必要，以定制（tailor)該井區66的雜質 摻雜濃度。 根據一個實施例中，如第3圖所示，通過在表面62 上形成薄的絕緣層70而繼續製造半導體裝置的方法。一個
95511 Q 201243961 虛擬閘極材料層72’如多⑽層，沉積在薄的絕緣層上方。 如第4圖所示，通過圖案化虛擬間極材料層以形成虛 擬閘極74而繼續該方法。例如可通過反應式離子則 (t_etching，RIE)而可由傳統的光刻圖案： _〇llth〇graphic patterining)和各向异性刻 (心〇加如咖㈣）而形成虛_極。按照-個㈣ 例走通過離子植人η型導電性測定離子，例㈣離子 用虛擬問極作爲離子植入光罩進入井區的表面 厂及極延伸區76。因此源極㈣極延伸區自我對準虛擬閉 按照一實施例，如第5圖所示，側壁間隔件78形成 在該虛擬祕74的邊緣上。糾料_電介質材料層 如乳化物或氮化物，覆蓋在虛擬閘極而可形成侧壁間隔件 -。電介質材料各向异性侧與各向异性_繼續银 的絕緣層7G外露的部分。通過離子植人η型導電性測定離 子的’例如碎或磷離子使用虛擬閘極與側㈣ 子植入光罩進人井區66的表面而形成深源極和沒= 80°因此，深源極和祕區自我對準側壁_件和亦 對準與㈣分離虛擬閘極。例如通過快速熱退火（咖d thermal麵ea卜RTA)，熱退火裝置結構以激活植人的源 極和汲極植入離子。 〃 沉積間隙填充材料層82 S蓋該虛擬間極74和該其板 60的表面62。間隙填充材料層可以，例如，電介質材^層 且應爲不同于虛擬閘極材料的材料，例如通過化學機械平 95511 „ 201243961 坦化（CMP)，平坦化間隙填充材料層，以提供平的上表面 84至間隙填充材料層與外露該虛擬閘極74的的上表面 86，如第6圖所示。 雖然只針對η通道M0S晶體管的製造說明各種實施 例，本領域的技術人員將瞭解，上述說明的源極與汲極雜 質摻雜的步驟過程已被實現，光罩材料層可用于覆蓋與保 護可在想要1C部分的ρ通道裝置。接著，η型源極與汲極 區已完成，其可去除光罩層且另一光罩層用于覆蓋與保護 η通道裝置。可以相似于上述η通道裝置的方式處理ρ通 道裝置，其在雜質摻雜類型有明顯改變。在各裝置類型植 入或兩裝置類型接收源極與汲極植入後，激活離子植入的 熱退火可被實現。 在處理ρ通道裝置期間去除可被置放在η通道裝置上 方的任何保護光罩層後，根據一實施例的方法繼續，如第 7圖所示。去除該虛擬閘極74以形成凹部88延伸通過該 間隙填充材料層82。通過濕蝕刻或等離子蝕刻，其使用蝕 刻化學蝕刻虛擬閘極材料優先于間隙填充材料，可蝕刻虛 擬閘極。 按照製作半導體裝置的方法的實施例，執行局部穿通 和閾值調整離子植入。導電性測定離子植入通過該凹部88 與使用間隙填充材料層與側壁間隔件作爲植入光罩進入井 區66的局部子表面區90,如第8圖所示。離子植入選擇 以增加區90中的該井區66中的導電性。對于描述的η通 道MOS晶體管，選擇ρ型摻雜離子。植入離子可以例如是 95511 10 .201243961 硼離子。植入離子的能量可以選擇以調整在表面62下任何 想要深度的植入分布峰值的範圍。例如，植 的峰值可設在低于表面25至5。納米(nm):= 通過去除該虛擬閘極74形成離子植入通過該凹部88，局 部子表聽9G自我對準虛擬閘極原有的位 位于通道區91。此外，因爲源極與汲極區（76與^2 準虛擬閘極，局料表面㈣自我神源極歧極區斑空 間分離這魏。局軒表面區90 ”分離麵極和該沒極 延伸區76下且從深源極和該汲極區8〇橫向空間分離。在 大4刀用于製造裝置5〇的熱處理步驟已完錢，如源極和 =極植人退火，將會有—些在區9Q巾離子植人的後續熱 散。 雖二又有圖式說明，按照另一實施例，局部子表面區 也可以形成如下。如第7圖所示形成該凹部⑽後，該 間隙填充㈣82和側壁間隔件用于制光罩以第一去除 薄的該、、S緣層70 #外露部分與接著姓刻淺凹部進入該半 導，基板60的表面。可綱該淺凹部例如深度大約烈， s品90可以通過低能量離子植入植入在的淺凹部的表 面在植入區90後，通過選擇外延生長的過程至埋區9〇 與實質上恢復該半導體基板⑽的表面，⑦未雜層外延生 長在該半導體基板6Q表面的凹部。可以在低的溫度進行選 擇性外延生長，以便*實質上重新分配熱擴散的離子植 入。選擇性外延生長是—個過程，爲本躺技術人員衆所 周矣其中’調整外延生長的條件，導致外延生長只會發 95511 11 201243961
0 Q 生在外露的晶體材料，在此情况下僅形成在半導艨基板 的凹部。 不論子表面區90形成的方式，因爲增加的雜質摻子 在該局部子表面區90不直接緊靠源極或汲極區，該扃鄯降 表面區90不增加源極—基板與汲極_基板電容因此也=， 低裝置的切換速度與不增加帶_帶泄漏。作爲定仪，供木 增加雜質摻雜的局部子表面區有效的减少短通道#繆兴 通相關的問題而不增加暈或源極汲極的摻雜。 在通道區形成該局部子表面區90後，在該四郄88雇 部的井區表面餘刻和清洗。如第9圖所示，間極絕緣禮層 92形成井區66的表面62上在該凹部88的底部處。由沉 積層或閘極電極材料層94以覆蓋閘極絕緣體層。按照一個 實施例’閘極絕緣體層是或包括高介電常數（高k)絕緣 體。閘極絕緣體92可以是，例如，熱生長的二氧化矽層， 或呼捧有氮覆蓋氧化給或其它向k介質材料層。複合的 ，極絕緣體是—種高k絕緣體，因爲其具有介電常數大于 單獨爲一氧化石夕電介質常數。閘極電極材料可以是，例如， 覆盍多晶矽層的金屬層。可以是本領域技術人員衆所周知 的選擇金屬層，以影響所製造的_裝置的適當的閾值電 壓。按照交替的實施例，該閘極絕緣體層92可以是，例如， 熱生長的二氧化矽層和該閘糨電極材料94可以是多晶矽 或非晶層。 在沉積該閘極電極材料94後’裝置結構例如由CMp 平坦化’以去除多餘覆蓋在該間隙填充材料層82的閘極電 95511 12 201243961 極材料，如第1〇圖所示。平坦化完成位在覆蓋該通道區 91和該局部子表面區9〇的閘極電極96的形成。 如果正在製造CMOS裝置，局部子表面區的雜質摻雜η 型換雜離子可以類似于形成η通道裝置的區域9〇的方式， 形成在Ρ通道裝置的通道。以類似於η通道骏置作適當修 改的方式形成ρ通道裝置的閘極介電質閘極電極，設定不 同的裝置類型的閾值電壓。相比于η通道裝置，不同的金 屬將可能被選擇用于ρ通道裝置的閘極電極材料。 本領域的技術人員將瞭解，裝置50可以通過現有的 中間綫和後端綫處理步驟完成。而這些處理步驟可能包 括，例如，在間隙填充材料層蝕刻接觸開口，以外露源極 和汲極區的表面積，形成矽化物和/或金屬接觸點延伸進入 接觸開口至表面積，形成導電裝置互連，沉積爽層電介質 等等。 曰 上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。 【圖式簡單說明】 以下將結合圖式描述本發明，其中，相似符號標示相 似組件，且其中： 第1圖係圖形地描繪發現在現有M0S裝置的閘極電極 下的井或基板區的雜質摻雜；以及 95511 13 201243961 第2圖至第10圖係以剖面圖說明根據各種實施例的 MOS集成電路裝置的部分與其製造方法。 【主要元件符號說明】 30 垂直軸 32 水平軸 34 圖形綫 36 值 38、 40 岭值 42 位置 44 摻雜濃度 50 集成電路裝置 60 半導體基板 62 表面 64 隔離區 66 井區 68 埋層 70 絕緣層 72 虛擬閘極材料層 74 虛擬閘極 76 源極與沒極延伸區 78 侧壁間隔件 80 深源極與汲極區 82 間隙填充材料層 84、 86 上表面 95511 14 201243961 88 90 91 92 94 96 凹部 基板表面區 通道區 閘極絕緣體層 問極電極材料 閘極電極 95511 15
Claims (1)
- 201243961 七、申請專利範圍： 1. 一種製造金氧半導體裝置的方法，包括： 沉積覆蓋半導體基板的表面的虛擬閘極材料層， 與圖案化該虛擬閉極材料以形成虛擬問極， 植入空間分離的源極與汲極區對準該虛擬閘極； 沉積覆蓋該半導體基板與該虛擬閘極的間隙填充 材料， 去除一部分該間隙填充材料，以外露該虛擬閘極 的上表面； 去除該虛擬閘極，以形成延伸穿過該間隙填充材 料的凹部； 植入傳導性測定的離子穿過該凹部，並並進入該 半導體基板，以形成在該空間分離的源極與及極區間 的雜質摻雜的通道區； 外露覆蓋該雜質摻雜的通道的該半導體基板的一 部分該表面；以及 形成覆蓋該表面的該部分的閘極絕緣體與閘極電 極。 2. 如申請專利範圍第1項所述之方法，其中，沉積虛擬 閘極材料層包括沉積多晶矽層。 3. 如申請專利範圍第1項所述之方法，另包括在該虛擬 閘極上形成側壁間隔件。 4. 如申請專利範圍第3項所述之方法，其中，植入空間 分離的源極與汲極區包括： 95511 1 201243961 植入對準該虛擬閘極的源極與閘極延伸區；以及 植入對準該側壁間隔件的深源極與沒極區。 5·如申請專利範圍第1項所述之方法，其中，沉積間隙 填充材料包括沉積介電質材料，且其中，去除一部分 該間隙填充材料包括化學機械平坦化。 6. 如申請專利範圍第丨項所述之方法，其中’植入傳導 性測定的離子包括以峰值摻雜濃度植入離子進入該半 導體基板在該表面下25nm至50nm間。 7. 如申請專利範圍第6項所述之方法，其中，植入傳導 性測定的離子包括植入一種類型的離子，以局部增加 該基板的傳導性。 8. 如申請專利範圍第i項所述之方法，其中，形成問極 絕緣體與閘極電極包括沉積高介電質常數絕緣體材料 與覆蓋的金屬層。 9·如申請專利範圍第8項所述之方法，另包括該覆蓋的 金屬層受制于化學機械平坦化。 10. —種製造金氧半導體裝置的方法，包括： 形成光罩，該光罩定義覆蓋半導體基板的表面的 閘極區； 在該半導體基板形成對準該閘極區的源極與汲極 區； ，使用該光罩作爲摻雜光罩，以在該半導體基板中 开>成增强摻雜子表面雜質區；以及 使用該光罩作爲閘極對準光罩，以形成覆蓋該半 95511 2 201243961 導體基板並對準該閘極區的閘極電極。 11.如申請專利範圍第1〇項所述之方法，其中，形成光罩 包括： 沉積虛擬閘極材料層； 圖案化該虛擬閘極材料層； 在該圖案化的虛擬閘極材料層上形成側壁間隔 件； 沉積覆蓋該圖案化的虛擬閘極材料層的間隙填充 材料層； 去除一部分該間隙填充材料，以外露該圖案化的 虛擬閘極材料層的上部分；以及 去除該圖案化的虛擬閘極材料層。 12. 如申請專㈣圍第n項所述之方法，其中，形成源極 與汲極區包括形成對準該圖案化的虛擬間極材料層的 第一區，且形成對準該側壁間隔件的第二區。 13. 如申請專利範圍第10項所述之方法，其中，形成增强 摻雜子表面雜質區包括使用該光罩作爲離子植入光 罩，以植入選定以增加該子表面雜質區的傳導性的傳 導性測定離子。 如申請專利範圍第13項所述之方法，其中，離子植入 傳導性測定離子包括植入具有範圍的離子，該範圍係 選定以置放該子表面雜質區的峰㈣度在該表面下 25nm 至 50nm。 K如申料職圍第1G項所述之方法，其中，形成增强 95511 3 201243961 摻雜子表面雜質區包括； 使用該光罩作爲蝕刻光罩，以蝕刻凹部進入該半 導體基板的該表面； 使用該光罩作爲摻雜光罩，以摻雜在該凹部的底 部處的該半導體基板，以及 外延生長實質上未摻雜半導體材料層以填充該凹 部。 16. 如申請專利範圍第15項所述之方法，其中，摻雜該半 導體材料的步驟包括使用該光罩作爲離子植入光罩， 以離子植入該半導體基板。 17. 如申請專利範圍第10項所述之方法，其中，形成閘極 電極包括： 清除該表面被該光罩所外露的部分； 沉積覆蓋該表面的閘極絕緣體材料層； 沉積覆蓋該閘極絕緣體材料層的閘極電極材料 層；以及 去除覆蓋該光罩的閘極電極材料。 18. 如申請專利範圍第17項所述之方法，其中，沉積閘極 絕緣體材料層包括沉積高電介質常數絕緣體材料層， 且其中，沉積閘極電極材料層包括沉積金屬層。 19. 如申請專利範圍第10項所述之方法，另包括使用該光 罩作爲蝕刻光罩，以蝕刻凹部進入該半導體基板的該 表面，以使該閘極區中的表面凹陷。 20. —種金氧半導體裝置，包括： 95511 4 201243961 覆蓋半導體基板的閘極電極， 形成在該半導體基板中且對準該閘極電極的空間 分離的源極與汲極區；以及 在該閘極電極下且與該源極與汲極區空間分離的 雜質摻雜的通道區。 95511
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