CN116031285B - 半导体结构及其制备方法 - Google Patents

Abstract

本公开提供一种半导体结构及其制备方法，该半导体结构的衬底中设置有有源区和栅极结构。有源区包括沟道区和源漏掺杂区，栅极结构位于有源区的凹槽中，栅极结构的顶面不超过有源区的顶面，源漏掺杂区位于凹槽的两侧。有源区中设置晕环区，晕环区至少位于沟道区和源漏掺杂区的正下方。半导体结构的制备方法用于制备上述的半导体结构。本公开可以有效减少栅极结构向衬底中的漏电，提升半导体结构的电学稳定性。

Description

半导体结构及其制备方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

DRAM包括阵列区和围设在阵列区外周的外围区，阵列区设置有阵列电路和阵列排布的多个存储单元，阵列电路用于为多个存储单元提供驱动电流，实现存储单元的存储过程。外围区中设置有外围电路，外围电路用于为阵列电路提供驱动电流，并控制阵列电路的工作时序。其中，外围电路包括晶体管，晶体管的稳定性影响外围电路的工作性能。

然而，外围电路中的晶体管存在向衬底漏电的问题，影响外围电路的电学稳定性，从而影响DRAM整体的存储性能。

发明内容

本公开提供一种半导体结构及其制备方法，能够有效减少半导体结构中栅极结构向衬底中的漏电，有助于提升半导体结构的电学稳定性。

第一方面，本公开提供一种半导体结构，包括：

衬底，衬底包括有源区和位于有源区外围的隔离区，有源区包括沟道区和源漏掺杂区；

凹槽，位于有源区，且朝向衬底内部凹陷，沟道区位于凹槽的底部，源漏掺杂区位于凹槽两侧；

栅极结构，位于凹槽中，且栅极结构的顶面不超过有源区的顶面；

其中，有源区还包括晕环区，晕环区至少位于沟道区以及源漏掺杂区的正下方。

在上述的半导体结构中，可选的是，栅极结构在晕环区所在平面的正投影，位于晕环区内。

在上述的半导体结构中，可选的是，源漏掺杂区在晕环区所在平面的正投影，位于晕环区内。

在上述的半导体结构中，可选的是，源漏掺杂区的离子掺杂类型与晕环区的离子掺杂类型不同。

在上述的半导体结构中，可选的是，沿衬底的厚度方向，源漏掺杂区与晕环区之间具有间距；和/或，沿衬底的厚度方向，沟道区与晕环区之间具有间距。

在上述的半导体结构中，可选的是，有源区还包括轻掺杂区，轻掺杂区与源漏掺杂区至少部分重叠，轻掺杂区靠近栅极结构的底部设置，源漏掺杂区位于轻掺杂区的靠近有源区的顶面一侧；

轻掺杂区的离子掺杂浓度低于源漏掺杂区的离子掺杂浓度。

在上述的半导体结构中，可选的是，栅极结构包括栅极导电层、栅极介质层和侧墙；栅极介质层和侧墙均位于栅极导电层和衬底之间，栅极介质层设置于栅极导电层的底部，侧墙位于栅极导电层的侧壁；

沿背离衬底的方向，栅极导电层包括依次层叠设置的栅极半导体层、扩散阻挡层和栅极金属层。

第二方面，本公开提供一种半导体结构的制备方法，包括：

提供衬底，衬底包括有源区和位于有源区外围的隔离区；

在有源区内形成晕环区；

在有源区形成朝向衬底内部凹陷的凹槽，位于凹槽的底部的有源区形成沟道区；

在凹槽的两侧的有源区内形成源漏掺杂区，在凹槽内形成栅极结构，晕环区至少位于沟道区以及源漏掺杂区的正下方。

在上述的半导体结构的制备方法中，可选的是，形成晕环区，包括：

对有源区进行第一离子注入，以形成晕环区；

其中，第一离子注入的离子掺杂类型与有源区的离子掺杂类型相同。

在上述的半导体结构的制备方法中，可选的是，形成晕环区之后，形成凹槽之前，还包括：

对有源区进行第二离子注入，以形成初始轻掺杂区；

其中，沿衬底的厚度方向，初始轻掺杂区与晕环区之间具有间距；初始轻掺杂区在晕环区所在平面的正投影位于晕环区内；

形成凹槽之后，凹槽的槽底不低于初始轻掺杂区的底面，并在凹槽的两侧形成轻掺杂区。

在上述的半导体结构的制备方法中，可选的是，栅极结构包括栅极导电层、栅极介质层和侧墙；栅极介质层和侧墙均位于栅极导电层和衬底之间，栅极介质层设置于栅极导电层的底部，侧墙位于栅极导电层的侧壁；

形成栅极结构和源漏掺杂区，包括：

形成栅极介质层和侧墙，栅极介质层位于凹槽的槽底，侧墙位于凹槽的侧壁，栅极介质层和侧墙中形成有沟道；

形成栅极导电层和源漏掺杂区，栅极导电层位于沟道中，源漏掺杂区位于轻掺杂区中。

在上述的半导体结构的制备方法中，可选的是，形成栅极导电层和源漏掺杂区，包括：

在沟道中形成第一牺牲掩膜层；

沿第一牺牲掩膜层对轻掺杂区进行第三离子注入，以在轻掺杂区中形成源漏掺杂区；

去除第一牺牲掩膜层；

在沟道中形成栅极导电层；

或，形成栅极导电层和源漏掺杂区，包括：

在沟道中形成栅极导电层；

形成第二牺牲掩膜层，第二牺牲掩膜层覆盖栅极导电层的顶面；

沿第二牺牲掩膜层对轻掺杂区进行第三离子注入，以在轻掺杂区中形成源漏掺杂区；

去除第二牺牲掩膜层；

其中，第二离子注入和第三离子注入的离子掺杂类型相同，且与有源区的离子掺杂类型不同；第二离子注入的离子掺杂浓度低于第三离子注入的离子掺杂浓度。

在上述的半导体结构的制备方法中，可选的是，形成栅极介质层和侧墙包括：形成第一介质层，第一介质层覆盖凹槽的内壁，至少部分第一介质层位于衬底的顶面；

去除覆盖凹槽的底部和衬底的顶面的第一介质层，保留覆盖凹槽的侧壁的第一介质层；

形成第二介质层，第二介质层覆盖凹槽的底部；

形成第三介质层，第三介质层覆盖第一介质层和第二介质层的表面，且覆盖衬底的顶面；

沿衬底的顶面去除位于部分第三介质层，保留位于凹槽内的第一介质层、第二介质层和第三介质层，第一介质层和第三介质层共同形成侧墙，第二介质层形成栅极介质层；

其中，第一介质层和第二介质层的材料相同，且与第三介质层的材料不同。

在上述的半导体结构的制备方法中，可选的是，沿背离衬底的方向，栅极导电层包括依次层叠设置的栅极半导体层、扩散阻挡层和栅极金属层；

形成栅极导电层包括：

形成栅极半导体层，栅极半导体层位于沟道中；

形成扩散阻挡层，扩散阻挡层位于沟道中，且覆盖栅极半导体层的顶面；

形成栅极金属层，栅极金属层位于沟道中，且覆盖扩散阻挡层的顶面，栅极金属层的顶面与有源区的顶面齐平。

本公开提供的半导体结构及其制备方法，通过在半导体结构的衬底中设置有源区和位于有源区外围的隔离区，利用隔离区隔离有源区，避免有源区内的结构受到电性干扰，保证半导体结构的工作稳定性。通过在有源区内设置沟道区、源漏掺杂区和凹槽，在凹槽中设置栅极结构，栅极结构、源漏掺杂区和沟道区共同形成晶体管。通过将栅极结构设置于凹槽中，栅极结构的顶面不超过有源区的顶面，形成埋入式栅结构，有助于提高半导体结构的集成度。通过在有源区中设置晕环区，晕环区至少位于沟道区和源漏掺杂区的正下方，可以利用晕环区阻挡栅极结构向衬底中的漏电流，有效提高半导体结构的电学稳定性。

本公开的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中的外围区的晶体管的结构示意图；

图2为本公开提供的半导体结构的结构示意图；

图3为图2中A部分的局部结构示意图；

图4为本公开提供的半导体结构的制备方法的流程示意图；

图5为本公开提供的形成衬底的结构示意图；

图6为本公开提供的形成晕环区和初始轻掺杂区的结构示意图；

图7为本公开提供的形成复合掩膜层的结构示意图；

图8为本公开提供的形成凹槽的结构示意图；

图9为本公开提供的形成第一介质层的结构示意图；

图10为本公开提供的去除部分第一介质层的结构示意图；

图11为本公开提供的形成第二介质层的结构示意图；

图12为本公开提供的形成第三介质层的结构示意图；

图13为本公开提供的形成侧墙和栅极介质层的结构示意图；

图14为本公开提供的形成第一牺牲掩膜层的结构示意图；

图15为本公开提供的形成源漏掺杂区的结构示意图；

图16为本公开提供的去除第一牺牲掩膜层的结构示意图；

图17为本公开提供的形成初始栅极半导体层的结构示意图；

图18为本公开提供的形成栅极半导体层的结构示意图；

图19为本公开提供的形成扩散阻挡层的结构示意图；

图20为本公开提供的形成栅极金属层的结构示意图；

图21为本公开另一实施例提供的形成第二牺牲掩膜层的结构示意图；

图22为本公开另一实施例提供的形成源漏掺杂区的结构示意图；

图23为本公开又一实施例提供的形成凹槽的结构示意图；

图24为本公开又一实施例提供的形成第三牺牲掩膜层的结构示意图；

图25为本公开又一实施例提供的形成源漏掺杂区的结构示意图；

图26为本公开又一实施例提供的去除第三牺牲掩膜层的结构示意图。

附图标记说明：

100、衬底；101、有源区；102、隔离区；103、轻掺杂区；103a、初始轻掺杂区；103b、第一轻掺杂区；103c、第二轻掺杂区；104、源漏掺杂区；104a、源掺杂区；104b、漏掺杂区；105，1、晕环区；106、凹槽；200、栅极结构；201、栅极导电层；201a、栅极半导体层；201aa、初始栅极半导体层；201b、扩散阻挡层；201c、栅极金属层；202、栅极介质层；203、侧墙；204、沟道；300、浅沟道隔离；301、第一隔离层；302、第二隔离层；303、第三隔离层；400、第一牺牲掩膜层；401、第二牺牲掩膜层；403、第三牺牲掩膜层；500、第一介质层；501、第二介质层；502、第三介质层；600、复合掩膜层；600a、第一掩膜层；600b、第二掩膜层；600c、光刻胶层；700、保护层。

具体实施方式

图1为相关技术中的外围区的晶体管的结构示意图，参照图1所示，在DRAM中，外围区的晶体管包括设置于衬底100中的源掺杂区104a、漏掺杂区104b以及设置于衬底100上的栅极结构。源掺杂区104a和漏掺杂区104b之间的衬底100中形成有沟道区，栅极结构与沟道区对应。源掺杂区104a靠近沟道区的一侧设置有第一轻掺杂区103b，漏掺杂区104b靠近沟道区的一侧设置有第二轻掺杂区103c。栅极结构包括沿背离衬底100的方向层叠设置的栅极介质层202和栅极导电层201，栅极导电层201包括沿背离衬底100的方向依次层叠设置的栅极半导体层201a、扩散阻挡层201b和栅极金属层201c。

其中，衬底100中设置有晕环区1（Halo），晕环区1分别对应设置于源掺杂区104a和漏掺杂区104b的下方。对应源掺杂区104a的晕环区1和对应漏掺杂区104b的晕环区1分别位于沟道区的两侧，且间隔设置。

在晶体管工作过程中，栅极结构中被写入电信号。若栅极结构的栅极介质层202出现漏电的问题，漏电流会泄露至衬底100中。参照图1中，虚线箭头示出的路径，漏电流的电子（e）经过沟道区进入衬底100，大量电子聚集在沟道区下方的位置，导致衬底100的电学稳定性降低，从而影响晶体管的工作性能。

基于上述问题，本公开提供的半导体结构及其制备方法，通过在半导体结构的衬底中设置有源区和位于有源区外围的隔离区，利用隔离区隔离有源区，避免有源区内的结构受到电性干扰，保证半导体结构的工作稳定性。通过在有源区内设置沟道区、源漏掺杂区和凹槽，在凹槽中设置栅极结构，栅极结构、源漏掺杂区和沟道区共同形成晶体管。通过将栅极结构设置于凹槽中，栅极结构的顶面不超过有源区的顶面，形成埋入式栅结构，有助于提高半导体结构的集成度。通过在有源区中设置晕环区，晕环区至少位于沟道区和源漏掺杂区的正下方，可以利用晕环区阻挡栅极结构向衬底中的漏电流，有效提高半导体结构的电学稳定性。

为使本公开的目的、技术方案和优点更加清楚，下面将结合本公开的优选实施例中的附图，对本公开实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本公开一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本公开，而不能理解为对本公开的限制。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。下面结合附图对本公开的实施例进行详细说明。

图2为本公开提供的半导体结构的结构示意图，图3为图2中A部分的局部结构示意图。参照图2和图3所示，本公开提供一种半导体结构。具体的，该半导体结构包括：衬底100，衬底100包括有源区101和位于有源区101外围的隔离区102，有源区101包括沟道区和源漏掺杂区104；凹槽106，位于有源区101，且朝向衬底100内部凹陷，沟道区位于凹槽106的底部，源漏掺杂区104位于凹槽106两侧；栅极结构200，位于凹槽106中，且栅极结构200的顶面不超过有源区101的顶面；其中，有源区101还包括晕环区105，晕环区105至少位于沟道区以及源漏掺杂区104的正下方。

需要说明的是，衬底100可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(Silicon-on-insulator，简称SOI)等，或者本领域技术人员已知的其他材料。衬底100可以为后续设置的源漏掺杂区104和栅极结构200提供支撑的结构基础。

上述的衬底100可以包括阵列区和围设于阵列区外周的外围区，阵列区中设置有呈阵列排布的存储单元，外围区中设置有外围电路，该外围电路包括但不限于感测放大电路（Sense Amplifer，简称SA）、子字线驱动电路（Sub Wordline Driver，简称SWD）、输入输出电路（I/O）以及反熔断电路（Antifuse）。外围电路与存储单元连接，用于驱动存储单元工作，并控制存储单元的工作时序。

本公开实施例提供的半导体结构的衬底100可以位于外围区，外围区中设置有有源区101和位于有源区101外围的隔离区102，隔离区102可以隔离有源区101与外围电路结构的相互电性干扰，保证有源区101内的电路结构的稳定性。

参照图2所示，隔离区102中可以设置浅沟道隔离300（Shallow TrenchIsolation，简称STI）。隔离区102中设置有隔离沟槽，浅沟道隔离300设置于隔离沟槽中。沿远离隔离沟槽的内壁的方向，该浅沟道隔离300可以包括依次层叠设置的第一隔离层301、第二隔离层302和第三隔离层303。其中，第一隔离层301和第三隔离层303材料可以相同，且与第二隔离层302的材料不同。第一隔离层301和第二隔离层302中的一者可以选用氧化硅，另一者选用氮化硅或碳氮化硅。这样，可以形成NON或ONO结构的浅沟道隔离300，提高了浅沟道隔离300的隔离效果。

位于隔离区102内侧的有源区101可以包括沟道区和源漏掺杂区104。有源区101中设置有凹槽106，凹槽106朝向衬底100的内部凹槽106，凹槽106的槽口可以位于衬底100的顶面处。凹槽106的深度小于浅沟道隔离300的深度。源漏掺杂区104位于凹槽106的两侧，可以理解为源漏掺杂区104包括源掺杂区104a和漏掺杂区104b，两者分别位于凹槽106的相对两侧。沟道区位于凹槽106的底部，可以是凹槽106的正下方。

有源区101中还设置有栅极结构200，栅极结构200可以位于凹槽106中，栅极结构200的顶面不超过有源区101的顶面。其中，有源区101的顶面可以理解为衬底100的顶面。这样的设置，可以使得栅极结构200形成埋入式栅极。相比于图1中示出的栅极结构设置于衬底100的上方，本公开实施例的埋入式栅极可以有效减小栅极结构200在半导体结构中所占用的空间，衬底100上方的空间可以用于设置半导体结构的其余结构件，从而有助于提高半导体结构的集成度。上述的源掺杂区104a、漏掺杂区104b、沟道区和栅极结构200共同形成晶体管。

本公开实施例提供的半导体结构还包括晕环区105，晕环区105设置于衬底100中，且至少位于沟道区和源漏掺杂区104的正下方。与图1示出的相关技术中晕环区105的结构不同，本公开实施例中，晕环区105有对应于沟道区的部分，以及对应于源漏掺杂区104的部分。因此，当栅极结构200发生漏电时，漏电流会被晕环区105阻挡。结合图2所示，虚线箭头示出的路径，漏电流的电子（e）被晕环区105阻挡，避免电子进一步向晕环区105下方的衬底100中迁移，减少电子在衬底100中的聚集，防止聚集电子影响半导体结构的电学稳定性。

需要说明的是，该晕环区105的深度小于浅沟道隔离300的深度。

在一些实施例中，源漏掺杂区104和晕环区105均为通过掺杂衬底100制备得到，且源漏掺杂区104的离子掺杂类型与晕环区105的离子掺杂类型不同。以源掺杂区104a、漏掺杂区104b、沟道区和栅极结构200共同形成的晶体管为N型晶体管为例，衬底100的有源区101为P型掺杂，形成P阱。源掺杂区104a和漏掺杂区104b为N型掺杂，源掺杂区104a和漏掺杂区104b之间形成N型沟道204。掺杂的离子可以为V族元素（As或P）。晕环区105的离子掺杂类型与源漏掺杂区104的离子掺杂类同不同，即为P型掺杂，掺杂的离子可以为III族元素（B或Ga）。

当然，在一些实施例中，源掺杂区104a、漏掺杂区104b、沟道区和栅极结构200共同形成的晶体管为P型晶体管，衬底100的有源区101为N型掺杂，源掺杂区104a和漏掺杂区104b为P型掺杂。晕环区105为N型掺杂。

这样，源漏掺杂区104和晕环区105，以及沟道区和晕环区105之间会形成PN结，当漏电流的电子流经晕环区105的位置，会被PN结阻挡，避免电子进一步向晕环区105下方的衬底100迁移，实现对漏电流的阻挡效果。

作为一种可实现的实施方式，栅极结构200在晕环区105所在平面的正投影，位于晕环区105内。这样，可以保证栅极结构200不同位置处的漏电流均能够被晕环区105阻挡，保证晕环区105对漏电流的阻挡效果。

作为一种可实现的实施方式，源漏掺杂区104在晕环区105所在平面的正投影，位于晕环区105内。当源漏掺杂区104被写入电信号时，源漏掺杂区104靠近沟道区的位置若发生漏电的情况，漏电流也会向衬底100中迁移。将源漏掺杂区104在晕环区105所在平面的正投影设置与晕环区105内，可以利用晕环区105阻挡源漏掺杂区104的漏电流，有效避免漏电流向衬底100中的进一步迁移，这样，同样可以提高半导体结构的电学稳定性。

参照图2所示，本公开实施例中形成的晶体管，在工作时，源掺杂区104a被写入读取电信号，栅极结构200中被写入驱动电信号，驱动电信号作用于沟道区，诱导沟道区导通，读取电信号由源掺杂区104a，经过沟道区传导至漏掺杂区104b。因此，沟道区需要保证在栅极结构200诱导作用的情况下导通，满足电子的迁移。

并且，本实施例中，沟道区位于栅极结构200的底部，电子迁移位置的主要位置集中于栅极结构200的底部。然而，晕环区105与沟道区会形成PN结，阻挡电子的迁移。因此，若晕环区105距离沟道区较近，晕环区105的设置则影响沟道区的导通。基于此，本公开实施例对晕环区105和沟道区的位置关系作出限定。即，沿衬底100的厚度方向，沟道区与晕环区105之间具有间距。图2中a示出了晕环区105和沟道区沿衬底100厚度方向的间距。这样，可以避免晕环区105影响沟道区的导通。

一些实施例中，沿衬底100的厚度方向，源漏掺杂区104与晕环区105之间具有间距。需要说明的是，源掺杂区104a和漏掺杂区104b靠近沟道区的位置同样存在电子的迁移。为避免晕环区105影响这部分的电子迁移，本实施例设置源漏掺杂区104与晕环区105之间沿衬底100的厚度方向有间距。源漏掺杂区104与晕环区105之间的间距，可以是源漏掺杂区104的底部与晕环区105的顶部之间具有间距。

在本公开实施例的半导体结构中，有源区101还包括轻掺杂区103（Lightly DopedDrain，简称LDD），轻掺杂区103与源漏掺杂区104至少部分重叠，轻掺杂区103靠近栅极结构200的底部设置，源漏掺杂区104位于轻掺杂区103的靠近有源区101的顶面一侧。

需要说明的是，轻掺杂区103相比源漏掺杂区104靠近沟道区的一侧，轻掺杂区103可以包括第一轻掺杂区103b和第二轻掺杂区103c，两者分别位于栅极结构200的两侧。至少部分第一轻掺杂区103b位于源掺杂区104a靠近沟道区的一侧，至少部分第二轻掺杂区103c位于漏掺杂区104b靠近沟道区的一侧。这样，轻掺杂区103可以减弱源漏掺杂区104的电场，轻掺杂区103还可以承受部分沟道区的电压，从而改善热电子退化效应。

在一些实施例中，轻掺杂区103可以通过掺杂衬底100的方式制备，轻掺杂区103的离子掺杂类型与源漏掺杂区104的离子掺杂类型相同，且轻掺杂区103的离子掺杂浓度低于源漏掺杂区104的离子掺杂浓度。

参照图2所示，栅极结构200包括栅极导电层201、栅极介质层202和侧墙203；栅极介质层202和侧墙203均位于栅极导电层201和衬底100之间，栅极介质层202设置于栅极导电层201的底部，侧墙203位于栅极导电层201的侧壁。

需要说明的是，栅极介质层202位于栅极导电层201的底部，隔离栅极导电层201和沟道区。侧墙203位于栅极导电层201的侧壁，隔离栅极导电层201与衬底100。侧墙203可以包括层叠设置的第一介质层500和第三介质层502，栅极介质层202可以为第一介质层500。其中，第一介质层500与第二介质层501的材料可以相同，两者的材料可以选用氧化硅。这样，可以降低栅极结构200对靠近凹槽106处的有源区101的影响。第三介质层502的材料与第一介质层500的材料不同，其可以选用氮化硅。这样，可以在侧墙203位置通过两种不同的材料进行隔离，提高侧墙203的隔离保护效果。进一步地，基于在侧墙203中存在氮化硅层，其具有隔离效果。因此，使得靠近凹槽106的底部的有源区101形成主要的沟道区。

参照图3所示，沿背离衬底100的方向，栅极导电层201包括依次层叠设置的栅极半导体层201a、扩散阻挡层201b和栅极金属层201c。栅极半导体层201a可以为多晶硅，栅极金属层201c可以为钨，扩散阻挡层201b可以为氮化钛层。扩散阻挡层201b可以防止栅极金属层201c中的钨扩散，同时降低钨与多晶硅之间的界面接触电阻，优化栅极导电层201的性能。

参照图2所示，本公开实施例提供的半导体结构还包括保护层700，该保护层700可以选用氮化硅、碳氮化硅等。保护层700可以保护衬底100中的晶体管，避免衬底100上设置的其余结构件的影响。并且，保护层700还可以作为其余结构件的设置基础。

需要说明的是，衬底100上的其余结构件可以包括驱动电路的导电层（图中未示出），该导电层可以通过设置于保护层700中的接触结构（图中未示出）与源掺杂区104a和漏掺杂区104b中的任一者连接，以实现源漏掺杂区104中的电信号写入或读取，本公开对上述导电层和接触结构的具体结构并不加以限制。

第二方面，本公开提供一种半导体结构的制备方法，用于制备上述的半导体结构。图4为本公开提供的半导体结构的制备方法的流程示意图，参照图4所示，该制备方法可以包括：

S100：提供衬底，衬底包括有源区和位于有源区外围的隔离区。

需要说明的是，图5为本公开提供的形成衬底的结构示意图，参照图5所示，衬底100可以通过沉积的方式形成，例如可以是化学气相沉积工艺（Chemical VaporDeposition，简称CVD）、物理气相沉积工艺（Physical Vapor Deposition，简称PVD）或原子层沉积工艺（Atomic Layer Deposition，简称ALD）等。有源区101可以通过掺杂的方式形成，通过掺杂不同的离子形成P型或者N型的有源区101。

形成隔离区102可以包括：首先在衬底100中形成隔离沟槽位于有源区101的外围；继而在隔离沟槽中依次沉积第一隔离层301、第二隔离层302和第三隔离层303，第一隔离层301覆盖隔离沟槽的内壁面，第二隔离层302覆盖于第一隔离层301上，第三隔离层303填满隔离沟槽，三者共同形成隔离区102内的浅沟道隔离300结构。

S200：在有源区内形成晕环区。

具体的，形成晕环区105，包括：对有源区101进行第一离子注入，以形成晕环区105。其中，第一离子注入的离子掺杂类型与有源区101的离子掺杂类型相同。

图6为本公开提供的形成晕环区和初始轻掺杂区的结构示意图，参照图6所示，晕环区105可以通过离子注入的方式形成。作为一种可实现的实施方式，晕环区105的第一离子注入的能量为10-20KeV，第一离子注入的剂量为1E¹¹-1E¹⁴ions/cm²。

在形成晕环区105之后，形成后续的凹槽106之前，还包括：对有源区101进行第二离子注入，以形成初始轻掺杂区103a。其中，沿衬底100的厚度方向，初始轻掺杂区103a与晕环区105之间具有间距。

需要说明的是，初始轻掺杂区103a的第二离子注入的能量可以为20-30KeV，第二离子注入的剂量为1E¹³~1E¹⁶ions/cm²。结合图6所示，晕环区105的深度大于初始轻掺杂区103a的深度，两者沿衬底100的厚度方向具有间距，这样，可以避免晕环区105影响初始轻掺杂区103a中后续形成的源漏掺杂区104的离子迁移。

并且，初始轻掺杂区103a在晕环区105所在平面的正投影位于晕环区105内，这样，初始轻掺杂区103a中后续形成的源漏掺杂区104若发生漏电的问题，晕环区105可以有效阻挡漏电流的电子向晕环区105下方的衬底100进一步迁移，提高了衬底100中的电学稳定性。当然，沿晕环区105的平面延伸方向，晕环区105还可以向靠近隔离区102的方向延伸，以提高对漏电流的阻挡效果。

形成晕环区105和初始轻掺杂区103a之后，还包括：S300：在有源区形成朝向衬底内部凹陷的凹槽，位于凹槽的底部的有源区形成沟道区。

图7为本公开提供的形成复合掩膜层的结构示意图，图8为本公开提供的形成凹槽的结构示意图。参照图7和图8所示，凹槽106可以通过掩膜刻蚀的方式形成。具体的，在衬底100上形成复合掩膜层600，复合掩膜层600包括沿远离衬底100的方向依次层叠设置的第一掩膜层600a、第二掩膜层600b和光刻胶层600c。第一掩膜层600a可以为非晶碳层（Amorphous Carbon Layer，简称ACL），第二掩膜层600b的材料可以为氮氧化硅，光刻胶层600c的材料可以为对光（例如，紫外光）敏感的有机化合物，例如聚乙烯醇肉桂酸脂。在刻蚀过程中，首先沿光刻胶层600c在第二掩膜层600b上形成刻蚀图案，去除光刻胶层600c。将第二掩膜层600b的刻蚀图案转移至衬底100上，从而在衬底100中形成凹槽106。之后，去除第一掩膜层600a和第二掩膜层600b，形成如图8的结构。

形成凹槽106之后，凹槽106的槽底不低于初始轻掺杂区103a的底面，并在凹槽106的两侧形成轻掺杂区103。需要说明的是，形成凹槽106的过程中，将初始轻掺杂区103a层分隔为第一轻掺杂区103b和第二轻掺杂区103c，两者共同形成轻掺杂区103。凹槽106的槽底不低于初始轻掺杂区103a的底面，这样可以在凹槽106的底部预留空间，以形成沟道区。

形成凹槽106之后，还包括：S400：在凹槽的两侧的有源区内形成源漏掺杂区，在凹槽内形成栅极结构，晕环区至少位于沟道区以及源漏掺杂区的正下方。其中，栅极结构200包括栅极导电层201、栅极介质层202和侧墙203；栅极介质层202和侧墙203均位于栅极导电层201和衬底100之间，栅极介质层202设置于栅极导电层201的底部，侧墙203位于栅极导电层201的侧壁。

具体的，形成栅极结构200和源漏掺杂区104，包括：形成栅极介质层202和侧墙203，栅极介质层202位于凹槽106的槽底，侧墙203位于凹槽106的侧壁，栅极介质层202和侧墙203中形成有沟道204。

图9为本公开提供的形成第一介质层的结构示意图，图10为本公开提供的去除部分第一介质层的结构示意图，图11为本公开提供的形成第二介质层的结构示意图，图12为本公开提供的形成第三介质层的结构示意图，图13为本公开提供的形成侧墙和栅极介质层的结构示意图。

参照图9至图13所示，形成栅极介质层202和侧墙203包括：形成第一介质层500，第一介质层500覆盖凹槽106的内壁，至少部分第一介质层500位于衬底100的顶面。第一介质层500可以通过衬底100的方式形成，第一介质层500的材料可以为氧化硅。形成第一介质层500之后，去除覆盖凹槽106的底部和衬底100的顶面的第一介质层500，保留覆盖凹槽106的侧壁的第一介质层500。采用光刻的方式去除部分第一介质层500，其结构可以如图10所示。之后，形成第二介质层501，第二介质层501覆盖凹槽106的底部。第二介质层501后续会形成栅极介质层202，可以通过ALD工艺制备，或者原位水气生成工艺(In-Situ SteamGeneration，简称ISSG)制备。第一介质层500和第二介质层501的材料可以相同，其结构可以参照图11所示。

之后，形成第三介质层502，第三介质层502覆盖第一介质层500和第二介质层501的表面，且覆盖衬底100的顶面。第三介质层502可以通过沉积的方式形成，第三介质层502的材料与第一介质层500的材料不同，其材料可以为氮化硅。形成第三介质层502的结构可以参照图12所示。形成第三介质层502之后，沿衬底100的顶面去除位于部分第三介质层502，保留位于凹槽106内的第一介质层500、第二介质层501和第三介质层502，第一介质层500和第三介质层502共同形成侧墙203，第二介质层501形成栅极介质层202。去除第三介质层502可以通过化学机械抛光工艺（Chemical Mechanical Polishing，简称CMP）完成。去除部分第三介质层502的结构可以参照图13所示。

形成侧墙203和栅极介质层202之后，还包括：形成栅极导电层201和源漏掺杂区104，栅极导电层201位于沟道204中，源漏掺杂区104位于轻掺杂区103中。具体的，形成栅极导电层201和源漏掺杂区104，可以包括以下两种实施方式。

图14为本公开提供的形成第一牺牲掩膜层的结构示意图，图15为本公开提供的形成源漏掺杂区的结构示意图，图16为本公开提供的去除第一牺牲掩膜层的结构示意图。参照图14至图16所示，作为第一种可实现的实施方式，首先，在沟道204中形成第一牺牲掩膜层400。第一牺牲掩膜层400通过沉积的方式形成于沟道204中，第一牺牲掩膜层400还可以覆盖侧墙203的顶面（图中未示出该部分）。

沿第一牺牲掩膜层400对轻掺杂区103进行第三离子注入，以在轻掺杂区103中形成源漏掺杂区104。去除第一牺牲掩膜层400；在沟道204中形成栅极导电层201。

图21为本公开另一实施例提供的形成第二牺牲掩膜层的结构示意图，图22为本公开另一实施例提供的形成源漏掺杂区的结构示意图。参照图21和图22所示，作为第二种可实现的实施方式，首先，在沟道204中形成栅极导电层201；形成第二牺牲掩膜层401，第二牺牲掩膜层401覆盖栅极导电层201的顶面。沿第二牺牲掩膜层401对轻掺杂区103进行第三离子注入，以在轻掺杂区103中形成源漏掺杂区104。去除第二牺牲掩膜层401。

其中，第二离子注入和第三离子注入的离子掺杂类型相同，且与有源区101的离子掺杂类型不同；第二离子注入的离子掺杂浓度低于第三离子注入的离子掺杂浓度。这样，形成的源漏掺杂区104与轻掺杂区103的离子掺杂类型相同，且源漏掺杂区104的离子掺杂浓度大于轻掺杂区103的离子掺杂浓度。

图17为本公开提供的形成初始栅极半导体层的结构示意图，图18为本公开提供的形成栅极半导体层的结构示意图，图19为本公开提供的形成扩散阻挡层的结构示意图，图20为本公开提供的形成栅极金属层的结构示意图。参照图17至图20所示，在本公开的实施例中，沿背离衬底100的方向，栅极导电层201包括依次层叠设置的栅极半导体层201a、扩散阻挡层201b和栅极金属层201c。

下面介绍形成栅极导电层201的步骤，具体包括：

结合图16所示，形成栅极半导体层201a，栅极半导体层201a位于沟道204中。可以先在沟道204中沉积初始栅极半导体层201aa，部分初始栅极半导体层201aa覆盖衬底100的顶面，之后去除部分厚度的初始栅极半导体层201aa，保留位于沟道204内的初始栅极半导体层201aa，形成栅极半导体层201a，栅极半导体层201a的顶面低于衬底100的顶面。形成扩散阻挡层201b，扩散阻挡层201b位于沟道204中，且覆盖栅极半导体层201a的顶面；扩散阻挡层201b通过沉积的方式形成，其顶面低于衬底100的顶面。形成栅极金属层201c，栅极金属层201c位于沟道204中，且覆盖扩散阻挡层201b的顶面，栅极金属层201c的顶面与有源区101的顶面齐平。栅极金属层201c同样可以通过沉积的方式形成。

图23为本公开又一实施例提供的形成凹槽的结构示意图，图24为本公开又一实施例提供的形成第三牺牲掩膜层的结构示意图，图25为本公开又一实施例提供的形成源漏掺杂区的结构示意图，图26为本公开又一实施例提供的去除第三牺牲掩膜层的结构示意图。在一些实施例中，形成轻掺杂区103和源漏掺杂区104的方式可以不同。

具体的，参照图23至图26所示，在形成晕环区105之后，在有源区101内形成凹槽106，在凹槽106中形成第三牺牲掩膜层403。沿第三牺牲掩膜层403对位于凹槽106两侧的有源区101进行第一次掺杂，该第一次掺杂的步骤可以参照第二离子注入，从而在凹槽106的两侧形成第一轻掺杂区103b和第二轻掺杂区103c。

之后，再对凹槽106两侧的区域进行第二次掺杂，第二次掺杂的步骤可以参照第三离子注入，从而形成源掺杂区104a和漏掺杂区104b。形成轻掺杂区103和源漏掺杂区104之后，去除凹槽106中的第三牺牲掩膜层403。在凹槽106中形成栅极结构200的步骤可以参照上述方式，此处不再赘述。

在本公开实施例的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平” 、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。在本公开的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。

本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (13)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括有源区和位于所述有源区外围的隔离区，所述有源区包括沟道区和源漏掺杂区；

凹槽，位于所述有源区，且朝向所述衬底内部凹陷，所述沟道区位于所述凹槽的底部，所述源漏掺杂区位于所述凹槽两侧；

栅极结构，位于所述凹槽中，且所述栅极结构的顶面不超过所述有源区的顶面；

其中，所述有源区还包括晕环区，所述晕环区至少位于所述沟道区以及所述源漏掺杂区的正下方；

沿所述衬底的厚度方向，所述源漏掺杂区与所述晕环区之间具有间距；

和/或，沿所述衬底的厚度方向，所述沟道区与所述晕环区之间具有间距。

2.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构在所述晕环区所在平面的正投影，位于所述晕环区内。

3.根据权利要求1所述的半导体结构，其特征在于，所述源漏掺杂区在所述晕环区所在平面的正投影，位于所述晕环区内。

4.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述源漏掺杂区的离子掺杂类型与所述晕环区的离子掺杂类型不同。

5.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述有源区还包括轻掺杂区，所述轻掺杂区与所述源漏掺杂区至少部分重叠，所述轻掺杂区靠近所述栅极结构的底部设置，所述源漏掺杂区位于所述轻掺杂区的靠近所述有源区的顶面一侧；

所述轻掺杂区的离子掺杂浓度低于所述源漏掺杂区的离子掺杂浓度。

6.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述栅极结构包括栅极导电层、栅极介质层和侧墙；所述栅极介质层和所述侧墙均位于所述栅极导电层和所述衬底之间，所述栅极介质层设置于所述栅极导电层的底部，所述侧墙位于所述栅极导电层的侧壁；

沿背离所述衬底的方向，所述栅极导电层包括依次层叠设置的栅极半导体层、扩散阻挡层和栅极金属层。

7.一种半导体结构的制备方法，其特征在于，包括：

提供衬底，所述衬底包括有源区和位于所述有源区外围的隔离区；

在所述有源区内形成晕环区；

在所述有源区形成朝向所述衬底内部凹陷的凹槽，位于所述凹槽的底部的所述有源区形成沟道区；

在所述凹槽的两侧的所述有源区内形成源漏掺杂区，在所述凹槽内形成栅极结构，所述晕环区至少位于所述沟道区以及所述源漏掺杂区的正下方。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成所述晕环区，包括：

对所述有源区进行第一离子注入，以形成所述晕环区；

其中，所述第一离子注入的离子掺杂类型与所述有源区的离子掺杂类型相同。

9.根据权利要求7所述的半导体结构的制备方法，其特征在于，形成所述晕环区之后，形成所述凹槽之前，还包括：

对所述有源区进行第二离子注入，以形成初始轻掺杂区；

其中，沿所述衬底的厚度方向，所述初始轻掺杂区与所述晕环区之间具有间距；所述初始轻掺杂区在所述晕环区所在平面的正投影位于所述晕环区内；

形成所述凹槽之后，所述凹槽的槽底不低于所述初始轻掺杂区的底面，并在所述凹槽的两侧形成轻掺杂区。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述栅极结构包括栅极导电层、栅极介质层和侧墙；所述栅极介质层和所述侧墙均位于所述栅极导电层和所述衬底之间，所述栅极介质层设置于所述栅极导电层的底部，所述侧墙位于所述栅极导电层的侧壁；

形成所述栅极结构和所述源漏掺杂区，包括：

形成所述栅极介质层和所述侧墙，所述栅极介质层位于凹槽的槽底，所述侧墙位于所述凹槽的侧壁，所述栅极介质层和所述侧墙中形成有沟道；

形成所述栅极导电层和所述源漏掺杂区，所述栅极导电层位于所述沟道中，所述源漏掺杂区位于所述轻掺杂区中。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述栅极导电层和所述源漏掺杂区，包括：

在所述沟道中形成第一牺牲掩膜层；

沿所述第一牺牲掩膜层对所述轻掺杂区进行第三离子注入，以在所述轻掺杂区中形成所述源漏掺杂区；

去除所述第一牺牲掩膜层；

在所述沟道中形成所述栅极导电层；

或，形成所述栅极导电层和所述源漏掺杂区，包括：

在所述沟道中形成所述栅极导电层；

形成第二牺牲掩膜层，所述第二牺牲掩膜层覆盖所述栅极导电层的顶面；

沿所述第二牺牲掩膜层对所述轻掺杂区进行第三离子注入，以在所述轻掺杂区中形成所述源漏掺杂区；

去除所述第二牺牲掩膜层；

其中，所述第二离子注入和所述第三离子注入的离子掺杂类型相同，且与所述有源区的离子掺杂类型不同；所述第二离子注入的离子掺杂浓度低于所述第三离子注入的离子掺杂浓度。

12.根据权利要求10或11所述的半导体结构的制备方法，其特征在于，形成所述栅极介质层和所述侧墙包括：

形成第一介质层，所述第一介质层覆盖所述凹槽的内壁，至少部分所述第一介质层位于所述衬底的顶面；

去除覆盖所述凹槽的底部和所述衬底的顶面的所述第一介质层，保留覆盖所述凹槽的侧壁的所述第一介质层；

形成第二介质层，所述第二介质层覆盖所述凹槽的底部；

形成第三介质层，所述第三介质层覆盖所述第一介质层和所述第二介质层的表面，且覆盖所述衬底的顶面；

沿所述衬底的顶面去除位于部分所述第三介质层，保留位于所述凹槽内的所述第一介质层、第二介质层和所述第三介质层，所述第一介质层和所述第三介质层共同形成所述侧墙，所述第二介质层形成所述栅极介质层；

其中，所述第一介质层和所述第二介质层的材料相同，且与所述第三介质层的材料不同。

13.根据权利要求10或11所述的半导体结构的制备方法，其特征在于，沿背离所述衬底的方向，所述栅极导电层包括依次层叠设置的栅极半导体层、扩散阻挡层和栅极金属层；

形成所述栅极导电层包括：

形成所述栅极半导体层，所述栅极半导体层位于所述沟道中；

形成所述扩散阻挡层，所述扩散阻挡层位于所述沟道中，且覆盖所述栅极半导体层的顶面；

形成所述栅极金属层，所述栅极金属层位于所述沟道中，且覆盖所述扩散阻挡层的顶面，所述栅极金属层的顶面与所述有源区的顶面齐平。