DE102015110584A1 - Halbleiterstruktur mit Reduzierung des Übergangskriechstroms - Google Patents
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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Abstract
Es wird eine Halbleiterstruktur bereitgestellt, die Folgendes enthält: ein Halbleitersubstrat, eine erste Muldenregion, eine zweite Muldenregion, eine aktive Region, eine Shallow Trench Isolation (STI) und mindestens eine Deep Trench Isolation (DTI). Die erste Muldenregion eines ersten Leitfähigkeitstyps befindet sich auf dem Halbleitersubstrat. Die zweite Muldenregion eines zweiten Leitfähigkeitstyps befindet sich auf dem Halbleitersubstrat und neben der ersten Muldenregion. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden. Die aktive Region befindet sich auf der ersten Muldenregion. Die aktive Region hat einen Leitfähigkeitstyp, der der gleich ist wie der zweite Leitfähigkeitstyp der zweiten Muldenregion. Die STI befindet sich zwischen der ersten und der zweiten Muldenregion. Die DTI befindet sich unter der STI. Die DTI ist zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet.
Description
- HINTERGRUND
- Mit der Entwicklung der Kommunikationstechnologien und der Technologien für elektronische Materialien sind Kommunikationsgeräte, wie zum Beispiel Mobilgeräte und tragbare elektronische Geräte, in unserem Alltag immer wichtiger geworden. Zum Beispiel fungiert das Internet of Things (IoT) als eine Infrastruktur, in der Objekte, Tiere oder Menschen eindeutige Identifikatoren sowie die Fähigkeit erhalten, Daten über ein Netzwerk auszutauschen. Unter den IoT-Anwendungen haben tragbare Geräte die Vorteile, dass sie tragbar und klein sind. Um die Größe des Gerätes zu minimieren, kann in solche tragbaren Geräte ein integrierter Flash-Schaltkreis eingebettet werden. Jedoch kann ein solcher eingebetteter integrierter Flash-Schaltkreis einen nicht-vernachlässigbaren Kriechstrom generieren, der zu einem zusätzlichen Energieverbrauch führt und folglich die Standby-Zeit der tragbaren Geräte verkürzt. Die Frage, wie man den Kriechstrom in kleinen und konzentrativen integrierten Schaltkreisen reduziert, ist heute zu einer der großen Aufgaben in den damit befassten Industriezweigen geworden.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
-
1A durch1H sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulichen. -
2A und2B sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines tiefen Grabens eines Halbleiterbauelements gemäß weiteren Ausführungsformen veranschaulichen. -
3 ist ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleitersubstrats gemäß verschiedenen Ausführungsformen. -
4A bis4C sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulichen. -
5 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses mit einem Neigungswinkel von ungleich Null gemäß einigen Ausführungsformen. -
6 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses gemäß einigen Ausführungsformen. -
7 ist eine schematische Querschnittsansicht eines lateral diffundierten Metalloxidhalbleiters (LDMOS) gemäß einigen Ausführungsformen. -
8 ist ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor. Im Sinne des vorliegenden Textes beinhaltet der Begriff „und/oder” jegliche Kombinationen aus einem oder mehreren der zugehörigen angeführten Punkte.
- Die im vorliegenden Text verwendeten Begriffe dienen allein der Beschreibung der konkreten Ausführungsformen, die nicht dazu verwendet werden, die hier beiliegenden Ansprüche einzuschränken. Sofern keine andere Einschränkung getroffen wird, können beispielsweise die Begriffe „ein/eine/einer” oder „der/die/das” in der Einzahl auch die Mehrzahlbedeutung enthalten.
- Begriffe wie zum Beispiel „erster” und „zweiter” werden zum Beschreiben verschiedener Elemente verwendet, obgleich diese Begriffe nur zum Unterscheiden eines Elements von einem anderen Element verwendet werden. Darum kann das erste Element auch als das zweite Element bezeichnet werden, ohne vom Wesen des beanspruchten Gegenstandes abzuweichen, und die anderen werden durch Analogie abgeleitet.
- Ausführungsformen der vorliegenden Offenbarung betreffen das Bereitstellen einer Halbleiterstruktur mit einer Deep Trench Isolation (DTI). Bei einer solchen Halbleiterstruktur wird die DTI unter einer Shallow Trench Isolation (STI) gebildet und befindet sich im Wesentlichen zwischen zwei benachbarten Muldenregionen mit verschiedenen Leitfähigkeitstypen. Aufgrund der DTI wird der Pfad des Kriechstroms, der durch die Muldenregionen fließt, verlängert, wodurch der Kriechstrom reduziert wird. Des Weiteren kann die Neigungsvariation des Ionenimplantationsprozesses aufgrund des Konuswinkeleffekts vernachlässigt werden. Die Halbleiterstruktur der vorliegenden Offenbarung kann beispielsweise für integrierte Speicherschaltkreise, CMOS-Bildsensoren, Temperatursensoren und/oder dergleichen nützlich sein. Zum Beispiel kann die Halbleiterstruktur der vorliegenden Offenbarung, die in integrierten Speicherschaltkreisen verwendet wird, helfen, den Energieverbrauch zu senken oder sogar die Lese- und Schreibleistung zu verbessern, weil Lese- und Schreibfehler infolge exzessiven Kriechstroms reduziert werden.
- Wir wenden uns
1A bis1F zu.1A bis1F veranschaulichen schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigen. In1A wird ein Halbleitersubstrat102 bereitgestellt. In einigen Ausführungsformen enthält das Halbleitersubstrat102 beispielsweise Silizium, Volumensilizium, Germanium oder Diamant. In weiteren Ausführungsformen kann das Halbleitersubstrat102 einen Verbundhalbleiter enthalten, wie zum Beispiel Siliziumcarbid, Silizium-Germanium, Galliumarsenid, Galliumcarbid, Galliumphosphid, Indiumarsenid und Indiumphosphid, oder einen Legierungshalbleiter, wie zum Beispiel Silizium-Germanium, Silizium-Germaniumcarbid, Gallium-Arsenphosphid und Gallium-Indiumphosphid. Außerdem kann das Halbleitersubstrat102 ein Volumensubstrat oder ein Silizium-auf-Isolator(SOI)-Substrat sein. - In
1B wird eine Kontaktinselschicht104 auf dem Halbleitersubstrat102 gebildet, und eine Sperrschicht106 wird auf der Kontaktinselschicht104 gebildet. Die Kontaktinselschicht104 enthält beispielsweise Siliziumoxid, und die Sperrschicht106 enthält beispielsweise Siliziumnitrid. In einigen Ausführungsformen wird die Kontaktinselschicht104 durch einen Prozess wie zum Beispiel chemisches Aufdampfen (CVD), thermische Oxidation oder einen anderen geeigneten Prozess gebildet, und die Sperrschicht106 wird durch einen Abscheidungsprozess gebildet, beispielsweise CVD, Niederdruck-CVD (LPCVD), plasmaverstärktes CVD (PECVD) oder einen anderen geeigneten Prozess. - In
1C wird ein Ätzprozess ausgeführt, um die Sperrschicht106 , die Kontaktinselschicht104 und das Halbleitersubstrat102 zu ätzen. In dem Ätzprozess wird eine strukturierte Fotoresistschicht (nicht gezeigt) als eine Maske verwendet, um einen flachen Graben108 durch die Kontaktinselschicht104 , die Sperrschicht106 und einen Abschnitt des Halbleitersubstrats102 hindurch zu bilden. In einigen Ausführungsformen enthält der Ätzprozess zum Ausbilden des flachen Grabens108 zum Beispiel einen anisotropen Ätzprozess, einen isotropen Ätzprozess oder einen sonstigen geeigneten Ätzprozess. Nach dem Ätzprozess wird die strukturierte Fotoresistschicht (nicht gezeigt) abgezogen. - In
1D wird eine Schutzschicht110 auf dem Halbleitersubstrat102 , der Kontaktinselschicht104 und der Sperrschicht106 gebildet, um den flachen Graben108 zu bedecken. Die Schutzschicht110 kann ein Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Kombinationen davon und/oder dergleichen enthalten. Die Schutzschicht110 kann eine Hartmaskenschicht sein und kann eine Einschicht- oder eine Mehrschichtstruktur sein. In einigen Ausführungsformen ist die Schutzschicht110 eine Zweischichtstruktur, die eine Oxidschicht und eine Nitridschicht auf der Oxidschicht enthält. Die Schutzschicht110 wird unter Verwendung eines oder mehrerer Abscheidungsprozesse gebildet, beispielsweise ein CVD-Prozess, ein PECVD-Prozess, ein High Density Plasma(HDPCVD)-Prozess, physikalisches Aufdampfen (PVD), Atomschichtabscheidung (ALD), thermische Oxidation, Kombinationen davon und/oder dergleichen. - In
1E wird ein erster Ätzprozess an der Schutzschicht110 ausgeführt. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht110 frei gelegt wird. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht110 frei gelegt wird. Der erste Ätzprozess kann beispielsweise einen Trockenätzprozess, einen Nassätzprozess, einen Plasmaätzprozess, einen reaktiven Ionenätz(RIE)-Prozess oder einen sonstigen geeigneten Ätzprozess enthalten. Wie in1E gezeigt, wird der Umfangsrandbereich der Unterseite des flachen Grabens108 frei gelegt. In verschiedenen Ausführungsformen kann der frei gelegte Bereich gemäß verschiedenen Anforderungen in der Mittelposition der Unterseite des flachen Grabens108 oder einer sonstigen Position liegen. Nach dem ersten Ätzprozess wird dann ein zweiter Ätzprozess auf dem Abschnitt der Unterseite des flachen Grabens108 ausgeführt. Die übrig gebliebene Schutzschicht110 fungiert als ein Fotoresist zum Schützen des anderen Abschnitts des flachen Grabens108 vor einem Ätzen. Der zweite Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Nach dem zweiten Ätzprozess wird ein tiefer Graben112 unter der Unterseite des flachen Grabens108 gebildet. Form, Breite und Stelle des tiefen Grabens112 können durch die Struktur der Schutzschicht110 bestimmt werden, und die Dicke des tiefen Grabens112 kann durch die Zeitdauer des zweiten Ätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefen Graben112 auf eine Dicke von mindestens 1000 Ångstrom ausgebildet. - In
1F wird – nach dem Ausbilden des tiefen Grabens112 – die übrig gebliebene Schutzschicht110 entfernt. Als Nächstes werden, wie in1G gezeigt, die Sperrschicht106 und die Kontaktinselschicht104 entfernt. Der Prozess des Entfernens, der an der Schutzschicht110 , der Sperrschicht106 und der Kontaktinselschicht104 ausgeführt wird, kann einen oder mehrere Ätzprozesse enthalten, beispielsweise einen Nassätzprozess, einen Trockenätzprozess, Kombinationen davon, oder einen sonstigen geeigneten Prozess. - Wie in
1H in Verbindung mit1G gezeigt, werden der flache Graben108 und der tiefe Graben112 mit einem Isolieroxid gefüllt, um eine STI114 bzw. eine DTI116 zu bilden. In einigen Ausführungsformen enthält das Isolieroxid ein Material wie beispielsweise Siliziumoxid, Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, Stickstoff-dotiertes Siliziumdioxid, Germanium-dotiertes Siliziumdioxid, Phosphor-dotiertes Siliziumdioxid, Kombinationen davon, oder dergleichen. In einigen Ausführungsformen wird das Isolieroxid beispielsweise durch einen HDPCVD-Prozess, einen HARP, einen CVD-Prozess, einen SACVD-Prozess oder einen sonstigen geeigneten Prozess abgeschieden. In einigen Ausführungsformen kann ein chemisch-mechanischer Polier(CMP)-Prozess ausgeführt werden, um die Oberseite der STI114 zu planarisieren. - In einigen Ausführungsformen kann der tiefe Graben des Halbleiterbauelements
100 gebildet werden, indem man zuerst einen Trockenätzprozess und nach dem Trockenätzprozess einen Nassätzprozess ausführt. Wir wenden uns2A und2B zu.2A und2B sind schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines tiefen Grabens eines Halbleiterbauelements gemäß weiteren Ausführungsformen veranschaulichen. In2A wird ein Trockenätzprozess an der Schutzschicht110 ausgeführt. Der Trockenätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht110 frei gelegt wird. Der Trockenätzprozess kann einen Plasmaätzprozess, einen Sputterätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Der Trockenätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht100 frei gelegt wird. Wie in2A gezeigt, wird der Umfangsrandbereich der Unterseite des flachen Grabens108 frei gelegt. In verschiedenen Ausführungsformen kann der frei gelegte Bereich gemäß verschiedenen Anforderungen die Mittelposition der Unterseite des flachen Grabens108 oder eine sonstige Position sein. Nach dem Trockenätzprozess wird ein tiefer Graben112' unter der Unterseite des flachen Grabens108 gebildet. Jedoch kann der Trockenätzprozess das Halbleitersubstrat102 beschädigen. Zum Beispiel kann der Plasmaätzprozess Kristalldefekte oder Dislozierungen des Halbleitersubstrats102 , der Unterseite und der Seitenfläche des tiefen Grabens112' verursachen. - Als Nächstes wird, wie in
2B gezeigt, ein Nassätzprozess ausgeführt, um den tiefen Graben112' zu vertiefen. Der Nassätzprozess kann isotrop oder anisotrop sein. Das für den Ätzprozess verwendete Ätzmittel kann gemäß dem Material des Halbleitersubstrats102 ausgewählt werden. Nach dem Nassätzprozess werden die Unterseite und die Seitenfläche des tiefen Grabens112' mit Defekten (Kristalldefekte und/oder Dislozierungen) von dem Halbleitersubstrat102 entfernt, wodurch die Produktionsrate des Halbleiterbauelements100 gesteigert wird. - Es ist zu beachten, dass der in
2B gezeigte tiefe Graben112' nur veranschaulichenden Zwecken dient und nicht den Schutzumfang der vorliegenden Offenbarung einschränken soll. Form, Breite und Stelle des tiefen Grabens112' können durch die Struktur der Schutzschicht110 bestimmt werden, und die Dicke des tiefen Grabens112' kann durch die Zeitdauer des Nassätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefe Graben112' mit einer Dicke von mindestens 1000 Ångstrom gebildet. In einigen Ausführungsformen beträgt ein Dickenverhältnis der STI114 zu dem tiefen Graben112' etwa 0,5 bis etwa 10. - Wir wenden uns
3 in Verbindung mit1A bis1H zu.3 ist ein Flussdiagramm eines Verfahrens200 zum Herstellen eines Halbleiterbauelements100 gemäß einigen Ausführungsformen. Das Verfahren200 beginnt bei Operation202 , wo ein Halbleitersubstrat102 bereitgestellt wird. In einigen Ausführungsformen enthält das Halbleitersubstrat102 beispielsweise Silizium, Volumensilizium, Germanium oder Diamant. In weiteren Ausführungsformen kann das Halbleitersubstrat102 einen Verbundhalbleiter, wie beispielsweise Siliziumcarbid, Silizium-Germanium, Galliumarsenid, Galliumcarbid, Galliumphosphid, Indiumarsenid und Indiumphosphid, oder einen Legierungshalbleiter, wie beispielsweise Silizium-Germanium, Silizium-Germaniumcarbid, Gallium-Arsenphosphid und Gallium-Indiumphosphid enthalten. Außerdem kann das Halbleitersubstrat102 ein Volumensubstrat oder ein SOI-Substrat sein. Des Weiteren wird eine Kontaktinselschicht104 auf dem Halbleitersubstrat102 gebildet, und eine Sperrschicht106 wird auf der Kontaktinselschicht104 gebildet. In einigen Ausführungsformen enthält die Kontaktinselschicht104 beispielsweise Siliziumoxid und wird beispielsweise durch einen CVD-Prozess, einen thermischen Oxidationsprozess oder einen sonstigen geeigneten Prozess gebildet. Die Sperrschicht106 enthält beispielsweise Siliziumnitrid und wird beispielsweise durch einen CVD-Prozess, einen LPCVD-Prozess, einen PECVD-Prozess oder einen sonstigen geeigneten Prozess gebildet. - Bei Operation
204 wird ein Ätzprozess ausgeführt, um die Sperrschicht106 , die Kontaktinselschicht104 und das Halbleitersubstrat102 unter Verwendung einer strukturierten Fotoresistschicht (nicht gezeigt) als eine Maske zu ätzen, um einen flachen Graben108 durch die Kontaktinselschicht104 , die Sperrschicht106 und einen Abschnitt des Halbleitersubstrats102 hindurch zu bilden. In einigen Ausführungsformen enthält der Ätzprozess zum Ausbilden des flachen Graben108 zum Beispiel einen anisotropen Ätzprozess, einen isotropen Ätzprozess oder einen sonstigen geeigneten Ätzprozess. Nach dem Ätzprozess wird die strukturierte Fotoresistschicht (nicht gezeigt) abgezogen. - Bei Operation
206 wird eine Schutzschicht110 auf dem Halbleitersubstrat102 , der Kontaktinselschicht104 und der Sperrschicht106 gebildet, um den flachen Graben108 zu bedecken. Die Schutzschicht110 kann ein Material wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Kombinationen davon und/oder dergleichen enthalten. Die Schutzschicht110 kann eine Hartmaskenschicht sein und kann eine Einschicht- oder Mehrschichtstruktur sein. In einigen Ausführungsformen ist die Schutzschicht110 eine Zweischichtstruktur, die eine Oxidschicht und eine Nitridschicht auf der Oxidschicht enthält. Die Schutzschicht110 wird unter Verwendung eines oder mehrerer Abscheidungsprozesse gebildet, beispielsweise ein CVD-Prozess, ein PECVD-Prozess, ein HDPCVD-Prozess, ein PVD-Prozess, ein ALD-Prozess, ein thermischer Oxidationsprozess, Kombinationen davon und/oder dergleichen. - Bei Operation
208 wird ein erster Ätzprozess an der Schutzschicht110 ausgeführt. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht110 frei gelegt wird. Der erste Ätzprozess wird ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens108 durch die Schutzschicht100 frei gelegt wird. Der erste Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen Plasmaätzprozess, einen reaktiven Ionenätzprozess oder einen sonstigen geeigneten Ätzprozess enthalten. - Bei Operation
210 wird dann ein zweiter Ätzprozess an dem Abschnitt der Unterseite des flachen Grabens108 ausgeführt. Die nach dem ersten Ätzprozess übrig gebliebene Schutzschicht110 wird zum Schützen des anderen Abschnitts des flachen Grabens108 vor einem Ätzen während des zweiten Ätzprozesses verwendet. Der zweite Ätzprozess kann zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder einen sonstigen geeigneten Prozess enthalten. Nach dem zweiten Ätzprozess wird ein tiefer Graben112 unter der Unterseite des flachen Grabens108 gebildet. Form, Breite und Stelle des tiefen Grabens112 können durch die Struktur der Schutzschicht110 bestimmt werden, und die Dicke des tiefen Grabens112 kann durch die Zeitdauer des zweiten Ätzprozesses bestimmt werden. In einigen Ausführungsformen wird der tiefe Graben112 auf eine Dicke von mindestens 1000 Ångstrom gebildet. - Bei Operation
212 werden – nach dem Ausbilden des tiefen Grabens112 – die übrig gebliebene Schutzschicht110 , die Sperrschicht106 und die Kontaktinselschicht104 entfernt. Der angewendete Prozess des Entfernens kann einen oder mehrere Ätzprozesse enthalten, beispielsweise einen Nassätzprozess, einen Trockenätzprozess, Kombinationen davon, oder einen sonstigen geeigneten Prozess. - Bei Operation
214 werden der flache Graben108 und der tiefe Graben112 mit einem Isolieroxid gefüllt, um eine STI114 bzw. eine DTI116 zu bilden. In einigen Ausführungsformen enthält das Isolieroxid ein Material wie beispielsweise Siliziumoxid, Siliziumdioxid, Kohlenstoff-dotiertes Siliziumdioxid, Stickstoff-dotiertes Siliziumdioxid, Germanium-dotiertes Siliziumdioxid, Phosphor-dotiertes Siliziumdioxid, Kombinationen davon, oder dergleichen. In einigen Ausführungsformen wird ein Abscheidungsprozess, wie beispielsweise ein HDPCVD-Prozess, ein HARP, ein CVD-Prozess, ein SACVD-Prozess oder ein sonstiger geeigneter Prozess ausgeführt, um das Isolieroxid in den flachen Grabens108 und den tiefen Graben112 zu füllen. In einigen Ausführungsformen kann ein CMP-Prozess ausgeführt werden, um die Oberseite der STI114 zu planarisieren. - Wir wenden uns
4A bis4C zu.4A bis4C veranschaulichen schematische Querschnittsansichten von Zwischenstufen, die ein Verfahren zum Bilden eines Halbleiterbauelements300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigen. In4A werden ein Halbleitersubstrat302 , eine STI304 und eine DTI306 bereitgestellt, und eine Muldenregion308 wird auf dem Halbleitersubstrat302 gebildet. Das Halbleitersubstrat302 , die STI304 und die DTI306 können das Halbleitersubstrat102 , die STI114 bzw. die DTI116 sein, die in1 gezeigt sind. Das Halbleitersubstrat302 kann ein Halbleitersubstrat vom P-Typ oder vom N-Typ sein. Der Leitfähigkeitstyp der Muldenregion308 kann ein P-Typ oder ein N-Typ sein. Zum Beispiel kann der Dotand zum Implantieren in die Muldenregion308 Bor für eine Muldenregion vom P-Typ oder Phosphor und/oder Arsen für eine Muldenregion vom N-Typ enthalten. Die Muldenregion308 kann zum Beispiel eine Hochspannungsmulde mit einer Dotandenkonzentration zwischen 1013 Atomen/cm2 und 1016 Atomen/cm2 sein. Die Muldenregion308 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder dergleichen gebildet werden. Wie in4A gezeigt, befindet sich die DTI306 in der Muldenregion308 , nachdem die Muldenregion308 ausgebildet wurde. - In
4B wird eine aktive Region310 auf der Muldenregion308 gebildet. Die aktive Region310 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder einen sonstigen geeigneten Prozess gebildet werden. Der Leitfähigkeitstyp der aktiven Region310 ist von dem der Muldenregion308 verschiedenen. Zum Beispiel ist die aktive Region310 vom P-Typ, während die Muldenregion308 vom N-Typ ist. - In
4C wird ein Fotoresist312 auf der aktiven Region310 gebildet, und ein Ionenimplantationsprozess wird durch die STI304 hindurch ausgeführt, um eine Muldenregion314 auf dem Halbleitersubstrat302 und lateral neben der Muldenregion308 zu bilden. Der Fotoresist312 kann ein positiver Fotoresist oder ein negativer Fotoresist sein, der zum Schützen der aktiven Region310 vor Beschädigung durch die anschließenden Ionenimplantationsprozesse verwendet wird. Der Leitfähigkeitstyp der Muldenregion314 ist der gleiche wie bei der aktiven Region310 und ist ein anderer als der der Muldenregion308 . Zum Beispiel sind die Muldenregion314 und die aktive Region310 vom P-Typ, und die Muldenregion308 ist vom N-Typ. In einigen alternativen Ausführungsformen sind die Muldenregion314 und die aktive Region310 vom N-Typ, und die Muldenregion308 ist vom P-Typ. Wie in4C gezeigt, befindet sich die DTI306 nach dem Ausbilden der Muldenregion314 in der Muldenregion308 und nahe der Grenze zwischen den Muldenregionen308 und314 . Oder anders ausgedrückt: Die DTI306 befindet sich zwischen der Muldenregion314 und einem Großteil der Muldenregion308 . Wie aus4C zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion314 zu der aktiven Region310 verlängert, weil der Kriechstrom ILEAK nicht durch die DTI306 fließen kann, so dass der Kriechstrom ILEAK reduziert werden kann. -
4C veranschaulicht, dass der Ionenimplantationsprozess mit einem Neigungswinkel von Null ausgeführt wird. Jedoch kann der Neigungswinkel des Ionenimplantationsprozesses bis zu 7 Grad zum Herstellen des Halbleitersubstrats300 am Umfangsrandbereich des Wafers betragen.5 veranschaulicht die Bildung der Muldenregion314 unter Verwendung des Ionenimplantationsprozesses mit einem Neigungswinkel von ungleich Null gemäß einigen Ausführungsformen. Wie in5 gezeigt, wird nach dem Ionenimplantationsprozess die Muldenregion314 dergestalt gebildet, dass sich die DTI306 an der Grenze zwischen den Muldenregionen308 und314 befindet. Wie aus5 zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion314 zu der aktiven Region310 dank der DTI306 verlängert, und darum kann der Kriechstrom ILEAK in einer ähnlichen Weise reduziert werden, wie oben mit Bezug auf4C beschrieben wurde. - Alternativ kann sich die DTI
306 in der Muldenregion314 und nahe der Grenze zwischen den Muldenregionen308 und314 befinden. Eine solche Struktur hilft auch beim Verlängern des Pfades des Kriechstroms ILEAK von der Muldenregion314 zu der aktiven Region310 , wodurch der Kriechstrom ILEAK verkürzt wird. -
6 veranschaulicht das Bilden einer Muldenregion unter Verwendung eines Ionenimplantationsprozesses gemäß einigen Ausführungsformen. Die in6 gezeigte DTI306' wird entsprechend dem in2B gezeigten tiefen Graben112' gebildet. Wie gezeigt in6 , nach dem Ionenimplantationsprozess, die Muldenregion314 gebildet wird, dergestalt, dass die DTI306' befindet sich bei der Grenze zwischen den Muldenregionen308 und314 . Wie aus6 zu erkennen ist, wird der Pfad des Kriechstroms ILEAK von der Muldenregion314 zur aktiven Region310 dank der DTI306' verlängert, und darum kann der Kriechstrom ILEAK reduziert werden. - Die Halbleiterstruktur der vorliegenden Offenbarung kann den Kriechstrom durch die Muldenregionen reduzieren. Zum Beispiel können integrierte Speicherschaltkreise (zum Beispiel Flashspeicher-Chips) mit einer solchen Halbleiterstruktur den Energieverbrauch senken oder sogar Lese- oder Schreibfehler reduzieren. Darum können Defekte der integrierten Speicherschaltkreise reduziert werden. Es ist anzumerken, dass die Halbleiterstruktur der vorliegenden Offenbarung auch auf andere Arten von integrierten Schaltkreisen angewendet werden kann, wie zum Beispiel CMOS-Bildsensoren, Temperatursensoren und/oder dergleichen.
- Wir wenden uns
7 zu.7 ist eine schematische Querschnittsansicht einer Halbleiterstruktur400 gemäß einigen Ausführungsformen. Die Halbleiterstruktur400 kann einen lateral diffundierten Metalloxidhalbleiter (LDMOS), einen vertikal diffundierten Metalloxidhalbleiter (VDMOS) oder dergleichen enthalten. In einem Fall, wo die Halbleiterstruktur400 ein LDMOS vom N-Typ ist, wird eine Implantierungsregion vom P-Typ412 auf einem Halbleitersubstrat vom P-Typ410 gebildet, und eine Muldenregion vom N-Typ414 wird auf dem Halbleitersubstrat410 und neben der Implantierungsregion vom P-Typ412 gebildet. Eine Implantierungsregion vom N-Typ416 wird in der Muldenregion vom N-Typ414 gebildet. Ein Gate-Dielektrikum418 und eine Gate-Elektrode420 werden nacheinander auf dem Substrat410 , der Implantierungsregion vom P-Typ412 und der Muldenregion vom N-Typ414 gebildet. Die Gate-Elektrode420 kann eine leitfähige Gate-Struktur sein, wie beispielsweise eine Polysilizium-Gate-Struktur, eine metallische Gate-Struktur oder eine andere geeignete Gate-Elektrode. Ein Gate-Abstandshalter422 wird an Seitenwänden des Gate-Dielektrikums418 und der Gate-Elektrode420 gebildet. Eine STI424A wird auf der Implantierungsregion vom P-Typ412 gebildet, STIs426A und428A werden auf der Muldenregion vom N-Typ414 und der Implantierungsregion vom N-Typ416 gebildet, und DTIs424B ,426B und428B werden unter den STIs424A ,426A bzw.428A gebildet. Die STIs424A ,426A und428A und die DTIs424B ,426B und428B können der STI114 bzw. der DTI116 in1H ähneln. Die schwach-dotierte Drain(LDD)-Region430 wird in der Implantierungsregion vom P-Typ412 und unter dem Gate-Abstandshalter422 gebildet. Die Source/Drain-Elektrode432 wird zwischen der STI424A und der LDD-Region430 gebildet, und die Source/Drain-Elektrode434 wird zwischen den STIs426A und428A gebildet. - Dagegen wird in einem Fall, wo die Halbleiterstruktur
400 ein LDMOS vom P-Typ ist, eine Implantierungsregion vom N-Typ412 auf einem Halbleitersubstrat vom N-Typ410 gebildet, und eine Muldenregion vom P-Typ414 wird auf dem Substrat und neben der Implantierungsregion vom N-Typ412 gebildet. Eine Implantierungsregion vom P-Typ416 wird in der Muldenregion vom P-Typ414 gebildet. Ein Gate-Dielektrikum418 und eine Gate-Elektrode420 werden nacheinander auf dem Halbleitersubstrat vom N-Typ410 , der Implantierungsregion vom N-Typ412 und der Muldenregion vom P-Typ414 gebildet. Ein Gate-Abstandshalter422 wird an Seitenwänden des Gate-Dielektrikums418 und der Gate-Elektrode420 gebildet. Ein STI424A wird auf der Implantierungsregion vom N-Typ412 gebildet, STIs426A und428A werden auf der Muldenregion vom P-Typ414 und der Implantierungsregion vom P-Typ416 gebildet, und DTIs424B ,426B und428B werden unter den STIs424A ,426A bzw.428A gebildet. Die schwach-dotierte Drain(LDD)-Region430 wird in der Implantierungsregion vom N-Typ412 und unter dem Gate-Abstandshalter422 gebildet. Die Source/Drain-Elektrode432 wird zwischen der STI424A und der LDD-Region430 gebildet, und die Source/Drain-Elektrode434 wird zwischen den STIs426A und428A gebildet. TABELLE 1Modell STI-Breite (μm) Durchschlagspannung (V) Drain-Source-Widerstand im Ein-Zustand (mΩ × mm2) Energie-verbrauch (Fester Strom) LDMOS mit DTI 1,5 55,8 24,8 24,8 1,8 58 29,3 29,3 2 59,3 32,2 32,2 2,3 59,5 36,6 36,6 LDMOS ohne DTI 2,3 54,8 28,5 28,5 - TABELLE 1 zeigt experimentelle Ergebnisse von LDMOS-Strukturen mit und ohne DTI. Die LDMOS-Struktur mit DTI ist die Halbleiterstruktur
400 in7 . Die Struktur ohne DTI ähnelt der Halbleiterstruktur400 , außer dass keine DTIs enthalten sind. Wie in TABELLE 1 dargestellt, ist für die gleiche STI-Breite (die Breite L der STI426A in7 ) von 2,3 μm die Durchschlagspannung des LDMOS mit DTI größer als die des LDMOS ohne DTI, und der Drain-Source-Widerstand im Ein-Zustand (Rdson) des LDMOS mit DTI ist größer als der des LDMOS ohne DTI. Dank der DTIs426B wird der Strompfad von der Source/Drain-Elektrode434 zu der Source/Drain-Elektrode432 verlängert, dergestalt, dass der Drain-Source-Widerstand im Ein-Zustand entsprechend zunimmt. Wenn die Breite des LDMOS mit DTI von 2,3 μm zu 1,5 μm verringert wird, so sinkt die Durchschlagspannung von 59,5 V auf 55.8 V, was immer noch größer als die des LDMOS ohne DTI ist, und der Energieverbrauch des LDMOS mit DTI sinkt von 28,5 auf 24,8, was niedriger ist als der des LDMOS ohne DTI. Wie aus dem oben Dargelegten zu erkennen ist, hilft die DTI beim Erhöhen der Durchschlagspannung der LDMOS und beim Verringern der STI-Breite des LDMOS, wodurch der LDMOS kleiner ausgelegt werden kann. - Wir wenden uns
8 in Verbindung mit4A bis4C zu.8 ist ein Flussdiagramm eines Verfahrens500 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen. Das Verfahren500 beginnt bei Operation502 , wo ein Halbleitersubstrat302 , eine STI304 und eine DTI306 bereitgestellt werden und eine Muldenregion308 auf dem Halbleitersubstrat302 gebildet wird. Das Halbleitersubstrat302 kann ein Halbleitersubstrat vom P-Typ oder ein Halbleitersubstrat vom N-Typ sein. Die Muldenregion308 hat einen ersten Leitfähigkeitstyp, der zum Beispiel vom P-Typ oder vom N-Typ sein kann. Die Muldenregion308 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder dergleichen gebildet werden. Nach dem Ausbilden der Muldenregion308 wird die DTI306 in der Muldenregion308 angeordnet. - Bei Operation
504 wird eine aktive Region310 auf der Muldenregion308 gebildet. Die aktive Region310 kann durch einen Prozess wie beispielsweise einen Ionenimplantationsprozess, einen Diffusionsprozess oder einen sonstigen geeigneten Prozess gebildet werden. Die aktive Region310 hat einen Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp der Muldenregion308 verschieden ist. Zum Beispiel ist der Leitfähigkeitstyp der aktiven Region310 ein P-Typ, wenn der erste Leitfähigkeitstyp ein N-Typ ist. - Bei Operation
506 wird eine Muldenregion314 eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat302 und lateral neben der Muldenregion308 gebildet. Genauer gesagt, kann ein Fotoresist312 auf der aktiven Region310 zum Schützen der aktiven Region310 vor Beschädigung durch die anschließenden Prozesse gebildet werden. Als Nächstes wird ein Ionenimplantationsprozess ausgeführt, um die Muldenregion314 zu bilden. Der zweite Leitfähigkeitstyp der Muldenregion314 ist der gleiche wie der Leitfähigkeitstyp der aktiven Region310 und ist vom ersten Leitfähigkeitstyp der Muldenregion308 verschieden. Zum Beispiel sind der zweite Leitfähigkeitstyp der Muldenregion314 und der Leitfähigkeitstyp der aktiven Region310 vom P-Typ, und der erste Leitfähigkeitstyp der Muldenregion308 ist vom N-Typ. Wie in4C gezeigt, wird, nachdem die Muldenregion314 durch den Ionenimplantationsprozess mit einem Neigungswinkel von Null gebildet wurde, die DTI306 in der Muldenregion308 und nahe der Grenze zwischen den Muldenregionen308 und314 angeordnet. Oder anders ausgedrückt: Die DTI306 befindet sich zwischen der Muldenregion314 und einem Großteil der Muldenregion308 . - In einem Fall, wo die Muldenregion
314 durch den Ionenimplantationsprozess mit einem Neigungswinkel von ungleich Null gebildet wird, wie in5 gezeigt, wird – nach dem Ausbilden der Muldenregion314 – die DTI306 an der Grenze zwischen den Muldenregionen308 und314 angeordnet. Alternativ kann sich die DTI306 auch in der Muldenregion314 und nahe der Grenze zwischen den Muldenregionen308 und314 befinden. - Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung ein weiteres Verfahren zum Bilden einer Halbleiterstruktur. In diesem Verfahren wird ein Halbleitersubstrat bereitgestellt. Ein flacher Graben wird durch Ätzen des Halbleitersubstrats gebildet. Eine Schutzschicht wird gebildet, um den flachen Graben abzudecken. Ein erster Ätzprozess wird an der Schutzschicht ausgeführt, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens durch die Schutzschicht frei gelegt wird. Ein zweiter Ätzprozess wird auf dem Abschnitt der Unterseite des flachen Grabens ausgeführt, wodurch mindestens ein tiefer Graben unter der Unterseite des flachen Grabens gebildet wird. Die übrig gebliebene Schutzschicht auf dem Halbleitersubstrat und in dem flachen Graben wird entfernt. Ein Isolieroxid wird in den tiefen Graben und den flachen Graben gefüllt, um mindestens eine DTI bzw. eine STI zu bilden. Eine erste Muldenregion eines ersten Leitfähigkeitstyps wird auf dem Halbleitersubstrat gebildet. Eine aktive Region wird auf der ersten Muldenregion gebildet. Eine zweite Muldenregion eines zweiten Leitfähigkeitstyps wird auf dem Halbleitersubstrat und neben der ersten Muldenregion gebildet. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden, und der zweite Leitfähigkeitstyp ist der gleiche wie ein Leitfähigkeitstyp der aktiven Region. Die erste Muldenregion und die zweite Muldenregion werden dergestalt gebildet, dass die DTI zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet ist.
- Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur enthält ein Halbleitersubstrat, eine erste Muldenregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine zweite Muldenregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine aktive Region auf der zweiten Muldenregion, eine STI zwischen der ersten Muldenregion und der zweiten Muldenregion, und mindestens eine DTI unter der STI in dem Halbleitersubstrat. Die zweite Muldenregion liegt neben der ersten Muldenregion. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden. Ein Leitfähigkeitstyp der aktiven Region ist der gleiche wie der zweite Leitfähigkeitstyp der zweiten Muldenregion. Die DTI ist zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet.
- Gemäß einigen Ausführungsformen offenbart die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur enthält ein Halbleitersubstrat, eine erste Implantierungsregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine zweite Implantierungsregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat, eine erste Source/Drain-Elektrode in der ersten Implantierungsregion, eine zweite Source/Drain-Elektrode in der zweiten Implantierungsregion, eine Gate-Elektrode auf dem Halbleitersubstrat und zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode, eine STI zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode, und mindestens eine DTI unter der STI in dem Halbleitersubstrat. Der zweite Leitfähigkeitstyp ist von dem ersten Leitfähigkeitstyp verschieden. Die DTI ist zwischen mindestens einem Abschnitt der ersten Implantierungsregion und mindestens einem Abschnitt der zweiten Implantierungsregion angeordnet.
- Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren zum Bilden einer Halbleiterstruktur, das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats; Bilden eines flachen Grabens durch Ätzen des Halbleitersubstrats; und Bilden einer Schutzschicht, die den flachen Graben bedeckt; Ausführen eines ersten Ätzprozesses an der Schutzschicht, bis mindestens ein Abschnitt einer Unterseite des flachen Grabens durch die Schutzschicht frei gelegt wird; Ausführen eines zweiten Ätzprozesses auf dem Abschnitt der Unterseite des flachen Grabens, wodurch mindestens ein tiefer Graben unter der Unterseite des flachen Grabens gebildet wird; Entfernen der auf dem Halbleitersubstrat und in dem flachen Graben übrig gebliebenen Schutzschicht; Füllen eines Isolieroxids in den tiefen Graben und den flache Graben, um mindestens eine Deep Trench Isolation (DTI) bzw. eine Shallow Trench Isolation (STI) zu bilden; Bilden einer ersten Muldenregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat; Bilden einer aktiven Region auf der ersten Muldenregion; und Bilden einer zweiten Muldenregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat und neben der ersten Muldenregion, wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist und der zweite Leitfähigkeitstyp der gleiche ist wie ein Leitfähigkeitstyp der aktiven Region; wobei die erste Muldenregion und die zweite Muldenregion dergestalt gebildet werden, dass die DTI zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet ist.
- Verfahren nach Anspruch 1, wobei der tiefe Graben so gebildet wird, dass er sich in einer Eckregion der Unterseite des flachen Grabens befindet.
- Verfahren nach Anspruch 1 oder 2, wobei die erste Muldenregion dergestalt gebildet wird, dass die DTI mindestens einen Abschnitt hat, der sich in der ersten Muldenregion befindet.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Muldenregion und die zweite Muldenregion dergestalt werden gebildet, dass die DTI mindestens einen Abschnitt hat, der sich an einer Grenze zwischen der ersten Muldenregion und der zweiten Muldenregion befindet.
- Verfahren nach einem der vorangehenden Ansprüche, wobei der tiefe Graben so gebildet wird, dass er eine Tiefe hat, die wesentlich größer als etwa 1000 Ångstrom ist.
- Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Ätzprozess einen Trockenätzprozess umfasst und der zweite Ätzprozess einen Nassätzprozess umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Muldenregion als eine Muldenregion vom N-Typ ausgebildet wird und die zweite Muldenregion als eine Muldenregion vom P-Typ ausgebildet wird.
- Verfahren nach einem der Ansprüche 1 bis 6, wobei die erste Muldenregion als eine Muldenregion vom P-Typ gebildet wird und die zweite Muldenregion als eine Muldenregion vom N-Typ gebildet wird.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Halbleitersubstrat ein Halbleitersubstrat vom P-Typ ist.
- Halbleiterstruktur, die Folgendes umfasst: ein Halbleitersubstrat; eine erste Muldenregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat; eine zweite Muldenregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat und neben der ersten Muldenregion, wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist; eine aktive Region auf der ersten Muldenregion, wobei ein Leitfähigkeitstyp der aktiven Region der gleiche wie der zweite Leitfähigkeitstyp der zweiten Muldenregion ist; eine Shallow Trench Isolation (STI) zwischen der ersten Muldenregion und der zweiten Muldenregion; und mindestens eine Deep Trench Isolation (DTI) unter der STI in dem Halbleitersubstrat, wobei die DTI zwischen mindestens einem Abschnitt der ersten Muldenregion und mindestens einem Abschnitt der zweiten Muldenregion angeordnet ist.
- Halbleiterstruktur nach Anspruch 10, wobei sich die DTI in einer Eckregion einer Unterseite der STI befindet.
- Halbleiterstruktur nach Anspruch 10 oder 11, wobei sich mindestens ein Abschnitt der DTI in der ersten Muldenregion befindet.
- Halbleiterstruktur nach einem der Ansprüche 10 bis 12, wobei sich mindestens ein Abschnitt der DTI an einer Grenze zwischen der ersten Muldenregion und der zweiten Muldenregion befindet.
- Halbleiterstruktur nach einem der Ansprüche 10 bis 13, wobei eine Tiefe der DTI wesentlich größer als etwa 1000 Ångstrom ist.
- Halbleiterstruktur nach einem der Ansprüche 10 bis 14, wobei die erste Muldenregion eine Muldenregion vom N-Typ ist und die zweite Muldenregion eine Muldenregion vom P-Typ ist.
- Halbleiterstruktur nach einem der Ansprüche 10 bis 14, wobei die erste Muldenregion eine Muldenregion vom P-Typ ist und die zweite Muldenregion eine Muldenregion vom N-Typ ist.
- Halbleiterstruktur nach den Ansprüchen 10 bis 16, wobei das Halbleitersubstrat ein Halbleitersubstrat vom P-Typ ist.
- Halbleiterstruktur, die Folgendes umfasst: ein Halbleitersubstrat; eine erste Implantierungsregion eines ersten Leitfähigkeitstyps auf dem Halbleitersubstrat; eine zweite Implantierungsregion eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat, wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist; eine erste Source/Drain-Elektrode in der ersten Implantierungsregion; eine zweite Source/Drain-Elektrode in der zweiten Implantierungsregion; eine Gate-Elektrode auf dem Halbleitersubstrat und zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode; eine Shallow Trench Isolation (STI) zwischen der ersten Source/Drain-Elektrode und der zweiten Source/Drain-Elektrode; und mindestens eine Deep Trench Isolation (DTI) unter der STI in dem Halbleitersubstrat, wobei die DTI zwischen mindestens einem Abschnitt der ersten Implantierungsregion und mindestens einem Abschnitt der zweiten Implantierungsregion angeordnet ist.
- Halbleiterstruktur nach Anspruch 18, wobei sich die DTI in einer Eckregion einer Unterseite der STI befindet.
- Halbleiterstruktur nach Anspruch 18 oder 19, wobei eine Tiefe der DTI wesentlich größer als etwa 1000 Ångstrom ist.
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