DE102015101109B4 - Finfet-struktur und verfahren zu ihrer herstellung - Google Patents

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Abstract

FinFET-Struktur, die Folgendes umfasst:
einen Grat (101);
ein Gate (105), das einen ersten Abschnitt (107) des Grats umgibt; und
eine Isolierschicht (103), die einen zweiten Abschnitt (109) des Grats umgibt;
wobei eine Dotierungsmittelkonzentration in dem ersten Abschnitt des Grats niedriger als 1017/cm3 ist und die Dotierungsmittelkonzentration in dem zweiten Abschnitt des Grats größer als 5 · 1018/cm3 ist; und wobei
wobei der zweite Abschnitt (109) des Grats (101) weiter einen stärker dotierten Bereich (109A) in der Nähe einer Grenzfläche des ersten Abschnitts und des zweiten Abschnitts des Grats umfasst, wobei die Dotierungsmittelkonzentration in dem stärker dotierten Bereich (109A) größer ist als in dem ersten Abschnitt (107) und in dem verbleibenden Bereich des zweiten Abschnitts (109) des Grats und wobei die Dotierungsmittelkonzentration in dem stärker dotierten Bereich (109A) gleichmäßig ist.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs-(IC)-Branche hat ein exponentielles Wachstum erfahren. Technischer Fortschritt bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation hatte. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von verbundenen Vorrichtungen oder Bauteilen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsverfahrens erzeugt werden kann) sich verringert hat. Dieses Herunterskalierungsverfahren bietet im Allgemeinen Vorzüge, indem es die Produktionseffizienz erhöht und die damit verbundenen Kosten gesenkt hat.
  • Ein solches Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Vorteile realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Ein dreidimensionaler Transistor, wie ein Feldeffekttransistor mit Grat (FinFET), wurde beispielsweise eingeführt, um einen planaren Transistor zu ersetzen. Der Transistor mit Grat weist einen Kanal auf (als Grat-Kanal bezeichnet), der zu einer oberen Fläche und gegenüberliegenden Seitenwänden gehört. Der Grat-Kanal hat eine Gesamt-Gratbreite, die durch die obere Fläche und die entgegengesetzten Seitenwände definiert ist. Obwohl bestehende FinFET-Vorrichtungen und Herstellungsverfahren für FinFET-Vorrichtungen im Allgemeinen für ihre vorgesehenen Zwecke angemessen waren, waren sie nicht in jeder Hinsicht zufrieden stellend. Beispielsweise erhöht eine Abweichung bei Gratbreite und -profil, insbesondere an einem Ende des Grats, die Herausforderungen bei der FinFET-Prozessentwicklung. Es ist erstrebenswert, in diesem Bereich Verbesserungen zu erreichen.
  • Die Druckschrift WO 2014/ 204 477 A1 beschreibt eine Finnenstruktur, wobei die Finne zwei Abschnitte aufweist, mit einer niedrigeren Dotiermittelkonzentration und einer höheren Dotiermittelkonzentration.
  • Die Offenlegungsschrift US 2010 / 0 200 840 A1 beschreibt einen Prozess, bei dem eine Winkel-Implantation durch eine Maskenschicht und Isolierschicht hindurch an einem Halbleitergrat vorgenommen wird.
  • Die Erfindung sieht eine FinFET-Struktur gemäß Anspruch 1, eine MOS-Struktur gemäß Anspruch 16 und ein Verfahren gemäß Anspruch 14 vor.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeigt sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine Perspektivansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2 zeigt eine Schnittansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eine Schnittansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4 zeigt eine Schnittansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5 zeigt eine Schnittansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6 zeigt eine Schnittansicht einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7 zeigt Vorgänge eines Verfahrens zur Herstellung einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist ein Diagramm, das Beziehungen zwischen Dotierungsmittelkonzentrationen und der Tiefe der Implantierung mit einer vorbestimmten Implantationsenergie zeigt, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 9 ist ein Diagramm, das Beziehungen zwischen Trägerbeweglichkeit und der Dotierungsdichte zeigt, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 10 bis 12 zeigen Schnittansichten bei Vorgängen zur Herstellung einer FinFET-Struktur in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen des vorgesehenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Das Ausbilden einer Halbleiterwanne eines bestimmten Leitfähigkeitstyps in einem Bulk-Silizium-(Si)-Grat durch Ionenimplantation kann ausgeführt werden, nachdem der Grat ausgebildet wurde. Ionen werden beispielsweise in einem normalen Fall in eine vorbestimmte Tiefe des Grats durch eine Schutzschicht implantiert, die auf einer oberen Fläche des Grats angeordnet ist. Das bedeutet, dass der Ionenstrahl rechtwinklig zu der Wafer-Oberfläche ist, die Schutzschicht durchläuft und an der vorbestimmten Tiefe des Grats ankommt. Der Dotierungsmittelpegel oder die Dotierungsmittelkonzentration kann durch die Energie, die den Ionen beigegeben wird, gesteuert werden. Implantation durch die obere Fläche des Grats (im Folgenden „obere Grat-Implantation“) führt jedoch unweigerlich zu einer hohen Anzahl von Kristallgitterfehlern, was zur Verschlechterung der Trägerbeweglichkeit in dem Grat führt.
  • Nach der oberen Grat-Implantation wird eine unerwünschte Hintergrund-Dotierungsmittelkonzentration von mehr als 1017cm-3 in den Grat eingeführt, einschließlich der Positionierung des Kanalbereichs in der Nähe der oberen Fläche und der Seitenwände des Grats. Aufgrund des Effekts der Streuung an ionisierten Fremdstoffen wird nicht nur die Trägerbeweglichkeit in dem Kanalbereich wesentlich verschlechtert, sondern auch die Vorrichtungsleistungsfähigkeit wird stark beeinträchtigt. Des Weiteren tragen die Gitterfehler, die durch die Wanderung von Hochenergie-Dotierungsmitteln und die Oberflächenrauheit zwischen der Grenzfläche des Grats und von Gate-Oxiden als Ergebnis der oberen Grat-Implantation erzeugt werden, zu mehr Trägerstreuung bei.
  • Das Ausbilden eines Anti-Durchgriffbereichs in dem Grat bei einer Tiefe, die flacher als die des Halbleiterwannenbereichs ist, kann durch eine rechtwinklige obere Grat-Implantation oder durch eine geneigte obere Grat-Implantation erreicht werden. Beide Maßnahmen führen zu einer unerwünschten Hintergrund-Dotierungsmittelkonzentration von mehr als 1017cm-3 in dem Kanalbereich des Grats.
  • Da die Dotierungsmittelkonzentration eine Gauß-Verteilung mit Bezug auf die unterschiedlichen Tiefeebenen in dem Target zeigt, das implantiert werden soll, kann die Gauß-Verteilung umso deutlicher beobachtet werden, je länger der Weg ist, den die ionisierten Dotierungsmittel in dem Target wandern müssen. Die vorher erwähnte Verteilung der Dotierungsmittelkonzentration schwächt die Gleichförmigkeit der Dotierungsmittelkonzentration in vorbestimmten Bereichen, etwa Wannen- oder Anti-Durchgriffbereichen, in einer Gratstruktur. Eine gleichförmige Dotierungsmittelkonzentration in dem Anti-Durchgriffbereich kann beispielsweise eine bessere Kurzkanalsteuerung bei einer FinFET-Struktur erreichen.
  • In Anbetracht der obigen Diskussion ist eine FinFET-Struktur mit einem im Wesentlichen Dotierungsmittel-freien Kanalbereich und einem gleichförmig dotierten Bereich wie einer Wanne und einem Anti-Durchgriffbereich erstrebenswert, um größere Trägerbeweglichkeit, bessere Vorrichtungsleistungsfähigkeit und das Unterdrücken von Kurzkanaleffekten in einer weiter schrumpfenden FinFET-Struktur zu erreichen. In einigen Ausführungsformen der vorliegenden Offenbarung ist eine FinFET-Struktur vorgesehen, die einen Grat und ein Gate umfasst, das einen Kanalabschnitt des Grats umgibt. Eine Dotierungsmittelkonzentration in dem Kanalabschnitt des Grats ist niedriger als etwa 1017cm-3 . In einigen Ausführungsformen der vorliegenden Offenbarung ist ein Verfahren zur Herstellung der FinFET-Struktur vorgesehen, die hier beschrieben ist. Die Dotierungsmittelkonzentration in bestimmten Abschnitten oder Bereichen eines Halbleitergrats, der hier beschrieben ist, kann durch Sekundärionen-Massenspektrometrie (SIMS) gemessen werden.
  • Mit Bezug auf 1 der vorliegenden Offenbarung ist 1 eine Perspektivansicht einer FinFET-Struktur 10 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Zwei Grate 101 ragen aus dem Halbleitersubstrat 100 hervor und sind durch eine Isolierschicht 103 umgeben, etwa eine Grabenisolierung (STI). Ein Gate 105 ist über den Graten 101 und der Isolierschicht 103 angeordnet, wobei es einen ersten Abschnitt der Grate 101 umgibt. In einigen Ausführungsformen ist das Gate 105 ein Metallgate mit mehreren gleichförmigen Metallschichten. In einigen Ausführungsformen kann die FinFET-Struktur 10 in 1 eine angehobene Source und einen angehobenen Drain (nicht gezeigt) teilweise unter einer oberen Fläche der Grate 101 aufweisen. Der erste Abschnitt bezieht sich auf den Abschnitt des Grats 101, der höher als der benachbarte Isolierbereich 103 ist und von dem Gate 105 umgeben ist. Eine Schnittansicht, die entlang der Linie AA in 1 genommen ist, kann beispielsweise einen rechteckigen ersten Abschnitt zeigen, der von dem Gate 105 umgeben ist. In einigen Ausführungsformen ist eine Dotierungsmittelkonzentration des ersten Abschnitts niedriger als ein vorbestimmter Wert, so dass ein Fachmann ihn nicht als einen beabsichtigt dotierten Bereich ansehen muss, beispielsweise niedriger als etwa 1017cm-3 . In einigen Ausführungsformen wird zu der Dotierungsmittelkonzentration des ersten Abschnitts durch Dotierungsmittel beigetragen, die aus einem Anti-Durchgriffbereich unter dem ersten Abschnitt des Grats diffundiert sind.
  • 2 zeigt eine Schnittansicht einer FinFET-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schnittansicht in 2 kann in einigen FinFET-Strukturen der vorliegenden Offenbarung entlang der Linie AA von 1 genommen sein. Der erste Abschnitt 107 des Grats 101 ist in dem gepunkteten Oval eingeschlossen. Eine dielektrische Gateschicht 108 ist zwischen dem ersten Abschnitt 107 und dem Gate 105 angeordnet. Anders gesagt ragt der erste Abschnitt 107 des Grats 101 aus den Isolierschichten 103A, 103B heraus und hat eine Höhe H1 in einem Bereich zwischen 30 nm und etwa 50 nm. Der Abschnitt des Grats, der von den Isolierschichten 103A, 103B umgeben ist, kann eine Höhe H2 haben, die größer oder kleiner als die Höhe H1 ist. In einigen Ausführungsformen liegt die Höhe H2 in einem Bereich zwischen etwa 60 nm und etwa 100 nm. Eine Breite W des Grats 101 kann in einem Bereich zwischen etwa 5 nm und etwa 15 nm liegen. Die Isolierschichten 103A, 103B umfassen eine untere Schicht 103B, die über dem Substrat 100 angeordnet ist, und eine obere Schicht 103A, die über der unteren Schicht 103B angeordnet ist. In einigen Ausführungsformen werden die untere Schicht 103B und die obere Schicht 103A in unterschiedlichen Herstellungsvorgängen ausgebildet und eine Grenzfläche kann aufgrund einer Ausbildungsunterbrechung zwischen ihnen beobachtet werden.
  • In einigen Ausführungsformen weist die untere Schicht 103B eine größere Dotierungsmittelkonzentration als die obere Schicht 103A auf. Die untere Schicht 103B kann beispielsweise eine Dotierungsmittelkonzentration aufweisen, die größer als etwa 1019cm-3 ist, mindestens zwei Größenordnungen mehr als die Dotierungsmittelkonzentration in der ersten Schicht 103A. Als weiteres Beispiel kann die obere Schicht 103A beispielsweise eine Dotierungsmittelkonzentration aufweisen, die niedriger als etwa 1017cm-3 ist, mindestens zwei Größenordnungen niedriger als die Dotierungsmittelkonzentration in der zweiten Schicht 103B. In einigen Ausführungsformen ist, außer einigen ungewollten Dotierungsmitteln in der oberen Schicht 103A als Ergebnis einer Dotierungsmitteldiffusion in späteren Ausheilvorgängen, die obere Schicht 103A im Wesentlichen Dotierungsmittel-frei.
  • 3 zeigt eine Schnittansicht einer FinFET-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schnittansicht in 3 kann entlang der Linie AA von 1 in einer FinFET-Struktur der vorliegenden Offenbarung genommen sein. Die Grate 101 umfassen einen ersten Abschnitt (107, 107') und einen zweiten Abschnitt 109 unter dem ersten Abschnitt und der zweite Abschnitt 109 ist von der Isolierschicht 103A umgeben. Verglichen mit 2 umfasst der erste Abschnitt, der in 3 gezeigt ist, nicht nur einen Hauptteil (107) des Grats, sondern auch eine obere Fläche und Seitenwände (107') des Grats. Mit anderen Worten haben der Hauptteil, die obere Fläche und die Seitenwände des Grats 101 alle eine Dotierungsmittelkonzentration, die niedriger als etwa 1017cm-3 ist. In einigen Ausführungsformen sind die obere Fläche und die Seitenwände (107') des Grats der Kanalbereich der FinFET-Struktur.
  • Der zweite Abschnitt 109 des Grats, der in 3 gezeigt ist, liegt zwischen Teilen einer oberen Schicht 103A der Isolierschicht. In einigen Ausführungsformen ist eine Dotierungsmittelkonzentration in dem zweiten Abschnitt 109 mindestens zwei Größenordnungen höher als die Dotierungsmittelkonzentration in dem ersten Abschnitt (107, 107'). Der zweite Abschnitt 109 des Grats hat beispielsweise eine Dotierungsmittelkonzentration von mehr als etwa 5·1018cm-3 , wogegen der erste Abschnitt (107, 107') des Grats eine Dotierungsmittelkonzentration von weniger als etwa 1017cm-3 hat. Eine obere und eine untere Grenze des zweiten Abschnitts 109 stimmen im Wesentlichen mit der oberen und der unteren Fläche der benachbarten oberen Schicht 103A der Isolierschicht überein. In einigen Ausführungsformen wird eine Höhe H3 der oberen Schicht 103A gemäß einer angestrebten Dicke des zweiten Abschnitts 109 bestimmt. Die Höhe H3 kann beispielsweise in einem Bereich zwischen etwa 70 nm und etwa 90 nm liegen. Die untere Schicht 103B kann, wie vorher in 2 beschrieben wurde, eine Höhe H4 zwischen etwa 5 nm und etwa 15 nm haben. In einigen Ausführungsformen ist der zweite Abschnitt 109 des Grats ein Wannenbereich der FinFET-Struktur.
  • Mit Bezug auf 4 sind der zweite Abschnitt 109 und die untere Schicht 103B mit schrägen Linien schraffiert. In einigen Ausführungsformen haben der zweite Abschnitt 109 und die untere Schicht 103B eine im Wesentlichen gleiche Dotierungsmittelkonzentration, beispielsweise in der Größenordnung von 5·1018cm-3 . In einigen Ausführungsformen haben der erste Abschnitt 108 und die obere Schicht 103A im Wesentlichen die gleiche Dotierungsmittelkonzentration, beispielsweise in der Größenordnung von 1017cm-3.
  • Mit Bezug auf 5 umfasst die FinFET-Struktur weiter einen stärker dotierten Bereich 109A in dem zweiten Abschnitt 109. Die Dotierungsmittelkonzentration in dem stärker dotierten Bereich 109A ist mindestens eine Größenordnung höher als die Dotierungsmittelkonzentration in dem zweiten Abschnitt 109. Der stärker dotierte Bereich 109A hat beispielsweise eine Dotierungsmittelkonzentration von mehr als 1019cm-3 . Der stärker dotierte Bereich 109A ist unter einer Grenzfläche 104 zwischen dem ersten Abschnitt 107 und dem zweiten Abschnitt 109 angeordnet und liegt in einem oberen Abschnitt des zweiten Abschnitts 109. In einigen Ausführungsformen ist die Dotierungsmittelkonzentration in dem stärker dotierten Bereich 109A gleichförmig verteilt, so dass die Dotierungsmittelkonzentration, die an einer Oberseite 1091 und einer Unterseite 1092 des stärker dotierten Bereichs 109A gemessen wird, im Wesentlichen gleich ist. Anders gesagt ist ein Unterschied in der Dotierungsmittelkonzentration zwischen der Oberseite 1091 und der Unterseite 1092 des stärker dotierten Bereichs 109A kleiner als etwa 3 %. In einigen Ausführungsformen ist der stärker dotierte Bereich 109A ein mittlerer Wannenbereich oder ein Anti-Durchgriffbereich in einer FinFET-Struktur.
  • Mit Bezug auf 6 umfasst die FinFET-Struktur weiter einen schwächer dotierten Bereich 109B in dem zweiten Abschnitt 109. Die Dotierungsmittelkonzentration in dem schwächer dotierten Bereich 109B ist mindestens eine Größenordnung niedriger als die Dotierungsmittelkonzentration in dem stärker dotierten Bereich 109A. Der schwächer dotierte Bereich 109B hat beispielsweise eine Dotierungsmittelkonzentration in einer Größenordnung von 5·1018cm-3 (5E18/cm3). Der schwächer dotierte Bereich 109B ist unter dem stärker dotierten Bereich 109A angeordnet und ist Teil des zweiten Abschnitts 109, wie in 3 gezeigt ist. In einigen Ausführungsformen ist die Dotierungsmittelkonzentration in dem schwächer dotierten Bereich 109B gleichförmig verteilt, so dass die Dotierungsmittelkonzentration, die an einer Oberseite 1093 und einer Unterseite 1094 des schwächer dotierten Bereichs 109B gemessen wird, im Wesentlichen gleich ist. Anders gesagt ist ein Unterschied in der Dotierungsmittelkonzentration zwischen der Oberseite 1093 und der Unterseite 1094 des schwächer dotierten Bereichs 109B kleiner als etwa 5 %.
  • Mit Bezug auf 5, 6 und 7 ist 7 ein Diagramm, das die Dotierungsmittelkonzentration (Atome/cm3) in verschiedenen Tiefen (µm) des Grats unter bestimmten Implantationsenergien zeigt. Die Tiefen sind von einer oberen Fläche des Grats rechtwinklig gemessen. Die Kurven, die die Beziehung zwischen der Dotierungsmittelkonzentration und der Tiefe zeigen, scheinen einen Gaußschen Schwanz an der tieferen Seite der Kurve zu haben. Ohne die obere Grat-Implantation folgt der schwächer dotierte Bereich 109B in 6 dem Abschnitt 702 der 30KeV-Kurve, wogegen der stärker dotierte Bereich 109A in 6 dem Abschnitt 702 der gleichen Kurve folgt. Der schwächer dotierte Bereich 109B, der durch obere Grat-Implantation erzeugt wird, zeigt eine Konzentrationsverteilung, die durch den Abschnitt 701 der 30KeV-Kurve angezeigt wird. In diesem Fall unterscheiden sich die Dotierungsmittelkonzentration an der Oberseite 1093 und der Unterseite 1094 des schwächer dotierten Bereichs 109B, es kann ein Unterschied eines Faktors von mindestens 4 bis 6 beobachtet werden. Ähnlich zeigt der stärker dotierte Bereich 109A, der durch obere Grat-Implantation erzeugt wird, eine Konzentrationsverteilung, die durch den Abschnitt 701 der 30KeV-Kurve angezeigt wird. In diesem Fall unterscheiden sich die Dotierungsmittelkonzentration an der Oberseite 1091 und der Unterseite 1092 des stärker dotierten Bereichs 109A in 5, es kann ein Unterschied eines Faktors von mindestens 4 bis 6 beobachtet werden. Indem obere Grat-Implantation verwendet wird, folgt die Verteilung der Dotierungsmittelkonzentration den Kurven, die in 7 gezeigt sind, und somit variiert die Dotierungsmittelkonzentration entlang der Richtung der Grattiefe.
  • Insbesondere in dem stärker dotierten Bereich 109A des Grats ist die Dotierungsmittelkonzentration sehr wichtig in Hinsicht auf die Unterdrückung des Kurzkanaleffekts. Das Verfahren zur Herstellung der FinFET-Struktur, das in der vorliegenden Offenbarung beschrieben ist, kann das Problem der niedrigen Dotierungsmittelgleichförmigkeit lösen, wie oben beschrieben ist.
  • Mit Bezug auf 3 und 8 ist 8 ein Diagramm, das die Trägerbeweglichkeit (cm2/V·s) in Abhängigkeit von der Dotierungsdichte (cm-3) zeigt. Indem obere Grat-Implantation verwendet wird, wandert die Mehrheit der Hochenergie-Dotierungsmittel durch den ersten Abschnitt 107 und stoppt bei dem zweiten Abschnitt 109 des Grats, eine Minderheit der Dotierungsmittel kann jedoch in dem ersten Abschnitt 107 stoppen, wodurch ein ionisiertes Streuzentrum in dem ersten Abschnitt 107 ausgebildet wird. Die Gitterintegrität kann sich auch durch das Wandern der Hochenergie-Dotierungsmittel verschlechtern, was zu durch Implantation hervorgerufene Gitterfehler und Dotierungsmittel-Cluster führt. Die Streuzentren in dem ersten Abschnitt 107, einschließlich der oberen Fläche und den Seitenwänden (d.h. dem Kanalbereich 107') des Grats werden erhöht. In 8 kann die obere Grat-Implantation eine ungewollte Hintergrund-Dotierungsmitteldichte zwischen 1016cm-3 und 1018cm-3 in dem ersten Abschnitt 107 erzeugen (wie in Bereich R1 von 8 gezeigt ist). Die sich ergebende Elektronenbeweglichkeit in einer n-FinFET-Struktur kann im Bereich zwischen etwa 1200 cm2/V·s bis etwa 300 cm2/V·s liegen. Das Verfahren, das in der vorliegenden Offenbarung angegeben ist, kann die Dotierungsdichte unter 1017cm-3 drücken, oder sogar unter 1016cm-3 (wie in Bereich R2 von 8 gezeigt ist). In diesem Fall kann die Elektronenbeweglichkeit in dem ersten Abschnitt 109 des Grats, der die obere Fläche und die Seitenwände (d.h. dem Kanalbereich 107') umfasst, so gesteuert werden, dass sie größer als etwa 1200 cm2/V·s ist.
  • Mit Bezug auf 9 sind Vorgänge des Verfahrens zur Herstellung einer FinFET-Struktur der vorliegenden Offenbarung angegeben. Die Vorgänge in 9 sind weiter zusammen mit der Beschreibung von 10 bis 21 beschrieben. 10 bis 21 zeigen Schnittansichten von Vorgängen in einem Verfahren, das hier beschrieben ist. In Vorgang 901 und 10 bis 12 wird ein Halbleitergrat 101 so ausgebildet, dass er teilweise in einer ersten Isolierschicht 103' angeordnet ist. In 10 wird ein Halbleitersubstrat 100, das von einer Mehrfachschicht bedeckt ist, geätzt, um zwei Grate 101 auszubilden. In einigen Ausführungsformen können die Mehrfachschichten eine Oxidschicht 201 und eine Nitridschicht 202 umfassen. Die Oxidschicht 201 kann eine Kontaktstellen-Oxidschicht in einem E/A-Bereich einer integrierten Schaltung sein. In anderen Ausführungsformen können zusätzliche Schichten in den Mehrfachschichten umfasst sein. Die Mehrfachschichten werden über der Oberseite der Grate 101 als Hartmasken für nachfolgende Vorgänge beibehalten. In 11 wird eine erste Isolierschicht 103' über dem Halbleitersubstrat 100 und den Graten 101 abgeschieden. Ein Planarisierungsvorgang kann ausgeführt werden, um die obere Fläche der ersten Isolierschicht 103' mit der Mehrfachschicht einzuebnen. In 12 wird die erste Isolierschicht 103' auf eine vorbestimmte Tiefe entfernt, was Abschnitte der Grate 101 freilegt, die aus der geätzten ersten Isolierschicht 103 gepresst wurden. In einigen Ausführungsformen haben die freigelegten Grate 101 eine Höhe H1 zwischen etwa 30 nm und etwa 50 nm.
  • Mit Bezug auf Vorgang 903 und 13, 14 in 13 wird eine Maskenschicht 203 ausgebildet, um die obere Fläche und Seitenwände des Grats 101 zu bedecken, der aus der ersten Isolierschicht 103 freigelegt ist. In einigen Ausführungsformen wird die Maskenschicht 203 flächendeckend abgeschieden, um die Grate 101 und die geätzte erste Isolierschicht 103 mit einem gleichmäßig abzudecken. In einigen Ausführungsformen kann die Maskenschicht 203 eine Nitridschicht sein. In 14 wird eine gerichtete Ätzung oder eine Trockenätzung angewendet, um einen Abschnitt der Maskenschicht 203 über der oberen Fläche des Grats 101 und der oberen Fläche der geätzten ersten Isolierschicht 103 zu entfernen. Die geätzte Maskenschicht 203, die Seitenwände der Grate 101 bedeckt, wird nach dem gerichteten Ätzvorgang erhalten.
  • Mit Bezug auf Vorgang 905 und 15 wird ein oberer Abschnitt der geätzten ersten Isolierschicht 103 auf eine vorbestimmte Tiefe entfernt, wodurch ein Abschnitt der Seitenwände 101A der Grate 101 freigelegt wird. Der freigelegte Abschnitt der Seitenwände 101A ist nicht durch die Maskenschicht 203 bedeckt. In einigen Ausführungsformen hat der freigelegte Abschnitt der Seitenwände 101A eine Höhe H3 zwischen etwa 60 nm und etwa 100 nm. Die erste Isolierschicht 103 wird in 15 als 103B bezeichnet, da sie in mindestens zwei Vorgängen geätzt wurde, die in 12 und 15 gezeigt sind. In 15 dient, obwohl die Maskenschicht 203 über der oberen Fläche der Grate 101 in vorherigen Vorgängen entfernt wurde, die Mehrfachschicht als eine Hartmaske bei dem Ätzvorgang der ersten Isolierschicht 103, so dass der Hauptteil des Grats 101 in dem vorliegenden Vorgang nicht beschädigt wird.
  • Mit Bezug auf Vorgang 907 und 16, 17, 18 wird eine Implantation mit geneigtem Winkel ausgeführt, um einen zweiten Abschnitt 109, oder einen Wannenabschnitt, der Halbleitergrate 101 auszubilden. Der geneigte Winkel des Implantationsvorgangs kann im Bereich zwischen etwa 5 und etwa 45 Grad liegen. In 16 werden Ionenstrahlen so gesteuert, dass sie Dotierungsmittel mit einem Winkel θ1 implantieren, der von einer vertikalen Linie geneigt ist. In einigen Ausführungsformen beträgt θ1 etwa 10 Grad. Wie vorher beschrieben, liegt eine Breite W der Grate 101 in einem Bereich zwischen etwa 5 nm und etwa 10 nm und daher ist die wirksame Tiefe mit Bezug auf das Hochenergie-Dotierungsmittel die Hälfte der Gratbreite W, das heißt zwischen etwa 2,5 nm und etwa 5 nm. Bei der oberen Grat-Implantation muss das Hochenergie-Dotierungsmittel den ersten Abschnitt 107 des Grats durchstoßen und dann an dem zweiten Abschnitt 109 ankommen, daher ist die Implantationsenergie der oberen Grat-Implantation durchschnittlich 30 KeV bis 80 KeV. Nach dem Entfernen eines Abschnitts der Maskenschicht 203 und dem Freilegen der Seitenwände 101A der Grate 101 in der vorliegenden Offenbarung muss das Dotierungsmittel, das implantiert werden soll, keine hohe Energie mehr haben, stattdessen reicht in einigen Ausführungsformen eine Implantationsenergie von 1 KeV oder weniger aus, um den Wannenabschnitt 109 des Grats auszubilden. Bezieht man sich wieder auf 7, kann eine Gauß-Verteilung der Dotierungsmittelkonzentration kaum beobachtet werden, da die wirksame Tiefe, die das Dotierungsmittel wandern muss, sich wesentlich verringert. Die Dotierungsmittelkonzentration in dem Wannenbereich 109 erreicht eine hohe Gleichförmigkeit. Anders gesagt sind Dotierungsmittelkonzentrationen an einer Oberseite 1093' und einer Unterseite 1094 des Wannenbereichs 109 im Wesentlichen identisch.
  • In 17 werden Ionenstrahlen so gesteuert, dass sie Dotierungsmittel mit einem Winkel θ2 implantieren, der gegenüber einer vertikalen Linie geneigt ist. In einigen Ausführungsformen kann θ2 in einem Bereich zwischen etwa 5 und etwa 25 Grad liegen. Verglichen mit 16, in der der Winkel θ1 nur 10 Grad beträgt, erreichen Dotierungsmittel, die den Grat mit dem Winkel θ2 erreichen, eine noch kleinere wirksame Tiefe. Die Implantationsenergie, die mit dem Winkel θ2 verwendet wird, kann niedriger als die Implantationsenergie sein, die mit dem Winkel θ1 verwendet wird. Ähnlich ist die Dotierungsmittelkonzentration an einer Oberseite 1093' und einer Unterseite 1094 des Wannenbereichs 109 im Wesentlichen gleich. In 18 werden Ionenstrahlen so gesteuert, dass sie Dotierungsmittel mit einem Winkel θ3 implantieren, der gegenüber einer vertikalen Linie geneigt ist. In einigen Ausführungsformen beträgt θ3 etwa 30 Grad. Ein mittlerer Wannenbereich oder ein Anti-Durchgriff-(APT)-Bereich 109A wird in dem Schema von 18 ausgebildet. Die Dosis der APT-Implantation ist höher als die, die in der Wannenimplantation verwendet wird, so dass der APT-Bereich stärker dotiert ist als der Wannenbereich. Ähnlich ist die Dotierungsmittelkonzentration an einer Oberseite 1091 und einer Unterseite 1092 des APT-Bereichs 109A in Wesentlichen identisch.
  • Man beachte, dass in 16 bis 18, da der Wannenbereich 109 oder der APT-Bereich 109A dotiert ist, die erste Isolierschicht 103B auch ohne jede Abschirmung dotiert wird. Die erste Isolierschicht 103B ist somit ein dotierter Bereich mit einer Dotierungsmittelkonzentration von mindestens 1019cm-3 . In 19 wird eine zweite Isolierschicht 103A über der ersten Isolierschicht 103B abgeschieden. Da es keine nachfolgenden Implantationsvorgänge gibt, ist die zweite Isolierschicht 103B im Wesentlichen undotiert. Da die erste Isolierschicht 103B und die zweite Isolierschicht 103A in unterschiedlichen Vorgängen ausgebildet werden, kann eine Grenzfläche, die einen oberen undotierten Abschnitt und einen unteren dotierten Abschnitt trennt, angeordnet werden. In 19 umfasst der zweite Abschnitt 109 einen APT-Bereich 109A und einen Wannenbereich 109B. Die beiden Bereiche können mittels SIMS gemäß unterschiedlicher Dotierungsmittelkonzentrationen identifiziert werden, die vorher beschrieben wurden.
  • In 20 wird die Maskenschicht 203 durch einen Nassätzvorgang entfernt. In einigen Ausführungsformen wird die Nitridschicht 202 der Mehrfachschicht über den Graten 101 in dem vorliegenden Vorgang auch entfernt. Im Ergebnis wird die Oxidschicht 201 der Mehrfachschicht freigelegt. Wenn die FinFET-Struktur in einem E/A-Bereich einer integrierten Schaltung (IC) liegt, kann die Oxidschicht 201 als Kontaktstellen-Oxidschicht erhalten werden. Wenn die FinFET-Struktur in anderen Bereichen des ICs liegt, kann die Oxidschicht 201 entfernt werden und eine high-k-dielektrische Schicht 108 erneut abgeschieden werden, wie in 21 gezeigt ist. In 22 wird ein Metallgate 105 ausgebildet, um die Grate 101 und die Isolierschichten 103A, 103B zu bedecken.
  • Die vorliegende Offenbarung sieht eine FinFET-Struktur vor, die einen Dotierungsmittel-freien Kanalbereich, einen gleichförmig dotierten Wannenbereich und einen gleichförmig dotierten APT-Bereich aufweist. Ein Verfahren zur Herstellung einer solchen FinFET-Struktur ist auch offenbart. Die hier beschriebene FinFET-Struktur erreicht eine bessere Trägerbeweglichkeit und kann den Kurzkanaleffekt besser unterdrücken.
  • Die vorliegende Offenbarung sieht eine FinFET-Struktur vor. Die FinFET-Struktur umfasst einen Grat und ein Gate, das einen ersten Abschnitt des Grats umgibt. Eine Dotierungsmittelkonzentration in dem ersten Abschnitt des Grats ist niedriger als etwa 1017cm-3 .
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die FinFET-Struktur weiter eine Isolierschicht, die einen zweiten Abschnitt des Grats umgibt. Die Dotierungsmittelkonzentration des zweiten Abschnitts des Grats ist größer als etwa 5·1018cm-3.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die FinFET-Struktur weiter eine Isolierschicht, die einen zweiten Abschnitt des Grats umgibt. Die Isolierschicht umfasst eine untere Schicht und eine obere Schicht und die untere Schicht ist über einem Substrat angeordnet, das mit dem Grat verbunden ist, und hat eine Dotierungsmittelkonzentration, die größer als etwa 1019cm-3 ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die FinFET-Struktur weiter eine Isolierschicht, die einen zweiten Abschnitt des Grats umgibt. Die Isolierschicht umfasst eine untere Schicht und eine obere Schicht. Die obere Schicht ist über der unteren Schicht angeordnet und hat eine Dotierungsmittelkonzentration, die niedriger als etwa 1017cm-3 ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst der zweite Abschnitt des Grats weiter einen stärker dotierten Bereich in der Nähe einer Grenzfläche des ersten Abschnitts und des zweiten Abschnitts des Grats. Die Dotierungsmittelkonzentration in einer Oberseite und einer Unterseite des stärker dotierten Bereichs ist im Wesentlichen gleich.
  • In einigen Ausführungsformen der vorliegenden Offenbarung ist die Dotierungsmittelkonzentration des stärker dotierten Bereichs größer als etwa 1019cm-3 .
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst der zweite Abschnitt des Grats weiter einen schwächer dotierten Bereich unter dem stärker dotierten Bereich. Die Dotierungsmittelkonzentration in einer Oberseite und einer Unterseite des schwächer dotierten Bereichs ist im Wesentlichen gleich.
  • Die vorliegende Offenbarung sieht eine MOS-Struktur vor. Die MOS-Struktur umfasst einen Grat und eine Isolierschicht, die einen Wannenabschnitt des Grats umgibt. Ein Kanalabschnitt des Grats ragt aus der Isolierschicht hervor. Eine Dotierungsmittelkonzentration in einem oberen Abschnitt der Isolierschicht ist wesentlich niedriger als eine Dotierungsmittelkonzentration in einem unteren Abschnitt der Isolierschicht.
  • In einigen Ausführungsformen der vorliegenden Offenbarung ist die Dotierungsmittelkonzentration des oberen Abschnitts niedriger als etwa 1017cm-3 .
  • In einigen Ausführungsformen der vorliegenden Offenbarung ist der Kanalabschnitt von einem Metallgate umgeben und eine Dotierungsmittelkonzentration des Kanalbereichs ist niedriger als etwa 1017cm-3 .
  • In einigen Ausführungsformen der vorliegenden Offenbarung ist die Dotierungsmittelkonzentration des Wannenabschnitts größer als etwa 5·1018cm-3 .
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Wannenabschnitt weiter einen Anti-Durchgriffbereich in der Nähe des Kanalabschnitts. Eine Konzentrationsdifferenz zwischen einer Oberseite und einer Unterseite des Anti-Durchgriffbereichs ist kleiner als etwa 3 %.
  • In einigen Ausführungsformen der vorliegenden Offenbarung sind der obere Abschnitt und der untere Abschnitt der Isolierschicht zwei Schichten, die eine Grenzfläche zwischen sich aufweisen.
  • Die vorliegende Offenbarung sieht ein Verfahren zur Herstellung einer FinFET-Struktur vor. Das Verfahren umfasst (1) das Ausbilden eines Halbleitergrats, der teilweise in einer ersten Isolierschicht angeordnet ist; (2) das Ausbilden einer Maskenschicht, die eine obere Fläche und eine Seitenwand eines Abschnitts des Halbleitergrats bedeckt, der aus der ersten Isolierschicht hervorragt; (3) das Entfernen eines Abschnitts der ersten Isolierschicht, um eine Seitenwand des Halbleitergrats freizulegen; und (4) das Dotieren des Halbleitergrats durch einen Implantationsvorgang in einem Winkel.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren weiter das Ausbilden einer zweiten Isolierschicht über der ersten Isolierschicht.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren weiter das Ausbilden einer Mehrfachschicht, die eine Oxidschicht und eine Nitridschicht über der oberen Fläche des Halbleitergrats umfasst.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der Maskenschicht, die die obere Fläche und die Seitenwand des Abschnitts des Halbleitergrats bedeckt, der aus der ersten Isolierschicht hervorragt, das flächendeckende Abscheiden einer Maskenschicht über der oberen Fläche und der Seitenwand des Abschnitts des Halbleitergrats, der aus der ersten Isolierschicht hervorragt.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Entfernen eines Abschnitts der ersten Isolierschicht, um die Seitenwand des Halbleitergrats freizulegen, (1) das Entfernen der Maskenschicht, die über einer oberen Fläche der ersten Isolierschicht angeordnet ist; und (2) das Ätzen eines Abschnitts der ersten Isolierschicht auf eine vorbestimmte Tiefe.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Dotieren des Halbleitergrats durch einen Implantationsvorgang mit einem geneigten Winkel das Anwenden einer Implantation mit einem kleinen Winkel und einer Energie von etwa 1 KeV oder weniger.
  • In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren weiter das Entfernen der Maskenschicht von dem Halbleitergrat.

Claims (20)

  1. FinFET-Struktur, die Folgendes umfasst: einen Grat (101); ein Gate (105), das einen ersten Abschnitt (107) des Grats umgibt; und eine Isolierschicht (103), die einen zweiten Abschnitt (109) des Grats umgibt; wobei eine Dotierungsmittelkonzentration in dem ersten Abschnitt des Grats niedriger als 1017/cm3 ist und die Dotierungsmittelkonzentration in dem zweiten Abschnitt des Grats größer als 5 · 1018/cm3 ist; und wobei wobei der zweite Abschnitt (109) des Grats (101) weiter einen stärker dotierten Bereich (109A) in der Nähe einer Grenzfläche des ersten Abschnitts und des zweiten Abschnitts des Grats umfasst, wobei die Dotierungsmittelkonzentration in dem stärker dotierten Bereich (109A) größer ist als in dem ersten Abschnitt (107) und in dem verbleibenden Bereich des zweiten Abschnitts (109) des Grats und wobei die Dotierungsmittelkonzentration in dem stärker dotierten Bereich (109A) gleichmäßig ist.
  2. FinFET-Struktur nach Anspruch 1, wobei die Isolierschicht eine untere Schicht (103B) und eine obere Schicht (103A) umfasst, wobei die untere Schicht über einem Substrat (100), das mit dem Grat (101) verbunden ist, auf einer Höhe unterhalb des zweiten Abschnitts (109) des Grats angeordnet ist, die obere Schicht über der unteren Schicht auf der Höhe des zweiten Abschnitts (109) des Grates angeordnet ist, und wobei die untere Schicht (103B) eine Dotierungsmittelkonzentration hat, die größer als 1019/cm3 ist.
  3. FinFET-Struktur nach Anspruch 2, wobei die obere Schicht eine Dotierungsmittelkonzentration hat, die niedriger als 1017/cm3 ist.
  4. FinFET-Struktur nach einem der vorangegangenen Ansprüche, wobei die Dotierungsmittelkonzentration des stärker dotierten Bereichs (109A) größer als 1019/cm3 ist.
  5. FinFET-Struktur nach einem der vorangegangenen Ansprüche, wobei der zweite Abschnitt (109) des Grats (101) weiter einen schwächer dotierten Bereich (109B) unter dem stärker dotierten Bereich (109A) umfasst, wobei die Dotierungsmittelkonzentration in einer Oberseite und einer Unterseite des schwächer dotierten Bereichs gleich ist.
  6. MOS-Struktur, die Folgendes umfasst: einen Grat (101); und eine Isolierschicht (103), die einen Wannenabschnitt 109 des Grats (101) umgibt, wobei ein Kanalabschnitt 107 des Grats (101) aus der Isolierschicht hervorragt, wobei der Wannenabschnitt (109) einen stärker dotierten Anti-Durchgriffbereich (109A) in der Nähe des Kanalabschnitts umfasst, wobei die Isolierschicht eine untere Schicht (103B) und eine obere Schicht (103A) umfasst, wobei die untere Schicht über einem Substrat (100), das mit dem Grat (101) verbunden ist, auf einer Höhe des Grats unter dem Wannenabschnitt (109A) angeordnet ist und die obere Schicht über der unteren Schicht auf der Höhe des Wannenabschnitts (109) angeordnet ist, wobei eine Dotierungsmittelkonzentration in der oberen Schicht (103A) der Isolierschicht um wenigstens zwei Größenordnungen niedriger als eine Dotierungsmittelkonzentration in der unteren Schicht (103B) der Isolierschicht ist.
  7. MOS-Struktur nach Anspruch 6, wobei die Dotierungsmittelkonzentration in dem stärker dotierten Anti-Durchgriffbereich (109A) gleichmäßig verteilt und eine Konzentrationsdifferenz zwischen einer Oberseite und einer Unterseite des Anti-Durchgriffbereichs kleiner als 3 % ist.
  8. MOS-Struktur nach Anspruch 6 oder 7, wobei die Dotierungsmittelkonzentration der oberen Schicht (103A) niedriger als 1017/cm3 ist.
  9. MOS-Struktur nach Anspruch 6, 7 oder 8, wobei der Kanalbereich von einem Metallgate (108) umgeben ist, wobei eine Dotierungsmittelkonzentration des Kanalbereichs niedriger als 1017/cm3 ist.
  10. MOS-Struktur nach einem der Ansprüche 6 bis 9, wobei die Dotierungsmittelkonzentration des Wannenabschnitts (109) größer als 5· 1018/cm3 ist.
  11. MOS-Struktur nach einem der Ansprüche 6 bis 10, wobei die Dotierungsmittelkonzentration des stärker dotierten Anti-Durchgriffbereich (109A) größer als 1019/cm3 ist.
  12. MOS-Struktur nach einem der Ansprüche 6 bis 11, wobei die Dotierungsmittelkonzentration des Wannenbereichs (109) ungefähr gleich der Dotierungsmittelkonzentration der unteren Schicht (103B) ist.
  13. MOS-Struktur nach einem der Ansprüche 8 bis 12, wobei die obere Schicht (103A) und die untere Schicht (103B) eine Grenzfläche zwischen sich aufweisen.
  14. Verfahren zur Herstellung einer FinFET-Struktur, das Folgendes umfasst: Ausbilden eines Halbleitergrats (101), der teilweise in einer ersten Isolierschicht (103) angeordnet ist; Ausbilden einer Maskenschicht (203), die die obere Fläche und die Seitenwände des Abschnitts des Halbleitergrats (101) bedeckt, der aus der ersten Isolierschicht (103) hervorragt; Entfernen eines oberen Abschnitts der ersten Isolierschicht (103), um einen Teil der Seitenwände des Halbleitergrats (101) unter der Maskenschicht (203) freizulegen; und Dotieren des Halbleitergrats (101) durch einen Winkel-Implantationsvorgang, so dass ein unterer Wannenabschnitt des Halbleitergrats mit einer erhöhten Dotiermittelkonzentration gebildet wird.
  15. Verfahren nach Anspruch 14, das weiter das Ausbilden einer zweiten Isolierschicht (103A) über der ersten Isolierschicht nach dem Dotieren umfasst, so dass die erste und die zweite Isolierschicht (103A, 103B) einen Wannenabschnitt (109) des Grats (101) umgeben und ein Kanalabschnitt (107) des Grats (101) aus den Isolierschichten hervorragt.
  16. Verfahren nach Anspruch 14 oder 15, das weiter das Ausbilden einer Mehrfachschicht, die eine Oxidschicht (201) und eine Nitridschicht (202) umfasst, über der oberen Fläche des Halbleitergrats (101) umfasst.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Ausbilden der Maskenschicht (203), die die obere Fläche und die Seitenwand des Abschnitts des Halbleitergrats (101) bedeckt, der aus der ersten Isolierschicht (103) hervorragt, das flächendeckende Abscheiden einer Maskenschicht über der oberen Fläche und den Seitenwänden des Abschnitts des Halbleitergrats (101), der aus der ersten Isolierschicht (103) hervorragt, umfasst.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei das Entfernen eines Abschnitts der ersten Isolierschicht (103), um die Seitenwände des Halbleitergrats (101) freizulegen, Folgendes umfasst: Entfernen der Maskenschicht (203), die über einer oberen Fläche der ersten Isolierschicht (103) angeordnet ist; und Ätzen eines Abschnitts der ersten Isolierschicht (103) auf eine vorbestimmte Tiefe.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei das Dotieren des Halbleitergrats (101) durch einen Winkel-Implantationsvorgang das Anwenden einer Implantation mit einem geneigten Winkel und einer Energie von 1 KeV oder weniger umfasst.
  20. Verfahren nach einem der Ansprüche 14 bis 19, das weiter das Entfernen der Maskenschicht (203) von dem Halbleitergrat (101) umfasst.
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