DE102008029791A1 - Verfahren zur Herstellung von Halbleiterbauelementen - Google Patents

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Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauelements kann ein Ausbilden einer Wanne in einem Halbleitersubstrat, und dann ein Ausbilden eines Gateoxids auf und/oder über dem Halbleitersubstrat, und dann ein Ausbilden eines Gates auf und/oder über dem Gateoxid, und dann ein Ausbilden eines Taschenbereichs unter dem Gate, und dann ein Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat, und dann ein Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat, und dann ein Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat umfassen.

Description

  • VERFAHREN ZUR HERSTELLUNG VON HALBLEITERBAUELEMENTEN
  • Die vorliegende Patentanmeldung beansprucht die Priorität der (am 26. Juni 2007 eingereichten) koreanischen Patentanmeldung Nr. 10-2007-0062635 , die hiermit durch Bezugnahme vollständig aufgenommen wird.
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterbauelemente und insbesondere auf ein Verfahren zur Herstellung eines Halbleiterbauelements.
  • HINTERGRUND
  • Da eine Gatelänge eines Komplementär-Metall-Oxid-Halbleiter-Feldeffekttransistors (CMOSFET) unter 90 nm verkürzt wurde, wurden Technologien zum Verbessern der Leistung derartiger Bauelemente und zum Senken des Energieverbrauchs erforscht. Doch viele Halbleiterhersteller hängen wegen der Schwierigkeit der Technologieentwicklung, beachtlicher Technologieentwicklungskosten usw. von der Technologie fortschrittlicher Unternehmen ab.
  • ZUSAMMENFASSUNG
  • Ausführungsformen betreffen ein Verfahren zur Herstellung eines Halbleiterbauelements, das die Leistung des Bauelements durch Verwendung von vereinfachenden Prozessen verbessern kann.
  • Ausführungsformen beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, das mindestens einen der folgenden Schritte umfassen kann: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden eines Gateoxids auf und/oder über dem Halbleitersubstrat; und dann Ausbilden eines Gates auf und/oder über dem Gateoxid; und dann Ausbilden eines Taschenbereichs unter dem Gate; und dann Ausführen einer ersten Spitzen-Ausheilung am Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains am Halbleitersubstrat; und dann Ausführen einer zweiten Spitzen-Ausheilung am Halbleitersubstrat.
  • Ausführungsformen beziehen sich auf ein Verfahren, das mindestens einen der folgenden Schritte umfassen kann: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden einer Gatestruktur auf dem Halbleitersubstrat; und dann Ausbilden eines Taschenbereichs unter der Gatestruktur; und dann Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat durch aufeinander folgendes Implantieren einer ersten Vielzahl von Phosphorionen, einer Vielzahl von Arsenionen und einer zweiten Vielzahl von Phosphorionen in einen NMOS-Bereich des Halbleitersubstrats und aufeinander folgendes Implantieren einer ersten Vielzahl von Borionen und einer zweiten Vielzahl von Borionen in einen PMOS-Bereich des Halbleitersubstrats; und dann Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat.
  • Ausführungsformen beziehen sich auf ein Verfahren, das mindestens einen der folgenden Schritte umfassen kann: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden einer Gatestruktur auf dem Halbleitersubstrat; und dann Ausführen einer Gate-Vordotierung durch Implantieren von Ionen eines ersten Dotierstofftyps in einen NMOS-Bereich des Halb leitersubstrats; und dann Ausbilden eines Taschenbereichs unter der Gatestruktur; und dann Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat durch aufeinander folgendes Implantieren von Ionen des ersten Dotierstofftyps, Ionen eines zweiten Dotierstofftyps und Ionen des ersten Dotierstofftyps in den NMOS-Bereich und aufeinander folgendes Implantieren von Ionen eines dritten Dotierstofftyps und Ionen des dritten Dotierstofftyps in einen PMOS-Bereich des Halbleitersubstrats; und dann Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat.
  • ZEICHNUNGEN
  • Die Beispiele von 1 und 2 stellen eine Ion-Ioff-Charakteristik eines Bauelements beim Anwenden einer Plasmanitridierung auf NMOS und PMOS gemäß Ausführungsformen dar.
  • Die Beispiele von 3 und 4 stellen einen Vergleich zwischen einem Simulationsergebnis und einem Messergebnis bei einem tatsächlichen Los für die Ion-Ioff-Charakteristik bei NMOS und PMOS gemäß Ausführungsformen dar.
  • Die Beispiele von 5 und 6 stellen Ion-Ioff-Charakteristiken von NMOS und PMOS bezogen auf eine Gate-Poly-Dicke gemäß Ausführungsformen dar.
  • Das Beispiel von 7 stellt eine Schwellenspannungsverteilung eines Langkanal-Bauelements bezogen auf eine Gate-Poly-Dicke gemäß Ausführungsformen dar.
  • Die Beispiele von 8 und 9 stellen Ion-Ioff-Charakteristiken von NMOS und PMOS bezogen auf einen Stickstoffgehalt bei einem Plasmanitridierungsprozess DPN gemäß Ausführungsformen dar.
  • Das Beispiel von 10 stellt eine Ion-Ioff-Charakteristik eines Bauelements bezogen auf eine Implantationsdosis bei einem Taschenbereich-Implantationsprozess gemäß Ausführungsformen dar.
  • Das Beispiel von 11 stellt eine Vt-Roll-off-Charakteristik eines Bauelements bezogen auf eine Implantationsdosis bei einem Taschenbereich-Implantationsprozess gemäß Ausführungsformen dar.
  • Die Beispiele von 12 und 13 stellen eine Ion-Ioff-Charakteristik eines Bauelements bezogen auf eine Dosis zum Implantieren eines tiefen S/D und eine Energie zum Implantieren eines tiefen S/D bei einem Prozess zum Implantieren eines tiefen S/D für NMOS und PMOS gemäß Ausführungsformen dar.
  • Die Beispiele von 14 und 15 stellen eine Ion-Ioff-Charakteristik von NMOS und PMOS nach der Temperatur eines Spitzen-Ausheilungsprozesses gemäß Ausführungsformen dar.
  • Das Beispiel von 16 stellt einen Gate-Vordotierprozess für eine Verbesserung der Bauelementleistung eines NMOS gemäß Ausführungsformen dar.
  • Das Beispiel von 17 stellt einen Vergleich der Ion-Ioff-Charakteristik bei einem NMOS, auf den ein Gate-Vordotierprozess angewendet wird, und einem NMOS, auf den der Gate- Vordotierprozess nicht angewendet wird, gemäß Ausführungsformen dar.
  • Die Beispiele von 18 und 19 stellen ein Messergebnis eines Gate-Leckstroms in einem allgemeinen 90 nm-Logik-Transistor für NMOS und PMOS gemäß Ausführungsformen dar.
  • Das Beispiel von 20 stellt ein Ablaufschaubild eines Verfahrens zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen dar.
  • Das Beispiel von 21 stellt die Leistung von einem mit dem Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen hergestellten NMOS dar.
  • BESCHREIBUNG
  • Wenn in der Beschreibung der Ausführungsform eine jegliche Schicht (Film), ein Bereich, ein Muster oder Strukturen als "auf/oberhalb/über/oberseitig von" oder als "unten/unterhalb/unter/niedriger" von jeglicher Schicht (Film), dem Bereich, dem Muster oder den Strukturen ausgebildet beschrieben wird bzw. werden, kann das so verstanden werden, dass jegliche Schicht (Film), ein Bereich, ein Muster oder Strukturen in direktem Kontakt mit jeglicher Schicht (Film), dem Bereich, dem Muster oder den Strukturen ausgebildet ist bzw. sind, und es kann ferner so verstanden werden, dass eine andere Schicht (Film), ein anderer Bereich, ein anderes Muster oder andere Strukturen zusätzlich dazwischen ausgebildet ist bzw. sind. Daher sollten die Bedeutungen in Übereinstimmung mit der technischen Idee der Ausführungsform beurteilt werden.
  • Gemäß Ausführungsformen werden verschiedene Messungen durchgeführt, indem die Prozessbedingungen eines Ionenimplantationsprozesses und eines Ausheilungsprozesses geändert werden, um eine elektrische Eigenschaft des Halbleiterbauelements zu verbessern. Vor dem Verarbeiten eines tatsächlichen Loses wird eine Simulation für eine Bestimmung einer Bedingung für einen Ionenimplantationsprozess durchgeführt, wobei die Größe eines allgemeinen 90 nm-Logik-Transistors und eine Änderung der elektrischen Eigenschaft von Bauelementen bezogen auf einen Plasmanitridierungsprozess und einen Spitzen-Ausheilungsprozess in Betracht gezogen werden. Auf Grundlage von der durch die Simulation erhaltenen Ionenimplantationsprozessbedingung wird die elektrische Eigenschaft des Bauelements bestätigt und ein optimierter Versuch für eine Ionenimplantationsprozessbedingung und eine Prozessbedingung einer anschließenden Ausheilung wird ausgeführt, um die Leistung des Bauelements zu verbessern. Eine Bestimmung einer Ionenimplantationsprozessbedingung, ein Optimierungsprozess zum Ionenimplantationsprozess und zum anschließenden Ausheilungsprozess und eine hierauf basierende Änderung der Bauelementleistung werden durch die Simulation wie folgt im Einzelnen beschrieben.
  • Gemäß Ausführungsformen können, um die Eigenschaften eines Bauelements zu steigern, eine Optimierung für einen Gatestapel, eine Prozessbedingung der Taschenbereich-Implantation, eine Implantation eines tiefen Source/Drains und eine Spitzen-Ausheilung erzielt werden. Die Bestimmung für eine Plasmanitridierungsprozess- und eine Ionenimplantationsprozessbedingung durch eine Simulation wird zuerst wie folgt beschrieben. Gemäß Ausführungsformen werden eine Beurteilung der Plasmanitridierung und eine Leistungsänderung eines Bauelements dafür ausgewertet, um einen allgemeinen 90 nm-Logik- Transistor-Prozess zu entwickeln. Bei der Plasmanitridierung kann ein im Vergleich zur existierenden thermischen Nitridierung höherer Stickstoffgehalt zu einem Gateoxid hinzugefügt werden. Durch einen solchen Prozess kann eine äquivalente Oxiddicke (E. O. T.) wirksam verringert werden. Um eine auf der Plasmanitridierung basierende Änderung der Bauelementleistung zu erhalten, wird eine Plasmanitridierung auf einen existierenden 0,13 μm-Logik-Trarisistor-Prozess angewendet.
  • Die Beispiele von 1 und 2 stellen jeweils Ion-Ioff-Charakteristiken eines Bauelements beim Anwenden einer Plasmanitridierung auf NMOS und PMOS bereit. Ion bezeichnet einen Strom zwischen Drain und Source bei einer Kanalbildung. Ioff bezeichnet einen Strom zwischen Drain und Source bei nicht erfolgender Kanalbildung. "NO-GATE" bezeichnet ein aus Nitrid-Oxid gebildetes Gate, und 20 Å und 18 Å, geben jeweils die Gatedicke an. 5% DPN bezeichnet eine entkoppelte Plsmanitridierung (DPN) mit einem Stickstoffgehalt von 5%. • gibt an, das keine Plasmanitridierung ausgeführt wird, während
    Figure 00070001
    angibt, dass eine Plasmanitridierung ausgeführt wird.
  • Wie in den Beispielen von 1 und 2 dargestellt, wird, wenn NMOS und PMOS die gleiche Dicke des Gateoxids haben und wenn die Plasmanitridierung angewendet wird, eine Ion-Ioff-Charakteristik eines Bauelements bei allen NMOS und PMOS verbessert. Wenn die Plasmanitridierung auf das Gateoxid des NMOS und des PMOS angewendet wird, heißt das, kann eine äquivalente Oxiddicke (E. O. T.) wirksam auf die selbe Gateoxiddicke herabgesetzt werden. Mit einem solchen Ergebnis kann eine Simulation zur Bestimmung einer Ionenimplantationsprozessbedingung ausgeführt werden. Beim Ausführen der Simulation können eine Plasmanitridierung, eine bei einem Ausbilden eines Seitenwandspacers verbleibende Oxidstruktur, ein Spitzen- Ausheilungsprozess usw. in Betracht gezogen werden. Durch die Simulation können Bedingungen für Prozesse für eine Kanalimplantation, eine Taschenbereich-Implantation (hier kann Taschenbereich auch Halo bedeuten), eine Implantation eines schwach dotierten Drains (LDD) und eine Implantation eines tiefen S/D vorbestimmt werden. Die folgende Beispielstabelle 1, die durch die Simulation bestimmt wurde, stellt einen Ionenimplantationsprozess und einen Ausheilungsprozess eines 90 nm-Logik-Transistors gemäß Ausführungsformen bereitet. Tabelle 1
    Sequenz NMOS PMOS
    Wanne B, 204–276 KeV, vw. 240 KeV, 1,5E13–2,3E13, vw. 2,0E13 B, 76–104KeV, vw. 90 KeV, 1,2E13–1,8E13, vw. 1,5E13 P, 380–520 KeV, vw. 450 KeV, 0,85E13–1,15E13, vw. 1,0E13 P, 187–253 KeV, vw. 220 KeV, 0,85E13–1,15E13, vw. 1,0E13
    Kanal B, 17–23KeV, vw. 20 KeV, 3,0E12–4,2E12, vw. 3,6E12 (Neigungswinkel: 7°) As, 85–115 KeV, vw. 100 KeV, 4,6E12–6,4E12, vw. 5,5E12 (Neigungswinkel: 7°)
    CNH B, 17–23 KeV, vw. 20 KeV, 6,1E12–8,3E12, vw. 7,2E12 (Neigungswinkel: 7°)
    Wannenausheilung, 820–1260°C, vw. 1095°C, 17–23 sec, vw. 20 sec
    Taschenbereich BF2, 42–58 KeV, vw. 50 KeV, 3,4E13–4,8E13, vw. 4,1E13 27–33 Grad, vw. 30 Grad Neigung (4R) As, 50–70 KeV, vw. 60 KeV, 1,9E13–2,7E13, vw. 2,3E13 36–44 Grad, vw. 40 Grad Neigung (4R)
    LDD As, 1,7–2,3 KeV, vw. 2 KeV, 8,1E14–11,1E14, vw. 9,6E14 BF2, 1,2–1,8 KeV, vw. 1,5KeV, 4,6E14–6,4E14, vw. 5,5E14
    LN Ausheilung: Spitze, 750–1250°C, vw. 1000°C
    SW Ausheilung: Spitze, 710–1093°C, vw. 950°C
    Tiefes S/D P, 25–35 KeV, vw. 30 KeV, 5,1E13–6,9E13, vw. 6,0E13 As, 25–35 KeV, vw. 30 KeV, 1,6E15–2,3E15, vw. 2,0E15 P, 6,5–9,5 KeV, vw. 8 KeV, 0,85E15–1,15E15, vw. 1,0E15 B, 8,5–11,5 KeV, vw. 10 KeV, 4,2E13–5,8E13, vw. 5,0E13 B, 3,4–4,6KeV, vw. 4 KeV, 2,2E15–3,0E15, vw. 2,6E15
    XP Ausheilung: Spitze, 1000–1100°C, vw. 1050°C
  • Wie in der Beispielstabelle 1 dargestellt, bezeichnet "Wanne" eine Implantation für eine Wanne, "Kanal" bezeichnet eine Implantation für einen Kanal eines Niederspannungs-(LV)-Transistors, "CHN" bezeichnet eine Implantation für einen Kanal eines Hochspannungstransistors, "Taschenbereich" bezeichnet eine Taschenbereich-Implantation, LDD bezeichnet eine LDD-Implantation, Tiefes S/D bezeichnet eine Implantation eines tiefen S/D und B, P, As und BF2 bezeichnen Fremdionen. LN bezeichnet eine Ausheilung für ein LDD, SW bezeichnet eine Ausheilung bei einer Seitenwand und XP bezeichnet eine Ausheilung bei einem tiefen S/D. Des Weiteren bezeichnet vw. einen Vorzugswert und Neigung (4R) gibt an, dass ein Ionenimplantationstarget vier Mal um 90 Grad dreht, wobei es jeweils eine viertel Implantation der gesamten Ionenimplantationsmenge ausführt. E12, E13, E14 und E15 bezeichnen 1012, 1013, 1014 bzw. 1015.
  • Wie in der Beispielstabelle 1 dargestellt, wurde die Bedingung der Implantation eines tiefen S/D im Vergleich zum existierenden 0,13 μm-Bauelement anders. Dies dient zur wirksamen Steuerung eines Kurzkanaleffekts durch eine Lateraldiffusion eines Dotierstoffs eines tiefen S/D, da eine Gatelänge und eine Seitenspacerwandbreite im Vergleich zum existierenden 0,13 μm-Bauelement schnell verringert werden. Das heißt, dass bei einem NMOS eine Implantation eines tiefen S/D ausgeführt werden kann, und Arsen (As), das schwerer als das existierende Phosphor (P) ist, zugleich angewendet werden kann. Bei einem PMOS kann eine Implantation in zwei Schritten mit Bor (B) ausgeführt werden. Ferner kann die Implantationsenergie der LDD-Implantation LN, LP IMP, im Vergleich zu einem 0,13 μm-Bauelement herabgesetzt werden. Ein Ausheilungsprozess (LN Ausheilung und SW Ausheilung) kann nach der LDD-Implantation durch eine Spitzen-Ausheilung ausgeführt werden. Beispiels weise kann die Spitzen-Ausheilung vorzugsweise bei einer Temperatur zwischen 950 und 1000°C ausgeführt werden. Außerdem kann ein Ausheilungsprozess XP ANL, der nach der Implantation eines tiefen S/D ausgeführt wird, durch eine Spitzen-Ausheilung ausgeführt werden. Beispielsweise kann die Spitzen-Ausheilung bei einem Temperaturbereich zwischen 1000 und 1100°C ausgeführt werden. Demgemäß kann eine Sperrschichttiefe zwischen Drain und Source wirksam verringert werden, und ein Kurzkanaleffekt kann durch Verwendung der Spitzen-Ausheilung im Vergleich zur existierenden schnellen thermischen Bearbeitung (RTP) wirksam gesteuert werden.
  • Die Beispiele von 3 und 4 bieten einen Vergleich zwischen einem Simulationsergebnis (dargestellt als eine schraffierte Linie) und einem Messergebnis (dargestellt als Punkte aus o, Δ, ∇ usw.) bei einem tatsächlichen Los für eine Ion-Ioff-Charakteristik bei einem NMOS und einem PMOS gemäß Ausführungsformen. Hier bezeichnet Prozessprotokoll (POR) eine Ausgangsprozessbedingung. Wie in den Beispielen von 3 und 4 dargestellt, stimmt das Simulationsergebnis gut mit dem tatsächlichen Messergebnis überein. Ferner muss die E. O. T. des Bauelements relativ mehr verringert werden, um die Ion-Ioff-Charakteristik zu verbessern. Die in den Beispielen von 3 und 4 dargestellte "Ziel" stellt einen Wert bereit, der zum Angleichen an eine in den nämlichen Branchen vorgeschlagenen Bauelementeigenschaft erforderlich ist. Anschließend werden eine Bauelementleistungsänderung und eine auf der Dicke des Poly-Gates und einem Gateoxidprozess basierende Prozessoptimierung, d. h. eine Optimierung eines Gatestapels, wie folgt beschrieben.
  • Bei der Leistung eines MOSFET kann ein aus einem Poly-Gate und einem Gateoxid aufgebauter Gatestapel eine Kernstruktur aufweisen, die eine Bauelementleistung bestimmt. Aus diesem Grund bestimmt der Gatestapel eine Schwellenspannung des Bauelements und einen großen Teil der Ion-Ioff-Charakteristik. Bei einer Entwicklung eines 90 nm-Bauelement-Prozesses können eine Dickenoptimierung des Poly-Gates und eine Optimierung für einen eine Plasmanitridierung einschließenden Prozess zum Ausbilden des Gateoxids ausgeführt werden.
  • Die Beispiele von 5 und 6 zeigen jeweils die Ion-Ioff-Charakteristiken von NMOS und PMOS bezogen auf eine Gate-Poly-Dicke gemäß Ausführungsformen. Hier kennzeichnen ⎕, o und Δ jeweils 50 nm, 65 nm und 80 nm für Gatelängen und Breite 10 μm gibt 10 μm für eine aktive Breite an. Ein Versuch für zwei Bedingungen von 1500 Å und 1300 Å bei der Gate-Poly-Dicke wird ausgeführt. Wie in den Beispielen von 5 und 6 dargestellt, ist bei einer auf der Gate-Poly-Dicke basierenden Leistungsänderung eines Bauelements der NMOS im Vergleich zum PMOS empfindlicher. Dies kann aus einem Unterschied beim Dotierstoff des tiefen S/D des NMOS und des PMOS resultieren. Das bedeutet, dass beim NMOS Phosphor und Arsen, die relativ schwer sind, auf den Prozess zum Implantieren eines tiefen S/D angewendet werden können, und eine Aktivierung von Dotierstoffen des Gate-Poly in einem anschließenden Spitzen-Ausheilungsprozess und ein Dotierprofil im Gate-Poly und in der Gateoxid-Grenzfläche sind entsprechend einem Unterschied der Gate-Poly-Dicke empfindlich. Andererseits ist beim PMOS ein Dotierstoff eines tiefen S/D Bor, und eine ausreichende Aktivierung geschieht im Unterschied zum NMOS beim Durchlaufen eines Spitzen-Ausheilungsprozesses, wodurch eine relativ hohe Dotierstoffkonzentration im Gate-Poly und in der Gateoxid-Grenzfläche beibehalten wird. Das heißt, dass der NMOS im Vergleich zum PMOS entsprechend der Aktivierung und dem beim Prozess zum Implantieren eines tiefen S/D verwendeten Dotierstoff einen relativ empfindlicheren Einfluss auf die E. O. T. hat.
  • Das Beispiel von 7 stellt eine Schwellenspannungsverteilung eines Langkanal-Bauelements bezogen auf eine Gate-Poly-Dicke gemäß Ausführungsformen dar. Hier gibt 10/10 Transistor eine aktive Breite/Gatelänge des Transistors an. Wie im Beispiel von 7 dargestellt, wird mit den Ergebnissen der Beispiele von 5 und 6 eine kumulative Verteilung der Schwellenspannung Vt eines Langkanal-Bauelements bezogen auf eine Gate-Poly-Dicke bereitgestellt. Wenn beispielsweise die Dicke des Gate-Poly verringert wird, kann bei der Implantation eines tiefen S/D und dem anschließenden Aktivierungsprozess ein Penetrationseffekt des Dotierstoffs des Poly-Gates in das Substrat hervorgerufen werden. Daher ist eine Schwellenspannungsverteilung eines MOSFET-Bauelements unerwünscht. Wie im Beispiel von 7 dargestellt, besteht bei einem PMOS kein Unterschied zwischen einer Vt-Verteilung eines Transistors mit einem Gate-Poly, das eine Dicke von 1300 Å hat, und einer Vt-Verteilung eines Transistors mit einem Gate-Poly, das eine Dicke von 1500 Å hat. Bei einem NMOS ist die Vt eines Transistors mit einem Gate-Poly der Dicke 1300 Å niedriger als die Vt eines Transistors mit einem Gate-Poly der Dicke 1500 Å. Aus diesem Grund kann die E. O. T. beim Gate-Poly mit der Dicke 1300 Å anders als bei einem mit der Dicke 1500 Å wie oben beschrieben wirksam verringert werden.
  • Die Beispiele von 8 und 9 stellen jeweils die Ion-Ioff-Charakteristiken eines NMOS und eines PMOS bezogen auf einen Stickstoffgehalt bei einem Plasmanitridierungs-DPN-Prozess gemäß Ausführungsformen bereit. Hier gibt 10/0,065 eine aktive Breite/Gatelänge an. Wie in den Beispielen von 8 und 9 dargestellt, zeigt eine Änderung der Charakteristik des NMOS und des PMOS bezogen auf den Stickstoffgehalt eine entgegengesetzte Tendenz (siehe den Pfeil). Dies hat mit einem Phänomen zu tun, dass Stickstoff beim Plasmanitridierungsprozess in das Substrat eindringt, um eine Bor-Diffusion einzuschränken. Dies bedeutet, dass das Phänomen daraus resultiert, dass, da die Konzentration des in das Substrat eindringenden Stickstoffs hoch wird, die Diffusion von Bor in das Kanalgebiet des NMOS und von Bor in das tiefe S/D-Gebiet des PMOS eingeschränkt wird. Gemäß Ausführungsformen kann ein 90 nm-Bauelement eine Gatestapelstruktur aus einem Gate-Poly mit einer Dicke in einem Bereich zwischen 1150 und 1450 Å, vorzugsweise 1300 Å, einem Gate-Dielektrikum, das ein thermisches Oxid verwendet, mit einer Dicke in einem Bereich zwischen 14 und 18 Å, vorzugsweise 16 Å, und einer Plasmanitridierung von Stickstoff mit einer Konzentration in einem Bereich zwischen 8 und 12%, vorzugsweise 10%, unter Berücksichtigung einer Bedingung für die Implantation eines tiefen S/D, einer Poly-Verarmung usw. aufweisen.
  • Eine Optimierung für den Taschenbereich-Implantationsprozess und den Prozess zum Implantieren eines tiefen S/D wird wie folgt beschrieben. Bei einem CMOSFET-Bauelement beeinflusst der Taschenbereich-Implantationsprozess die Bauelementleistung erheblich. Die Taschenbereich-Implantation ist ein Prozess zum Bewältigen eines Kurzkanaleffekts, der bedenklich wird, wenn eine Gatelänge Lg verkürzt wird. Die Taschenbereich-Implantation steht in engem Zusammenhang mit einer Schwellenspannungs-(Vt)-Roll-off-Charakteristik bezogen auf eine Gatelänge eines Bauelements, eine Band-zu-Band Tunnelungscharakteristik usw. Des Weiteren kann der Prozess zum Implantieren eines tiefen S/D mit einem Kurzkanaleffekt und Durchgriff, Sperrschicht-Leckstrom usw. in Verbindung stehen. Insbesondere kann der Prozess zum Implantieren eines tiefen S/D ein sehr signifikanter Prozess sein, weil das Poly-Gate beim Prozess zum Implantieren eines tiefen S/D zugleich dotiert werden kann.
  • Das Beispiel von 10 stellt eine Ion-Ioff-Charakteristik eines Bauelements bezogen auf eine Implantationsdosierung bei einem Taschenbereich-Implantationsprozess gemäß Ausführungsformen bereit, wobei ⎕, o und Δ jeweils 50 nm, 65 nm bzw. 80 nm für Gatelängen angeben. Das Beispiel von 11 stellt eine Vt-Roll-off-Charakteristik eines Bauelements bezogen auf eine Implantationsdosierung bei einem Taschenbereich-Implantationsprozess gemäß Ausführungsformen dar, wobei eine Querachse eine Gatelänge angibt und eine Längsachse Vt angibt. Neben der Richtung des Pfeils in der Zeichnung erhöht sich eine Dosismenge.
  • Wie im Beispiel von 10 dargestellt, steigt die Ion-Ioff-Charakteristik des Bauelements an, je niedriger die Taschenbereich-Implantationsdosierung ist. Wie im Beispiel von 11 dargestellt, kann die Vt eines Langkanal-Bauelements entsprechend der Taschenbereich-Implantationsdosierung verändert werden. Wie in den Ergebnissen der Beispiele von 10 und 11 dargestellt, kann erkannt werden, dass die Taschenbereich-Implantationsdosis die E. O. T. des Bauelements beeinflusst. Das bedeutet, dass ein beim Taschenbereich-Implantationsprozess freigelegtes Gate-Poly durch einen Taschenbereich-Implantationsdotierstoff gegendotiert werden kann. Dadurch wird die Netto-Dotierstoffkonzentration eines Gate-Poly und einer Gateoxid-Grenzfläche verschieden und beeinflusst die E. O. T. Durch ein solches Phänomen erhöht sich, wie im Beispiel von 11 dargestellt, die Schwellenspannung Vt eines Langkanal-Bauelements mit zunehmender Taschenbereich-Implantationsdosierung. Wie oben beschrieben, liegt der Grund dafür, dass die Schwellenspannung Vt des Langkanal-Bauelements zugleich ansteigt, darin, dass der Taschenbereich-Implantationsprozess einer relativ hohen Dosierung ein Faktor für die Zunahme der E. O. T. des Bauelements wird.
  • Die Beispiele von 12 und 13 stellen jeweils eine Ion-Ioff-Charakteristik eines Bauelements bezogen auf eine Dosis zum Implantieren eines tiefen S/D und eine Energie zum Implantieren eines tiefen S/D bei einem Prozess zum Implantieren eines tiefen S/D bei einem NMOS und einem PMOS gemäß Ausführungsformen bereit, wobei ⎕, o und Δ jeweils 50 nm, 65 nm und 80 nm für Gatelängen angeben. Der Prozess zum Implantieren eines tiefen S/D kann ein sehr signifikanter Prozess sein, der nicht nur einen Kurzkanaleffekt und eine Leckstrom-Charakteristik des Bauelements, sondern auch die äquivalente Oxiddicke (E. O. T.) bestimmt. Wie in den Beispielen von 12 und 13 dargestellt, kann erkannt werden, dass, wenn eine Dosierung für die Implantation eines tiefen S/D zunimmt, eine Ion-Zoff-Charakteristik des NMOS- oder des PMOS-Bauelements verbessert werden kann. Der Grund für dieses Phänomen besteht darin, dass, wenn die Dosierung für die Implantation eines tiefen S/D und die Implantationsenergie zunehmen, eine Dotierstoffkonzentration des Gate-Poly zunimmt und die E. O. T. bei einem Betrieb des Bauelements verringert wird. Doch kann eine laterale Diffusion von Dotierstoffen bei einem anschließenden Ausheilungsprozess durch eine Zunahme der Dosierung für die Implantation eines tiefen S/D und einen Durchgriff zwischen Source und Drain zunehmen.
  • Ein Gate-Vordotierprozess zum Optimieren eines Spitzen-Ausheilungsprozess und einer Leistungsverbesserung eines NMOS wird wie folgt beschrieben. Ein Ausheilungs-(XP Ausheilung)-Prozess nach einem Prozess zum Implantieren eines tiefen S/D kann in einem engen Zusammenhang nicht nur mit einer lateralen Diffusion des Dotierstoffs des tiefen S/D und der Aktivierung stehen, sondern auch mit einer Aktivierung des Dotierstoffs im Gate-Poly. Bei einem 90 nm-Bauelement gemäß Ausführungsformen kann ein Spitzen-Ausheilungsprozess verwendet werden, um eine Sperrschichttiefe Xj zwischen Source und Drain wirksam zu verringern und eine laterale Diffusion des in das Source/Drain implantierten Dotierstoffs zu steuern. Der Spitzen-Ausheilungsprozess kann eine Anstiegsrate zwischen 150 und 350°C/sec, vorzugsweise 250°C/sec, bei einer Spitzen-Ausheilungstemperatur und eine Abnahmerate zwischen 25 und 125°C/sec, vorzugsweise 75°C/sec, bei der Spitzen-Ausheilungstemperatur aufweisen. Das bedeutet, dass eine Warmebehandlungszeit im Vergleich zum existierenden RTP-Prozess verkürzt wird. Der Spitzen-Ausheilungsprozess kann bei einem Temperaturbereich zwischen 1000 und 1100°C ausgeführt werden.
  • Die Beispiele von 14 und 15 stellen jeweils eine Ion-Ioff-Charakteristik eines NMOS und eines PMOS nach der Temperatur eines Spitzen-Ausheilungsprozesses gemäß Ausführungsformen bereit, wobei ⎕, o und Δ jeweils 50 nm, 65 nm bzw. 80 nm für Gatelängen angeben. Wie in den Beispielen von 14 und 15 dargestellt, verbessert sich eine elektrische Eigenschaft des Bauelements mit steigender Temperatur des Spitzen-Ausheilungsprozesses. Der Grund für dieses Phänomen besteht darin, dass eine Aktivierung von Dotierstoffen im Gate-Poly beim Spitzen-Ausheilungsprozess bei hoher Temperatur weicher ausgeführt werden kann. Insbesondere im NMOS steigt der EIN-Strom Ion an, ohne den Leckstrom beim Spitzen-Ausheilungsprozess bei einer relativ hohen Temperatur zu erhöhen. Das bedeutet, dass der Spitzen-Ausheilungsprozess bei einer relativ hohen Temperatur zu einer Leistungsverbesserung des Bauelements dienlich sein kann.
  • Das Beispiel von 16 stellt einen Gate-Vordotierprozess für eine Verbesserung der Bauelementleistung eines NMOS gemäß Ausführungsformen dar. Das im Beispiel von 16 dargestellte Halbleiterbauelement kann ein Halbleitersubstrat 10 (oder Wanne), eine im Substrat 10 ausgebildete Flachgrabenisolation (STI) 18, ein auf und/oder über dem Halbleiter 10 und der STI 18 ausgebildetes Gate-Dielektrikum 12, ein auf und/oder über dem Gate-Dielektrikum ausgebildetes Gate-Poly 14 und eine auf und/oder über dem Gate-Poly 14 ausgebildetes Fotolackmuster 16 umfassen. Wie im Beispiel von 16 dargestellt, kann beim Gate-Vordotierprozess eine Abscheidung bis zum Gate-Poly 14 ausgeführt werden, und dann wird nur ein NMOS-Bereich durch Verwendung einer Fotolack-(PR)-Maske 16 (Maske des tiefen S/D des NMOS) selektiv freigelegt. Danach kann ein Phosphorion mit einer relativ hohen Dosierung durch Verwendung der Ionenimplantationsmaske 16 implantiert werden. Der Prozess kann angewendet werden, weil die E. O. T. nur mit einem Prozess zum Implantieren eines tiefen S/D des NMOS nicht wirksam verringert werden kann. Durch den Prozess kann ein Poly-Verarmungseffekt des NMOS durch Erhöhen einer Dotierstoffkonzentration des Gate-Poly 14 des NMOS gesteuert werden, und die E. O. T. des Bauelements kann wirksam verringert werden. Zusätzlich kann durch einen solchen Prozess eine Dosierung für die Implantation eines tiefen S/D des NMOS herabgesetzt werden. Wenn die Dosierung für die Implantation eines tiefen S/D des NMOS herabgesetzt wird, kann eine Tiefe des tiefen S/D verkürzt werden, und daher kann eine Isolation zwischen dem PMOS und dem NMOS verbessert werden.
  • Das Beispiel von 17 bietet einen Vergleich der Ion-Ioff-Charakteristik bei einem NMOS (dargestellt mit o), auf den ein Gate-Vordotierprozess gemäß Ausführungsformen angewendet wird, und bei einem NMOS (dargestellt mit ⎕), auf den der Gate-Vordotierprozess nicht angewendet wird. Wie im Beispiel von 17 dargestellt, verbessert sich eine elektrische Eigenschaft des NMOS, auf den der Gate-Vordotierprozess angewendet wird, um 30% oder mehr gegenüber dem Bauelement, auf das der Gate-Vordotierprozess nicht angewendet wird. Wie oben beschrieben, besteht der Grund für das Phänomen darin, dass die E. O. T. des NMOS-Bauelements durch Verwendung der Gate-Vordotierung wirksam verringert werden kann. Eine elektrische Eigenschaft des in einem Verfahren gemäß Ausführungsformen hergestellten Halbleiterbauelements wird wie folgt beschrieben. Die Beispielstabelle 2 stellt eine elektrische Eigenschaft Ion, Ioff und Vt eines 90 nm-Logik-Transistors gemäß Ausführungsformen dar. Wie in der Tabelle 2 dargestellt, genügt die elektrische Eigenschaft jeweils beim NMOS und beim PMOS den Zielwerten. Tabelle 2
    NMOS PMOS
    Ausführungsform Zielwert Ausführungsform Zielwert
    Vt(V) 0,35 0,347 –0,33 –0,322
    Ion (μA/μm) 640 640 239 244
    Ioff (pA/μm) 11800 19007 3400 3151
  • Die Beispiele von 18 und 19 stellen jeweils ein Messergebnis eines Gate-Leckstroms in einem 90 nm-Logik-Transistor für einen NMOS und einen PMOS gemäß Ausführungsformen bereit.
  • Eine Querachse gibt ein Ergebnis an, das durch Ableitung von Vt aus einer Gate-Spannung Vg erhalten wurde, und eine Längsachse gibt eine Gate-Spannung an. 10/10 Transistor bezeichnet eine aktive Breite/Gatelänge des Transistors. Wie in den Bei spielen von 18 und 19 dargestellt, kann die Messung des Gate-Leckstroms durch ein allgemeines Verfahren zur Messung des Gate-Leckstroms des 90 nm-Logik-Transistors, der in den nämlichen Branchen verwendet wird, ausgeführt werden. Der Gate-Leckstrom erfüllt in einem Inversionszustand eine Bedingung eines Gate-Leckstroms eines allgemeinen 90 nm-Logik-Transistors, der in den nämlichen Branchen verwendet wird. Wie oben beschrieben werden gemäß Ausführungsformen eine Prozessoptimierung einer Taschenbereich-Implantation, einer Implantation eines tiefen S/D, einer Spitzen-Ausheilung usw. und ein Gate-Vordotierprozess für eine Bauelementleistungsverbesserung des NMOS bereitgestellt.
  • Das Beispiel von 20 ist ein Ablaufschaubild für ein Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen, während das Beispiel von 21 eine Leistung eines in einem Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen hergestellten NMOS zeigt. Wie im Beispiel von 21 dargestellt, bezeichnen die Bezugszahl 200 ein Beispiel einer DPN-Anwendung auf ein dickes Poly-Gate, Bezugszahl 202 ein Beispiel einer DPN-Anwendung auf ein dünnes Poly-Gate, Bezugszahl 204 ein Beispiel einer zunehmenden Dosierung eines Taschenbereich-Implantationsprozess, Bezugszahl 206 ein Beispiel einer zusätzlichen Ausführung eines Spitzen-Ausheilungsprozesses und Bezugszahl 208 ein Beispiel einer zusätzlichen Ausführung eines N+-Vor-Gate-Dotierung-Implantationsprozesses.
  • Wie im Beispiel von 20 dargestellt, umfasst im Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen Schritt 101 das Ausbilden einer Wanne und einer Flachgrabenisolation (STI) im ausgebildeten Halbleitersubstrat. In Schritt S103 wird ein Gateoxid auf und/oder über der Wanne und der STI ausgebildet. Gemäß Ausführungsformen kann beim Ausbilden des Gateoxids durch Verwendung des Plasmanitridierungsprozesses Stickstoff in das Gateoxid implantiert werden. In Schritt 105 kann dann ein Gate auf und/oder über dem Gateoxid ausgebildet werden. In Schritt 107 kann ein Taschenbereich unter dem Gate ausgebildet werden. Eine Dosierung der Taschenbereich-Implantation kann herabgesetzt werden. In Schritt 109 kann dann eine erste Spitzen-Ausheilung auf dem Halbleitersubstrat ausgeführt werden. Beispielsweise kann die erste Spitzen-Ausheilung bei einem Temperaturbereich zwischen 950 und 1000°C ausgeführt werden. Die Temperatur der ersten Spitzen-Ausheilung kann mit einer Anstiegsrate in einem Bereich zwischen 150 und 350°C/Sekunde, vorzugsweise 250°C/Sekunde, erhöht werden und die Temperatur der ersten Spitzen-Ausheilung kann mit einer Abnahmerate in einem Bereich zwischen 25 und 125°C/Sekunde, vorzugsweise 75°C/Sekunde, gesenkt werden.
  • In Schritt 111 kann dann ein Prozess zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat ausgeführt werden. In Schritt 113 kann dann eine zweite Spitzen-Ausheilung auf dem Halbleitersubstrat ausgeführt werden. Beim Prozess zum Implantieren eines tiefen Source/Drains können Phosphor-, Arsen- und Phosphorionen aufeinander folgend in den NMOS-Bereich implantiert werden, und Borionen können in zwei aufeinander folgenden Schritten in den PMOS-Bereich implantiert werden. Die zweite Spitzen-Ausheilung kann bei einem Temperaturbereich zwischen 1000 und 1100°C ausgeführt werden. Die Temperatur der zweiten Spitzen-Ausheilung kann mit einer Anstiegsrate in einem Bereich zwischen 150 und 350°C/Sekunde, vorzugsweise 250°C/Sekunde, erhöht werden. Die Temperatur der zweiten Spitzen-Ausheilung kann mit einer Abnahmerate in einem Bereich zwischen 25 und 125°C/Sekunde, vorzugsweise 75°C/Sekunde, gesenkt werden. Die Temperatur der Spitzen-Ausheilung kann relativ hoch sein.
  • Gemäß Ausführungsformen kann ferner nach dem Ausbilden des Gates eine Gate-Vordotierung zum Implantieren von Dotierstoffen nur in einen NMOS-Bereich (d. h. einen Bereich, auf dem ein NMOS ausgebildet ist) ausgeführt werden. In den NMOS-Bereich implantierte Dotierstoffe können Phosphor sein, und beim Ausführen der Gate-Vordotierung können Dotierstoffe durch Verwendung der selben Maske wie der für den NMOS-Bereich ausgeführte Prozess zum Implantieren eines tiefen Source/Drains implantiert werden. Eigenschaften des durch ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß Ausführungsformen hergestellten Halbleiterbauelements können hierdurch verbessert werden.
  • Ein 90 nm-Logik-Transistor kann durch einen im Vergleich zum Prozess für einen 90 nm-Logik-Transistor der nämlichen Branchen, der einen Indium-Kanal und einen Mehrfach-Taschenbereich verwendet, vereinfachten Prozess gemäß Ausführungsformen hergestellt werden. Zusätzlich kann gemäß Ausführungsformen eine SRAM-Zelle, die kleiner als eine 6T-(sechs Transistoren)-SRAM-Zelle der nämlichen Branchen ist, realisiert werden. Gemäß Ausführungsformen tritt eine Prozessänderung, die durch eine Indium-Dotierung verursacht wird, nicht auf, indem kein Indium-Kanal verwendet wird. Ferner kann der Prozess vereinfacht werden, indem kein Mehrfach- Taschenbereich verwendet wird. Das bedeutet, dass der Prozess gemäß Ausführungsformen relativ mehr vereinfacht werden kann und dass zugleich die gleiche oder eine im Vergleich zu einer in den nämlichen Branchen vorgeschlagenen Bauelementeigenschaft bessere Bauelementeigenschaft realisiert werden kann. Gemäß Ausführungsformen kann, da eine kritische Dimension (CD) kleiner wird, ein ArF-(193 nm)-Scanner in einem Fotolithografieprozess verwendet werden. Daher kann ein Spacer-Prozess, der beim Ausbilden der existierenden STI ausgeführt wird, weggelassen werden. Außerdem kann für eine Füllung des STI-Bereichs ein Abscheidung/Nass/Abscheidung-(D/W/D)-Prozess verwendet werden.
  • Durch einen solchen Prozess kann ein schmaleres und tieferes Füllen der STI als beim existierenden Bauelement erzielt werden. Um die E. O. T. in einem Gatestapel wirksam zu verringern, wird ein Plasmanitridierungsprozess, der imstande ist, Stickstoff hoher Konzentration hinzuzufügen, nach dem Ausbilden einer Gateoxidbildung angewendet. Um einen Leistungsabfall eines Bauelements aufgrund der Poly-Verarmung zu reduzieren, kann eine Gate-Poly-Dicke verringert werden. Dies dient zum wirksamen Dotieren des Gate-Poly, da die Implantationsenergie beim Prozess zum Implantieren eines tiefen S/D geringer wird. Ferner wird bei einem Prozess zum Ausbilden einer Seitenspacerwand ein Restoxidprozess angewendet, bei dem, anders als beim existierenden Prozess, der das Oxid vollständig ätzt, Oxid verbleibt. Beim Verwenden des Restoxidprozesses kann ein STI-Verlust bei einem Prozess zum Ätzen des Oxids einer Seitenspacerwand verhindert werden. Solche Hauptprozesse in einer Ausführungsform der Erfindung werden wie die folgende Beispielstabelle 3 zusammengefasst. Tabelle 3
    Prozess Merkmal. Bemerkung
    Litho. ArF-Scanner (193 nm) AA, GC, M1C-D4
    STI (Tiefe/Weite) (nm) 350/150 D/W/D-Prozess zum Füllen
    Gatelänge (nm) 65 nm (auf TEM)
    Poly-Höhe (nm) 130 NMOS-Vordotierung
    E. O. T. (Å) 23/25 (N/P) 16 Å reines Oxid + 10% Plasmanitridierung Plasmanitridierung
    Seitenspacerwandbreite (nm) 70 (ONO) O/N/O = 200/200/350 Restoxidschema
    Dotierstoffaktivierung Spitzen-RTP LDD, S/D
    Salizid Kobalt 120 Å
    Spacer RIE Restoxid 100 Å auf Aktiv Kein Si-Verlust
  • Wie in der Beispielstabelle 3 dargestellt, bezeichnet AA aktiv, GC bezeichnet ein Gate, M1C einen Kontakt und D4 ein Metall von D1 bis D4. Die in der Beispielstabelle 1 bereitgestellten Angaben sind Vorzugswerte. Beispielsweise kann die Tiefe der STI in einem Bereich zwischen 290 und 403 nm liegen und eine Breite der STI kann in einem Bereich zwischen 127 und 225 nm liegen. Eine Gatelänge kann in einem Bereich zwischen 60 und 70 nm liegen, die Dicke (Höhe) des Gate-Poly kann in einem Bereich zwischen 115 und 145 nm liegen, die E. O. T. des NMOS kann in einem Bereich zwischen 21 und 25 Å liegen und die E. O. T. des PMOS kann in einem Bereich zwischen 23 und 27 Å liegen. Reines Gateoxid kann eine Dicke in einem Bereich zwischen 14 und 20 Å haben, die Breite eines Seitenwandspacers kann in einem Bereich zwischen 60 und 80 nm liegen und das verbleibende Oxid kann eine Dicke in einem Bereich zwischen 50 und 150 Å haben.
  • Wie oben beschrieben kann in einem Verfahren zur Herstellung von Halbleiterbauelementen gemäß Ausführungsformen eine Bauelementleistung erhöht werden und die Prozesse können vereinfacht werden.
  • Obwohl Ausführungen mit Bezug auf eine Anzahl erläuternder Ausführungsbeispiele beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind verschiedene Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - KR 10-2007-0062635 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden eines Gateoxids auf dem Halbleitersubstrat; und dann Ausbilden eines Gates auf dem Gateoxid; und dann Ausbilden eines Taschenbereichs unter dem Gate; und dann Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat; und dann Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat.
  2. Verfahren nach Anspruch 1, bei dem das Ausbilden des Gateoxids das Implantieren von Stickstoff bei einem Bereich zwischen 8% und 12% in das Gateoxid unter Verwendung eines Plasmanitridierungsprozesses umfasst.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die erste Spitzen-Ausheilung bei einer Temperatur in einem Bereich zwischen 950°C und 1000°C ausgeführt wird.
  4. Verfahren nach Anspruch 3, bei dem das Ausführen der ersten Spitzen-Ausheilung ein Erhöhen der Temperatur bei einer Anstiegsrate in einem Bereich zwischen 150°C/Sekunde und 350°C/Sekunde und dann ein Senken der Temperatur bei einer Abnahmerate in einem Bereich zwischen 25°C/Sekunde und 125°C/Sekunde umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die zweite Spitzen-Ausheilung bei einer Temperatur in einem Bereich zwischen 1000°C und 1100°C ausgeführt wird.
  6. Verfahren nach Anspruch 5, bei dem das Ausführen der zweiten Spitzen-Ausheilung ein Erhöhen der Temperatur bei einer Anstiegsrate in einem Bereich zwischen 150°C/Sekunde und 350°C/Sekunde und dann ein Senken der Temperatur bei einer Abnahmerate in einem Bereich zwischen 25°C/Sekunde und 125°C/Sekunde umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Ausführen des Prozesses zum Implantieren eines tiefen Source/Drains ein aufeinander folgendes Implantieren einer ersten Vielzahl von Phosphorionen, einer Vielzahl von Arsenionen und einer zweiten Vielzahl von Phosphorionen beim Ausbilden eines NMOS umfasst.
  8. Verfahren nach Anspruch 7, bei dem das Ausführen des Prozesses zum Implantieren eines tiefen Source/Drains ein aufeinander folgendes Implantieren der ersten Vielzahl von Phosphorionen mit einer Energie in einem Bereich zwischen 25 KeV und 35 KeV und einer Dosis in einem Bereich zwischen 5,1E13 und 6,9E13, der Vielzahl von Arsenionen mit einer Energie in einem Bereich zwischen 25 KeV und 35 KeV und einer Dosis in einem Bereich zwischen 1,6E15 und 2,3E15 und der zweiten Vielzahl von Phosphorionen mit einer Energie in einem Bereich zwischen 6,5 KeV und 9,5 KeV und einer Dosis zwischen 0,85E15 und 1,15E15 umfasst.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem das Ausführen des Prozesses zum Implantieren eines tiefen Source/Drains ein aufeinander folgendes Implantieren einer ersten Vielzahl von Borionen und einer zweiten Vielzahl Borionen beim Ausbilden eines PMOS umfasst.
  10. Verfahren nach Anspruch 9, bei dem das Ausführen des Prozesses zum Implantieren eines tiefen Source/Drains ein Implantieren der ersten Vielzahl von Borionen mit einer Energie in einem Bereich zwischen 8,5 KeV und 11,5 KeV und einer Dosis in einem Bereich zwischen 4,2E413 und 5,8E15 und dann der zweiten Vielzahl von Borionen mit einer Energie in einem Bereich zwischen 3,4 KeV und 4,6 KeV und einer Dosis in einem Bereich zwischen 2,2E15 und 3,0E15 umfasst.
  11. Verfahren nach einem der Ansprüche 1 bis 10, ferner umfassend nach dem Ausbilden des Gates ein Ausführen einer Gate-Vordotierung durch Implantieren von Dotierstoffen nur in einen NMOS-Bereich.
  12. Verfahren nach Anspruch 11, bei dem der in den NMOS-Bereich implantierte Dotierstoff Phosphor ist.
  13. Verfahren nach Anspruch 11 oder 12, bei dem das Ausführen der Gate-Vordotierung implantierte Dotierstoffe umfasst unter Verwendung der selben Maske, die bei dem in einem NMOS-Bereich ausgeführten Prozess zum Implantieren eines tiefen Source/Drains verwendet wurde.
  14. Verfahren nach einem der Ansprüche 1 bis 13, bei dem das Gate mit einer Dicke in einem Bereich zwischen 1150 Å und 1450 Å ausgebildet wird.
  15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem das Gateoxid mit einer Dicke in einem Bereich zwischen 14 Å und 18 Å ausgebildet wird.
  16. Verfahren, umfassend: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden einer Gatestruktur auf dem Halbleitersubstrat; und dann Ausbilden eines Taschenbereichs unter dem Gate; und dann Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat durch aufeinander folgendes Implantieren einer ersten Vielzahl von Phosphorionen, einer Vielzahl von Arsenionen und einer zweiten Vielzahl von Phosphorionen in einen NMOS-Bereich des Halbleitersubstrats und aufeinander folgendes Implantieren einer ersten Vielzahl von Borionen und einer zweiten Vielzahl von Borionen in einen PMOS-Bereich des Halbleitersubstrats; und dann Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat.
  17. Verfahren nach Anspruch 16, bei dem das Ausbilden der Gatestruktur umfasst: Ausbilden eines Gateoxids auf dem Halbleitersubstrat durch Implantieren von Stickstoff in eine Oxidschicht unter Verwendung eines Plasmanitridierungsprozesses; und dann Ausbilden eines Gates auf dem Gateoxid.
  18. Verfahren nach Anspruch 17, bei dem das Gate mit einer Dicke in einem Bereich zwischen 1150 Å und 1450 Å ausgebildet wird.
  19. Verfahren nach Anspruch 16 oder 17, bei dem das Gateoxid mit einer Dicke in einem Bereich zwischen 14 Å und 18 Å ausgebildet wird.
  20. Verfahren, umfassend: Ausbilden einer Wanne in einem Halbleitersubstrat; und dann Ausbilden einer Gatestruktur auf dem Halbleitersubstrat; und dann Ausführen einer Gate-Vordotierung durch Implantieren von Ionen eines ersten Dotierstofftyps in einen NMOS-Bereich des Halbleitersubstrats; und dann Ausbilden eines Taschenbereichs unter dem Gate; und dann Ausführen einer ersten Spitzen-Ausheilung auf dem Halbleitersubstrat; und dann Ausführen eines Prozesses zum Implantieren eines tiefen Source/Drains auf dem Halbleitersubstrat durch aufeinander folgendes Implantieren von Ionen des ersten Dotierstofftyps, von Ionen eines zweiten Dotierstofftyps und von Ionen des ersten Dotierstofftyps in den NMOS-Bereich und aufeinander folgendes Implantieren von Ionen eines dritten Dotierstofftyps und von Ionen des dritten Dotierstofftyps in einen PMOS-Bereich des Halbleitersubstrats; und dann Ausführen einer zweiten Spitzen-Ausheilung auf dem Halbleitersubstrat.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044436B (zh) * 2009-10-21 2012-09-05 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN102347280B (zh) * 2010-07-29 2014-03-19 中芯国际集成电路制造(上海)有限公司 一种用于形成半导体器件结构的方法
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
CN113257790B (zh) * 2021-06-30 2021-10-12 广州粤芯半导体技术有限公司 漏电测试结构及漏电测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070062635A (ko) 2005-12-13 2007-06-18 삼성전자주식회사 무선 릴레이 네트워크에서 채널 상태 정보를 얻기 위한장치 및 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056171A (ja) * 1996-08-09 1998-02-24 Matsushita Electric Ind Co Ltd Ｍｉｓ半導体装置及びその製造方法
US7560779B2 (en) * 1999-11-30 2009-07-14 Texas Instruments Incorporated Method for forming a mixed voltage circuit having complementary devices
KR20010058484A (ko) * 1999-12-30 2001-07-06 박종섭 모스형 트랜지스터의 제조방법
KR100317337B1 (ko) * 2000-03-15 2001-12-22 박종섭 고전압 트랜지스터의 제조방법
US6437406B1 (en) * 2000-10-19 2002-08-20 International Business Machines Corporation Super-halo formation in FETs
US6933248B2 (en) * 2000-10-19 2005-08-23 Texas Instruments Incorporated Method for transistor gate dielectric layer with uniform nitrogen concentration
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
US20030124824A1 (en) * 2001-12-28 2003-07-03 Manoj Mehrotra High yield and high speed CMOS process
US6987240B2 (en) * 2002-04-18 2006-01-17 Applied Materials, Inc. Thermal flux processing by scanning
KR100414736B1 (ko) * 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
JP2003347422A (ja) * 2002-05-28 2003-12-05 Fujitsu Ltd 半導体装置の製造方法
US6780720B2 (en) * 2002-07-01 2004-08-24 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
JP2004228528A (ja) * 2003-01-27 2004-08-12 Nec Electronics Corp 半導体装置の製造方法
JP2004289125A (ja) * 2003-03-04 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2004097942A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法
US6855984B1 (en) * 2003-10-30 2005-02-15 Texas Instruments Incorporated Process to reduce gate edge drain leakage in semiconductor devices
US7429771B2 (en) * 2004-05-07 2008-09-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device having halo implanting regions
US7045433B1 (en) 2004-04-06 2006-05-16 Advanced Micro Devices, Inc. Tip architecture with SPE for buffer and deep source/drain regions
JP2006024587A (ja) * 2004-07-06 2006-01-26 Renesas Technology Corp 半導体装置の製造方法
JP2006165480A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
NL1029206C2 (nl) * 2005-06-07 2006-12-08 Assembleon Nv Componenttoevoerinrichting alsmede werkwijze.
KR100752179B1 (ko) * 2005-08-29 2007-08-24 동부일렉트로닉스 주식회사 모스 트랜지스터 제조 방법
US7491630B2 (en) * 2006-03-15 2009-02-17 Freescale Semiconductor, Inc. Undoped gate poly integration for improved gate patterning and cobalt silicide extendibility
US7396717B2 (en) * 2006-04-03 2008-07-08 United Microelectronics Corp. Method of forming a MOS transistor
US7750416B2 (en) * 2006-05-03 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Modifying work function in PMOS devices by counter-doping

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070062635A (ko) 2005-12-13 2007-06-18 삼성전자주식회사 무선 릴레이 네트워크에서 채널 상태 정보를 얻기 위한장치 및 방법

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Publication number Publication date
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