DE10297679B4 - Dotierverfahren für vollständig verarmte SOI-Strukturen - Google Patents

Dotierverfahren für vollständig verarmte SOI-Strukturen Download PDF

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Abstract

Verfahren zur Herstellung einer Silizium-auf-Isolation-Struktur mit:
Bilden einer Gateelektrode (36) über einem Silizium-auf-Isolator-Substrat, das ein Vollsubstrat (30a), eine vergrabene Oxidschicht (30b) und eine aktive Schicht (30c) aufweist, wobei das Vollsubstrat (30a) mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist;
Durchführen eines Ionenimplantationsprozesses unter Anwendung mindestens der Gateelektrode (36) als Maske, um ein Dotierstoffmaterial in das Vollsubstrat (30a) zu implantieren, wobei der Implantationsprozess mit einem Dotierstoffmaterial ausgeführt wird, das von der gleichen Art ist wie das Dotierstoffmaterial in dem Vollsubstrat, wobei der Implantationsprozess ein erstes dotiertes Gebiet (42a) zur Folge hat, das in dem Vollsubstrat (30a) ausgebildet ist und das im Wesentlichen zu der Gateelektrode (36) ausgerichtet ist, und wobei das erste dotierte Gebiet (42a) einen Dotierstoffkonzentrationspegel aufweist, der höher als der erste Konzentrationspegel ist; und
Bilden von Seitenwandabstandselementen (50) an den Seitenwänden der Gateelektrode (36),
dadurch gekennzeichnet, dass
das Ausführen des Ionenimplantationsprozesses vor dem...

Description

  • TECHNISCHES GEBIET
  • Dies Erfindung betrifft im Allgemeinen die Halbleiterherstellungstechnologie und betrifft insbesondere Dotierverfahren für vollständig verarmte SOI-Strukturen.
  • HINTERGRUND
  • US 5,926,703 A offenbart eine Halbleitervorrichtung, die ein Gebiet mit einer hohen Borkonzentration von ungefähr 1 × 1018/cm3 umfasst. Das mit Bor dotierte Gebiet erstreckt sich von einem Bereich unter einem Kanalgebiet eines Transistors bis unter das Draingebiet und das Sourcegebiet.
  • US 5,599,728 A offenbart eine MOSFET-Vorrichtung mit einem Durchschlagsverhinderungsgebiet im Kanal der Vorrichtung, das durch eine Implantation hochenergetischer Ionen durch die Gateelektrode ausgebildet und an der Gateelektrode selbstjustierend ausgerichtet ist.
  • Es gibt ein stetiges Bestreben in der Halbleiterindustrie, die Arbeitsgeschwindigkeit integrierter Schaltungsbauelemente, beispielsweise von Mikroprozessoren, Speicherelementen und dergleichen zu erhöhen. Dieses Bestreben wird durch die Verbrauchernachfrage für Computer und elektronische Geräte, die bei ständig höheren Geschwindigkeiten arbeiten, noch bestärkt. Diese Nachfrage für eine erhöhte Arbeitsgeschwindigkeit führte zu einer ständigen Verkleinerung der Größe von Halbleiterbauelementen, beispielsweise von Transistoren. D. h., viele Komponenten eines typischen Feldeffekttransistors (SIT), beispielsweise die Kanallänge, die Tiefe der Übergänge, die Dicke der Gateisolierung und dergleichen werden ständig verkleinert. Wenn beispielsweise alle anderen Dinge gleich sind, arbeitet der Transistor um so schneller, je kleiner die Kanallänge des Transistors ist. Daher gibt es ein stetiges Bestreben, die Größe oder das Maß der Komponenten eines typischen Transistors zu verringern, um die Gesamtgeschwindigkeit des Transistors sowie der integrierten Schaltungskomponenten, in denen derartige Transistoren eingebaut sind, zu erhöhen.
  • In dem Maße wie Transistoren entsprechend den Erfordernissen einer fortschrittlichen Technologie in der Größe reduziert werden, erzwingt auch die Bauteilzuverlässigkeit eine gleichzeitige Reduzierung der Versorgungsspannung. Somit ist jede nachfolgende Technologiegeneration häufig auch von einer Verringerung der Arbeitsspannung des Transistors begleitet. Es ist bekannt, dass Transistorbauelemente, die auf einem Silizium-auf-Isolator-(SOI) Substrat hergestellt sind, ein besseres Verhalten bei geringeren Betriebsspannungen im Vergleich zu Transistoren ähnlicher Abmessungen zeigen, die auf Siliziumvollsubstraten hergestellt sind. Das bessere Verhalten von SOI-Bauelementen bei geringen Betriebsspan nungen steht mit der relativ geringeren Übergangskapazität in Beziehung, die in einem SOI-Bauelement im Vergleich zu einem Siliziumvollsubstratbauelement ähnlicher Abmessungen erreicht wird. Die vergrabene Oxidschicht in einem SOI-Bauelement trennt aktive Transistorgebiete von dem Siliziumvollsubstrat, wodurch die Übergangskapazität verringert wird.
  • 1 zeigt ein Beispiel eines Transistors 10, der auf einem anschaulichen Silizium-auf-Isolator-Substrat 11 hergestellt ist. Wie hierin gezeigt ist, umfasst das SOI-Substrat 11 ein Vollsubstrat 11A, eine vergrabene Oxidschicht 11B und eine aktive Schicht 11C. Der Transistor 10 ist aus einer Gateisolationsschicht 14, einer Gateelektrode 16, Seitenwandabstandselementen 19, einem Draingebiet 18A und einem Sourcegebiet 186 aufgebaut. Mehrere Grabenisolationsgebiete 17 sind in der aktiven Schicht 11C ausgebildet. Ferner sind in 1 mehrere leitende Kontaktbereiche 20, die in einer Schicht aus isolierendem Material 21 hergestellt sind, gezeigt. Die leitenden Kontaktbereiche 20 sorgen für eine elektrische Verbindung zu den Drain- und Sourcegebieten 18A, 186. Der in dieser Weise aufgebaute Transistor 10 definiert ein Kanalgebiet 12 in der aktiven Schicht 11C unterhalb der Gateisolationsschicht 14. Das Vollsubstrat 11A ist normalerweise mit einem geeigneten Dotiermaterial, d. h. einem P-Dotierstoff, etwa Bor oder Bordifluorid für NMOS-Bauelemente, oder einem N-Dotierstoff, etwa Arsen oder Phosphor für PMOS-Bauelemente, dotiert. Typischerweise weist das Vollsubstrat 11A einen Dotierstoffkonzentrationspegel in der Größenordnung von ungefähr 1015 Ionen/cm3 auf. Die vergrabene Oxidschicht 11B kann Siliziumdioxid aufweisen und kann eine Dicke von ungefähr 200 bis 360 nm (2000 bis 3600 Angstrom) aufweisen. Die aktive Schicht 11C kann aus dotiertem Silizium aufgebaut sein und kann eine Dicke von ungefähr 5 bis 30 nm (50 bis 300 Angstrom) aufweisen.
  • Transistoren, die auf SOI-Substraten hergestellt sind, bieten diverse Vorteile im Leistungsverhalten gegenüber Transistoren, die in Siliziumvollsubstraten hergestellt sind. Beispielsweise unterliegen komplementäre Metall-Oxid-Halbleiter-(CMOS)Bauelemente, die in SOI-Substraten hergestellt sind, weniger einer ausschaltenden kapazitiven Kopplung, die auch als „Latch-up" bekannt ist. Ferner besitzen Transistoren, die in SOI-Substraten hergestellt sind, im Allgemeinen größere Treiberströme und höhere Transkonduktanz-Werte. Ferner besitzen die SOI-Transistoren im Sub-Mikrometer-Bereich eine verbesserte Immunität gegenüber sogenannten Kurzkanal-Effekten im Vergleich mit Vollsubstrattransistoren, die mit ähnlichen Abmessungen hergestellt sind.
  • Obwohl SOI-Bauteile Vorteile im Leistungsverhalten gegenüber Siliziumvollsubstratbauelementen mit ähnlichen Abmessungen bieten, besitzen SOI-Bauteile gewisse Probleme im Leistungsverhalten, die sie mit allen Dünnfilmtransistoren gemeinsam haben. Beispielsweise werden aktiven Elemente eines SOI-Transistors in der aktiven Dünnfilmschicht 110 gebildet. Das Größenreduzieren von Dünnfilmtransistoren auf kleinere Abmessungen erfordert, dass die Dicke der aktiven Schicht 110 ebenso reduziert wird. Wenn jedoch die Dicke der aktiven Schicht 110 verringert wird, steigt der elektrische Widerstand der aktiven Schicht 110 entsprechend an. Dies kann einen negativen Einfluss auf das Transistorverhalten ausüben, da die Herstellung von Transistorelementen in einem leitenden Körper mit einem hohen elektrischen Widerstand den Treiberstrom des Transistors 10 verringert. Wenn ferner die Dicke der aktiven Schicht 110 eines SOI-Bauelementes beginnt kleiner zu werden, treten Schwankungen in der Schwellwertspannung (VT) des Bauteils auf. Kurz gesagt, wenn die Dicke der aktiven Schicht 110 kleiner wird, wird die Schwellwertspannung des Bauteils instabil. Als Folge davon wird die Anwendung derartiger instabiler Bauelemente in modernen integrierten Schaltungsbauelementen, beispielsweise Mikroprozessoren, Speicherbauelementen, logischen Bauelementen etc. äußerst schwierig, wenn nicht gar unmöglich.
  • Ferner sind Leckströme im ausgeschalteten Zustand immer ein Problem bei der Gestaltung integrierter Schaltungen, da auch derartige Ströme dazu neigen, u. a. den Leistungsverbrauch zu erhöhen. Ein derartiger erhöhter Leistungsverbrauch ist insbesondere in vielen modernen Verbrauchergeräten, in denen integrierte Schaltungen verwendet sind, beispielsweise in tragbaren Computern, unerwünscht. Schließlich können bei einer ständigen Verringerung der Bauteilabmessungen in vollständig verarmten SOI-Strukturen verstärkt Kurzkanaleffekte auftreten. D. h., in derartigen vollständig verarmten Bauelementen koppeln tendenziell zumindest einige der Feldlinien des elektrischen Feldes des Drain 18A an das Kanalgebiet 12 des Transistors 10 über die relativ dicke (200 bis 360 nm) vergrabene Oxidschicht 11B. In einigen Fällen kann das elektrische Feld des Drain 18A in der Tat so wirken, dass der Transistor 10 eingeschaltet wird. Theoretisch können derartige Probleme reduziert werden, indem die Dicke der vergrabenen Oxidschicht 11B reduziert und/oder die Dotierstoffkonzentration des Vollsubstrats 11A erhöht wird. Beim Anwenden derartiger Maßnahmen würde sich jedoch die Übergangskapazität zwischen den Drain- und Sourcegebieten 18A und 18B und dem Vollsubstrat 11A vergrößern, wodurch einige der wesentli chen Vorteile der SOI-Technologie, d. h. das Reduzieren dieser Übergangskapazität, wieder aufgehoben würden.
  • Die vorliegende Erfindung richtet sich auf Verfahren, die einige oder alle der zuvor genannten Probleme lösen oder zumindest reduzieren können.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Erfindungsgemäß umfasst ein Verfahren die Merkmale des Anspruchs 1.
  • Weiter erfindungsgemäß umfasst ein Verfahren die Merkmale des Anspruchs 10.
  • Weitere Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung kann durch die folgende Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
  • 1 eine Querschnittsansicht eines anschaulichen konventionellen Halbleiterbauelements ist, das über einem SOI-Substrat gebildet ist; und
  • 2a bis 2b Querschnittsansichten sind, die ein anschauliches Verfahren zur Herstellung von Bereichen des Halbleiterbauelements der vorliegenden Erfindung zeigen.
  • Obwohl die Erfindung diversen Modifizierungen und alternativen Formen unterliegen kann, sind dennoch spezielle Ausführungsformen beispielhaft in den Zeichnungen gezeigt und hierin im Detail beschrieben. Es sollte jedoch selbstverständlich sein, dass die Beschreibung spezieller Ausführungsformen nicht beabsichtigt ist, um die Erfindung auf die speziellen offenbarten Formen einzuschränken, sondern die Erfindung soll vielmehr alle Modifizierungen, Äquivalente und Alternativen, die innerhalb des Grundgedankens und Schutzbereiches der Erfindung liegen, wie sie durch die angefügten Patentansprüche definiert ist, abdecken.
  • ART BZW. ARTEN ZUM AUSFÜHREN DER ERFINDUNG
  • Es werden nun anschauliche Ausführungsformen der Erfindung beschrieben. Der Einfachheit halber sind nicht alle Merkmale einer tatsächlichen Implementierung in dieser Beschreibung dargelegt. Es soll jedoch betont werden, dass bei der Entwicklung einer derartigen tatsächlichen Ausführungsform zahlreiche implementationsspezifische Entscheidungen getroffen werden müssen, um die speziellen Ziele der Entwickler, etwa die Kompatibilität mit systembezogenen und geschäftsbezogenen Rahmenbedingungen zu erreichen, die sich von Implementierung zu Implementierung unterscheiden können. Ferner ist anzumerken, dass ein derartiger Entwicklungsaufwand komplex und zeitaufwendig sein kann, aber dennoch eine Routinemaßnahme für den Fachmann darstellt, der im Besitz der vorliegenden Offenbarung ist.
  • Die vorliegende Erfindung wird nun mit Bezug zu den begleitenden Zeichnungen beschrieben. Obwohl die diversen Gebiete und Strukturen eines Halbleiterbauelements in den Zeichnungen so dargestellt sind, dass diese präzise, scharfe Konfigurationen und Profile aufweisen, weiß der Fachmann, dass in Wirklichkeit diese Gebiete und Strukturen nicht so präzise sind, wie sie in den Zeichnungen dargestellt sind. Des weiteren können die relativen Größen der diversen Strukturelemente und dotierten Gebiete, die in den Zeichnungen dar gestellt sind, übertrieben oder verkleinert im Vergleich zu der Größe dieser Strukturelemente oder Gebiete auf hergestellten Bauelementen sein. Trotzdem sind die beigefügten Zeichnungen hierin enthalten, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die Begriffe und Ausdrücke, die hierin verwendet werden, sollten so verstanden und interpretiert werden, dass diese eine Bedeutung besitzen, die mit dem Verständnis dieser Ausdrücke und Begriffe übereinstimmt, wie sie von dem Fachmann verwendet werden. Es wird nicht beabsichtigt, eine spezielle Definition eines Begriffs oder eines Ausdrucks zu implizieren, d. h. eine Definition, die sich von der üblichen und normalen Bedeutung, wie sie vom Fachmann verstanden wird, unterscheidet, wenn eine konsistente Verwendung des Begriffs oder des Ausdrucks hierin benutzt wird. Wenn ein Begriff oder ein Ausdruck eine spezielle Bedeutung haben soll, d. h. eine Bedeutung, die sich von der des Fachmanns unterscheidet, wird eine derartige spezielle Definition in der Beschreibung in einer definierenden Weise dargelegt, die direkt und unzweideutig die spezielle Definition für diesen Begriff oder für diesen Ausdruck liefert.
  • Im Allgemeinen richtet sich die vorliegende Erfindung an Dotierverfahren für vollständig verarmte SOI-Strukturen. Obwohl die vorliegende Erfindung im Zusammenhang mit der Herstellung eines anschaulichen NMOS-Transistors dargelegt ist, erkennt der Fachmann nach einem vollständigen Studium der vorliegenden Anmeldung, dass die vorliegende Erfindung nicht darauf eingeschränkt ist. Genauer gesagt, die vorliegende Erfindung kann im Hinblick auf eine Vielzahl von Technologien, beispielsweise NMOS, PMOS, CMOS, etc. angewendet werden, und diese kann auch für eine Vielzahl unterschiedlicher Bauteiltypen, beispielsweise Speicherbauelemente, Mikroprozessoren, Logikbauelemente, etc. angewendet werden.
  • 2a zeigt einen teilweise ausgebildeten Transistor 29 in einem Zwischenstadium des Herstellens, der über einem SOI-Substrat 30 ausgebildet ist. In einer anschaulichen Ausführungsform weist das SOI-Substrat 30 ein Vollsubstrat 30a, eine vergrabene Oxidschicht (BOX) 30b und eine aktive Schicht 30c auf. Selbstverständlich zeigt 2a lediglich einen kleinen Teil des gesamten Substrats oder der gesamten Scheibe. In der anschaulichen Ausführungsform, in der ein NMOS-Bauelement gebildet wird, kann das Vollsubstrat 30a mit einem P-Dotierstoffmaterial, beispielsweise Bor, Bordifluorid, etc. dotiert sein, und es kann eine Dotierstoffkonzentration von ungefähr 1015 Ionen/cm3 aufweisen. Die vergrabene Oxidschicht 30b kann eine Dicke besitzen, die in einer Ausführungsform von ungefähr 5 bis 50 nm (50 bis 500 Angstrom) variiert, und kann aus Siliziumdioxid aufgebaut sein. Die aktive Schicht 30c kann eine Dicke aufweisen, die von ungefähr 5 bis 30 nm (50 bis 300 Angstrom) variiert und im Falle eines NMOS-Bauteils kann diese mit einem P-Dotierstoffmaterial dotiert sein. Die genannten Details des Aufbaus des SOI-Substrats 30 sollten nicht als eine Einschränkung der vorliegenden Erfindung betrachtet werden, sofern derartige Einschränkungen nicht explizit in den angefügten Patentansprüchen dargelegt sind.
  • Das Halbleiterbauelement 29 in 2a ist zu einem Zeitpunkt während des Herstellungsprozesses dargestellt, in welchem Grabenisolationsgebiete 32 in der aktiven Schicht 30c ausgebildet sind und wobei eine Gateisolierschicht 34 und eine Gateelektrode 36 über der aktiven Schicht 30c gebildet sind. Die Gateelektrode 36 besitzt eine Dicke 38, die in einer Ausführungsform im Bereich von ungefähr 100 bis 150 nm (1000 bis 1500 Angstrom) liegt. Das Halbleiterbauelement 29 und dessen diversen Komponenten, beispielsweise die Gateelektrode 36, die Gateisolierschicht 34 und die Grabenisolationsgebiete 32, können unter Anwendung herkömmlicher Techniken zur Herstellung derartiger Komponenten gebildet werden. Beispielsweise kann die Gateisolierschicht 34 Siliziumdioxid aufweisen und die Gateelektrode 36 kann aus dotiertem Polysilizium aufgebaut sein. Somit sollen die speziellen Techniken und Materialien, die zur Herstellung der diversen Komponenten des Halbleiterbauelements 29, wie es in 2a gezeigt ist, verwendet werden, nicht als Beschränkung der vorliegenden Erfindung betrachtet werden, sofern derartige Einschränkungen nicht explizit in den angefügten Patentansprüchen aufgeführt sind.
  • Wie durch die Pfeile 40 in 2a angezeigt ist, wird ein Ionenimplantationsprozess ausgeführt, wobei die Gateelektrode 36 als eine Implantationsmaske benutzt wird. Der Ionenimplantationsprozess 40 wird ausgeführt, wobei ein Dotierstoffmaterial verwendet wird, das von der gleichen Art ist wie das Dotierstoffmaterial, das zum Dotieren des Vollsubstrats 30a verwendet ist, d. h. ein P-Dotierstoffmaterial für ein NMOS-Bauelement und ein N-Dotierstoffmaterial für ein PMOS-Bauelement. Der Ionenimplantationsprozess 40 führt zu der Ausbildung mehrerer dotierter Gebiete in dem Vollsubstrat 30a, d. h. zu einem ersten dotierten Gebiet 42a, einem zweiten dotierten Gebiet 42b und einem dritten dotierten Gebiet 42c, wie dies in 2b gezeigt ist. Zu beachten ist, dass das erste dotierte Gebiet 42a im Wesentlichen zu der Gateelektrode 36 selbstjustierend ausgebildet ist und dass die dotierten Gebiete 42b, 42c vertikal von dem dotierten Gebiet 42a mit einem Abstand 44 beabstandet sind, der im Wesentlichen der Dicke 38 der Gateelektrode 36 entspricht. D. h., die obere Fläche 43a des ersten dotierten Gebiets 42a ist vertikal von den oberen Flächen 43b, 43c des zweiten und des dritten dotierten Gebiets 42b bzw. 42c um einen Abstand 44 entfernt, der ungefähr gleich der Dicke 38 der Gateelektrode 36 ist. Ferner ist durch Anwenden der vorliegenden Techniken das erste dotierte Gebiet 42a unter einem Bereich positioniert, der das Kanalgebiet 33 des Transistors 29 wird. Ferner ist zu beachten, dass das zweite und das dritte dotierte Gebiet 42b, 42c jeweils einen entsprechenden Rand 45, 47 aufweisen, der näherungsweise zu den Seitenwänden 37 der Gateelektrode 36 ausgerichtet ist. Jedes der dotierten Gebiete 42a, 42b, 42c besitzt eine Dicke 46, die in einer anschaulichen Ausführungsform ungefähr 10 bis 50 nm (100 bis 500 Angstrom) beträgt. Die Energie des Implantationsprozesses 40 ist so festgelegt, dass die obere Fläche 43a des ersten dotierten Gebiets 42a ungefähr der Grenzfläche zwischen dem Vollsubstrat 30a und der vergrabenen Oxidschicht 30b ausgerichtet ist. D. h., die obere Fläche 43a des ersten dotierten Gebiets 42a kann ungefähr 0 bis 5 nm (0 bis 50 Angstrom) von der Grenzfläche zwischen dem Vollsubstrat 30a und der vergrabenen Oxidschicht 30b entfernt sein. In einer bevorzugten Ausführungsform liegt die obere Fläche 43a an der Grenzfläche zwischen dem Vollsubstrat 30a und der vergrabenen Oxidschicht 30b.
  • Im Allgemeinen wird der Ionenimplantationsprozess 40 mit einem sehr hohen Pegel an Dotierstoffdosis durchgeführt, so dass die sich ergebenden dotierten Gebiete, d. h. die Gebiete 42a, 42b, 42 eine relativ hohe Konzentration an Dotierstoffmaterial, d. h. in der Größenordnung von mindestens 1016 Ionen/cm3 aufweisen. D. h., die Dotierstoffkonzentration der dotierten Gebiete 42a, 42b, 42c ist höher als der Dotierstoffpegel in dem Vollsubstrat 30a, in einer anschaulichen Ausführungsform, in der Bor während des Implantationsprozesses 40 eingebracht wird, kann das Bor bei einer Dosis von ungefähr 1014 bis 1016 Ionen/cm2 bei einem Energiepegel von 40 bis 70 keV implantiert werden, so dass sich die implantierten Gebiete 42a, 42b, 42c ergeben, die dann einen Dotierstoffkonzentrationspegel von ungefähr 1016 bis 1018 Ionen/cm3 aufweisen. Andere Dotierstoffgattungen können bei Energiepegeln im Bereich von 40 bis 400 keV in Abhängigkeit von der speziellen verwendeten Dotierstoffgattung implantiert werden. Nach der Implantation kann ein Ausheizprozess bei einer Temperatur im Bereich von 600 bis 1050°C ausgeführt werden. In einer Ausführungsform wird dieser Ausheizprozess bei einer relativ geringen Temperatur durchgeführt, um sicherzustellen, dass die implantierten Gebiete 42a, 42b, 42c im Wesentlichen in den Positionen wie nach dem Implantieren bleiben. Selbstverständlich wird für PMOS-Bauelemente der Ionenimplantationsprozess 40 mit einem N-Dotiermaterial, beispielsweise Arsen oder Phosphor ausgeführt. Ferner können für eine CMOS-Technologie die diversen NMOS- und PMOS-Bauelemente geeignet nach Bedarf maskiert werden, während der Implantationsprozess 40 unter Anwendung eines geeigneten Dotierstoffmaterials an dem entsprechenden NMOS- oder PMOS-Bauelement ausgeführt wird.
  • Danach wird, wie in 2b gezeigt ist, eine weitere Bearbeitung ausgeführt, um die Herstellung des Transistors 29 abzuschließen. Insbesondere können zusätzliche Prozesse ausgeführt werden, um Seitenwandabstandselemente 50, Source/Drain-Gebiete 52, leitende Kontaktbereiche 54, etc. herzustellen, wie dies in 2b gezeigt ist. Wie zuvor können die diversen Komponenten unter Einsatz verschiedener standardmäßiger Techniken und Materialien, die dem Fachmann geläufig sind, hergestellt werden. Somit sollten die speziellen Techniken und Materialien, die zur Herstellung der diversen Komponenten des Transistors 29, wie er in 2b gezeigt ist, nicht als eine Einschränkung der vorliegenden Erfindung betrachtet werden, sofern derartige Einschränkungen nicht explizit in den angefügten Patentansprüchen aufgeführt sind.
  • Durch die Anwendung der vorliegenden Erfindung können diverse Probleme, die im ersten Kapitel der Anmeldung beschrieben sind, gelöst oder verringert werden. Genauer gesagt, durch Erzeugen des lokalisierten, selbstjustierten Implantationsgebietes 42a unter dem Kanalgebiet 33 des Transistors 29 können die Leckströme im nicht leitenden Zustand verringert werden. Gleichzeitig sind die zusätzlichen dotierten Gebiete 42b, 42c, die unter Anwendung des selbstjustierenden Prozesses hergestellt wurden, ausreichend tief in dem Vollsubstrat 30a angeordnet, so dass diese im Allgemeinen nicht dazu neigen, die Übergangskapazität zwischen dem Vollsubstrat 30a und den Source/Draingebieten 52 zu vergrößern.
  • Die vorliegende Erfindung richtet sich im Wesentlichen auf Dotierverfahren für vollständig verarmte SOI-Strukturen. Ein hergestelltes Bauelement umfasst einen Transistor mit einer Gateelektrode, die über einem Silizium-auf-Isolator-Substrat ausgebildet ist, das ein Vollsubstrat, eine vergrabene Oxidschicht und eine aktive Schicht aufweist, wobei das Vollsubstrat mit einem ersten Konzentrationspegel dotiert ist. Das Bauelement umfasst ferner ein erstes dotiertes Gebiet 42a, das in dem Vollsubstrat ausgebildet ist, wobei das erste dotierte Gebiet ein Dotierstoffmaterial aufweist, das von der gleichen Art ist wie das Dotier stoffmaterial in dem Vollsubstrat, wobei der Konzentrationspegel des Dotierstoffmaterials in dem ersten dotierten Gebiet höher als der erste Konzentrationspegel des Vollsubstrats ist. Das erste dotierte Gebiet 42a ist im Wesentlichen zu der Gateelektrode ausgerichtet Alternativ umfasst das Bauelement einen Transistor, der über einem Silizium-auf-Isolator-Substrat ausgebildet ist, das ein Vollsubstrat, eine vergrabene Oxidschicht und eine aktive Schicht aufweist, wobei der Transistor eine Gateelektrode besitzt, und wobei das Vollsubstrat mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist. Das Bauelement umfasst ferner ein erstes, ein zweites und ein drittes dotiertes Gebiet, die in dem Vollsubstrat ausgebildet sind, wobei die Gebiete ein Dotierstoffmaterial aufweisen, das von der gleichen Art ist wie das Dotierstoffmaterial des Vollsubstrats und wobei das erste, das zweite und das dritte Gebiet ein höheren Konzentrationspegel an Dotierstoffmaterial aufweisen als der erste Konzentrationspegel des Vollsubstrats und wobei das erste dotierte Gebiet im Wesentlichen zu der Gateelektrode ausgerichtet und von dem zweiten und dem dritten dotierten Gebiet vertikal beabstandet ist.
  • In einer anschaulichen Aüsführungsform umfasst das Verfahren das Bilden einer Gateelektrode über einem Silizium-auf-Isolator-Substrat, das ein Vollsubstrat, eine vergrabene Oxidschicht und eine aktive Schicht aufweist, wobei das Vollsubstrat mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist, und das Ausführen eines Implantationsprozesses unter Anwendung zumindest der Gateelektrode als eine Maske, um ein Dotierstoffmaterial in das Vollsubstrat einzubringen, wobei der Implantationsprozess mit einem Dotierstoffmaterial ausgeführt wird, das von der gleichen Art ist wie das Dotierstoffmaterial in dem Vollsubstrat, wobei der Implantationsprozess ein erstes dotiertes Gebiet zur Folge hat, das in dem Vollsubstrat ausgebildet ist und das im Wesentlichen zu der Gateelektrode selbstjustiert ist, und wobei das erste dotierte Gebiet einen Dotierstoffkonzentrationspegel aufweist der größer als der erste Konzentrationspegel des Vollsubstrats ist.
  • In einer weiteren anschaulichen Ausführungsform umfasst das Verfahren das Bilden einer Gateelektrode über einem Silizium-auf-Isolator-Substrat, das ein Vollsubstrat, eine vergrabene Oxidschicht und eine aktive Schicht aufweist, wobei das Vollsubstrat mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist, und das Ausführen eines Ionenimplantationsprozesses unter Anwendung mindestens der Gateelektrode als eine Maske, um ein Dotierstoffmaterial in das Vollsubstrat einzubringen, wobei der Implantati onsprozess mit einem Dotierstoffmaterial ausgeführt wird, das von der gleichen Art ist wie das Dotierstoffmaterial in dem Vollsubstrat, wobei der Implantationsprozess ein erstes, ein zweites und ein drittes dotiertes Gebiet in dem Vollsubstrat bildet, wobei das erste dotierte Gebiet im Wesentlichen zu der Gateelektrode selbstjustierend ausgebildet ist und vertikal von dem zweiten und dem dritten dotierten Gebiet beabstandet ist, und wobei das erste, das zweite und das dritte dotierte Gebiet einen Dotierstoffkonzentrationspegel aufweisen, der höher als der erste Dotierstoffkonzentrationspegel des Vollsubstrats ist.
  • Die speziellen offenbarten Ausführungsformen sind lediglich anschaulicher Natur, da die Erfindung auf unterschiedliche aber äquivalente Weisen, die dem Fachmann mit dem Wissen der hierin bereitgestellten Lehren offensichtlich sind, modifiziert und ausgeführt werden kann. Beispielsweise können die zuvor dargelegten Prozessschritte in unterschiedlicher Reihenfolge ausgeführt werden. Ferner sollen keine Einschränkungen hinsichtlich der Details des Aufbaus oder der Gestaltung auferlegt werden, wie sie hierin gezeigt sind, sofern diese nicht in den folgenden Ansprüchen beschrieben sind. Es ist daher offensichtlich, dass die vorhergehenden speziellen offenbarten Ausführungsformen geändert oder modifiziert werden können und dass alle derartigen Variationen als innerhalb des Schutzbereichs und des Grundgedankens der Erfindung liegend betrachtet werden. Folglich ist der angestrebte Schutzbereich in den folgenden Patentansprüchen festgelegt.

Claims (18)

  1. Verfahren zur Herstellung einer Silizium-auf-Isolation-Struktur mit: Bilden einer Gateelektrode (36) über einem Silizium-auf-Isolator-Substrat, das ein Vollsubstrat (30a), eine vergrabene Oxidschicht (30b) und eine aktive Schicht (30c) aufweist, wobei das Vollsubstrat (30a) mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist; Durchführen eines Ionenimplantationsprozesses unter Anwendung mindestens der Gateelektrode (36) als Maske, um ein Dotierstoffmaterial in das Vollsubstrat (30a) zu implantieren, wobei der Implantationsprozess mit einem Dotierstoffmaterial ausgeführt wird, das von der gleichen Art ist wie das Dotierstoffmaterial in dem Vollsubstrat, wobei der Implantationsprozess ein erstes dotiertes Gebiet (42a) zur Folge hat, das in dem Vollsubstrat (30a) ausgebildet ist und das im Wesentlichen zu der Gateelektrode (36) ausgerichtet ist, und wobei das erste dotierte Gebiet (42a) einen Dotierstoffkonzentrationspegel aufweist, der höher als der erste Konzentrationspegel ist; und Bilden von Seitenwandabstandselementen (50) an den Seitenwänden der Gateelektrode (36), dadurch gekennzeichnet, dass das Ausführen des Ionenimplantationsprozesses vor dem Bilden der Seitenwandabstandselemente (50) erfolgt und die Maske keine Photolackschicht über der Gateelektrode aufweist.
  2. Das Verfahren nach Anspruch 1, wobei das erste dotierte Gebiet einen Dotierstoffkonzentrationspegel von mindestens ungefähr 1016 Ionen/cm3 aufweist.
  3. Verfahren nach Anspruch 1, wobei das Ausführen des Ionenimplantationsprozesses ein zweites dotiertes Gebiet (42b) und ein drittes dotiertes Gebiet (42c) in dem Vollsubstrat (30a) ausbildet, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) einen Dotierstoffkonzentrationspegel aufweisen, der höher als der erste Konzentrationspegel ist, und wobei das erste dotierte Gebiet (42a) vertikal von dem zweiten dotierten Gebiet (42b) und dem dritten dotierten Gebiet (42c) beabstandet ist.
  4. Das Verfahren nach Anspruch 1, wobei das Durchführen des Ionenimplantationsprozesses ferner ein zweites dotiertes Gebiet (42b) und ein drittes dotiertes Gebiet (42c) in dem Vollsubstrat (30a) bildet, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) einen Dotierstoffkonzentrationspegel aufweisen, der höher als der erste Konzentrationspegel ist, wobei das erste dotierte Gebiet (42a) von dem zweiten dotierten Gebiet (42b) und dem dritten dotierten Gebiet (42c) mit einem Abstand vertikal beabstandet ist, der näherungsweise einer Dicke der Gateelektrode (36) entspricht.
  5. Das Verfahren nach Anspruch 1, wobei das Durchführen des Ionenimplantationsprozesses ferner ein zweites dotiertes Gebiet (42b) und ein drittes dotiertes Gebiet (42c) in dem Vollsubstrat (30a) bildet, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) jeweils eine obere Fläche aufweisen, wobei die obere Fläche jeweils des zweiten dotierten Gebiets (42b) und des dritten dotierten Gebiets (42c) unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) entsprechend einem Abstand angeordnet ist, der ungefähr einer Dicke der Gateelektrode (36) entspricht.
  6. Das Verfahren nach Anspruch 3, wobei das erste dotierte Gebiet (42a) eine obere Fläche (43a) aufweist, die ungefähr 0 bis 5 nm unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) positioniert ist, wobei das erste dotierte Gebiet vertikal von dem zweiten dotierten Gebiet (42b) und dem dritten dotierten Gebiet (42c) beabstandet ist, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) jeweils eine obere Fläche aufweisen, wobei die obere Fläche jeweils des zweiten dotierten Gebiets (42b) und des dritten dotierten Gebiets (42c) unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) mit einem Abstand angeordnet ist, der ungefähr einer Dicke der Gateelektrode (36) entspricht.
  7. Das Verfahren nach Anspruch 1, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses bei einem Energiepegel im Bereich von ungefähr 40 bis 400 keV umfasst.
  8. Das Verfahren nach Anspruch 7, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses bei einem Energiepegel im Bereich von ungefähr 40 bis 70 keV umfasst, wobei Bor implantiert wird.
  9. Das Verfahren nach Anspruch 1, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses mit einer Dotierstoffdosis im Bereich von ungefähr 1014 bis 1016 Ionen/cm2 umfasst.
  10. Das Verfahren nach Anspruch 1, das ferner Ausführen mindestens eines Ausheizprozesses bei einer Temperatur im Bereich von ungefähr 600 bis 1050°C nach dem Ionenimplantationsprozess umfasst.
  11. Verfahren zur Herstellung einer Silizium-auf-Isolation-Struktur mit: Bilden einer Gateelektrode (36) über einem Silizium-auf-Isolator-Substrat, das ein Vollsubstrat (30a), eine vergrabene Oxidschicht (30b) und eine aktive Schicht (30c) aufweist, wobei das Vollsubstrat (30a) mit einem Dotierstoffmaterial mit einem ersten Konzentrationspegel dotiert ist; Durchführen eines Ionenimplantationsprozesses unter Anwendung mindestens der Gateelektrode (36) als Maske, um ein Dotierstoffmaterial in das Vollsubstrat (30a) zu implantieren, wobei der Implantationsprozess mit einem Dotierstoffmaterial ausgeführt wird, das von der gleichen Art ist wie das Dotierstoffmaterial in dem Vollsubstrat, wobei der Implantationsprozess ein erstes dotiertes Gebiet (42a) zur Folge hat, das in dem Vollsubstrat (30a) ausgebildet ist und das im Wesentlichen zu der Gateelektrode (36) ausgerichtet ist, und wobei das erste dotierte Gebiet (42a) einen Dotierstoffkonzentrationspegel aufweist, der höher als der erste Konzentrationspegel ist; und Bilden von Seitenwandabstandselementen (50) an den Seitenwänden der Gateelektrode (36), dadurch gekennzeichnet, dass das Ausführen des Ionenimplantationsprozesses vor dem Bilden der Seitenwandabstandselemente (50) erfolgt, und das Durchführen des Ionenimplantationsprozesses ferner ein zweites dotiertes Gebiet (42b) und ein drittes dotiertes Gebiet (42c) in dem Vollsubstrat (30a) bildet, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) einen Dotierstoffkonzentrationspegel aufweisen, der höher als der erste Konzentrationspegel ist, wobei das erste dotierte Gebiet (42a) von dem zweiten dotierten Gebiet (42b) und dem dritten dotierten Gebiet (42c) mit einem Abstand vertikal beabstandet ist, der näherungsweise einer Dicke der Gateelektrode (36) entspricht.
  12. Das Verfahren nach Anspruch 11, wobei das erste dotierte Gebiet einen Dotierstoffkonzentrationsspiegel von mindestens ungefähr 1016 Ionen/cm3 aufweist.
  13. Das Verfahren nach Anspruch 11, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) jeweils eine obere Fläche aufweisen, wobei die obere Fläche jeweils des zweiten dotierten Gebiets (42b) und des dritten dotierten Gebiets (42c) unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) entsprechend einem Abstand angeordnet ist, der ungefähr einer Dicke der Gateelektrode (36) entspricht.
  14. Das Verfahren nach Anspruch 11, wobei das erste dotierte Gebiet (42a) eine obere Fläche (43a) aufweist, die ungefähr 0 bis 5 nm unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) positioniert ist, wobei das zweite dotierte Gebiet (42b) und das dritte dotierte Gebiet (42c) jeweils eine obere Fläche aufweisen, wobei die obere Fläche jeweils des zweiten dotierten Gebiets (42b) und des dritten dotierten Gebiets (42c) unterhalb einer Grenzfläche zwischen der vergrabenen Oxidschicht (30b) und dem Vollsubstrat (30a) mit einem Abstand angeordnet ist, der ungefähr einer Dicke der Gateelektrode (36) entspricht.
  15. Das Verfahren nach Anspruch 11, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses bei einem Energiepegel im Bereich von ungefähr 40 bis 400 keV umfasst.
  16. Das Verfahren nach Anspruch 15, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses bei einem Energiepegel im Bereich von ungefähr 40 bis 70 keV umfasst, wobei Bor implantiert wird.
  17. Das Verfahren nach Anspruch 11, wobei das Ausführen des Ionenimplantationsprozesses das Ausführen des Ionenimplantationsprozesses mit einer Dotierstoffdosis im Bereich von ungefähr 1014 bis 1016 Ionen/cm2 umfasst.
  18. Das Verfahren nach Anspruch 11, das ferner Ausführen mindestens eines Ausheizprozesses bei einer Temperatur im Bereich von ungefähr 600 bis 1050°C nach dem Ionenimplantationsprozess umfasst.
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