DE102012100767B4

DE102012100767B4 - Drain-erweiterte Feldeffekttransistoren und Verfahren zu deren Herstellung

Info

Publication number: DE102012100767B4
Application number: DE102012100767.5A
Authority: DE
Inventors: Harald Gossner; Ramgopal Roa; Christian Cornelius Russ; Mayank Shrivastava
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-02-03
Filing date: 2012-01-31
Publication date: 2020-06-04
Anticipated expiration: 2032-02-01
Also published as: US20140015010A1; US9087892B2; US20120199878A1; US9647069B2; US20150340442A1; US8536648B2; DE102012100767A1

Abstract

Halbleiterbauelement (1), das folgendes aufweist:• ein erstes Gebiet (20) mit einem ersten Dotiertyp, in einem Substrat (100) angeordnet;• ein Kanalgebiet (35) mit dem ersten Dotiertyp, in dem ersten Gebiet (20) angeordnet;• eine Retrograde-Wanne (130) mit einem zweiten Dotiertyp, in dem Substrat (100) angeordnet, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist, wobei die Retrograde-Wanne (130) eine flachere Schicht (131) mit einer ersten Spitzendotierung und eine tiefere Schicht (132) mit einer zweiten Spitzendotierung, höher als die erste Spitzendotierung, aufweist;• ein Draingebiet (60) mit dem zweiten Dotiertyp, in dem Substrat (100) über der Retrograde-Wanne (130) angeordnet;• ein erweitertes Draingebiet (51), in der Retrograde-Wanne (130) angeordnet, das das Kanalgebiet (35) mit dem Draingebiet (60) koppelt, wobei das erweiterte Draingebiet (51) ein Gateüberlappungsgebiet umfasst;• ein Isolationsgebiet (40), das zwischen dem Gateüberlappungsgebiet des erweiterten Draingebiets (51) und dem Draingebiet (60) angeordnet ist, wobei eine Länge des Draingebiets (60) größer ist als eine Tiefe des Isolationsgebiets (40); und• eine Drainabstandshalterschicht (133), wobei die Drainabstandshalterschicht (133) seitlich bei dem Draingebiet (60) zwischen dem Isolationsgebiet (40) und dem Draingebiet (60) angeordnet ist.

Description

Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und Verfahren und insbesondere Drain-erweiterte Feldeffekttransistoren und Verfahren zu deren Herstellung.
Da Elektronikkomponenten zusammen mit den internen Strukturen in integrierten Schaltungen immer kleiner werden, wird es leichter, Elektronikkomponenten entweder vollständig zu zerstören oder anderweitig zu beeinträchtigen. Insbesondere sind viele integrierte Schaltungen für eine Beschädigung aus der Entladung von statischer Elektrizität höchst anfällig. Allgemein ist die elektrostatische Entladung (ESD - Electrostatic Discharge) der Transfer einer elektrostatischen Ladung zwischen Körpern auf unterschiedlichen elektrostatischen Potentialen oder Spannungen, der durch einen direkten Kontakt verursacht oder durch ein elektrostatisches Feld induziert wird. Die Entladung statischer Elektrizität oder ESD ist für die Elektronikindustrie zu einem kritischen Problem geworden.
Bauelementausfälle, die sich aus ESD-Ereignissen ergeben, sind nicht immer sofort katastrophal oder offensichtlich. Oftmals wird das Bauelement nur geringfügig geschwächt, kann aber normalen Betriebsbeanspruchungen schlechter standhalten. Ein derartiges geschwächtes Bauelement kann zu Zuverlässigkeitsproblemen wie etwa erhöhten Leckströmen führen, was zu einer verschlechterten Leistung des Bauelements führt.
SoC-ICs (System-on-Chip) werden in fortgeschrittenen CMOS-Technologien hergestellt, wo aus Kostengründen keine Gateoxide entsprechender Dicke zur Verfügung stehen. Bei solchen Anwendungen besteht eine Herausforderung darin, ein ESD-robustes Hochspannungstransistorelement (HV - High Voltage) bereitzustellen, das eine ausgezeichnete Mischsignalleistung und Gateoxidzuverlässigkeit aufweist.
Derartige HV-Bauelemente sollten über einen großen Bereich von Schnittstellenspannungen arbeiten, zum Beispiel 5 V bis 12 V. Eine derartige breite Interoperabilität gestattet ihre Verwendung für Anwendungen wie etwa für eine in einem SoC implementierte Eingangs-/Ausgangs-Schaltung (E/A).
Eine Option besteht darin, Drain-erweiterte Feldeffekttransistoren, auch als Drain-erweiterte MOS-Bauelemente (DeMOS) bezeichnet, für E/A-Treiber in SoC-ICs zu verwenden. DeMOS-Transistoren sind hinsichtlich des Drain- und Sourceaufbaus asymmetrisch, was das direkte Anlegen von großen Spannungen an die Transistorpads gestattet.
DeMOS-Transistoren sind jedoch ESD-schwach und erfordern eine zusätzliche Schutzschaltungsanordnung, um Beschädigung durch ESD zu verhindern. Eine zusätzliche ESD-Schaltungsanordnung erhöht jedoch die Kosten des Chips.
Zur Verbesserung der Effizienz der Siliziumbodenfläche und zum Reduzieren der Chipkosten sind deshalb DeMOS-Transistoren mit guter ESD-Immunität erforderlich.
1 zeigt einen herkömmlichen Drain-erweiterten Metalloxidhalbleiter- (DeMOS) (n-Kanal) Transistor.
Unter Bezugnahme auf 1 umfasst ein Substrat 100 ein p-Körpergebiet 10. Ein p-Wannengebiet 20 („well“) und ein n-Wannengebiet 30 sind benachbart angeordnet und weisen einen gemeinsamen p-n-Übergang auf, wie dargestellt. Isolationsgebiete, die ein drainseitiges Isolationsgebiet 40 und andere Isolationsgebiete 41 umfassen (zum Beispiel STI - Shallow Trench Isolation), sind in dem Substrat 100 ausgebildet. Das Kanalgebiet 35 des DeMOS-Transistors 1 ist innerhalb des p-Wannengebiets 20 ausgebildet. Ein Sourcegebiet 50 mit einer n⁺-Dotierung ist innerhalb des p-Wannengebiets 20 des Substrats 100 angeordnet. Ein Draingebiet 60 mit einer n⁺-Dotierung ist innerhalb des n-Wannengebiets 30 des Substrats 100 angeordnet. Ein Substratkontaktgebiet 70 mit einer p⁺-Dotierung ist in dem p-Wannengebiet 20 angeordnet, um das p-Wannengebiet 20 zu kontaktieren. Ein Gate 80 ist zwischen dem Sourcegebiet 50 und dem Draingebiet 60 angeordnet. Abstandshalter 45 sind an den Seitenwänden des Gates 80 angeordnet. Bei normalem Betrieb als Feldeffekttransistor (FET), wenn zum Beispiel eine Inversionsschicht in dem Kanalgebiet 35 ausgebildet ist, bewegen sich die Ladungsträger von dem Sourcegebiet 50 über das Kanalgebiet 35 und fließen durch ein erweitertes Draingebiet 51 (durch den Pfeil gezeigt) um die STI-Ecken, bevor sie das Draingebiet 60 erreichen. Somit bilden Abschnitte des n-Wannengebiets 30 unter dem drainseitigen Isolationsgebiet 40 und dem Gate 80 einen Teil des Drains des DeMOS-Transistors 1.
Als Folge fällt das Potential von dem Drainkontakt des Draingebiets 60 aufgrund des erhöhten Widerstands des unteren dotierten n-Wannengebiets 30 ab, das das erweiterte Draingebiet 51 bildet. Das drainseitige Isolationsgebiet 40 unter der Gate-zu-Drain-Überlappung wird verwendet, um das Bauelement vor einem etwaigen Gateoxidausfall zu schützen, wenn bei dem Draingebiet 51 eine hohe Biasspannung angelegt wird. Eine derartige Bauelementkonfiguration führt jedoch aufgrund lokalisierter Stromverteilung zu einer Raumladungsmodulation und bewirkt einen sehr frühen thermischen Ausfall des Bauelements, was einer Filamentenbildung zugeschrieben wird. Wie ausführlich unten beschrieben wird, führt dieser Aufbau zu einer schlechten ESD-Leistung, was zum Schützen des Bauelements vor ESD-Beschädigung eine zusätzliche Schaltungsanordnung erfordert.
Was benötigt wird sind somit Bauelemente, die gegenüber ESD-Stress robust sind.
In US 2003 / 0 011 033 A1 sind ein Hochspannungstransistor und dessen Herstellungsverfahren beschrieben. In DE 10 2008 059 846 A1 ist ein Drain-erweiterter Feldeffekttransistor beschrieben. In US 2007 / 0 278 568 A1 sind Hochspannungs-Bipolar-CMOS-DMOS integrierte Schaltungsanordnungen beschrieben sowie modulare Verfahren deren Herstellung.
Die Erfindung wird durch die unabhängigen Patentansprüche 1, 17 und 26 definiert. Ausgestaltungen der Erfindung ergeben sich gemäß den jeweils abhängigen Patentansprüchen.
Durch veranschaulichende Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder umgangen und technische Vorteile im Allgemeinen erzielt.
Gemäß einer ersten Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein erstes Gebiet mit einem ersten Dotiertyp, in einem Substrat angeordnet, ein Kanalgebiet mit dem ersten Dotiertyp, in dem ersten Gebiet angeordnet, eine Retrograde-Wanne mit einem zweiten Dotiertyp, in dem Substrat angeordnet. Der zweite Dotiertyp ist dem ersten Dotiertyp entgegengesetzt. Die Retrograde-Wanne weist eine flachere Schicht mit einer ersten Spitzendotierung und eine tiefere Schicht mit einer zweiten Spitzendotierung, die höher ist als die erste Spitzendotierung, auf. Das Halbleiterbauelement umfasst weiterhin ein Draingebiet mit dem zweiten Dotiertyp, in dem Substrat über der Retrograde-Wanne angeordnet. Ein erweitertes Draingebiet ist in der Retrograde-Wanne angeordnet und umfasst ein Gateüberlappungsgebiet. Das erweitere Draingebiet koppelt das Kanalgebiet mit dem Draingebiet. Ein Isolationsgebiet ist zwischen dem Gateüberlappungsgebiet des erweiterten Draingebiets und dem Draingebiet angeordnet. Eine Länge des Draingebiets ist größer als eine Tiefe des Isolationsgebiets. Das Halbleiterbauelement weist ferner eine Drainabstandshalterschicht auf, die seitlich bei dem Draingebiet zwischen dem Isolationsgebiet und dem Draingebiet angeordnet ist.
In einer Ausgestaltung kann das Halbleiterbauelement ferner Folgendes aufweisen: ein Sourcegebiet, das in einem Substrat angeordnet ist; und ein Gate, das über dem Substrat zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist.
In noch einer Ausgestaltung kann sich das Isolationsgebiet tiefer in das Substrat erstrecken als das Draingebiet.
In noch einer Ausgestaltung kann sich die flachere Schicht tiefer in das Substrat erstrecken als das Isolationsgebiet.
In noch einer Ausgestaltung kann eine Tiefe des Isolationsgebiets größer sein als eine seitliche Breite des Isolationsgebiets.
In noch einer Ausgestaltung kann eine Tiefe des Draingebiets etwa 90 nm und 100 nm betragen, eine Tiefe des Isolationsgebiets etwa 330 nm bis etwa 370 nm betragen, eine Tiefe der flacheren Schicht etwa 350 nm bis etwa 400 nm betragen, die Länge des Draingebiets größer sein als etwa 700 nm, die erste Spitzendotierung etwa 2 × 10¹⁷ cm^-3 bis etwa 4 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung etwa 1 × 10¹⁸ cm^-3 bis etwa 2 × 10¹⁸ cm^-3 betragen.
In noch einer Ausgestaltung kann eine Tiefe des Draingebiets etwa 60 nm und 70 nm betragen, eine Tiefe des Isolationsgebiets etwa 230 nm bis etwa 270 nm betragen, eine Tiefe der flacheren Schicht etwa 250 nm bis etwa 290 nm betragen, die Länge des Draingebiets größer sein als etwa 550 nm, die erste Spitzendotierung etwa 3 × 10¹⁷ cm^-3 bis etwa 5 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung etwa 2 × 10¹⁸ cm^-3 bis etwa 3 × 10¹⁸ cm^-3 betragen.
In noch einer Ausgestaltung kann eine Tiefe des Draingebiets etwa 40 nm und 50 nm betragen, eine Tiefe des Isolationsgebiets etwa 180 nm bis etwa 220 nm betragen, eine Tiefe der flacheren Schicht etwa 200 nm bis etwa 240 nm betragen, die Länge des Draingebiets größer sein als etwa 450 nm, die erste Spitzendotierung etwa 4 × 10¹⁷ cm^-3 bis etwa 6 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung etwa 2 × 10¹⁸ cm^-3 bis etwa 3 × 10¹⁸ cm^-3 betragen.
In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen ein Silizidgebiet, das über dem Draingebiet angeordnet ist, wobei ein Flächeninhalt des Silizidgebiets etwa gleich einem Flächeninhalt des Draingebiets ist.
In noch einer Ausgestaltung kann eine exponierte obere Oberfläche der Drainabstandshalterschicht von einem Isoliermaterial bedeckt sein, so dass die Drainabstandshalterschicht durch ein Isoliermaterialgebiet oder ein Halbleitergebiet von einem metallischen Material getrennt ist.
In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen ein Silizidgebiet, das über dem Draingebiet angeordnet ist, wobei das Silizidgebiet von der Drainabstandshalterschicht beabstandet ist.
In noch einer Ausgestaltung kann die Drainabstandshalterschicht eine der Dotierung des Draingebiets entgegengesetzte Dotierung umfassen.
In noch einer Ausgestaltung kann die Drainabstandshalterschicht eine gleiche Art von Dotierung wie die Dotierung des Draingebiets umfassen und wobei die Drainabstandshalterschicht kann eine niedrigere Dotierung aufweisen als das Draingebiet.
In noch einer Ausgestaltung kann das Halbleiterbauelement ein n-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor sein, wobei das Draingebiet stark dotierte n⁺-Gebiete umfasst und wobei die Retrograde-Wanne ein Gebiet vom n-Typ ist.
In noch einer Ausgestaltung kann das Halbleiterbauelement ein p-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor sein, wobei das Draingebiet stark dotierte p⁺-Gebiete umfasst und wobei die Retrograde-Wanne ein Gebiet von p-Typ ist.
In noch einer Ausgestaltung kann das Kanalgebiet ein heteroepitaxiales Halbleitermaterial umfassen, das von dem Material des Substrats verschieden ist.
In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen ein Gate-Abstandshaltergebiet zwischen dem Gate und dem Isolationsgebiet, wobei eine exponierte obere Oberfläche des Gate-Abstandshaltergebiets von einem Isoliermaterial bedeckt ist, so dass die Gate-Abstandshalterschicht durch ein Isoliermaterialgebiet oder ein Halbleitergebiet von einem metallischen Material getrennt ist.
In noch einer Ausgestaltung kann das Gate-Abstandshaltergebiet eigenleitend sein oder einen ersten Dotiertyp aufweisen.
In noch einer Ausgestaltung kann das Gate-Abstandshaltergebiet einen zweiten Dotiertyp aufweisen.
In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: ein zweites Gebiet mit dem ersten Dotiertyp, das in dem Substrat angeordnet ist; ein weiteres Kanalgebiet mit dem ersten Dotiertyp, das in dem zweiten Gebiet angeordnet ist; ein weiteres erweitertes Draingebiet, das in der Retrograde-Wanne angeordnet ist, das das andere Kanalgebiet mit dem Draingebiet koppelt, wobei das andere erweiterte Draingebiet ein anderes Gateüberlappungsgebiet umfasst; und ein anderes Isolationsgebiet, das zwischen dem anderen Gateüberlappungsgebiet des anderen erweiterten Draingebiets und dem Draingebiet angeordnet ist, wobei eine Länge des Draingebiets größer ist als das Doppelte der Tiefe des anderen Isolationsgebiets.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Drain-erweiterter Feldeffekttransistor ein erstes Gebiet mit einem ersten Dotiertyp, in einem Substrat angeordnet, ein zweites Sourcegebiet, in oder über dem ersten Gebiet angeordnet, und eine Retrograde-Wanne mit einem zweiten Dotiertyp, in dem Substrat angeordnet. Der zweite Dotiertyp ist dem ersten Dotiertyp entgegengesetzt. Das erste Gebiet und die Retrograde-Wanne weisen einen gemeinsamen Übergang auf. Die Retrograde-Wanne weist eine erste Schicht mit einer niedrigeren Spitzendotierung als eine tiefere zweite Schicht auf. Der Drain-erweiterte Feldeffekttransistor umfasst weiterhin ein Draingebiet, das in oder über der Retrograde-Wanne angeordnet ist. Ein Kanalgebiet ist zwischen dem Sourcegebiet und dem Draingebiet in dem ersten Gebiet angeordnet. Ein Gate ist über dem Substrat zwischen dem Sourcegebiet und dem Draingebiet angeordnet. Ein erweitertes Draingebiet ist in der Retrograde-Wanne angeordnet und umfasst ein Gateüberlappungsgebiet. Das erweiterte Draingebiet koppelt das Kanalgebiet mit dem Draingebiet. Ein Isolationsgebiet ist zwischen dem Gateüberlappungsgebiet und dem Draingebiet angeordnet. Eine Tiefe der ersten Schicht ist größer als eine Tiefe des Isolationsgebiets.
In einer Ausgestaltung kann das erste Gebiet ein Wannengebiet umfassen.
In noch einer Ausgestaltung kann eine Tiefe des Isolationsgebiets größer sein als eine Tiefe des Draingebiets und wobei eine Länge des Draingebiets kann größer sein als eine Tiefe des Isolationsgebiets.
In noch einer Ausgestaltung kann der Drain-erweiterter Feldeffekttransistor ferner aufweisen ein Silizidgebiet, das über dem Draingebiet angeordnet ist, wobei ein Flächeninhalt des Silizidgebiets etwa gleich einem Flächeninhalt des Draingebiets ist.
In noch einer Ausgestaltung kann der Drain-erweiterter Feldeffekttransistor ferner aufweisen: eine Drainabstandshalterschicht, die seitlich bei dem Draingebiet zwischen dem Isolationsgebiet und dem Draingebiet angeordnet ist, wobei die Drainabstandshalterschicht eine Seitenwand des Isolationsgebiets kontaktiert; und ein Silizidgebiet, das über dem Draingebiet angeordnet ist, wobei das Silizidgebiet von der Drainabstandshalterschicht beabstandet ist.
In noch einer Ausgestaltung kann die Drainabstandshalterschicht eine der Dotierung des Draingebiets entgegengesetzte Dotierung umfassen.
In noch einer Ausgestaltung kann die Drainabstandshalterschicht eine gleiche Art von Dotierung wie die Dotierung des Draingebiets umfassen, wobei die Drainabstandshalterschicht eine geringere Dotierung als das Draingebiet aufweisen kann.
In noch einer Ausgestaltung kann der Transistor ein n-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor sein, wobei das Sourcegebiet und das Draingebiet stark dotierte n⁺-Gebiete umfassen, wobei das Kanalgebiet ein Gebiet vom p-Typ ist und wobei die Retrograde-Wanne ein Gebiet vom n-Typ ist.
In noch einer Ausgestaltung kann der Transistor ein p-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor sein, wobei das Sourcegebiet und das Draingebiet stark dotierte p⁺-Gebiete umfassen, wobei das Kanalgebiet ein Gebiet vom n-Typ ist und wobei die Retrograde-Wanne ein Gebiet vom p-Typ ist.
In noch einer Ausgestaltung kann das Kanalgebiet ein heteroepitaxiales Halbleitermaterial umfassen, das von dem Material des Substrats verschieden ist.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden eines Halbleiterbauelements: Ausbilden eines ersten Gebiets mit einem Dotiertyp in einem Substrat, Ausbilden einer ersten Wanne durch Implantieren von Dotierstoffen von einem zweiten Dotiertyp in das Substrat mit einer ersten Implantierbedingung und Ausbilden einer zweiten Wanne durch Implantieren von Dotierstoffen von einem zweiten Dotiertyp in das Substrat mit einer zweiten Implantierbedingung. Der zweite Dotiertyp ist dem ersten Dotiertyp entgegengesetzt. Die zweite Wanne ist in der ersten Wanne angeordnet. Die zweite Implantierbedingung weist eine Implantierdosis auf, die kleiner ist als eine Implantierdosis der ersten Implantierbedingung. Die zweite Implantierbedingung weist eine Implantierenergie auf, die niedriger ist als eine Implantierenergie der ersten Implantierbedingung. Das Verfahren umfasst weiterhin das Ausbilden eines Isolationsgebiets in der zweiten Wanne, Ausbilden eines Sourcegebiets in oder über dem ersten Gebiet und Ausbilden eines Draingebiets in oder über der zweiten Wanne. Eine Länge des Draingebiets ist größer als eine Tiefe des Isolationsgebiets. Ein Kanalgebiet ist zwischen dem Sourcegebiet und dem Draingebiet in dem ersten Gebiet ausgebildet. Ein erweitertes Draingebiet ist in der ersten und der zweiten Wanne ausgebildet. Das erweiterte Draingebiet koppelt das Kanalgebiet mit dem Draingebiet. Das erweiterte Draingebiet umfasst ein Gateüberlappungsgebiet. Das Isolationsgebiet ist zwischen dem Gateüberlappungsgebiet und dem Draingebiet angeordnet. Das Verfahren weist ferner auf, Ausbilden einer Drainabstandshalterschicht seitlich bei dem Draingebiet zwischen dem Isolationsgebiet und dem Draingebiet.
In einer Ausgestaltung kann eine Tiefe des Isolationsgebiets größer sein als eine Tiefe des Draingebiets und eine Tiefe des ersten Gebiets kann größer sein als eine Tiefe des Isolationsgebiets.
In noch einer Ausgestaltung kann das Verfahren ferner aufweisen das Ausbilden eines Silizidgebiets über dem Draingebiet, wobei ein Flächeninhalt des Silizidgebiets etwa gleich einem Flächeninhalt des Draingebiets ist.
In noch einer Ausgestaltung kann das Verfahren ferner aufweisen, dass die Drainabstandshalterschicht eine Seitenwand des Isolationsgebiets kontaktiert; und ferner Ausbilden eines Silizidgebiets über dem Draingebiet, wobei das Silizidgebiet von der Drainabstandshalterschicht beabstandet ist.
In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann In noch einer Ausgestaltung kann
Das oben Gesagte hat die Merkmale einer Ausführungsform der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, dass die Konzeption und spezifischen Ausführungsformen, die offenbart sind, ohne weiteres als Basis verwendet werden können, um andere Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung zu modifizieren oder auszulegen. Der Fachmann versteht außerdem, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
Es zeigen:

1 einen herkömmlichen Drain-erweiterten Metalloxidhalbleiter- (DeMOS) (n-Kanal) Transistor;
2, die die 2a bis 2c enthält, die ESD-Leistung des in 1 dargestellten herkömmlichen Bauelements, wobei 2a eine experimentelle Leistung zeigt und wobei die 2b bis 2c den Ausfallmechanismus unter Verwendung einer Bauelementsimulation zeigen;
3 einen DeMOS-Transistor gemäß einer Ausführungsform der Erfindung;
4, die die 4a bis 4e enthält, eine alternative Ausführungsform der Erfindung, wobei 4a eine schematische Querschnittsansicht zeigt, 4b experimentelle ESD- und MOS-Betriebsdaten zeigt, 4c die Id-Vd-Kurven bei normalem MOS-Betrieb zeigt, 4d simulierte Ladungsdichtenprofile unter Verwendung eines Bauelementsimulators zeigt und 4e das entsprechende simulierte elektrische Feld zeigt;
5 eine alternative Ausführungsform des DeMOS-Transistors mit einer Drainabstandshalterschicht, um das Draingebiet von dem Isolationsgebiet zu beabstanden;
6 eine weitere Ausführungsform eines DeMOS-Transistors mit einer Drainabstandshalterschicht bei dem Draingebiet und einem tiefen n-Gebiet unter dem p-Wannengebiet,
7 eine Ausführungsform eines DeMOS-Transistors mit keinem separaten p-Wannengebiet;
8 eine alternative Ausführungsform eines DeMOS-Transistors mit einem heteroepitaxialen Kanalgebiet;
9 einen p-Kanal-DeMOS-Transistor gemäß einer Ausführungsform der Erfindung;
10, die 10a bis 10c enthält, weitere Ausführungsformen des DeMOS-Bauelements;
11 eine weitere Ausführungsform der Erfindung mit mehreren Fingerstrukturen;
12, die 12a bis 12g enthält, ein Verfahren zum Herstellen des DeMOS-Transistors gemäß einer Ausführungsform der Erfindung; und
13 mögliche Bereiche für in verschiedenen Ausführungsformen der Erfindung beschriebene Parameter.

Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
Die Herstellung und Verwendung von verschiedenen Ausführungsformen werden unten ausführlich erläutert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Weisen zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
2, die die 2a bis 2c enthält, zeigt die ESD-Leistung des in 1 gezeigten Bauelements, wobei 2a eine experimentelle Leistung zeigt und wobei 2b-2c den Ausfallmechanismus unter Verwendung von Bauelementsimulation zeigen.
Unter Bezugnahme auf 2a stellt die untere x-Achse die Drainspannung dar (z.B. die Spannung im Draingebiet 60 in 1). Die obere x-Achse stellt den Leckstrom (Leckage unter dem Schwellwert und Gateleckage) während des normalen Betriebs des Bauelements nach ESD-Stress dar. Die y-Achse stellt den Drainstrom I_TLP (ESD-Impuls) dar, der zum Beanspruchen des Bauelements verwendet wird. Man beachte, dass der Drainstrom I_TLP der absolute Strom ist und nicht der Strom pro Breiteneinheit, wie herkömmlicherweise verwendet.
Die Kurve I_TLP-Drainspannung stellt das Verhalten des Bauelements während eines ESD-Stresses dar. Ein ESD-Impuls wird 100 ns lang am Drainanschluss des DeMOS-Transistors 1 angelegt, während die anderen Anschlüsse des DeMOS-Transistors geerdet sind. I_TLP-Drainspannung zeigt die Zunahme bei der Drainspannung mit zunehmender Größe des Stromimpulses.
Die Kurve I_TLP-Leckstrom stellt den normalen Betriebsleckstrom (AUS-Strom) nach dem ESD-Stress dar. Wie nach einem kritischen Drainstrom I_TLP gezeigt, nimmt der Leckstrom exponentiell zu. Dieser kritische Drainstrom (It₂ ) ist der größte ESD-Stress, den das Bauelement erhalten kann, bevor das Bauelement permanent beschädigt wird. Deshalb ist der kritische Drainstrom (I_t2 ) ein Maß für die ESD-Immunität des DeMOS-Transistors.
Wie in 2a gezeigt, fällt das herkömmliche DeMOS-Bauelement nach einer Beanspruchung mit einem Drainstrom I_TLP von etwa 20 mA aus, was 0,75 mA/µm ist - ein sehr niedriger Wert. E/A-Bauelemente sollten gegenüber so viel ESD-Stressstrom wie möglich immun sein (4-5 mA/µm wird als ein akzeptabler Bereich angesehen). Ansonsten sollte eine zusätzliche ESD-Schutzschaltungsanordnung eingeführt werden, um die E/A-Bauelemente zu schützen, was die Kosten des Chips steigert. Ausführungsformen der Erfindung überwinden diese und andere Beschränkungen herkömmlicher DeMOS-Bauelemente.
Die 2b bis 2c zeigen den Ausfallmechanismus des in 1 gezeigten herkömmlichen Bauelements.
Wie hierin beschrieben, haben die Erfinder anhand von TCAD-Modellen (Technology Computer Aided Design) die Gründe für den Ausfall der herkömmlichen DeMOS-Transistoren identifiziert.
Die 2b und 2c zeigen Simulationsergebnisse eines DeMOS-Transistors, nachdem er dem ESD-Stress ausgesetzt wurde. 2b zeigt die Stromdichte (A/cm²) in dem DeMOS-Transistor am Ende des ESD-Impulses von I_TLP von 1,2 mA/µm.
Das entsprechende elektrische Feldprofil in dem Transistor ist in 2c gezeigt.
Unter dem ESD-Stress verhält sich der Transistor wie ein npn-Bipolartransistor. Das Sourcegebiet 50 bildet den Emitter, das p-Wannengebiet 20 bildet die Basis und das n-Wannengebiet 30 (erweiterter Drain) bildet den Kollektor, und das Draingebiet 60 bildet den Subkollektor.
Zuerst unter Bezugnahme auf 2b wird die Diode zwischen dem Sourcegebiet 50 und dem p-Wannengebiet 20 ausgelöst. Deshalb gibt es in diesem Stadium keine Beschädigung des Bauelements. Wie durch die Stromdichteprofile gezeigt, strömt die Spitzenstromdichte um das drainseitige Isolationsgebiet 40. Der Stromfluss ist jedoch unter dem drainseitigen Isolationsgebiet 40 und in das Draingebiet 60 lokalisiert. Wichtigerweise nimmt die größte Stromdichte von dem Übergang p-Wannengebiet 20/n-Wannengebiet 30 zu dem Draingebiet 60 zu, wo es stark lokalisiert wird.
Dies wirkt sich auch auf das elektrische Feld in dem Bauelement aus. Mit anderen Worten besitzt der Transistor bei niedrigen Drainspannungen eine wohldefinierte Übergangsgrenze zwischen dem p-Wannengebiet 20 (Basis vom p-Typ) und dem n-Wannengebiet 30. Mit zunehmender ESD-Stressspannung (was die Stromdichte erhöht) wird jedoch die überschüssige Ladung in dem n-Wannengebiet 30 (erweiterter Drain) vergleichbar oder größer als die feste ionisierte Verunreinigungskonzentration des n-Wannengebiets 30. Die überschüssigen Elektronen können überschüssige Löcher induzieren, um eine Quasineutralität aufrechtzuerhalten und dadurch die Basis vom p-Typ von dem Übergang p-Wannengebiet 20/n-Wannengebiet 30 zu dem höher dotierten Draingebiet 60 zu erweitern. Mit anderen Worten erweitert sich das Basisgebiet vom p-Typ, bis es das höher dotierte Draingebiet 60 erreicht, wo die Konzentration an überschüssigen Elektronen vergleichbar oder kleiner als die feste ionisierte Verunreinigungskonzentration wird.
Als direkte Folge wird das Gebiet mit starkem elektrischem Feld von dem Übergang p-Wannengebiet 20/n-Wannengebiet 30 zu einem kleineren Bereich unter dem Draingebiet 60 gedrückt.
Dies ist in 2c klar gezeigt, die starke elektrische Felder in einem ersten Gebiet 65 unter dem Draingebiet 60 zeigt. Im Gegensatz dazu gibt es in einem zweiten Gebiet 55 bei dem Übergang zwischen dem p-Wannengebiet 20 und dem n-Wannengebiet 30 eine minimale Raumladung, was zu schwachen elektrischen Feldern führt. Dieses Phänomen - auch als „Basishinausdrücken“ oder „Basisverbreiterung“ bezeichnet - führt zu starken elektrischen Feldern im ersten Gebiet 65.
Die starken elektrischen Feld- und/oder starken Stromdichten durchschlagen das Siliziumgitter lokal. Beispielsweise können Abschnitte des Siliziums durchschlagen werden, z.B. örtlich durchschmelzen, wodurch Siliziumfilamente (beispielsweise Siliziumfäden) ausgebildet werden.
Ausführungsformen der Erfindung überwinden diese Probleme, indem sie das Basishinausdrücken-Phänomen minimieren, ohne Pfade mit höherem EIN-Widerstand einzuführen, die möglicherweise die Leistung des DeMOS-Transistors bei normalem FET-Betrieb verschlechtern können. Dies wird dadurch erreicht, dass eine Dotierstruktur erzeugt wird, die den Basisverbreiterungsmechanismus reduziert, was dadurch erreicht wird, dass höher dotierte Gebiete in dem Strompfad platziert werden und eine Konzentration der Stromdichte in einem lokalisierten Gebiet vermieden wird.
Strukturelle Ausführungsformen von DeMOS-Transistoren mit verbesserter ESD-Immunität, ohne die Leistung zu kompromittieren, werden bezüglich der 3-11 beschrieben. Verfahren zum Ausbilden von DeMOS-Transistoren gemäß Ausführungsformen der Erfindung werden anhand von 12 beschrieben.
3 zeigt einen DeMOS-Transistor gemäß einer Ausführungsform der Erfindung.
Der DeMOS-Transistor 1 enthält ein Substrat 100 mit einem p-Körpergebiet 10. Ein p-Wannengebiet 20 ist in dem Substrat 100 angeordnet. Isolationsgebiete, die das drainseitige Isolationsgebiet 40 und andere Isolationsgebiete 41 umfassen, sind in dem Substrat 100 ausgebildet. Das Kanalgebiet 35 des DeMOS-Transistors 1 ist in dem p-Wannengebiet 20 ausgebildet. Ein Sourcegebiet 50 ist in dem p-Wannengebiet 20 des Substrats 100 angeordnet. Ein Draingebiet 60 ist in dem n-Wannengebiet 30 des Substrats 100 angeordnet. Ein Substratkontaktgebiet 70 ist in dem p-Wannengebiet 20 angeordnet, um das p-Wannengebiet 20 zu kontaktieren. Ein Gate 80 ist zwischen dem Sourcegebiet 50 und dem Draingebiet 60 angeordnet. Ein Silizidgebiet 61 ist auf dem Draingebiet 60 angeordnet. Abstandshalter 45 sind an den Seitenwänden des Gate 80 angeordnet.
Bei dieser Ausführungsform ist jedoch eine Retrograde-n-Wanne 130 in dem Substrat 100 bei dem p-Wannengebiet 20 ausgebildet. Die Retrograde-n-Wanne 130 bildet einen p-n-Übergang mit dem p-Wannengebiet 20. Die Retrograde-n-Wanne 130 umfasst ein erstes n-Wannengebiet 131 mit einer Dotierung NINT und ein zweites n-Wannengebiet 132 mit einer Dotierung N_B . Die Dotierung NINT des ersten n-Wannengebiets 131 ist geringer als die Dotierung N_B des zweiten n-Wannengebiets 132, wodurch die Retrograde-n-Wanne ausgebildet wird. Die höhere Dotierung des zweiten n-Wannengebiets 132 verteilt mehr von den Ladungsträgern in das zweite n-Wannengebiet 132. Weil das zweite n-Wannengebiet 132 ausgelegt ist, tiefer als das Draingebiet 60 und weiter weg von diesem zu sein, ist auch das Gebiet der elektrischen Feldspitze bei dem p-Wannengebiet 20/zweiten n-Wannengebiet 132 nach hinten verschoben.
Bei verschiedenen Ausführungsformen beträgt das Verhältnis der Dotierung N_B des zweiten n-Wannengebiets 132 zu der Dotierung NINT des ersten n-Wannengebiets 131 mindestens 3:1 und bei einer Ausführungsform etwa 10:1. Bei verschiedenen Ausführungsformen beträgt die Dotierung des p-Wannengebiets 20 etwa 5 × 10¹⁶ cm^-3 bis etwa 10¹⁸ cm^-3, die Dotierung N_INT des ersten n-Wannengebiets 131 etwa 1 × 10¹⁷ cm^-3 bis etwa 5 × 10¹⁸ cm^-3, die Dotierung N_B des zweiten n-Wannengebiets 132 etwa 10¹⁸ cm^-3 bis etwa 5 × 10¹⁹ cm^-3.
Wegen der Existenz des drainseitigen Isolationsgebiets 40 sollten weitere Vorsichtsmaßnahmen ergriffen werden, um das Umkehren des Basishinausdrückens zu realisieren.
Die Länge RL der Gateüberlappung über das erweitere Draingebiet 51 wird in der Regel beim Erzielen der Transistorarbeitsleistung vorbestimmt. Bei verschiedenen Ausführungsformen sollten sehr kleine Werte der Länge RL der Gateüberlappung vermieden werden, um eine Zunahme der Ladungsdichtenkonzentration um das drainseitige Isolationsgebiet 40 und unter seiner linken Kante zu vermeiden. Bei einer Ausführungsform kann der Wert von RL mindestens 150 nm betragen, um einen spezifizierten Pegel des Ein-Stroms zu erhalten.
Die Tiefe D_ST des drainseitigen Isolationsgebiets 40 sollte größer sein als die Tiefe XJ des Draingebiets 60. Falls sich die Tiefe XJ des Draingebiets 60 der Tiefe D_ST des drainseitigen Isolationsgebiets 40 annähert, werden signifikante Teile der Ladungsträger in einem kleinen Gebiet unter dem drainseitigen Isolationsgebiet 40 und um die rechte Ecke des drainseitigen Isolationsgebiets 40 herum verteilt. Wieder kann dies dadurch vermieden werden, dass die Tiefe XJ des Draingebiets 60 relativ zu der Tiefe D_ST des drainseitigen Isolationsgebiets 40 reduziert wird. Bei verschiedenen Ausführungsformen sollte die Tiefe D_ST des drainseitigen Isolationsgebiets 40 mindestens das Doppelte der Tiefe XJ des Draingebiets 60 betragen.
Bei verschiedenen Ausführungsformen sollte die Länge DL des Draingebiets 60 größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40. Bei einer Ausführungsform sollte die Länge DL des Draingebiets 60 etwa das Doppelte oder mindestens das Doppelte der Tiefe D_ST des drainseitigen Isolationsgebiets 40 betragen. Der größere Bereich des Draingebiets 60 relativ zu der Isolationstiefe hilft sicherzustellen, dass die Ladungsträger über das Wannengebiet verteilt werden. Falls beispielsweise der Bereich des Draingebiets 60 viel kleiner ist als die Isolationstiefe, würden die Ladungsträger entlang der rechten Seitenwand des drainseitigen Isolationsgebiets 40 konzentriert. Dies würde zu einem Durchschlag des Siliziums entlang der Isolationsseitenwände führen. Falls im Gegensatz der Bereich des Draingebiets 60 viel größer ist als die Isolationstiefe, werden die Ladungsträger entlang der rechten Seitenwand des drainseitigen Isolationsgebiets 40 beabstandet, wodurch ein etwaiger Durchschlag in diesem Gebiet vermieden wird.
Bei verschiedenen Ausführungsformen sollte eine Tiefe D_B des ersten n-Wannengebiets 131 größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40. Bei verschiedenen Ausführungsformen beträgt eine Tiefe D_B des ersten n-Wannengebiets 131 mindestens das 1,3fache der Tiefe D_ST des drainseitigen Isolationsgebiets 40. Falls sich die Tiefe D_B des ersten n-Wannengebiets 131 der Tiefe D_ST des drainseitigen Isolationsgebiets 40 annähert oder kleiner ist als diese, wird das zweite n-Wannengebiet 132 unter dem drainseitigen Isolationsgebiet 40 angeordnet. Als Folge werden alle Ladungsträger in einer dünnen Zone unmittelbar unter dem drainseitigen Isolationsgebiet 40 verteilt, was die Anfälligkeit dieses Gebiets unter dem drainseitigen Isolationsgebiet 40 gegenüber einem Durchschlagen erhöht. Indem das zweite n-Wannengebiet 132 von dem drainseitigen Isolationsgebiet 40 weg bewegt wird, kann diese Ladungslokalisation verhindert werden, wodurch ein Durchschlag in einem Gebiet unter dem drainseitigen Isolationsgebiet 40 vermieden wird.
Ausführungsformen der Erfindung erfordern möglicherweise auch, dass die Tiefe D_ST des drainseitigen Isolationsgebiets 40 größer ist als die Breite X des drainseitigen Isolationsgebiets 40.
Bei verschiedenen Ausführungsformen sollte die Länge SL des Silizidgebiets 61 etwa gleich der Länge DL des Draingebiets 60 sein. Bei verschiedenen Ausführungsformen ist die Breite des Silizidgebiets 61 auch etwa gleich der Breite des Draingebiets 60, die etwa gleich der Breite des DeMOS-Transistors ist, wobei die Breite des Silizidgebiets 61, die Breite des Draingebiets 60 und die Breite des DeMOS-Transistors senkrecht zu der Stromflussrichtung gemessen werden. Ein kleines Silizidgebiet 61 kann zu einer hohen Stromdichte durch ein kleines Gebiet in dem Silizidgebiet 61 und/oder um das Silizid 61 in dem Draingebiet 60 herum führen, was zu einem Durchschlag des Silizidgebiets 61 und/oder des Draingebiets 60 führt.
Vorteilhafterweise wirken sich die Ausführungsformen der Erfindung nicht auf den EIN-Strom des Transistors aus, weil die beabstandete Trägerverteilung den Flächenwiderstand des erweiterten Draingebiets 51 aufgrund reduzierter Streuung zwischen Trägern bei niedrigeren Stromdichten zu verbessern hilft. Weiterhin werden die höher dotierten Gebiete, falls sie im Pfad des Stromflusses liegen, den Drainwiderstand weiter reduzieren.
4, die die 4a bis 4c enthält, zeigt eine alternative Ausführungsform der Erfindung, wobei 4a eine schematische Querschnittsansicht zeigt, 4b experimentelle ESD- und MOS-Betriebsdaten zeigt, 4c die Id-Vd-Kurven bei normalem FET-Betrieb zeigt, 4d Ladungsdichtenprofile nach dem Simulieren eines ESD-Impulses unter Verwendung einer TCAD-Bauelementsimulation zeigt und 4e die 4d entsprechenden elektrischen Felder zeigt.
Wie in 4a gezeigt, enthält die Ausführungsform von 4 alle bezüglich 3 beschriebenen Merkmale und enthält auch ein zusätzliches tiefes n-Wannengebiet 110. Das tiefe n-Wannengebiet 110 wird hinzugefügt, um ein Latch-up des Transistors zu verhindern (und/oder das Kanalgebiet 35 von dem oftmals verrauschten Substrat zu entkoppeln), und ändert nicht die betrieblichen Aspekte bezüglich des oben beschriebenen ESD- und normalen MOS-Betriebs.
Unter Bezugnahme auf 4b zeigt die Kurve I_TLP-Drainspannung des ESD-Stresses die Zunahme der Drainspannung mit der Zunahme der Größe des Stromimpulses. Im Gegensatz zu dem herkömmlichen Bauelement jedoch erzielt das Bauelement unter Verwendung von Ausführungsformen der Erfindung einen viel höheren Drainstrom I_TLP (kritischer Drainstrom I'_t2 ), bevor es eine ähnliche (versagende) Drainspannung erreicht. Der kritische Drainstrom I_t2 des herkömmlichen Bauelements ist jedoch mindestens fünfmal niedriger als der kritische Drainstrom I'_t2 der Ausführungsform.
Die Kurve I_TLP-Leckstrom zeigt diese Verbesserung. Im Gegensatz zu dem herkömmlichen Bauelement, das bei etwa 20 mA ausfiel, ist das Ausführungsformbauelement gegenüber einem ESD-Stress bis zu 100 mA immun. Somit ist der größte ESD-Stress, den das Bauelement aushalten kann, bevor das Bauelement permanent beschädigt wird, unter Verwendung von Ausführungsformen der Erfindung um etwa das fünffache höher.
4c zeigt den Drainstrom I_DS-Drainspannung V_DS beim MOS-Betrieb für zwei verschiede Gatespannungen. Wie in der Figur gezeigt, besteht bei den EIN-Strömen kein signifikanter Unterschied. Beispielsweise beträgt bei einer Gate-Source-Spannung von 1,2 V und bei einer Drain-Source-Spannung von 5,0 V der EIN-Strom von beiden etwa 275 µA/µm.
4d zeigt die Ladungsdichteprofile über dem DeMOS-Bauelement von 4a unter ESD-Stress.
Der ESD-Impuls (100 ns) wurde bei einem Drainstrom I_TLP von 2 mA/µm in dem DeMOS-Transistor von 4a unter Verwendung eines TCAD-Bauelementsimulators simuliert. Der ESD-Impuls wird an das Drain des DeMOS-Transistors angelegt und die Ladungsdichteprofile werden nach dem Ende des Stressimpulses gezeigt. Der gestrichelte Pfeil folgt der Spitze der Stromdichte. Der Ladungsfluss wird bei dem Übergang zwischen p-Wannengebiet 20 und dem ersten n-Wannengebiet 131 ausgelöst und fließt unter dem drainseitigen Isolationsgebiet 40. Im Gegensatz zu der Simulation des herkömmlichen Bauelements (2b) ist die Ladungsdichte bei Verwendung von Ausführungsformen der Erfindung entspannter (verteilter) sowohl unter dem drainseitigen Isolationsgebiet 40 als auch unter dem Draingebiet 60. Die Spitzenladungsdichte unter dem Draingebiet 60 ist bei Verwendung von Ausführungsformen der Erfindung um etwa 4x viel niedriger als bei dem herkömmlichen Bauelement.
Wie erwartet zeigt das elektrische Feldprofil (4e) nicht das Gebiet mit dem starken elektrischen Feld unter dem Draingebiet 60 bzw. um dieses herum, im Gegensatz zu dem herkömmlichen Bauelement von 2c. Vielmehr befindet sich das elektrische Spitzenfeld bei dem p-Wannengebiet 20/der Retrograde-n-Wanne 130 in dem zweiten Gebiet 55 und nicht in dem ersten Gebiet 65 wie in 2c.
5 ist eine alternative Ausführungsform des DeMOS-Transistors.
Der DeMOS-Transistor ist ähnlich der Ausführungsform von 3, enthält aber zusätzlich eine Drainabstandshalterschicht 133 bei dem Draingebiet 60. Die Drainabstandshalterschicht 133 kann die entgegengesetzte Dotierung wie das Sourcegebiet aufweisen und kann ein Gebiet vom p-Typ für einen n-Kanal-DeMOS-Transistor sein. Die Drainabstandshalterschicht 133 kann dotiert sein, um Konzentrationen zu variieren, und kann ein p^--Gebiet, ein p-Gebiet oder ein p⁺-Gebiet sein. Für einen p-Kanal-DeMOS-Transistor kann jedoch die Drainabstandshalterschicht 133 so dotiert sein, dass sie ein Gebiet vom n-Typ ist. Ein Gebiet von der entgegengesetzten Dotierung zu haben, verhindert jedoch, dass der Spitzenstrom entlang der Seitenwände des drainseitigen Isolationsgebiets 40 fließt. Bei dieser Ausführungsform sollte jedoch aufgepasst werden, um das Ausbilden eines Kontakts zu der Drainabstandshalterschicht 133 zu verhindern, sonst wird der ganze Ladungsdichtenfluss in die kleine Drainabstandshalterschicht 133 gelenkt. Um sicherzustellen, dass die Drainabstandshalterschicht 133 immer ein potentialfreies Gebiet ist, sollte die Länge SL des Silizidgebiets 61 deshalb kleiner sein als die Länge DL des Draingebiets 60. Dies stellt sicher, dass das Silizidgebiet 61 die Drainabstandshalterschicht 133 zum Beispiel aufgrund von Fehlausrichtungsfehlern nicht zufälligerweise kontaktiert. Deshalb kann bei einer Ausführungsform die Drainabstandshalterschicht 133 von einem Isolationsgebiet (Silizidblock 46) bedeckt sein, zum Beispiel einer bei den Abstandshaltern 45 angeordneten Siliziumnitridschicht. Bei anderen Ausführungsformen ist der Silizidblock 46 möglicherweise kein Abstandshalter, d.h., er kontaktiert möglicherweise nicht den Abstandshalter 45.
Bei einigen Ausführungsformen kann die Drainabstandshalterschicht 133 beginnend von der ursprünglicherweise N⁺-dotierten Schicht gegendotiert sein, um zu einem dotierten Gebiet vom p-Typ zu führen, oder kann ebenfalls ein eigenleitendes Gebiet sein. Bei derartigen Ausführungsformen ist die n⁺-Dotierung des Draingebiets von dem drainseitigen Isolationsgebiet 40 wegbewegt, wodurch der Strom von den Seitenwänden des drainseitigen Isolationsgebiets 40 teilweise hinausgedrückt wird, wodurch die Größe der Ladungsdichtespitzen bei dem drainseitigen Isolationsgebiet 40 im Vergleich zu der Ausführungsform von 3 reduziert wird.
6 zeigt eine weitere Ausführungsform von 4 mit einer Drainabstandshalterschicht 133 wie in 5, aber auch mit dem tiefen n-Wannengebiet 110.
Diese Ausführungsform ist hinsichtlich der ESD-Stressimmunität funktional ähnlich der Ausführungsform von 5.
7 zeigt eine Ausführungsform eines DeMOS-Transistors mit keinem separaten p-Wannengebiet. Vielmehr ist bei dieser Ausführungsform das Kanalgebiet 35 des DeMOS-Transistors 1 in dem p-Körpergebiet 10 ausgebildet, ohne ein separates p-Wannengebiet 20 auszubilden (wie in 3). Der Betrieb dieses DeMOS-Transistors 1 ist ähnlich dem bezüglich 3 beschriebenen.
8 zeigt eine alternative Ausführungsform eines DeMOS-Transistors mit einer heteroepitaxialen Schicht 210. Bei einer Ausführungsform umfasst das Gebiet unter dem Gate, das die heteroepitaxiale Schicht 210 ist, eine epitaxiale SiGe-Schicht, so dass das Kanalgebiet 35 SiGe umfasst. Die SiGe-Schicht kann zum Verbessern der Trägermobilität verwendet werden, damit die Leistung des MOS-Transistors verbessert wird. Bei alternativen Ausführungsformen kann die heteroepitaxiale Schicht 210 Ge oder III-V-Materialien wie etwa InSb, InP usw. umfassen.
9 zeigt einen p-Kanal-DeMOS-Transistor gemäß einer Ausführungsform der Erfindung.
Wenngleich die Ausführungsformen der 3-8 bezüglich n-Kanal-DeMOS-Transistoren beschrieben worden sind, können die bisher beschriebenen verschiedenen Ausführungsformen auch auf p-Kanal-DeMOS-Transistoren angewendet werden. Als ein Beispiel zeigt 9 einen p-Kanal-DeMOS-Transistor 2 mit einer Retrograde-p-Wanne 330.
Der p-Kanal-DeMOS-Transistor 2 umfasst ein tiefes n-Wannengebiet 110, das über ein p-Körpergebiet 10 des Substrats 100 ausgebildet ist. Isolationsgebiete, die das drainseitige Isolationsgebiet 40 und andere Isolationsgebiete 41 umfassen, sind wie bei vorausgegangenen Ausführungsformen in dem Substrat 100 ausgebildet. Ein n-Wannengebiet 30 ist in dem Substrat 100 über dem tiefen n-Wannengebiet 110 ausgebildet. Das Kanalgebiet 35 des p-Kanal-DeMOS-Transistors 2 ist in dem n-Wannengebiet 30 ausgebildet.
Ein Sourcegebiet 50 mit einer p⁺-Dotierung ist in dem n-Wannengebiet 30 des Substrats 100 angeordnet. Ein Draingebiet 60 mit einer p⁺-Dotierung ist in der Retrograde-p-Wanne 330 des Substrats 100 angeordnet. Ein Kontaktgebiet 70 mit einer n⁺-Dotierung ist in dem n-Wannengebiet 30 angeordnet, um das n-Wannengebiet 30 zu kontaktieren. Wie bei vorausgegangenen Ausführungsformen ist ein Gate 80 zwischen dem Sourcegebiet 50 und dem Draingebiet 60 angeordnet, und Abstandshalter 45 sind über den Seitenwänden des Gate 80 angeordnet und kontaktieren die Seitenwände des Gate 80. Ein Silizidgebiet 61 ist auf dem Draingebiet 60 angeordnet.
Die Retrograde-p-Wanne 330 umfasst ein erstes p-Wannengebiet 331 mit einer Dotierung N_INT und ein zweites p-Wannengebiet 332 mit einer Dotierung N_B . Die Dotierung N_INT des ersten p-Wannengebiets 331 ist geringer als die Dotierung N_B des zweiten p-Wannengebiets 332, wodurch die Retrograde-p-Wanne 330 ausgebildet wird.
Wie bei vorausgegangenen Ausführungsformen verteilt die Retrograde-Dotierung der Retrograde-p-Wanne 330 mehr der Ladungsträger in das zweite p-Wannengebiet 332, um das Gebiet mit dem elektrischen Feld von dem Draingebiet 60 zurück zu dem n-Wannengebiet 30/dem zweiten p-Wannengebiet 332 zurück anzuordnen.
Die Layout- und Dotierregeln sind ähnlich den oben in verschiedenen Ausführungsformen beschriebenen n-Kanal-DeMOS-Transistoren. Diese werden der Zweckmäßigkeit halber unten kurz wiederholt.
Bei verschiedenen Ausführungsformen beträgt das Verhältnis der Dotierung N_B des zweiten p-Wannengebiets 332 zu der Dotierung NINT des ersten p-Wannengebiets 331 mindestens 3:1 und bei einer Ausführungsform etwa 10:1. Bei verschiedenen Ausführungsformen beträgt die Dotierung des n-Wannengebiets 30 etwa 5 × 10¹⁶ cm^-3 bis etwa 10¹⁸ cm^-3, die Dotierung NINT des ersten p-Wannengebiets 331 etwa 1 × 10¹⁷ cm^-3 bis etwa 5 × 10¹⁸ cm^-3, die Dotierung N_B des zweiten p-Wannengebiets 332 etwa 10¹⁸ cm^-3 bis etwa 5 × 10¹⁹ cm^-3.
Wie oben beschrieben, sollte die Tiefe D_ST des drainseitigen Isolationsgebiets 40 größer sein als der Übergang XJ des Draingebiets 60, die Länge DL des Draingebiets 60 sollte größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40, die Tiefe D_B des ersten n-Wannengebiets 131 sollte größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40, und die Tiefe D_ST des drainseitigen Isolationsgebiets 40 kann größer sein als die Breite X des drainseitigen Isolationsgebiets 40. Bei verschiedenen Ausführungsformen ist die Länge SL des Silizidgebiets 61 etwa gleich der Länge DL des Draingebiets 60.
Ausführungsformen des p-Kanal-Transistors 2 können auch die bezüglich der 5-8 beschriebenen Ausführungsformen enthalten. Beispielsweise kann eine Drainabstandshalterschicht mit einem Gebiet vom n-Typ verwendet werden, um das p⁺-Draingebiet 60 des p-Kanal-Transistors 2 von dem drainseitigen Isolationsgebiet 40 wegzudrücken.
10, die 10a bis 10c enthält, zeigt weitere Ausführungsformen des DeMOS-Bauelements.
10a zeigt eine Ausführungsform der Erfindung, bei der das Gate 80 und/oder der Abstandshalter 45 die obere Oberfläche des drainseitigen Isolationsgebiets 40 nicht überlappen. Die Ausführungsform hilft, den Tränenfluss von den Seitenwänden des drainseitigen Isolationsgebiets 40 wegzubewegen, wodurch Gebiete mit hoher Ladungsdichte verhindert werden, die gegenüber einem Durchschlag anfällig sein können.
10b zeigt eine alternative Ausführungsform mit einem Gateabstandshaltergebiet 91. Bei dieser Ausführungsform ist das Gateabstandshaltergebiet 91 so ausgebildet, dass es vom gleichen Dotiertyp ist wie das Draingebiet 60. Das Gateabstandshaltergebiet 91 ist ein potentialfreies Gebiet, weil es nicht an einen Kontakt (eine etwaige Metallisierung oder ein etwaiges Silizid) gekoppelt ist. Die stärkere Dotierung des Gateabstandshaltergebiets 91 relativ zu dem ersten n-Wannengebiet 131 verhindert eine Ladungsverarmung nahe dem drainseitigen Isolationsgebiet 40, wodurch parasitäre Effekte reduziert werden.
10c zeigt eine alternative Ausführungsform mit einem Gateabstandshaltergebiet 91. Bei einer Ausführungsform und im Gegensatz zu der Ausführungsform von 10b ist das Gateabstandshaltergebiet 91 mit dem entgegengesetzten Dotiertyp wie das Draingebiet 60 ausgebildet. Wieder ist das Gateabstandshaltergebiet 91 ein potentialfreies Gebiet, weil es an keinen Kontakt (eine etwaige Metallisierung) gekoppelt ist. Die stärkere Dotierung des Gateabstandshaltergebiets 91 relativ zu dem ersten n-Wannengebiet 131 verhindert einen Trägerstrom bei der Kante des drainseitigen Isolationsgebiets 40.
11 zeigt eine weitere Ausführungsform der Erfindung mit mehreren Fingerstrukturen. Wenngleich nicht separat dargestellt, enthalten Ausführungsformen der oben beschriebenen Bauelemente, beispielsweise 3, 4, 5-9, 10, auch Bauelemente mit gemeinsamen Draingebieten. Bei derartigen Ausführungsformen besitzt das Bauelement eine Spiegelsymmetrie entlang einer vertikalen Linie, beispielsweise entlang Linie 11' in 11. Bei solchen Ausführungsformen enthält das Bauelement zwei Kanalgebiete: ein in dem p-Wannengebiet 20 ausgebildetes Kanalgebiet 35 und ein in dem anderen p-Wannengebiet 120 ausgebildetes anderes Kanalgebiet 135, das durch ein anderes Substratkontaktgebiet 170 gekoppelt ist. Das andere Kanalgebiet 135 ist an das andere Sourcegebiet 150 gekoppelt. Somit besitzt das Bauelement mindestens zwei Gates: ein Gate 80 und ein anderes Gate 180, wie gezeigt. Wie in 11 gezeigt und wie oben in verschiedenen Ausführungsformen beschrieben, sollte die Tiefe D_ST des drainseitigen Isolationsgebiets 40 größer sein als die Verbindungstiefe XJ des Draingebiets 60, die Tiefe D_B des ersten n-Wannengebiets 131 sollte größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40 und die Tiefe D_ST des drainseitigen Isolationsgebiets 40 kann größer sein als die Breite X des drainseitigen Isolationsgebiets 40. Bei verschiedenen Ausführungsformen ist die volle Länge SL' des Silizidgebiets etwa gleich der vollen Länge DL' des Draingebiets 60. Weil das Draingebiet 60 ein gemeinsamer Drain von zwei DeMOS-Transistoren ist, sollte die halbe Länge DL des Draingebiets 60 größer sein als die Tiefe D_ST des drainseitigen Isolationsgebiets 40, so dass die volle Länge DL' Draingebiets 60 größer sein sollte als die doppelte Tiefe D_ST des drainseitigen Isolationsgebiets 40.
12, die 12a bis 12 g enthält, zeigt ein Verfahren zum Herstellen des DeMOS-Transistors gemäß Ausführungsformen der Erfindung.
Als eine Darstellung wird ein Prozessfluss zum Herstellen eines n-Kanal-DeMOS-Transistors beschrieben, doch können die gleichen Verfahren auf einen p-Kanal-DeMOS-Transistor angewendet werden.
Unter Bezugnahme auf 12a ist ein p-Körpergebiet 10 in dem Substrat 100 ausgebildet. Das Substrat 100 kann ein Siliziumvolumensubstrat oder ein Silizium-auf-Isolator-Substrat enthalten. Das Substrat 100 kann epitaxiale Schichten über einem kristallinen Volumenhalbleitermaterial enthalten.
Das drainseitige Isolationsgebiet 40 und andere Isolationsgebiete 41 umfassende Isolationsgebiete werden in dem Substrat 100 ausgebildet. Die Isolationsgebiete können bei einer Ausführungsform mit flacher Grabenisolationstechnologie oder bei einigen Ausführungsformen mit einer tiefen Grabenisolation ausgebildet werden.
Unter Bezugnahme auf 12b wird ein p-Wannengebiet 20 in dem p-Körpergebiet 10 ausgebildet. Das p-Wannengebiet 20 kann unter Verwendung eines Implantierungsschritts ausgebildet werden, der auf die Maskierung eines Abschnitts des Substrats 100 folgt. Beispielsweise kann eine erste Maskenschicht 510 unter Verwendung von Lithographietechniken ausgebildet werden. Ein Dotierstoff vom p-Typ, z.B. Bor, wird in das Substrat 100 implantiert. Ein optimales Ausheilen kann verwendet werden, um die das p-Wannengebiet 20 bildenden Dotierstoffe zu aktivieren. Bei einigen Ausführungsformen kann das Wannenausheilen nach dem Implantieren aller erforderlichen Wannen in dem Substrat 100 durchgeführt werden.
Wie in 12c gezeigt, wird als nächstes eine Retrograde-Wanne 130 in dem Substrat ausgebildet. Die erste Maskenschicht 510 wird entfernt und ein neues Maskenmaterial wird über dem Substrat 100 aufgetragen. Über Lithographie wird das Maskenmaterial strukturiert, wodurch eine zweite Maskenschicht 520 ausgebildet wird.
Als nächstes werden Dotierstoffe vom n-Typ, z.B. Phosphor, Arsen und/oder Antimon, in die die Retrograde-n-Wanne 130 bildende Öffnung implantiert. Bei verschiedenen Ausführungsformen wird die Implantierung des Dotierstoffs vom n-Typ in mindestens zwei Schritten durchgeführt. Bei einem ersten Schritt werden Dotierstoffe vom n-Typ mit einer ersten Energie und einer ersten Dosis implantiert, um ein erstes n-Wannengebiet 131 mit einer Spitzendotierung von NINT auszubilden.
Bei einem zweiten Schritt können Dotierstoffe vom n-Typ mit einer zweiten Energie und einer zweiten Dosis implantiert werden, um ein zweites n-Wannengebiet 132 mit einer Dotierung N_B auszubilden. Der erste und der zweite Schritt können in beliebiger Reihenfolge durchgeführt werden. Bei verschiedenen Ausführungsformen beträgt die erste Energie etwa 50 keV bis etwa 300 keV von Phosphor, die zweite Energie beträgt etwa 200 keV bis etwa 1 MeV von Phosphor. Die erste Dosis beträgt etwa 5 × 10¹² cm^-2 bis etwa 10¹⁴ cm^-2, und die zweite Dosis beträgt etwa 5 × 10¹³ cm^-2 bis etwa 5 × 10¹⁴ cm^-2. Die Implantierungsdosen und -energien der ersten und der zweiten Implantierung werden so gewählt, dass die Bedingung erfüllt ist, dass die Spitzendotierung N_B des zweiten n-Wannengebiets 132 kleiner ist als die Spitzendotierung NINT des ersten n-Wannengebiets 131.
Das Substrat 100 wird ausgeheilt, um die implantierte Beschädigung zu entfernen und die Dotierstoffe zu aktivieren. Das Wannenausheilen kann sowohl die Retrograde-n-Wanne 130 als auch das p-Wannengebiet 20 bei verschiedenen Ausführungsformen ausbilden. Bei verschiedenen Ausführungsformen kann das Wannenausheilen ein schnelles thermisches Ausheilen bei hoher Temperatur beispielsweise zwischen etwa 900°C und etwa 1100°C und bei einem Ausführungsbeispiel größer oder gleich 1000°C sein. Bei einigen Ausführungsformen kann das Wannenausheilen auch ein Ofenausheilen mit einer längeren Ausheilzeit sein. Beispielsweise kann bei einer Ausführungsform ein Ausheilen von 10 s bei 1000°C durchgeführt werden. Die zweite Maskenschicht 520 kann vor oder nach dem Wannenausheilen entfernt werden.
Wie als nächstes in 12d gezeigt, wird über dem Substrat 100 ein Gatestapel aus einem Gate 80 und einem Gatedielektrikum ausgebildet.
Das Gatedielektrikum kann mehrere Schichten umfassen und kann ein Oxid, ein Nitrid, ein Oxynitrid und/oder ein high-k-Dielektrikumsmaterial sein. Das Gate 80 kann bei einer Ausführungsform ein Polysiliziummaterial umfassen. Bei anderen Ausführungsformen kann das Gate 80 ein metallisches Material umfassen. Das Gate 80 wird ausgebildet, indem ein Gatematerial abgeschieden und es zu Gateleitungen strukturiert wird. Abstandshalter 45 werden bei dem Gate 80 über den Seitenwänden des Gate 80 ausgebildet. Die Abstandshalter 45 können eine einzelne Schicht umfassen oder es kann sich bei ihnen um mehrere Schichten aus einem gleichen Material oder aus verschiedenen Materialien handeln.
Als nächstes unter Bezugnahme auf 12e werden ein Sourcegebiet 50 und ein Draingebiet 60 ausgebildet. Ein Substratkontaktgebiet wird während dieses Schritts beispielsweise mit einer dritten Maskenschicht 530 maskiert. Das Source- und das Draingebiet 50 und 60 können durch Implantieren eines niederenergetischen Dotierstoffs vom n-Typ in das Substrat 100 implantiert werden. Beispielsweise können Arsenionen mit einer Energie von etwa 10 keV bis etwa 50 keV implantiert werden, um das Sourcegebiet 50 und das Draingebiet 60 auszubilden. Bei anderen Ausführungsformen können Phosphorionen mit einer Energie von etwa 5 keV bis etwa 30 keV implantiert werden. Bei verschiedenen Ausführungsformen können sowohl Phosphor als auch Arsen implantiert werden, um das Sourcegebiet 50 und das Draingebiet 60 auszubilden. Die Implantierungsdosis kann etwa 10¹⁴ cm^-2 bis etwa 5 × 10¹⁴ cm^-2 betragen. Das Gate 80 kann bei einigen Ausführungsformen auch zu dieser Zeit implantiert werden. Bei einem der anderen Beispiele können das Source- und das Draingebiet 50 und 60 durch epitaxiales Aufwachsen von Si, SiGe, SiC auf dem Substrat 100 ausgebildet werden. Solche Ausführungsformen können eine erhöhte Struktur (erhöhte Source-/Drainelektrode) enthalten, wobei sich eine obere Oberfläche des Source- und des Draingebiets 50 und 60 über der oberen Oberfläche des Substrats 100 befindet.
Wie als nächstes in 12f gezeigt wird, wird die dritte Maskenschicht 530 entfernt und durch eine vierte Maskenschicht 540 ersetzt, wodurch das Substratkontaktgebiet geöffnet wird. Eine Implantierung von Dotierstoffen vom p-Typ kann in das Substrat 100 vorgenommen werden, wodurch das Substratkontaktgebiet 70 innerhalb des p-Wannengebiets 20 ausgebildet wird.
Auf die Implantierungen kann ein Source-/Drainaktivierungsausheilen folgen, um die Dotierstoffe im Sourcegebiet 50, im Draingebiet 60 und im Substratkontaktgebiet 70 und optional auch im Gate 80 zu aktivieren. Das Source-/Drainaktivierungsausheilen kann ein schnelles thermisches Ausheilen bei hoher Temperatur mit einer Spitzenausheilung, einer Millisekundenausheilung wie etwa einem Flash-Ausheilen, Ausheilungen von weniger als einer Millisekunde wie etwa Laserausheilungen und/oder Kombinationen wie etwa Flash-unterstützte Spitzenausheilungen sein. Bei einer Ausführungsform umfasst das Source-/Drainaktivierungsausheilen ein Spike-Ausheilen bei mindestens 900°C für weniger als etwa 1 s. Bei einer weiteren Ausführungsform kann das Source-/Drainausheilen ein Millisekundenausheilen bei mindestens 1000°C beinhalten.
Wie in 12 g gezeigt, wird ein Silizidgebiet 61 ausgebildet. Wie oben beschrieben besitzt das Silizidgebiet 61 bei einigen Ausführungsformen eine andere Größe als das darunter liegende Draingebiet 60 (z.B. 6). Bei solchen Ausführungsformen wird ein optionaler Silizidblock über Gebieten des Draingebiets 60 ausgebildet, die nicht siliziert werden sollen. Bei einem Ausführungsbeispiel kann eine Nitridschicht abgeschieden und strukturiert werden, wodurch ein Silizidblock entsteht, bevor ein Metall zur Silizierung abgeschieden wird. Bei einem Ausführungsbeispiel kann das Nitrid als ein zusätzlicher Abstandshalter über den Abstandshaltern 45 ausgebildet werden. Ein Metall wie etwa Nickel oder Kobalt kann über dem exponierten Sourcegebiet 50, dem Draingebiet 60, dem Substratkontaktgebiet 70 und dem Gate 80 abgeschieden werden. Ein entsprechendes Ausheilen wird durchgeführt, um einen Teil des Halbleiters in dem Substrat 100 in ein Silizidmaterial umzuwandeln. Überschüssiges Metall wird entfernt, wodurch das Silizidgebiet 61 zurückbleibt.
Die weitere Bearbeitung kann wie bei herkömmlicher Halbleiterverarbeitung fortgesetzt werden, um beispielsweise Kontakte und Zwischenverbindungen auszubilden.
13 zeigt mögliche Bereiche für jeden der oben beschriebenen Parameter bezüglich 3 bis 11, gemäß einer Ausführungsform der Erfindung berechnet.
Beispielsweise kann bei dem 20-nm-Technologieknoten wie gezeigt eine Tiefe des Draingebiets etwa 50 nm bis etwa 60 nm betragen, eine Tiefe des Isolationsgebiets kann etwa 200 nm bis etwa 240 nm betragen, eine Tiefe der flacheren Schicht kann etwa 220 nm bis etwa 260 nm betragen, die Länge des Draingebiets kann über etwa 500 nm liegen, die erste Spitzendotierung kann etwa 4 × 10¹⁷ cm^-3 bis etwa 6 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung kann etwa 2 × 10¹⁸ cm^-3 bis etwa 3 × 10¹⁸ cm^-3 betragen.
Bei einem weiteren Ausführungsbeispiel kann bei dem 32-nm-Technologieknoten eine Tiefe des Draingebiets etwa 70 nm bis etwa 80 nm betragen, eine Tiefe des Isolationsgebiets kann etwa 270 nm bis etwa 310 nm betragen, eine Tiefe der flacheren Schicht kann etwa 290 nm bis etwa 330 nm betragen, die Länge des Draingebiets kann über etwa 600 nm liegen, die erste Spitzendotierung kann etwa 3 × 10¹⁷ cm^-3 bis etwa 5 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung kann etwa 1 × 10¹⁸ cm^-3 bis etwa 2 × 10¹⁸ cm^-3 betragen.
Bei einer weiteren Ausführungsform kann bei einer hochskalierten Technologie eine Tiefe des Draingebiets etwa 30 nm bis etwa 40 nm betragen, eine Tiefe des Isolationsgebiets kann etwa 170 nm bis etwa 210 nm betragen, eine Tiefe der flacheren Schicht kann etwa 190 nm bis etwa 230 nm betragen, die Länge des Draingebiets kann über etwa 400 nm liegen, die erste Spitzendotierung kann etwa 5 × 10¹⁷ cm^-3 bis etwa 7 × 10¹⁷ cm^-3 betragen und die zweite Spitzendotierung kann etwa 3 × 10¹⁸ cm^-3 bis etwa 4 × 10¹⁸ cm^-3 betragen.
Die Zuordnung der Technologieknoten wird nur zur Darstellung verwendet. Bei verschiedenen Ausführungsformen können auf einem vorausgegangenen Technologieknoten aufgebaute DeMOS-Bauelemente stärker skaliert werden und können mehr wie ein niedrigerer Knoten aussehen. Analog können auf einem neueren Technologieknoten aufgebaute DeMOS-Bauelemente weniger skaliert werden und können wie ein Bauelement des vorausgegangenen Technologieknotens aussehen.

Claims

Halbleiterbauelement (1), das folgendes aufweist: • ein erstes Gebiet (20) mit einem ersten Dotiertyp, in einem Substrat (100) angeordnet; • ein Kanalgebiet (35) mit dem ersten Dotiertyp, in dem ersten Gebiet (20) angeordnet; • eine Retrograde-Wanne (130) mit einem zweiten Dotiertyp, in dem Substrat (100) angeordnet, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist, wobei die Retrograde-Wanne (130) eine flachere Schicht (131) mit einer ersten Spitzendotierung und eine tiefere Schicht (132) mit einer zweiten Spitzendotierung, höher als die erste Spitzendotierung, aufweist; • ein Draingebiet (60) mit dem zweiten Dotiertyp, in dem Substrat (100) über der Retrograde-Wanne (130) angeordnet; • ein erweitertes Draingebiet (51), in der Retrograde-Wanne (130) angeordnet, das das Kanalgebiet (35) mit dem Draingebiet (60) koppelt, wobei das erweiterte Draingebiet (51) ein Gateüberlappungsgebiet umfasst; • ein Isolationsgebiet (40), das zwischen dem Gateüberlappungsgebiet des erweiterten Draingebiets (51) und dem Draingebiet (60) angeordnet ist, wobei eine Länge des Draingebiets (60) größer ist als eine Tiefe des Isolationsgebiets (40); und • eine Drainabstandshalterschicht (133), wobei die Drainabstandshalterschicht (133) seitlich bei dem Draingebiet (60) zwischen dem Isolationsgebiet (40) und dem Draingebiet (60) angeordnet ist.
Halbleiterbauelement (1) gemäß Anspruch 1, wobei die Drainabstandshalterschicht (133) eine der Dotierung des Draingebiets (60) entgegengesetzte Dotierung aufweist.
Halbleiterbauelement (1) gemäß Anspruch 1 oder 2, wobei die Drainabstandshalterschicht (133) eine gleiche Art von Dotierung wie die Dotierung des Draingebiets (60) umfasst und wobei die Drainabstandshalterschicht (133) eine niedrigere Dotierung aufweist als das Draingebiet (60).
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 3, das ferner Folgendes aufweist: • ein Sourcegebiet (50), das in einem Substrat (100) angeordnet ist; und • ein Gate (80), das über dem Substrat (100) zwischen dem Sourcegebiet (50) und dem Draingebiet (60) angeordnet ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 4, wobei sich das Isolationsgebiet (40) tiefer in das Substrat (100) erstreckt als das Draingebiet (60).
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 5, wobei sich die flachere Schicht (131) tiefer in das Substrat (100) erstreckt als das Isolationsgebiet (40).
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 6, • wobei eine Tiefe des Draingebiets (60) 90 nm bis 100 nm beträgt, eine Tiefe des Isolationsgebiets (40) 330 nm bis 370 nm beträgt, eine Tiefe der flacheren Schicht (131) 350 nm bis 400 nm beträgt, die Länge des Draingebiets (60) größer ist als 700 nm, die erste Spitzendotierung 2 × 10¹⁷ cm^-3 bis 4 × 10¹⁷ cm^-3 beträgt und die zweite Spitzendotierung 1 × 10¹⁸ cm^-3 bis 2 × 10¹⁸ cm^-3 beträgt; oder • wobei eine Tiefe des Draingebiets (60) 60 nm bis 70 nm beträgt, eine Tiefe des Isolationsgebiets (40) 230 nm bis 270 nm beträgt, eine Tiefe der flacheren Schicht (131) 250 nm bis 290 nm beträgt, die Länge des Draingebiets (60) größer ist als 550 nm, die erste Spitzendotierung 3 × 10¹⁷ cm^-3 bis 5 × 10¹⁷ cm^-3 beträgt und die zweite Spitzendotierung 2 × 10¹⁸ cm^-3 bis 3 × 10¹⁸ cm^-3 beträgt; oder • wobei eine Tiefe des Draingebiets (60) 40 nm bis 50 nm beträgt, eine Tiefe des Isolationsgebiets (40) 180 nm bis 220 nm beträgt, eine Tiefe der flacheren Schicht (131) 200 nm bis 240 nm beträgt, die Länge des Draingebiets (60) größer ist als 450 nm, die erste Spitzendotierung 4 × 10¹⁷ cm^-3 bis 6 × 10¹⁷ cm^-3 beträgt und die zweite Spitzendotierung 2 × 10¹⁸ cm^-3 bis 3 × 10¹⁸ cm^-3 beträgt.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 7, ferner aufweisend: ein Silizidgebiet (61), das über dem Draingebiet (60) angeordnet ist, wobei ein Flächeninhalt des Silizidgebiets (61) kleiner oder gleich einem Flächeninhalt des Draingebiets (60) ist.
Halbleiterbauelement (1) gemäß dem Anspruch 8, wobei das Silizidgebiet (61) von der Drainabstandshalterschicht (133) beabstandet ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 9, wobei eine exponierte obere Oberfläche der Drainabstandshalterschicht (133) von einem Isoliermaterial bedeckt ist, so dass die Drainabstandshalterschicht (133) durch ein Isoliermaterialgebiet oder ein Halbleitergebiet von einem metallischen Material getrennt ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 10, wobei das Halbleiterbauelement (1) ein n-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor ist, wobei das Draingebiet (60) stark dotierte n⁺-Gebiete umfasst und wobei die Retrograde-Wanne (130) ein Gebiet vom n-Typ ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 11, wobei das Halbleiterbauelement (1) ein p-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor ist, wobei das Draingebiet (60) stark dotierte p⁺-Gebiete umfasst und wobei die Retrograde-Wanne (130) ein Gebiet von p-Typ ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 12, wobei das Kanalgebiet (35) ein heteroepitaxiales Halbleitermaterial umfasst, das von dem Material des Substrats (100) verschieden ist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 13, ferner aufweisend: • ein Gate-Abstandshaltergebiet (45) zwischen dem Gate (80) und dem Isolationsgebiet (40), wobei eine exponierte obere Oberfläche des Gate-Abstandshaltergebiets (45) von einem Isoliermaterial bedeckt ist, so dass die Gate-Abstandshalterschicht (45) durch ein Isoliermaterialgebiet oder ein Halbleitergebiet von einem metallischen Material getrennt ist.
Halbleiterbauelement (1) gemäß Anspruch 14, wobei das Gate-Abstandshaltergebiet (45) einen zweiten Dotiertyp aufweist.
Halbleiterbauelement (1) gemäß einem der Ansprüche 1 bis 15, ferner aufweisend: • ein zweites Gebiet mit dem ersten Dotiertyp, das in dem Substrat (100) angeordnet ist; • ein weiteres Kanalgebiet mit dem ersten Dotiertyp, das in dem zweiten Gebiet angeordnet ist; • ein weiteres erweitertes Draingebiet, das in der Retrograde-Wanne (130) angeordnet ist, das das andere Kanalgebiet mit dem Draingebiet (60) koppelt, wobei das andere erweiterte Draingebiet ein anderes Gateüberlappungsgebiet umfasst; und • ein anderes Isolationsgebiet (40), das zwischen dem anderen Gateüberlappungsgebiet des anderen erweiterten Draingebiets und dem Draingebiet (60) angeordnet ist, wobei eine Länge des Draingebiets (60) größer ist als das Doppelte der Tiefe des anderen Isolationsgebiets (40).
Drain-erweiterter Feldeffekttransistor, der Folgendes aufweist: • ein erstes Gebiet (20) mit einem ersten Dotiertyp, das in einem Substrat (100) angeordnet ist; • ein Sourcegebiet (50), das in oder über dem ersten Gebiet (20) angeordnet ist; • eine Retrograde-Wanne (130) mit einem zweiten Dotiertyp, die in dem Substrat (100) angeordnet ist, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist, wobei das erste Gebiet (20) und die Retrograde-Wanne (130) einen gemeinsamen Übergang aufweisen, wobei die Retrograde-Wanne (130) eine erste Schicht (131) mit einer niedrigeren Spitzendotierung als eine tiefere zweite Schicht (132) aufweist; • ein Draingebiet (60), das in oder über der Retrograde-Wanne (130) angeordnet ist; • ein Kanalgebiet (35), das zwischen dem Sourcegebiet (50) und dem Draingebiet (60) in dem ersten Gebiet (20) angeordnet ist; • ein Gate (80), das über dem Substrat (100) zwischen dem Sourcegebiet (50) und dem Draingebiet (60) angeordnet ist; • ein erweitertes Draingebiet (51), das in der Retrograde-Wanne (130) angeordnet ist, wobei das erweiterte Draingebiet (51) das Kanalgebiet (35) mit dem Draingebiet (60) koppelt, wobei das erweiterte Draingebiet (51) ein Gateüberlappungsgebiet umfasst; und • ein Isolationsgebiet (40), das zwischen dem Gateüberlappungsgebiet und dem Draingebiet (60) angeordnet ist, wobei eine Tiefe der ersten Schicht (131) größer ist als eine Tiefe des Isolationsgebiets (40).
Drain-erweiterter Feldeffekttransistor gemäß Anspruch 17, wobei das erste Gebiet (20) ein Wannengebiet umfasst.
Drain-erweiterter Feldeffekttransistor gemäß Anspruch 17 oder 18, wobei eine Tiefe des Isolationsgebiets (40) größer ist als eine Tiefe des Draingebiets (60) und wobei eine Länge des Draingebiets (60) größer ist als eine Tiefe des Isolationsgebiets (40).
Drain-erweiterter Feldeffekttransistor gemäß einem der Ansprüche 17 bis 19, ferner aufweisend: ein Silizidgebiet (61), das über dem Draingebiet (60) angeordnet ist, wobei ein Flächeninhalt des Silizidgebiets (61) kleiner oder gleich einem Flächeninhalt des Draingebiets (60) ist.
Drain-erweiterter Feldeffekttransistor gemäß einem der Ansprüche 17 bis 20, ferner aufweisend: • eine Drainabstandshalterschicht (133), die seitlich bei dem Draingebiet (60) zwischen dem Isolationsgebiet (40) und dem Draingebiet (60) angeordnet ist, wobei die Drainabstandshalterschicht (133) eine Seitenwand des Isolationsgebiets (40) kontaktiert; und • ein Silizidgebiet (61), das über dem Draingebiet (60) angeordnet ist, wobei das Silizidgebiet (61) von der Drainabstandshalterschicht (133) beabstandet ist.
Drain-erweiterter Feldeffekttransistor gemäß Anspruch 21, wobei die Drainabstandshalterschicht (133) eine gleich Art von Dotierung wie die Dotierung des Draingebiets (60) umfasst, wobei die Drainabstandshalterschicht (133) eine geringere Dotierung als das Draingebiet (60) aufweist.
Drain-erweiterter Feldeffekttransistor gemäß einem der Ansprüche 17 bis 22, wobei der Transistor ein n-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor ist, wobei das Sourcegebiet (50) und das Draingebiet (60) stark dotierte n⁺-Gebiete umfassen, wobei das Kanalgebiet (35) ein Gebiet vom p-Typ ist und wobei die Retrograde-Wanne (130) ein Gebiet vom n-Typ ist.
Drain-erweiterter Feldeffekttransistor gemäß einem der Ansprüche 17 bis 23, wobei der Transistor ein p-Kanal-Drain-erweiterter Metalloxidhalbleiter- (DeMOS) Transistor ist, wobei das Sourcegebiet (50) und das Draingebiet (60) stark dotierte p⁺-Gebiete umfassen, wobei das Kanalgebiet (35) ein Gebiet vom n-Typ ist und wobei die Retrograde-Wanne (130) ein Gebiet vom p-Typ ist.
Drain-erweiterter Feldeffekttransistor gemäß einem der Ansprüche 17 bis 24, wobei das Kanalgebiet (35) ein heteroepitaxiales Halbleitermaterial umfasst, das von dem Material des Substrats (100) verschieden ist.
Verfahren zum Ausbilden eines Halbleiterbauelements (1), wobei das Verfahren folgendes umfasst: • Ausbilden eines ersten Gebiets (20) mit einem Dotiertyp in einem Substrat (100); • Ausbilden einer ersten Wanne durch Implantieren von Dotierstoffen von einem zweiten Dotiertyp in das Substrat (100) mit einer ersten Implantierbedingung, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist; • Ausbilden einer zweiten Wanne durch Implantieren von Dotierstoffen von einem zweiten Dotiertyp in das Substrat (100) mit einer zweiten Implantierbedingung, wobei die zweite Wanne innerhalb der ersten Wanne angeordnet ist, wobei die zweite Implantierbedingung eine Implantierdosis aufweist, die kleiner ist als eine Implantierdosis der ersten Implantierbedingung, wobei die zweite Implantierbedingung eine Implantierenergie niedriger als eine Implantierenergie der ersten Implantierbedingung aufweist; • Ausbilden eines Isolationsgebiets (40) in der zweiten Wanne; • Ausbilden eines Sourcegebiets (50) in oder über dem ersten Gebiet (20); • Ausbilden eines Draingebiets (60) in oder über der zweiten Wanne, wobei eine Länge des Draingebiets (60) größer ist als eine Tiefe des Isolationsgebiets (40) ; • Ausbilden eines Kanalgebiets (35) zwischen dem Sourcegebiet (50) und dem Draingebiet (60) in dem ersten Gebiet (20); • Ausbilden eines erweiterten Draingebiets (51) in der ersten und der zweiten Wanne, wobei das erweiterte Draingebiet (51) das Kanalgebiet (35) mit dem Draingebiet (60) koppelt, wobei das erweiterte Draingebiet (51) ein Gateüberlappungsgebiet umfasst, wobei das Isolationsgebiet (40) zwischen dem Gateüberlappungsgebiet und dem Draingebiet (60) angeordnet ist; und • Ausbilden einer Drainabstandshalterschicht (133) seitlich bei dem Draingebiet (60) zwischen dem Isolationsgebiet (40) und dem Draingebiet (60).
Verfahren gemäß Anspruch 26, wobei das Ausbilden der Drainabstandshalterschicht (133) derart erfolgt, dass die Drainabstandshalterschicht (133) eine Seitenwand des Isolationsgebiets (40) kontaktiert.
Verfahren gemäß Anspruch 26 oder 27, ferner aufweisend: das Ausbilden eines Silizidgebiets (61) über dem Draingebiet (60), wobei ein Flächeninhalt des Silizidgebiets (61) kleiner oder gleich einem Flächeninhalt des Draingebiets (60) ist.
Verfahren gemäß Anspruch 27, ferner aufweisend: das Ausbilden eines Silizidgebiets (61) über dem Draingebiet (60), wobei das Silizidgebiet (61) von der Drainabstandshalterschicht (133) beabstandet ist.