DE4322549C2 - MOS-Transistor mit hoher Ausgangsspannungsfestigkeit - Google Patents
MOS-Transistor mit hoher AusgangsspannungsfestigkeitInfo
- Publication number
- DE4322549C2 DE4322549C2 DE4322549A DE4322549A DE4322549C2 DE 4322549 C2 DE4322549 C2 DE 4322549C2 DE 4322549 A DE4322549 A DE 4322549A DE 4322549 A DE4322549 A DE 4322549A DE 4322549 C2 DE4322549 C2 DE 4322549C2
- Authority
- DE
- Germany
- Prior art keywords
- region
- gate
- drain
- source
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 57
- 238000005468 ion implantation Methods 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 49
- 238000000034 method Methods 0.000 description 30
- 230000008569 process Effects 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000002513 implantation Methods 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- 238000009413 insulation Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000010327 methods by industry Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 206010012289 Dementia Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Die Erfindung betrifft einen MOS-Transistor mit hoher
Ausgangsspannungsfestigkeit, und insbesondere einen
MOS-Transistor, der bei möglichst geringer und sich auf
andere MOS-Transistoren nicht auswirkender Änderungen
eines CMOS-Planarherstellungsprozesses herstellen läßt,
nach dem Oberbegriff des Anspruchs 1.
Die Anforderungen an MOS-Leistungstransistoren beziehen
sich insbesondere auf eine hohe Spannungsfestigkeit am
Ausgang (Spannung UDS), die im Bereich von 50 V liegen
sollte, einen möglichst geringen Widerstand bei leiten
dem Transistor (EIN-Widerstand) und einen geringen
Platzbedarf. Ferner sollten diese MOS-Leistungstransis
toren sowohl als sogenannte High-Side- als auch als so
genannte Low-Side-Schalter und in Kombination einge
setzt werden können. Während sich bei einem High-Side-
Schalter der MOS-Transistor zwischen der zu schaltenden
Last und der positiven Versorgungsspannung befindet,
liegt der MOS-Transistor bei Verwendung als Low-Side-
Schalter zwischen Masse und der zu schaltenden Last,
die ihrerseits an der positiven Versorgungsspannung
angeschlossen ist. Schließlich sollte bei der Herstel
lung derartiger MOS-Leistungstransistoren in einer
integrierten Schaltung dafür Sorge getragen werden, daß
der bestehende Herstellungsprozeß möglichst wenig und
vor allem lediglich durch modulare Prozeßschritte er
weitert wird, wobei diese Erweiterung auf die Eigen
schaften anderer Transistoren der integrierten Schal
tung keinen Einfluß haben soll.
Die Anforderungen nach Spannungsfestigkeiten bis zu
50 V, geringen EIN-Widerständen bei geringem Platzbe
darf und der Verwendung des Transistors als High-Side-
Schalter stellen, jede für sich betrachtet, keine
außergewöhnlichen und nicht realisierbaren Herausforde
rungen dar. So lassen sich beispielsweise mit Drain-
Extension- und Resurf-Techniken Spannungsfestigkeiten
bis zu 50 V ohne weiteres realisieren. Bei entsprechend
kurzen Kanallängen sind Transistoren herstellbar, die
über einen geringen EIN-Widerstand verfügen. Als High-
Side-Transistoren eignen sich insbesondere PMOS-Tran
sistoren. Erheblicher prozeßtechnischer Aufwand muß
allerdings bereits dann betrieben werden, wenn es darum
geht, einen MOS-Leistungstransistor zu schaffen, der
sämtlichen oben genannten Anforderungen genügt. So ist
beispielsweise bei einem PMOS-Transistor, der, wie oben
erwähnt, ein guter High-Side-Transistor ist, der ver
gleichsweise hohe EIN-Widerstand von Nachteil. Anderer
seits eignen sich NMOS-Transistoren trotz Drain-Exten
sion nicht sonderlich gut als High-Side-Schalter, da
infolge der Durchbruchspannung zwischen dem Source und
dem Substrat (bei festem Substratpotential) der Ein
satzbereich auf kleiner als 20 V begrenzt ist, die oben
geforderte Spannungsfestigkeit von bis zu 50 V also mit
einer Drain-Extension allein nicht gewährleistet ist.
Sieht man bei einem NMOS-Transistor neben der Drain-
Extension auch eine Source-Extension vor, so steigt
damit auch der Platzbedarf für den Transistor an, was
mit einem erhöhten EIN-Widerstand verbunden ist. Der
artige Transistoren unterliegen aufgrund der hohen, im
EIN-Zustand auftretenden Source/Substratspannung einem
starken Substrateffekt, der zu einer Erhöhung der
Schwellenspannung und damit zu einem weiter erhöhten
EIN-Widerstand führt.
Aus IEEE Transactions on Electron Devices, Vol. ED-33,
No. 12, Dez. 1986, Seiten 1936 bis 1939, ist ein MOS-
Transistor bekannt, bei dem der Kanal und das Source-
Gebiet jeweils durch Diffusion hergestellt sind, wes
halb diese Art von MOS-Transistoren auch als DMOS-Tran
sistoren bezeichnet werden. Ausgehend von einem ent
artet n-dotiertem Substrat wird zunächst eine
n-dotierte epitaktisch abgeschiedene Schicht definierter
Dicke und Dotierung erzeugt. Es folgt die Erzeugung von
Feldoxid- und Aktiv-Gebieten. Nach der darauffolgenden
Gate-Oxidation wird ganzflächig Poly-Silizium als Gate-
Elektrode abgeschieden und strukturiert. Nun folgt als
entscheidender Schritt die Herstellung des sogenannten
"Body", d. h. des eigentlichen "Substrats" bzw. des
Kanalgebiets des DMOS-Transistors. Dazu wird, unter
Umständen mit Hilfe einer Fototechnik, Bor derart
implantiert, daß das Poly-Silizium als Maske wirkt.
Anschließend wird diese Implantation bei Temperaturen
von 1000°C bis 1100°C über mehrere Stunden aus
diffundiert. Anschließend erfolgt (mit Hilfe einer
weiteren Fototechnik) eine Arsen- oder Phosphor-Implan
tation zur Herstellung der Source-Gebiete, die mit
einem weiteren Diffusionsschritt ausgeheilt wird. Diese
beiden Diffusionen, die für den Body und die für die
Source, gaben dem Transistor den Namen "Double-Diffused
MOS-Transistor" kurz DMOS-Transistor. Schließlich folgt
eine letzte mit Fototechnik maskierte Implantation mit
Bor, um den Body niederohmig an Source anzubinden und
so den parasitären npn-Bipolar-Transistor sicher zu
sperren.
Aus dieser Herstellungssequenz ergeben sich folgende
charakteristische Eigenschaften für den DMOS:
- 1. Das Substrat ist gemeinsamen Drain für alle in diesem Substrat gefertigten DMOS-Transistoren. Es sind also nur mehrfach Ausgänge für Schaltungen nach Masse oder nur ein Ausgang für eine Schaltung zur Versorgungsspannung möglich. Letzteres gilt auch nur dann, wenn eine weitere in einem Substrat erzeugte integrierte Schaltung ein stark schwan kendes Substratpotential zuläßt. Die Kombination von Schalter nach Masse und Schalter nach Versor gung, sogenannte High-Side- und Low-Side-Switches, in demselben Substrat ist so nicht möglich.
- 2. Die Spannungsfestigkeit wird im wesentlichen von der Dicke und der Dotierung der Epi-Schicht und aber auch von der Ausformung des Body, d. h. von seinem Dotierungsprofil und seiner Tiefe bestimmt.
- 3. Die Schwellenspannung und die Kanallänge, welche entscheidenden Einfluß auf die Leitfähigkeit haben, werden von der Dotierung der Epi-Schicht, der Body-Implantation und besonders von der Body- Diffusion bestimmt. Die Kanallänge kann also nicht durch Layout-Maßnahmen verändert werden, was ins besondere in Analog-Applikationen wichtig ist. Darüber hinaus liegt die Schwellenspannung solcher DMOS-Transistoren aufgrund der Herstellungsmethode bei 3 V bis 5 V, was bei integrierten Schaltungen mit einer Versorgungsspannung von üblicherweise 5 V zu erheblichen Problemen führt. Weiter führt die Diffusion zu einem Gradienten in der Dotierung an der Oberfläche des Kanals. Daraus resultieren recht schlechte Analogeigenschaften.
Einen solchen DMOS-Transistor in einer bestehenden
n-Wannen-CMOS-Prozeß für hochintegrierte analoge und
digitale Applikationen prozeßkompatibel und vor allem
modular, d. h. ohne Veränderung des vorgegebenen Prozes
ses und der Eigenschaften aller übrigen Bauelemente, zu
integrieren, ist außerordentlich schwierig. Kommen die
Forderungen nach gleichzeitiger Realisierung von Schal
tern nach Masse und nach Versorgung in mehrfacher Aus
führung und Analogtauglichkeit in Form einer variablen
Kanallänge bei konstanter Kanaldotierung hinzu, ist
dies unmöglich.
Die Einführung eines DMOS-Transistors herkömmlicher
Bauart in einen bestehenden n-Wannen-CMOS-Prozeß unter
den Randbedingungen "Mehrfach-Schalter nach Masse und
Versorgung" erfordert also mindestens die Einführung
eines Epitaxie-Schrittes plus Trenndiffusion (inkl.
Fototechnik und Implantation), die Umstellung von
n-Wanne auf p-Wanne mit allen Konsequenzen, sowie die
Überarbeitung des Prozesses aufgrund des zusätzlichen
thermischen Haushalts bis zur Abscheidung des Zwischen
isolators. Dies ist eine komplette Neuentwicklung fast
des gesamten Prozesses mit Auswirkungen bis in die
Schaltungsentwicklung hinein. Schaltungen, die für den
ursprünglichen CMOS-Prozeß entwickelt wurden, können
nicht ohne weiteres in diesem neuen Prozeß gefertigt
werden. Und die geforderte Analogtauglichkeit der DMOS-
Transistoren ist immer noch nicht gegeben.
In IEEE Transactions on Electron Devices, Vol. ED-33,
No. 3, März 1986, Seiten 317 bis 321, ist ein Kurz
kanal-PMOS-Transistor mit einer Spannungsfestigkeit von
maximal 10 V für Logik-Applikationen beschrieben, bei
dem die Gefahr eines sogenannten "Punchthrough" durch
ionenimplantierte Gebiete reduziert werden soll. Zu
diesem Zweck werden an den einander zugewandten Enden
der Source- und Drain-Gebiete n⁺-Bereiche durch Ionen
implantation erzeugt. Diese n⁺-Bereiche sind unterhalb
des Gate-Kanals angeordnet und verringern die Breite
der Raumladungszonen um die Source- und Drain-Gebiete
zum Gate-Kanal hin. Damit wird einem Punchthrough, d. h.
der Ausbildung einer durchgehenden Raumladungszone
zwischen Source- und Drain-Gebiet unterhalb des Gate
entgegengewirkt.
Der Erfindung liegt die Aufgabe zugrunde, einen MOS-
Transistor mit hoher Ausgangsspannungsfestigkeit von
bis zu 50 V zu schaffen, der einen geringen EIN-Wider
stand aufweist, sowohl als High-Side- als auch als Low-
Side-Schalter einsetzbar ist, wobei mehrere derartiger
auf einem Substrat angeordneter Transistoren unabhängig
voneinander mehrere Lasten schalten können, und der mit
nur geringer und vor allem modularer Prozeßaufweitung
eines herkömmlichen n-Wannen-CMOS-Planarprozesses her
stellbar ist, ohne daß die Eigenschaften anderer auf
demselben Chip befindlicher Transistoren beeinflußt
werden.
Zur Lösung dieser Aufgabe wird mit der Erfindung ein
MOS-Transistor, insbesondere ein NMOS-Transistor vorge
schlagen, der aufweist:
- - ein Substrat aus einem Halbleitermaterial,
- - ein in dem Substrat ausgebildetes schwach dotier tes erstes Gebiet eines ersten Leitungstyps,
- - ein in dem ersten Gebiet ausgebildetes stark dotiertes Drain-Gebiet vom ersten Leitungstyp,
- - ein in dem ersten Gebiet ausgebildetes und von dem Drain-Gebiet beabstandetes schwach dotiertes zwei tes Gebiet eines zweiten Leitungstyps,
- - ein in dem zweiten Gebiet ausgebildetes stark dotiertes Source-Gebiet vom ersten Leitungstyp und
- - ein Gate zwischen dem Source- und dem Drain-Ge biet, wobei die sourceseitige Kante des Gate mit der gateseitigen Kante des Source-Gebiets im wesentlichen fluchtet und sich das Gate über das zweite und das erste Gebiet erstreckt und die drainseitige Kante des Gate von der gateseitigen Kante des Drain-Gebiets beabstandet ist und wobei das zweite Gebiet eine einer gewünschten Schwel lenspannung entsprechende Oberflächen-Dotierungs konzentration und eine der gewünschten Ausgangs spannungsfestigkeit entsprechende Durchbruchspan nung zum ersten Gebiet aufweist.
Dieser MOS-Transistor ist erfindungsgemäß dadurch ge
kennzeichnet, daß das zweite Gebiet durch eine Doppel-
Ionenimplantation vor der Aufbringung des Gate gebildet
ist, wobei durch eine niederenergetische erste Ionen
implantation mit einer ersten Dosis eine obere erste
Schicht im zweiten Gebiet und durch eine anschließende
hochenergetische zweite Ionenimplantation mit einer
zweiten Dosis eine unter der ersten Schicht angeordnete
und mit dieser fluchtende zweite Schicht im zweiten
Gebiet gebildet ist, die zweite Dosis der zweiten
Ionenimplantation derart gewählt ist, daß sich zwischen
dem ersten Gebiet und dem zweiten Gebiet die der ge
wünschten Ausgangsspannung entsprechende Durchbruch
spannung ergibt, und ferner die Dosis der ersten Ionen
implantation derart gewählt ist, daß sich in der ersten
Schicht die für die gewünschte Schwellenspannung erfor
derliche Oberflächen-Dotierungskonzentration einstellt,
und daß das Source-Gebiet nach der Erzeugung des das
zweite Gebiet überlappenden Gate in der ersten Schicht
des zweiten Gebiets ausgebildet wird.
Bei dem erfindungsgemäßen MOS-Transistor ist das zweite
Gebiet, über das sich das Gate erstreckt und in dem
sich demzufolge der Gate-Kanal ausbildet, einzig und
allein durch Ionenimplantationen erzeugt. Dabei wird
vor der Aufbringung des Gate zunächst eine nieder
energetische erste Ionenimplantation angewendet, durch
die in der Oberfläche des zweiten Gebiets eine erste
obere Schicht ausgebildet wird. Anschließend wird eine
zweite Ionenimplantation angewendet, die im Unterschied
zur ersten hochenergetisch ist. Durch diese zweite
Ionenimplantation wird das zweite Gebiet in vertikaler
Richtung ausgeweitet, indem sich unter der ersten
Schicht eine zweite Schicht bildet. Beide Schichten
zusammen ergeben das zweite Gebiet und fluchten über
dies miteinander. Unter Zuhilfenahme einer dritten
Ionenimplantation wird dann in der ersten Schicht das
Source-Gebiet erzeugt.
Die Dosis der ersten niederenergetischen Ionenimplanta
tion ist derart berechnet, daß sich in der durch die
erste flache Ionenimplantation gebildeten ersten
Schicht zweiten Gebiets eine für die gewünschte Schwel
lenspannung erforderliche Oberflächen-Dotierungskonzen
tration einstellt. Die Dosis der zweiten tiefen hoch
energetischen Ionenimplantation wird durch die der ge
wünschten Ausgangsspannung entsprechende Durchbruch
spannung des MOS-Transistors bestimmt. Der hochenerge
tische nochmalige Ionenbeschuß wirkt sich auf die Ober
flächendotierungskonzentration nicht bzw. nicht merk
lich aus, d. h. die Oberflächendotierungskonzentration
kann als praktisch allein durch die Dosis der ersten
niederenergetischen flachen Ionenimplantation bestimmt
betrachtet werden.
Durch Anwendung zweier Ionenimplantationen sind die
Lateral- und Vertikalausdehnungen des zweiten Gebiets
voneinander entkoppelt. Die Lateralabmessungen des
zweiten Gebiets werden durch Layout-Maßnahmen bestimmt,
indem die Größe des ausmaskierten Bereichs festgelegt
wird. Die Vertikalabmessungen des zweiten Gebiets sind
durch die Dosen, insbesondere durch die Energie der
beiden Ionenimplantationen bestimmt.
Durch die Anwendung der doppelten Ionenimplantation
sind die drei Freiheitsgrade, nämlich das Dotierungs
profil in lateraler und vertikaler Richtung des zweiten
Gebiets, die Kanallänge und die Schwellenspannung von
einander entkoppelt. Die Kanallänge ist dabei einzig
und allein durch layout-bedingte Maßnahmen bestimmt,
indem nach der Erzeugung des zweiten Gebiets über
dieses das Gate teilweise überlappend gelegt wird und
im Anschluß daran das Source-Gebiet erzeugt wird, wobei
die sourceseitige Kante des Gate als Selbstjustage
dient. Die Dosis der ersten Ionenimplantation bestimmt
schließlich die Oberflächendotierungskonzentration in
der ersten Schicht und damit im Kanalgebiet, wodurch
die Schwellenspannung festgelegt ist. Die Spannungs
festigkeit schließlich wird durch das vertikale Dotie
rungsprofil bestimmt, das einzig und allein durch die
Dosis der zweiten Ionenimplantation festgelegt wird.
Bei einem Diffusionsprozeß dagegen hängen Kanallänge,
Dotierungsprofil in lateraler Richtung und Dotierungs
profil in vertikaler Richtung notwendigerweise vonein
ander ab. Darüber hinaus weist die Dotierungskonzentra
tion im Kanalgebiet einen Gradienten auf. Demgegenüber
ist bei Anwendung von reinen Ionenimplantationen (ohne
Nachdiffusion), wie es für das zweite Gebiet des erfin
dungsgemäßen MOS-Transistors vorgeschlagen wird, die
Oberflächendotierungskonzentration im gesamten Kanal
gebiet und darüber hinaus an der gesamten Oberfläche
der ersten Schicht konstant.
Ein wesentlicher Vorteil des erfindungsgemäßen MOS-
Transistors ist noch darin zu sehen, daß sich auf ein
und demselben Substrat Transistoren mit unterschiedlich
langen Gate-Kanälen herstellen lassen.
Bei dem erfindungsgemäßen MOS-Transistor ist das stark
dotierte Drain-Gebiet vom ersten Leitungstyp durch das
schwächer dotierte erste Gebiet vom ersten Leitungstyp
gegenüber dem Substrat getrennt. Das erste Gebiet hat
die Funktion einer Drain-Extension, durch die die Span
nungsfestigkeit Drain/Substrat auf Werte bis zu 50 V
eingestellt werden kann. Als erstes Gebiet kann bei
spielsweise bei einem n-Wannen-CMOS-Planarprozeß die
normalerweise zur Herstellung von PMOS-Transistoren er
forderliche n⁻-Wanne benutzt werden. Bei einem p-Wan
nen-CMOS-Planarprozeß wird als erstes Gebiet dement
sprechend die zur Herstellung von NMOS-Transistoren
benötigte p-Wanne verwendet. Für die Drain-Extension
ist also kein zusätzlicher Prozeßschritt erforderlich.
Der erfindungsgemäße MOS-Transistor eignet sich über
dies als High-Side-Switch; denn ausgehend vom Drain-
Gebiet bzw. dem mit diesem mitgeführten ersten Gebiet
ist sowohl im Schaltzustand EIN gegenüber dem Scheiben
substrat als auch im Schaltzustand AUS gegenüber dem
Source-Gebiet stets ein gesperrter pn-Übergang mit
schwach dotierten Gebieten ausreichender Tiefe vorhan
den. Im EIN-Zustand bilden das schwach dotierte erste
Gebiet und das schwach dotierte Scheibensubstrat und im
AUS-Zustand bilden das schwach dotierte erste Gebiet
und das schwach dotierte zweite Gebiet zwischen sich
Raumladungszonen genügenden Ausmaßes, um die gefor
derten hohen Durchbruchspannungen von bis zu 60 V zu
gewährleisten und dem Transistor damit die geforderten
Spannungsfestigkeiten zu verleihen. Schließlich lassen
sich sämtliche dotierten Gebiete durch Ionenimplanta
tion herstellen; lediglich die (n⁻)-Wanne (erstes Ge
biet) benötigt eine anschließende Diffusion. Diese
Schritte sind für den CMOS-Herstellungsprozeß typisch.
Für die Herstellung des erfindungsgemäßen MOS-Tran
sistors ist kein zusätzlicher thermischer Haushalt er
forderlich, weshalb die Eigenschaften der übrigen in
CMOS-Technologie hergestellten Transistoren der inte
grierten Schaltung nicht beeinträchtigt werden.
Bei dem erfindungsgemäßen MOS-Transistor befindet sich
das stark dotierte Source-Gebiet vom ersten Leitungstyp
innerhalb eines schwach dotierten (zweiten) Gebiets vom
zweiten Leitungstyp. Dieses zweite Gebiet ist, wie das
Drain-Gebiet in dem schwach dotierten ersten Gebiet vom
ersten Leitungstyp ausgebildet. Zwischen dem Source-
Gebiet und dem Substrat befinden sich also zwei pn-
Übergänge, die sich aus dem ersten Gebiet und dem zwei
ten Gebiet bzw. dem Substrat ergeben. Die Durchbruch
spannung des zweiten Gebiets zum ersten Gebiet ist min
destens genauso groß wie die Durchbruchspannung des aus
dem Drain-Gebiet (insoweit identisch mit dem ersten
Gebiet) und dem Substrat bestehenden pn-Übergangs,
damit das Drain, d. h. das erste Gebiet des MOS-Tran
sistors in seinem leitenden und in seinem nichtleiten
den Zustand sowohl bei Schaltung als High-Side- als
auch als Low-Side-Schalter sowohl gegenüber dem Schei
bensubstrat als auch gegenüber dem zweiten Gebiet eine
Spannungsfestigkeit von bis zu 60 V aufweist.
Der Gate-Kanal des erfindungsgemäßen MOS-Transistors
wird durch den Abstand zwischen dem Source-Gebiet und
der dem Drain-Gebiet zugewandten Begrenzungskante des
zweiten Gebiets bestimmt. Die dem Source-Gebiet zuge
wandte sourceseitige Kante des Gate fluchtet mit der
gateseitigen Kante des Source-Gebiets. Über die dem
Drain zugewandte Kante des zweiten Gebiets erstreckt
sich das Gate hinaus, endet aber mit seiner drainseiti
gen Kante im Abstand zur gateseitigen Kante des Drain-
Gebiets. Der Gate-Kanal erstreckt sich also ausschließ
lich an der Oberfläche des zweiten Gebiets. Der übrige
von dem Gate überdeckte Bereich der Oberfläche des
ersten Gebiets hat die Funktion einer relativ hochohmi
gen Driftstrecke, die die Spannungsfestigkeit erheblich
verbessert. Die eigentliche Kanallänge des erfindungs
gemäßen MOS-Transistors kann, die entsprechende Litho
graphie vorausgesetzt, bis auf 1 µm verkürzt werden,
womit der EIN-Widerstand erheblich abnimmt.
Der erfindungsgemäße MOS-Transistor kann sowohl in
High-Side- als auch in Low-Side-Konfiguration einges
etzt werden, wobei auf einem Substrat mehrere derarti
ger MOS-Transistoren zum unabhängigen Schalten jeweils
einer Last eingesetzt werden können. Denn die einzelnen
MOS-Transistoren sind untereinander und gegenüber dem
Rest der integrierten Schaltung selbstisolierend, da
sie in den vom Substrat isolierten ersten Gebieten
untergebracht sind.
Mit einem Transistor der zuvor beschriebenen Art lassen
sich bereits relativ hohe Spannungsfestigkeiten er
reichen, die für einige Applikationen jedoch noch nicht
ausreichend sind. Die Spannungsfestigkeit des obigen
Transistors wird durch einen "kalten" Feldemissions-
Durchbruch im Bereich der drainseitigen Gatekante be
stimmt. Ab ca. 40 V reicht die Feldstärke in diesem Be
reich aus, um geringe Gateströme zwischen dem Gate und
dem Drain-Gebiet in der Oberfläche des ersten Gebiets
hervorzurufen. Da die Feldstärke aufgrund der ver
gleichsweise niedrigen Oberflächendotierung in diesem
Bereich nur langsam mit der Drain-Source-Spannung
variiert, steigt dieser Gatestrom recht langsam und
kontrolliert mit der Drain-Spannung an (schleichender
Durchbruch). Der Umstand, daß sich die Spannung, ab der
diese Gateströme auftreten, bei wiederholten Versuchen
zu höheren Werten hin verschiebt, ist auf die Erzeugung
von Oxidladungen zurückzuführen, die das elektrische
Feld schwächen.
Gemäß einer vorteilhaften Weiterbildung der Erfindung
wird bei einem erfindungsgemäßen Transistor die Feld
stärke an der drainseitigen Kante des Gate durch
Reduktion der (Oberflächen-)Dotierungskonzentration des
ersten Gebiets in einem Bereich zwischen dem zweiten
Gebiet und dem Drain-Gebiet verringert. Der Bereich
reduzierter Oberflächendotierungskonzentration er
streckt sich - in Richtung zwischen zweiten Gebiet und
Drain-Gebiet betrachtet - zu beiden Seiten der drain
seitigen Gate-Kante, wo sich die Feldspitze bildet.
Aufgrund der Reduktion der Dotierungskonzentration in
diesem Teilbereich kann die Potential-Differenz über
eine größere Strecke abgebaut werden. Die gezielte
Reduktion der Oberflächendotierungskonzentration in der
Drift-Strecke erlaubt eine spürbare Erhöhung der Span
nungsfestigkeit des gesperrten Transistors um etwa
25 V. Durch die hier beschriebene Modulation der Ober
flächendotierungskonzentration kann die Durchbruchspan
nung um ca. 30% erhöht werden, wobei lediglich eine
etwa 5%ige EIN-Widerstands-Erhöhung in Kauf genommen
werden muß.
Die Reduktion der Oberflächendotierungskonzentration
zwecks Verringerung der Feldstärke ist jedoch nicht
ganz unproblematisch, da die Oberflächendotierungskon
zentration des ersten Gebiets unter anderem die Schwel
lenspannung des Transistors mitbestimmt. Technologisch
betrachtet ist die bereichsweise Reduktion der Ober
flächendotierungskonzentration des ersten Gebiets also
vergleichsweise aufwendig.
Eine einfache Möglichkeit zur Variation der Ober
flächendotierung im interessierenden Bereich um die
drainseitige Gate-Kante herum zwischen dem Gate- und
dem Drain-Gebiet besteht in einer Ausmaskierung dieses
Bereichs bei der Ionenimplantation des ersten Gebiets
und anschließender lateraler Ausdiffusion in der Nach
diffusionsphase des ersten Gebiets. Hierbei wird die
Implantation der Wanne (des ersten Gebiets) im interes
sierenden Bereich auf einer Breite von einigen wenigen
Mikrometer (2 bis 4 µm) ausmaskiert. Durch die laterale
Ausdiffusion in der Nachdiffusionsphase diffundieren
die beiden Wannenteile wieder zusammen, wobei das
Dotierungsniveau im ausmaskierten Gebiet aber erheblich
niedriger als in der übrigen Wanne ist. Über die Breite
des ausmaskierten Bereichs läßt sich die Oberflächen
dotierungskonzentration in dem interessierenden Bereich
einstellen.
Um den schleichenden Durchbruch zu verhindern oder zu
höheren Spannungen zu verschieben, ist es notwendig,
das elektrische Feld in diesem Bereich erheblich zu
reduzieren. Gemäß einer Weiterbildung des erfindungsge
mäßen Transistors wird dies dadurch erzielt, daß auf
dem ersten Gebiet zwischen dem zweiten Gebiet und dem
Drain-Gebiet eine an das Drain-Gebiet angrenzende
Oxidschicht vorgesehen ist, die von dem zweiten Gebiet
beabstandet ist und über der das drainseitige Ende des
Gate gezogen ist. Die Vorgehensweise bei dem Transistor
gemäß Anspruch 3 besteht in der Ausbildung einer "Feld
oxidplatte", die die Feldstärkespitze an der drainsei
tigen Gatekante entsprechend reduziert. Die Gate-Iso
lationsschicht wird also am drainseitigen Endabschnitt
des Gate vergrößert. Die zusätzlich aufgebrachte Oxid
schicht weist also vorzugsweise die Dicke des Feldoxids
auf und kann zusammen mit diesem in demselben Prozeß
schritt erzeugt werden. Die maximale Verbesserung der
Spannungsfestigkeit des gesperrten Transistors, die mit
der obigen Maßnahme erreicht werden kann, beträgt
einige Volt bis 10 V.
Wird zusätzlich noch die Dotierungskonzentration an der
Oberfläche des ersten Gebiets moduliert (Anspruch 2),
so liegt der Bereich reduzierter Oberflächendotierungs
konzentration im und um den Übergang von dünner zu
dicker Gate-Isolationsschicht herum. Die "drainseitige"
Kante des Gate gemäß Anspruch 2 ist also in diesem Fall
die Stelle des Gate, wo die dünne Gate-Isolations
schicht endet und sich die dickere bzw. dicker werdende
Oxidschicht anschließt. Mit einem derartigen Transistor
konnte die Spannungsfestigkeit auf Werte von ca. 70 V
gesteigert werden, während der flächenbezogene Ein-
Widerstand nur von 250 mOhm mm² auf 280 mOhm mm² zunahm
(bezogen auf kleine Teststrukturen mit einer Spannung
von 20 V zwischen Gate- und Source-Gebiet und einer
Spannung von 1 V zwischen Drain- und Source-Gebiet). Es
sei hier noch der Vollständigkeit halber erwähnt, daß
bei reduzierter Spannungsfestigkeit (ca. 30 V) der Ein-
Widerstand noch weiter reduziert werden kann. Hier kön
nen Werte von 210 mOhm mm² erreicht werden.
Vorteilhafterweise werden die beiden Ionenimplantatio
nen vor dem Erstellen des Gate durchgeführt. Nachdem
das zweischichtige zweite Gebiet erzeugt worden ist,
wird ganzflächig das Gate-Oxid erzeugt und anschließend
wird ebenfalls ganzflächig z. B. Poly-Silizium als Mate
rial für die Gate-Elektrode aufgebracht. Danach wird
das Poly-Silizium derart strukturiert, daß es sowohl in
einem Teil des ersten Gebietes als auch in einem Teil
des zweiten Gebietes erhalten bleibt. Anschließend wer
den die Drain- und Source-Gebiete erzeugt, wobei die
sourceseitige Kante des Gate (Poly-Silizium mit Gate-
Oxid) eine Selbstjustage des Source-Gebiets an dessen
gateseitiger Kante bewirkt. Das Drain-Gebiet ist im Ab
stand zur drainseitigen Kante des Gate angeordnet, wes
halb hier eine Selbstjustierung nicht möglich ist.
Vorzugsweise handelt es sich bei dem ersten Leitungs
typen um den n-Leitungstypen und bei dem zweiten
Leitungstypen um den p-Leitungstypen, während das Sub
strat p-leitend ist. Bei dem erfindungsgemäßen Transis
tor gemäß dieser Ausgestaltung handelt es sich also um
einen NMOS-Transistor, der in einer schwach dotierten
n⁻-Wanne eines p-leitenden Substrats untergebracht ist.
Die für das Kanalgebiet des Gate dieses NMOS-Transis
tors erforderliche p-Wanne entspricht dem doppelt
implantierten zweiten Gebiet. In der n⁻-Wanne ist auch
das stark dotierte n⁺-Drain-Gebiet ausgebildet. Die n⁻-
Wanne, die die kleinere p-Wanne - bis auf die Ober
fläche - allseitig umgibt, hat die Funktion einer
Drain-Extension gegenüber dem p-leitenden Substrat. Der
derart aufgebaute NMOS-Transistor weist einen geringen
EIN-Widerstand auf, ist wegen der spannungsfesten Ab
sicherung seiner Drain- und Source-Gebiete durch min
destens einen durchbruchspannungsfesten pn-Übergang
gegenüber dem Substrat sowohl als High-Side- als auch
als Low-Side-Schalter einsetzbar, wobei wegen der
Selbstisolation mehrerer Transistoren auf einem Sub
strat auch mehrere Lasten unabhängig voneinander ge
schaltet werden können.
Um das zweite Gebiet, das die Wanne für den erfindungs
gemäßen MOS-Transistor bildet, potentialmäßig auf dem
Potential des Source-Gebiets zu halten, ist gemäß einer
weiteren vorteilhaften Ausgestaltung der Erfindung in
dem zweiten Gebiet ein stark dotiertes drittes Gebiet
vom zweiten Leitungstyp ausgebildet, das an das Source-
Gebiet angrenzt. Sowohl das Source-Gebiet als auch das
stark dotierte dritte Gebiet werden von der Source-Zu
leitung kontaktiert. Das dritte Gebiet ist im Falle
eines doppelt ionenimplantierten zweiten Gebiets in
dessen oberer ersten Oberflächenschicht ausgebildet.
Der erfindungsgemäße Transistor ist ferner vom soge
nannten "Substrat-Effekt" befreit. Darunter versteht
man die Beeinflussung der Schwellenspannung durch
Variation der Spannungsdifferenz zwischen dem "Sub
strat" und dem Source-Gebiet. Das "Substrat" ist dabei
dasjenige Gebiet, in dem sich der Gate-Kanal ausbildet.
Nach der Erfindung bildet sich der Gate-Kanal aus
schließlich im zweiten Gebiet. Dieses zweite Gebiet,
das durch doppelte Ionenimplantation erzeugt ist, wird
aber potentialmäßig von dem Source-Gebiet mitgeführt.
Die Spannungsdifferenz zwischen beiden ändert sich also
bei Veränderung der Source-Spannung nicht, weshalb kein
"Substrat-Effekt" spürbar wird.
Nachfolgend werden anhand der Figuren zwei Ausführungs
beispiele der Erfindung näher erläutert. Im einzelnen
zeigen:
Fig. 1 einen NMOS-Transistor im Querschnitt gemäß
einem ersten Ausführungsbeispiel und
Fig. 2 einen NMOS-Transistor im Querschnitt gemäß
einem zweiten Ausführungsbeispiel.
In Fig. 1 ist ein Querschnitt durch den oberflächen
nahen Bereich eines Halbleiter-Substrats mit einem in
diesem ausgebildeten NMOS-Transistor nach der Erfindung
dargestellt. Aus Gründen der Übersichtlichkeit und Ver
einfachung sind in Fig. 1 die Zwischenoxidschicht, die
Metallisierungsschicht und die Passivierung des MOS-
Transistors nicht eingezeichnet.
Der NMOS-Transistor 10 ist in dem oberflächennahen Be
reich eines p-Siliziumsubstrat 12 ausgebildet. In dem
p-Substrat 12 ist eine schwach n-dotierte n⁻-Wanne 14
ausgebildet, die durch Ionenimplantation in die Ober
fläche 16 des p-Substrats 12 und anschließender Diffu
sion erzeugt worden ist. Die n⁻-Wanne 14 entspricht
einem in das p-Substrat 12 eingebrachten ersten Gebiet
von einem Leitungstyp (nämlich n-leitend), der ent
gegengesetzt zum Leitungstyp des Substrats 12 ist. In
der Oberfläche der n⁻-Wanne 14 ist ein stark dotiertes
n⁺-Drain-Gebiet 18 ausgebildet. Die Dotierstoff-
Konzentration in diesem Drain-Gebiet 18 ist derart
hoch, daß das halbleitende Material in diesem Bereich
entartet ist und sich quasi wie ein leitendes Material
verhält. Mit Abstand zum Drain-Gebiet 18, das durch
Ionenimplantation und anschließender Diffusion erzeugt
ist, ist in die Oberfläche der n⁻-Wanne 14 ein schwach
p⁻-dotiertes zweites Gebiet 20 ausgebildet. Dieses p⁻-
dotiertes Gebiet bildet die "Wanne", in der sich der
Kanal des NMOS-Transistors 10 ausbildet. Das Gebiet 20
ist durch eine Doppel-Ionenimplantation erzeugt. Im
oberflächennahen Bereich des Gebietes 20 weist dieses
eine flache erste obere p⁻-Schicht 22 auf, unter der
eine untere zweite p⁻-Schicht 24 angeordnet ist. Beide
Schichten weisen in etwa die gleiche Schichtdicke auf,
so daß, von der Substrat-Oberfläche 16 aus betrachtet,
die untere Schicht 24 nahezu doppelt so weit in die n⁺-
Wanne 14 hineinragt wie die obere erste Schicht 22. Im
Bereich der oberen ersten Schicht 22 ist eine stark
dotierte n⁺-Zone eingebracht, die das Source-Gebiet 26
des NMOS-Transistors 10 bildet. Auf der dem Drain-Ge
biet 18 abgewandten Seite des Source-Gebietes 26 ist
ein stark dotiertes p⁺-Gebiet 28 ausgebildet, das an
das n⁺-Source-Gebiet 26 angrenzt. Sowohl das n⁺-Source-
Gebiet 26 als auch das p⁺-Gebiet 28 sind von der (nicht
dargestellten) Source-Zuleitung kontaktiert, so daß
über das p⁺-Gebiet 28 das die p⁻-Wanne bildende zweite
Gebiet 20 auf einem definierten Potential gehalten ist.
Das Source-Gebiet 26 ist mit Abstand zur drainseitigen
Kante 30 des p⁻-dotierten zweiten Gebiets 20 angeord
net. Zwischen dem Source-Gebiet 26 und dem Drain-Gebiet
18 sind auf die Oberfläche 16 des p-Substrats 12 eine
Gate-Isolationsschicht 31 und darüber ein Gate 32 aus
Poly-Silizium aufgebracht. Das Poly-Silizium-Gate 32
erstreckt sich dabei sowohl über das zweite p⁻-Gebiet
20 als auch über die n⁻-Wanne 14. Die drainseitige
Kante 34 des Poly-Silizium-Gate 32 endet dabei im Ab
stand zur gateseitigen Kante 36 des Drain-Gebiets 18.
Demgegenüber fluchtet die sourceseitige Kante 38 des
Poly-Silizium-Gate 32 mit der gateseitigen Kante 40 des
Source-Gebiets 26. Die Übergangsbereiche an der Sub
strat-Oberfläche 16 zwischen der n⁻-Wanne 14 und dem
Substrat 12 sind mit einem dicken Feldoxid 42 versehen.
Bei dem Kanal 44 des NMOS-Transistors 10 gemäß Fig. 1
handelt es sich um die Strecke zwischen der gateseiti
gen Kante 40 des Source-Gebiets 26 und der drainseiti
gen Kante 30 des p⁻-Wannengebiets 20. Der übrige von
dem Poly-Silizium-Gate 32 überdeckte Bereich der n⁻-
Wanne 14 fungiert als relativ hochohmige Driftstrecke
46, die die Spannungsfestigkeit des NMOS-Transistors 10
erheblich verbessert. Durch entsprechende Wahl der
Länge des Kanals 44, der Driftstrecke 46 und des Ab
standes 48 zwischen der drainseitigen Kante 34 des
Poly-Silizium-Gate 32 und der gateseitigen Kante 36 des
Drain-Gebiets 18 lassen sich die Eigenschaften des
NMOS-Transistors (Spannungsfestigkeit, EIN-Widerstand)
einstellen.
Mit einem n-Wannen-CMOS-Planarprozeß wurde ein NMOS-
Transistor der oben beschriebenen und in Fig. 1 darge
stellten Art hergestellt. In der Oberflächenschicht des
p-Substrats 12 mit einer Oberflächen-Dotierstoff-Kon
zentration von 5E14/cm³ wurde die n⁻-Wanne 14 durch
Ionenimplantation und anschließende Diffusion erzeugt.
Dosis und Energie der Implantation sowie Temperatur und
Dauer der Diffusion wurden so gewählt, daß sich an der
Oberfläche der n⁻-Wanne 14 eine aktive Dotierungskon
zentration von ca. 2E16/cm³ einstellt und die Tiefe des
pn-Überganges der n⁻-Wanne 14 zum p-Substrat 12 ca.
3,5 µm betrug. Mit einem sich direkt an den Diffusions
prozeß anschließenden Oxidationsprozeß wurde ganz
flächig ein 800 nm dickes sogenanntes Feldoxid 42 er
zeugt und mit einem Lithografieschritt und einem sich
anschließenden Ätzprozeß so strukturiert, daß die Ober
fläche 16 des Substrats 12 im Bereich des Transistors
10 wieder freilag. Es folgte eine weitere Oxidation zur
Erzeugung des Gate-Dielektrikums, sowie ein Fotolitho
graphieschritt mit anschließender Implantation mit Bor
zur Einstellung der Schwellenspannung der "normalen"
PMOS-Transistoren innerhalb der Wanne. Nach einem wei
teren Fotolithografieschritt erfolgt die Doppel-Implan
tation zur Herstellung der "p⁻-Wanne" 20 innerhalb der
n⁻-Wanne 14. Die obere erste p⁻-Schicht 22 wurde dabei
durch eine Borimplantation mit einer Energie von ca.
180 keV erzeugt. Die Peaktiefe dieser Implantation lag
bei ca. 0,5 µm. Zur Erzeugung der unteren zweiten p⁻-
Schicht wurden doppelt geladene Borionen mit einer
Energie von 350 keV und einer Peaktiefe von ca. 0,8 µm
implantiert. Es folgten ein kurzer Hochtemperatur
schritt zum Ausheilen der Implantationen, die ganz
flächige Poly-Silizium Deposition und die Poly-Sili
zium-Dotierung. Anschließend wird das Poly-Silizium mit
Hilfe eines Fotolithografie- und eines Ätzschrittes so
strukturiert, daß das Poly-Silizium-Gate 32 entsteht,
welches das p⁻-Gebiet 20 um ca. 1 µm und die n⁻-Wanne
14 um ca. 3 µm überlappt.
Danach wurde mittels Fotolithografie maskiert das p⁺-
Gebiet 28 durch Bor-Implantation erzeugt. Mit einer
weiteren Fotolithografie wurden die n⁺-Gebiete für das
Drain 18 und die Source 26 durch Arsen-Implantation
derart erzeugt, daß die gateseitige Kante 40 des
Source-Gebiets 26 durch die sourceseitige Kante 38 des
Poly-Silizium-Gate 32 definiert wird (Selbstjustage),
während das Drain-Gebiet 18 nur durch die Fotolackmaske
definiert wird. Der Abstand 48 der gateseitigen Kante 36
des Draingebiets 18 von der drainseitigen Kante 34
des Poly-Silizium-Gebiets 32 betrug ca. 1,5 µm.
Es folgten (hier nicht dargestellt) noch die Aufbrin
gung und Strukturierung des Zwischenisolators, der Ver
drahtungsebene und die abschließende Passivierung.
Nicht beschrieben in diesem Ablauf sind einige wenige
Schritte, wie z. B. die Einstellung der Schwellenspan
nung der "normalen" NMOS-Transistoren, die zu einem
vollen CMOS-Prozeß gehören, hier aber keine Bedeutung
haben.
Für die Herstellung des erfindungsgemäßen Transistors
sind über die üblichen CMOS-Prozeß vorkommenden Schrit
te hinaus lediglich noch die Fotolithografie mit an
schließender Doppel-Implantation zur Erzeugung des p⁻-
Gebietes 20 notwendig.
Ein solcher mit den obigen Spezifikationen mit einem
n-Wannen-CMOS-Planarprozeß hergestellter NMOS-Transistor
wies einen flächenbezogenen EIN-Widerstand von etwa
250 mOhm mm² auf. Bei einem NMOS-Transistor mit einer
Fläche von 0,1 mm² konnte ein EIN-Widerstand von
2,5 Ohm gemessen werden. Dieser EIN-Widerstand ist
definiert als die Drain-Source-Spannung bei Nennstrom
und maximaler Gate-Spannung (d. h. 20 V) dividiert durch
den Nennstrom. Der Nennstrom beträgt dabei 1 Ampere/mm²
aktiver Transistorfläche. Der hergestellte NMOS-Tran
sistor wies eine Spannungsfestigkeit von mehr als 40 V
auf. Die Oberflächen-Dotierstoff-Konzentration des p⁻-
Gebiets 24, in dem sich der eigentliche Kanal 40 bil
det, betrug nach der Schwellenimplantation ca. 2E16,
was einer Schwellenspannung des NMOS-Transistors von
ca. 1,2 V entspricht. Die CMOS-Prozeßaufweitung belief
sich auf eine zusätzliche Maske und eine Doppel-Implan
tation, wobei diese zusätzlichen Prozeßschritte kompa
tibel mit dem übrigen CMOS-Prozeß sind und insbesondere
keinen zusätzlichen thermischen Haushalt, der die
Eigenschaften anderer MOS-Transistoren auf dem Substrat
verändern könnte, benötigt. Sowohl das Drain- als auch
das Source-Gebiet 18 bzw. 26 sind gegenüber dem Sub
strat durch mindestens einen pn-Übergang gesichert. Das
Design dieser pn-Übergänge ist derart gewählt, daß sich
Durchbruchspannungen einstellen, die zur gewünschten
Spannungsfestigkeit des NMOS-Transistors führen.
Durch die Selbstisolation sämtlicher Transistoren
gegenüber dem Substrat lassen sich auf einem Substrat
mehrere spannungsfeste Transistoren zum unabhängigen
Schalten mehrerer Lasten realisieren. Die für die Span
nungsfestigkeit unter anderem erforderliche Drain-
Extension ergibt sich prozeßtechnisch notwendigerweise
in Form der n⁻-Wanne 14, so daß insofern zusätzlicher
Platzbedarf nicht erforderlich ist. Das p⁻-Gebiet 24
ist seinerseits derart designed, daß sich zur n⁻-Wanne
hin ebenfalls im Bereich der gewünschten Spannungs
festigkeit liegende Durchbruchspannungen einstellen.
Der gesamte Transistor benötigt nur eine geringe
Fläche, weshalb der EIN-Widerstand recht gering ist.
Dieser EIN-Widerstand ist letztendlich auch deshalb
relativ gering, weil es sich um einen gegenüber einen
PMOS-Transistor wesentlich besser leitenden NMOS-Tran
sistor handelt.
Eine Abwandlung des Transistors 10 gemäß Fig. 1 wird
nachfolgend anhand von Fig. 2 beschrieben, die einen
Querschnitt durch einen NMOS-Transistor 100 zeigt. So
weit die Teile des Transistors 100 denjenigen des Tran
sistors 10 gemäß Fig. 1 gleichen, sind sie mit den
gleichen Bezugszeichen gekennzeichnet. Bis auf den Be
reich zwischen dem zweiten Gebiet 20 in der Oberfläche
des ersten Gebiets 14 und dem Drain-Gebiet 18 sowie die
Dotierungskonzentration an der Oberfläche des ersten
Gebiets 14 in einem Teilabschnitt dieses Bereichs sind
die Transistoren 10 und 100 der Fig. 1 und 2 iden
tisch.
Bei dem Transistor 100 gemäß Fig. 2 ist auf die Ober
fläche der n⁻-Wanne 14 im Bereich unterhalb des drain
seitigen Endes des Gate 32 eine Oxidschicht 102 aufge
bracht, die vorzugsweise so dick ist wie das Feldoxid
42. Die Oxidschicht 102 grenzt an die gateseitige Kante
36 des Drain-Gebiets 18 an und ist um die Driftstrecke
46 von der drainseitigen Kante 30 des p⁻-Gebiets 20
beabstandet. Das Poly-Silizium-Gate 32 ist über die
zusätzliche Oxidschicht 102 gezogen, so daß seine
drainseitige Kante 34 einen nur noch geringen Abstand
zum Drain-Gebiet 18 aufweist. Ferner ist die Ober
flächendotierungskonzentration in dem in Fig. 2 bei 104
angedeuteten Bereich im Übergang der dünnen Gate-Isola
tionsschicht 31 zur Oxidschicht 102 sowie zu beiden
Seiten des Übergangs, d. h. zum zweiten Gebiet 20 und
zum Drain-Gebiet 18 hin, gegenüber der Konzentration an
der übrigen Oberfläche 16 der n⁻-Wanne 14 reduziert.
Der Bereich 104 reduzierter Oberflächendotierungskon
zentration der n⁻-Wanne 14 erstreckt sich also teil
weise unterhalb der dicken Oxidschicht 102 und der dün
nen Gate-Isolationsschicht 31 des Poly-Silizium-Gate
32. Die Oxidschicht 102 und der Bereich 104 überlappen
sich demzufolge teilweise. Der Bereich 104 reduzierter
Oberflächendotierungskonzentration wird dadurch ge
schaffen, daß bei der Ionenimplantation der n⁻-Wanne 14
eine Ausmaskierung dieses Bereichs 104 von 2 bis 4 µm
vorgenommen wird. Bei der Ionenimplantation werden also
sozusagen zwei dicht nebeneinander angeordnete n⁻-Wan
nen erzeugt, die durch laterale Ausdiffusion in der
Nachdiffusionsphase sich zur n⁻-Wanne 14 vereinigen.
Dadurch stellt sich zusätzlich zur Reduktion der Dotie
rungskonzentration an der Oberfläche 16 der n⁻-Wanne 14
eine verringerte Tiefe der n⁻-Wanne 14 ein, was durch
die bei 106 dargestellte Einbuchtung der Grenzlinie
zwischen n⁻-Wanne 14 und p⁻-Substrat 12 angedeutet ist.
Diese Verringerung der Schichtdicke der n⁻-Wanne 14 im
Bereich 104 führt vorteilhafterweise zu einer weiteren
Erhöhung des Widerstandes in diesem Bereich und damit
zu einer weiteren Verringerung der Feldstärke im kri
tischen Bereich.
Beide Maßnahmen, nämlich die Oxidschicht 102 und die
reduzierte Oberflächendotierungskonzentration im Be
reich 104 resultieren in einer Reduktion der Feldstärke
zwischen dem Drain-Gebiet 18 und dem Poly-Silizium-Gate
32. Die Folge der Reduktion der Feldstärke ist die Ver
schiebung des "kalten" Feldemissions-Durchbruchs im Be
reich des Gate 32 zu höheren Spannungen von bis zu 70 V
hin, und zwar im Gate-Bereich an derjenigen Übergangs
stelle des Gate 32, wo sich dessen Abstand zur n⁻-Wanne
14 aufgrund der bei 102 sich vergrößernden Dicke der
Gate-Isolationsschicht 31 vergrößert. Beide Maßnahmen
lassen sich modular in den bestehenden CMOS-Prozeß ein
binden, in dem bei der Wannen-Implantation, bei der die
Oberfläche des Substrats teilweise ausmaskiert werden
muß, zusätzlich noch der Bereich 104 ausmaskiert wird,
und bei der Erzeugung des Feldoxids zusätzlich auch die
Oxidschicht 102 generiert wird. Die Reduktion der Ober
flächendotierungskonzentration aus schließlich im Be
reich 104, also nicht im gesamten Bereich zwischen dem
doppelt implantierten p⁻-Gebiet 20 und dem Drain-Gebiet
18, führt bei spürbarer Erhöhung der Spannungsfestig
keit lediglich zu einer mäßigen Erhöhung des EIN-Wider
standes des Transistors 100. Im Vergleich zu einer
Reduktion der Oberflächendotierungskonzentration über
die gesamte Driftstrecke 46, also im gesamten Bereich
zwischen dem p⁻-Gebiet 20 und dem Drain-Gebiet 18 ver
ringert sich die Zunahme des EIN-Widerstands bei dem
hier dargelegten Konzept der gezielten Modulation der
Oberflächendotierungskonzentration im kritischen Be
reich des Gate-Übergangs zwischen der dünnen Gate-Iso
lationsschicht 31 und der dicken Oxidschicht 102 auf
etwa 20%.
Claims (8)
1. MOS-Transistor mit hoher Ausgangsspannungsfestig
keit, mit
- - einem Substrat (12) aus einem Halbleitermate rial,
- - einem in dem Substrat (12) ausgebildeten schwach dotierten ersten Gebiet (14) eines ersten Leitungstyps,
- - einem in dem ersten Gebiet (14) ausgebildeten stark dotierten Drain-Gebiet (18) vom ersten Leitungstyp,
- - einem in dem ersten Gebiet (14) ausgebildeten und von dem Drain-Gebiet (18) beabstandeten schwach dotierten zweiten Gebiet (20) eines zweiten Leitungstyps,
- - einem in dem zweiten Gebiet (20) ausgebildeten stark dotierten Source-Gebiet (26) vom ersten Leitungstyp und
- - einem Gate (32) zwischen dem Source- und dem Drain-Gebiet (18, 26), wobei die sourceseitige Kante (38) des Gate (32) mit der gateseitigen Kante (40) des Source-Gebiets (26) im wesent lichen fluchtet und das Gate (32) sich über das zweite und das erste Gebiet (20, 14) erstreckt und die drainseitige Kante (34) des Gate (32) von der gateseitigen Kante (40) des Drain- Gebiets (18) beabstandet ist, und wobei das zweite Gebiet (20) eine einer gewünschten Schwellenspannung entsprechende Oberflächen- Dotierungskonzentration und eine der gewünschten Ausgangsspannungsfestigkeit entsprechende Durch bruchspannung zum ersten Gebiet (14) aufweist.
2. MOS-Transistor mit hoher Ausgangsspannungsfestig
keit, insbesondere nach Anspruch 1, mit
- - einem Substrat (12) aus einem Halbleitermate rial,
- - einem in dem Substrat (12) ausgebildeten schwach dotierten ersten Gebiet (14) eines ersten Leitungstyps,
- - einem in dem ersten Gebiet (14) ausgebildeten stark dotierten Drain-Gebiet (18) vom ersten Leitungstyp,
- - einem in dem ersten Gebiet (14) ausgebildeten und von dem Drain-Gebiet (18) beabstandeten schwach dotierten zweiten Gebiet (20) eines zweiten Leitungstyps,
- - einem in dem zweiten Gebiet (20) ausgebildeten stark dotierten Source-Gebiet (26) vom ersten Leitungstyp und
- - einem Gate (32) zwischen dem Source- und dem Drain-Gebiet (18, 26), wobei die sourceseitige Kante (38) des Gate (32) mit der gateseitigen Kante (40) des Source-Gebiets (26) im wesent lichen fluchtet und das Gate (32) sich über das zweite und das erste Gebiet (20, 14) erstreckt und zur Reduktion der Feldstärke an der drain seitigen Kante (34) des Gate (38) auf dem ersten Gebiet (14) zwischen dem zweiten Gebiet (20) und dem Drain-Gebiet (14) eine an das Drain-Gebiet (14) angrenzende und von dem zweiten Gebiet (20) beabstandete Oxidschicht (102) angeordnet ist, über der das drainseitige Ende des Gate (32) angeordnet ist, und wobei das zweite Gebiet (20) eine einer gewünschten Schwellenspannung ent sprechende Oberflächen-Dotierungskonzentration und eine der gewünschten Ausgangsspannungs festigkeit entsprechende Durchbruchspannung zum ersten Gebiet (14) aufweist.
3. MOS-Transistor mit hoher Ausgangsspannungsfestig
keit, insbesondere nach Anspruch 1 oder 2, mit
- - einem Substrat (12) aus einem Halbleitermate rial,
- - einem in dem Substrat (12) ausgebildeten schwach dotierten ersten Gebiet (14) eines ersten Leitungstyps,
- - einem in dem ersten Gebiet (14) ausgebildeten stark dotierten Drain-Gebiet (18) vom ersten Leitungstyp,
- - einem in dem ersten Gebiet (14) ausgebildeten und von dem Drain-Gebiet (18) beabstandeten schwach dotierten zweiten Gebiet (20) eines zweiten Leitungstyps,
- - einem in dem zweiten Gebiet (20) ausgebildeten stark dotierten Source-Gebiet (26) vom ersten Leitungstyp und
- - einem Gate (32) zwischen dem Source- und dem Drain-Gebiet (18, 26), wobei die sourceseitige Kante (38) des Gate (32) mit der gateseitigen Kante (40) des Source-Gebiets (26) im wesent lichen fluchtet und das Gate (32) sich über das zweite und das erste Gebiet (20, 14) erstreckt und zur Reduktion der Feldstärke an der drain seitigen Kante (34) des Gate (38) die (Ober flächen-)Dotierungskonzentration des ersten Ge biets (14) in einem Bereich (104) zwischen dem zweiten Gebiet (20) und dem Drain-Gebiet (18) reduziert ist, und wobei das zweite Gebiet (20) eine einer gewünschten Schwellenspannung ent sprechende Oberflächen-Dotierungskonzentration und eine der gewünschten Ausgangsspannungs festigkeit entsprechende Durchbruchspannung zum ersten Gebiet (14) aufweist.
4. MOS-Transistor nach Anspruch 3, dadurch gekenn
zeichnet, daß der Bereich (104) reduzierter
Oberflächendotierungskonzentration durch Ausmaskie
rung bei der Ionenimplantation und anschließende
Nachdiffusion erzeugt ist.
5. MOS-Transistor nach Anspruch 4, dadurch gekenn
zeichnet, daß die Oberflächendotierungskonzentra
tion durch Wahl der Größe des ausmaskierten Be
reichs einstellbar ist.
6. MOS-Transistor nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß das zweite Gebiet (20)
durch Doppel-Ionenimplantation gebildet ist, wobei
zur Erzeugung einer unter Berücksichtigung einer
weiteren Ionenimplantation für die Einstellung der
Schwellenspannung erforderlichen Dotierungskonzen
tration eine durch niederenergetische Ionenimplan
tation erzeugte obere erste Schicht (22) und zur
Erzeugung der Durchbruchspannung unter der ersten
Schicht (22) durch eine hochenergetische Ionen
implantation erzeugte untere zweite Schicht (24)
vorgesehen ist und daß das Source-Gebiet in der
ersten Schicht (22) ausgebildet ist.
7. MOS-Transistor nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß der erste Leitungstyp
der n-Leitungstyp und der zweite Leitungstyp der
p-Leitungstyp ist und daß das Substrat p-leitend
ist.
8. MOS-Transistor nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß in dem zweiten Gebiet
(20) zu der dem Gate (32) abgewandten Seite des
Source-Gebiets (26) ein stark dotiertes drittes
Gebiet (28) vom zweiten Leitungstyp ausgebildet
ist, das an das Source-Gebiet (26) angrenzt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4322549A DE4322549C2 (de) | 1992-07-08 | 1993-07-07 | MOS-Transistor mit hoher Ausgangsspannungsfestigkeit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4222359 | 1992-07-08 | ||
DE4234053 | 1992-10-09 | ||
DE4322549A DE4322549C2 (de) | 1992-07-08 | 1993-07-07 | MOS-Transistor mit hoher Ausgangsspannungsfestigkeit |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4322549A1 DE4322549A1 (de) | 1994-01-13 |
DE4322549C2 true DE4322549C2 (de) | 1995-06-08 |
Family
ID=25916392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4322549A Expired - Lifetime DE4322549C2 (de) | 1992-07-08 | 1993-07-07 | MOS-Transistor mit hoher Ausgangsspannungsfestigkeit |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4322549C2 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013030052A1 (de) | 2011-08-29 | 2013-03-07 | Elmos Semiconductor Ag | Esd-schutzeinrichtung zum schutz einer ic-schaltung vor negativen überspannungen |
DE102013018076A1 (de) | 2013-11-26 | 2015-05-28 | Elmos Semiconductor Aktiengesellschaft | Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches |
DE102013020663A1 (de) | 2013-12-06 | 2015-06-11 | GÄRTNER ELECTRONIC-DESIGN GmbH | Vorrichtung und Verfahren zur Slew-Rate-Generierung für LIN-Bus-Treiber |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014009980B4 (de) | 2014-07-03 | 2019-03-21 | Elmos Semiconductor Aktiengesellschaft | MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron) |
-
1993
- 1993-07-07 DE DE4322549A patent/DE4322549C2/de not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013030052A1 (de) | 2011-08-29 | 2013-03-07 | Elmos Semiconductor Ag | Esd-schutzeinrichtung zum schutz einer ic-schaltung vor negativen überspannungen |
DE102013018076A1 (de) | 2013-11-26 | 2015-05-28 | Elmos Semiconductor Aktiengesellschaft | Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches |
DE102013018076B4 (de) | 2013-11-26 | 2019-05-16 | Elmos Semiconductor Aktiengesellschaft | Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches |
DE102013020663A1 (de) | 2013-12-06 | 2015-06-11 | GÄRTNER ELECTRONIC-DESIGN GmbH | Vorrichtung und Verfahren zur Slew-Rate-Generierung für LIN-Bus-Treiber |
DE102013020663B4 (de) | 2013-12-06 | 2020-08-06 | Elmos Semiconductor Aktiengesellschaft | Vorrichtung und Verfahren zur Slew-Rate-Generierung für LIN-Bus-Treiber |
Also Published As
Publication number | Publication date |
---|---|
DE4322549A1 (de) | 1994-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69432918T2 (de) | Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren | |
DE69517370T2 (de) | Hochleistungs-Sperrschichttransistor mit niedriger Schwellenspannung | |
DE69111929T2 (de) | Halbleiteranordnung auf einem dielektrischen isolierten Substrat. | |
DE102012100767B4 (de) | Drain-erweiterte Feldeffekttransistoren und Verfahren zu deren Herstellung | |
DE69525188T2 (de) | Hoch- und Niederspannungs-CMOS-Bauteil und Herstellungsverfahren | |
DE69624174T2 (de) | FET mit stabiler Schwellwertspannung und dessen Herstellungsverfahren | |
EP0080523B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor | |
DE69505416T2 (de) | Fermi-schwellenspannung-feldeffekttransistor in einer geformten wanne und verfahren zur herstellung | |
DE2853736A1 (de) | Feldeffektanordnung | |
DE3720156A1 (de) | Integrierte schaltung mit einem vertikal-mos | |
DE2347424A1 (de) | Verfahren zur herstellung von halbleitereinrichtungen | |
WO2003017349A2 (de) | Dmos-transistor | |
WO2005098964A1 (de) | Hochvolt-sperrschicht-feldeffekttransistor | |
DE2739586C2 (de) | Statischer Inverter mit Isolierschicht-Feldeffekttransistoren und Verfahren zur Herstellung | |
DE2160462A1 (de) | Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung. | |
WO1997013277A1 (de) | Mos-transistor mit hoher ausgangsspannungsfestigkeit | |
DE102004009521B4 (de) | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors | |
DE102015118616B3 (de) | Latchup-fester Transistor | |
DE19612950C1 (de) | Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung | |
DE4322549C2 (de) | MOS-Transistor mit hoher Ausgangsspannungsfestigkeit | |
EP0973205B1 (de) | Hochspannungs-MOS-Transistor | |
DE102004014928B4 (de) | Hochvolttransistor und Verfahren zu seiner Herstellung | |
DE2933455A1 (de) | Verfahren zur herstellung einer feldeffektanordnung | |
DE102006012447A1 (de) | Halbleiterkörper mit einer Transistorstruktur und Verfahren zur Herstellung einer Transistorstruktur | |
DE3208500A1 (de) | Spannungsfester mos-transistor fuer hoechstintegrierte schaltungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: ELMOS SEMICONDUCTOR AG, 44227 DORTMUND, DE |
|
R071 | Expiry of right |