DE102008059846A1 - Drain-Erweiterter Feldeffekttransistor - Google Patents

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Abstract

Ein Drain-Erweiterter Feldeffekttransistor weist einen Drain-Kontaktbereich und einen Drain-Verlängerungsbereich auf. Der Drain-Erweiterte Feldeffekttransistor weist ferner einen Elektrostatik-Entladung-Schutzbereich auf, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen. Der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben den Drain-Kontaktbereich erreicht.

Description

  • Ausführungsbeispiele betreffen allgemein Feldeffekttransistoren, und insbesondere Drain-Erweiterte (Drain-Extended) Feldeffekttransistoren sowie deren Herstellung.
  • Obwohl moderne CMOS-(Komplementär-Metall-Oxid-Halbleiter, Complementary Metal Oxide Semiconductor)-Prozesse üblicherweise so entworfen werden, dass sie hauptsächlich eine Vielzahl von Niederspannungs-Anwendungsfeldern im 1 V bis 4 V (Volt) Bereich unterstützen, besteht ein zunehmendes Interesse daran, auch Hohe-Spannungs(HV, high voltage)-Optionen in solche Technologien zu implementieren. Dies kann hochintegrierte Produkte mit sowohl digital- als auch analoggemischt-Signalfunktionalitäten, wie zum Beispiel Leitungstreiber (line drivers) in der Telekommunikation, ermöglichen.
  • Eine relativ neue Geräte-Klasse, welche in Hohe-Spannung-Anwendungen verwendet wird, sind so genannte Drain-Erweiterte (Drain-Extended) MOS-(DEMOS)-Vorrichtungen (devices), das heißt, MOS-(Metall-Oxid-Halbleiter)-Vorrichtungen mit einer so genannten Drain-Erweiterung beziehungsweise Drain-Verlängerung (drain extension).
  • 1 zeigt eine schematische Querschnittansicht eines Drain-Extended NMOS-(DE-NMOS)-Devices 100, das heißt beispielsweise eines n-Typ-MOS-Feldeffekttransistors mit einer Drain-Verlängerung.
  • Der DE-NMOS 100 ist in einem p-Typ-(p-dotierten)-Substrat 101 ausgebildet und weist einen hoch n-dotierten (n+-dotierten) Source-Kontaktbereich 102 auf, einen hoch n-dotierten (n+-dotierten) Drain-Kontaktbereich 103, sowie einen Drain- Verlängerungsbereich 104, welche in dem Substrat 101 ausgebildet sind. Der Drain-Verlängerungsbereich 104 wird gebildet mittels einer generischen Drain-Verlängerungs-Implantation, welche eine herkömmliche N-Wannen-Implantation sein kann oder auch nicht sein kann, abhängig von zum Beispiel der beabsichtigten Betriebsspannung des Transistors. Der DE-NMOS 100 weist ferner einen Gate-Bereich 105 auf, welcher ein auf der oberen Oberfläche des Substrats 101 ausgebildetes Gate-Oxid (GOX) 105a aufweist sowie eine auf dem Gate-Oxid 105 ausgebildete leitfähige Gate-Schicht (Gate) 105b. Der DE-NMOS 100 weist ferner einen hoch p-dotierten (p+-dotierten) Bulk-Kontaktbereich 106 auf, welcher lateral von dem Source-Kontaktbereich 102 getrennt ist mittels eines flachen Grabenisolations-(STI, shallow trench isolation)-Bereichs 107. Der STI-Bereich 107 kann auch weggelassen werden, um einen Bulk-Kontaktbereich 106 zu bilden, welcher an den Source-Kontaktbereich 102 angrenzt. Ein P-Wannenbereich 110 ist in dem Substrat 101 und unterhalb des Source-Kontaktbereichs 102, des Bulk-Kontaktbereichs 106, des flachen Grabenisolations-Bereichs 107 sowie eines Teils des Gate-Bereichs 105 ausgebildet, wobei der P-Wannenbereich 110 an den Drain-Verlängerungsbereich 104 angrenzt. Alternativ kann der P-Wannenbereich 110 von dem Drain-Verlängerungsbereich 104 durch das Substrat 101 getrennt sein. Der P-Wannenbereich 110 kann zum Beispiel realisiert sein als eine retrograde Implantation, die sich von der Substratoberfläche in das Substrat hinein erstreckt bis zu einer vorgegebenen Tiefe.
  • Der DE-NMOS 100 weist ferner einen zweiten flachen Grabenisolations-(STI)-Bereich 108 auf, wobei der Drain-Kontaktbereich 103 lateral benachbart ist zu einer Seite des zweiten flachen Grabenisolations-Bereiches 108 und lateral von dem Gate-Bereich 105 durch den zweiten flachen Grabenisolations-Bereich 108 getrennt ist. Der Gate-Bereich 105 überlappt teilweise den zweiten flachen Grabenisolations-Bereich 108. Der Drain-Verlängerungsbereich 104 ist in dem Substrat 101 unter dem Drain-Kontaktbereich 103 ausgebildet und hat eine gemeinsame Grenzfläche mit dem Drain-Kontaktbereich 103 und erstreckt sich ferner unter den zweiten flachen Grabenisolations-Bereich 108 und um den zweiten flachen Grabenisolations-Bereich 108 herum bis zu der oberen Oberfläche des Substrats 101 angrenzend an den Gate-Bereich 105. Mit anderen Worten hat der Drain-Verlängerungsbereich 104 eine gemeinsame Grenzfläche mit einem Teil des Gate-Bereichs 105, das heißt mit einem Teil des Gate-Oxids 105a des Gate-Bereichs 105. Ein Kanalbereich 111 ist in dem P-Wannenbereich 110 unterhalb des Gate-Bereichs 105 sowie zwischen dem Source-Kontaktbereich 102 und dem Drain-Verlängerungsbereich 104 ausgebildet. Der DE-NMOS100 weist ferner einen dritten flachen Grabenisolations-(STI)-Bereich 109 auf, welcher das DE-NMOS-Device 100 von einem anderen in dem Substrat 101 ausgebildeten Device (nicht gezeigt) isolieren kann.
  • Bis heute sind Produkte mit HV-CMOS-Anforderung oberhalb von 10 V hauptsächlich realisiert worden in älteren Technologien (zum Beispiel 152-Nanometer-Technologie) mit entsprechend hohen Durchbruchsspannungen oder sind realisiert worden mit einem System-In-Package-(SIP)-Ansatz, bei dem der Niederspannungsteil in einer fortgeschrittenen Technologie (zum Beispiel einer 130-Nanometer-Technologie) realisiert worden ist, und bei dem der Hohe-Spannung-Teil zum Beispiel in einer 250-Nanometer-Technologie oder in einer 0,35-Mikrometer-Technologie realisiert worden ist. Beide Lösungen können verhältnismäßig kostspielig sein.
  • Um diese Kostprobleme zu umgehen, ist es möglich, bei fortschrittlichen CMOS-Technologien (zum Beispiel basierend auf dem 130-Nanometer-Knoten), welche auf Drain-Extended MOS-Vorrichtungen (DENMOS) basieren, ein Technologie-Add-On zu implementieren, wie in 2 gezeigt ist, welche eine Querschnittansicht eines Drain-Extended-NMOS(DE-NMOS)-Devices 200 zeigt, bei dem zusätzlich zu einer N-Wannenimplantation 212 zwei zusätzliche Implantationsschritte, i. e. eine Drain-Verlängerungsimplantierung 204 sowie eine N-Typ-Vergrabene-Schicht-Implantierung 213, verwendet wurden, um dem 12 V bis 15 V Betriebsbereich Rechnung zu tragen. Die DE-NMOS-Vorrichtung 200 kann mit Hilfe eines begrenzten Prozess-Add-Ons (i. e. einigen wenigen Maskenschichten) Spannungen oberhalb von 10 V standhalten und bei diesen Spannungen arbeiten.
  • DEMOS-Vorrichtungen wie die in 1 und 2 gezeigten können im Allgemeinen anfällig sein für ein sogenanntes Basis-Hinausschieben (base push-out) oder Kirk-Effekt, was auf das niedrige Dotierungsniveau der Drain-Verlängerung zurückgeführt werden kann. Die Ausdrücke „Basis-Hinausschieben (base push-out)" beziehungsweise „Kirk-Effekt" bezeichnen den Effekt, dass, wenn eine bestimmte Stromdichte erreicht ist (wie zum Beispiel bei einem Durchbruch während eines ESD-Ereignisses), sich die Spitze des elektrischen Felds (peak electric field) und das Maximum der Lawinenerzeugung (avalanche generation) von dem Übergang zwischen der Drain-Verlängerung und der P-Wanne hin zu der Grenze zwischen dem hoch dotierten Drain-(HDD, highly doped drain)-Implantationsbereich und der niedrig dotierten Drain-Verlängerung verschieben können. Die maximale Temperatur kann ebenfalls an diesem „Pseudo-Übergang" auftreten, wie TCAD-(Technology Computer-Aided Desgin: Technologie-Computer unterstütztes Design)-Simulationen gezeigt haben. Zusammen mit der Tendenz, Stromfilamente entlang der Weite des Devices zu bilden, können lokale heiße Stellen (hot spots) auftreten. In einem sich selbst verstärkenden Kreislauf (feed-forward loop) kann dies zu einer noch stärkeren lokalen Erhitzung führen, und ein Schmelzen kann in diesen heißen Stellen (hot spots) auftreten, was zu der Zerstörung des Devices führt.
  • Das oben beschriebene Basis-Hinausschieben (Kirk-Effekt) kann eine eher begrenzte ESD-Härte von DEMOS-Vorrichtungen zur Folge haben. Mit anderen Worten ist die Grenze für ein intrinsisches ESD-Versagen bei DEMOS-Vorrichtungen möglicherweise ziemlich niedrig. Dies kann das Design von selbstschützenden ESD-Konzepten für DEMOS-Vorrichtungen erschweren.
  • Da DEMOS-Devices eine relativ neue Device-Klasse darstellen, stehen nur einige weinige ESD-Konzepte zur Verfügung, um auf DEMOS-Devices basierende Schaltkreise zu schützen vor ESD-Pulsen an den Versorgungs-Pins und I/O-Pins eines auf dieser neuen Technologievariante basierenden Produkts. Bekannte Ansätze sind zum Beispiel Substrat-gepumpte (substrat pumped) DEMOS-Vorrichtungen und auf DEMOS basierende SCR-(silicon controlled rectifier, Silizium gesteuerter Gleichrichter)-Vorrichtungen. Beide Ansätze versuchen, die von Natur aus beschränkte ESD-Fähigkeiten von DEMOS-Devices zu erhöhen durch Hinzufügen zusätzlicher Devices/Strukturen in der unmittelbaren Nähe eines DEMOS-Transistors. Dies kann entweder in einem SCR resultieren, welcher durch den DEMOS selbst und die zusätzlichen Implantationen gebildet wird, oder ein zweites DEMOS-Device kann als ein Hilfs-Device verwendet werden, um das Haupt-DEMOS-Device in einen Bipolarmodus zu versetzen, in welchem es höhere Strommengen leiten kann. Der SCR-DEMOS kann intrinsisch gefährdet sein durch Latch-Up aufgrund einer niedrigen Haltespannung. Dies kann speziell für hohe Versorgungsspannungen gelten. Der Substrat-gepumpte DEMOS, welcher als eine ESD-Klemme wirkt, ist auf Transienten angewiesen, was zu einem falschen Auslösen beziehungsweise Triggern führen kann (was zum Beispiel zu Betriebsausfällen führt) oder zum nicht Auslösen beziehungsweise nicht Triggern (ESD-schwach), wie bekannt ist von ähnlichen Konzepten Substrat-gepumpter MOSFET-Vorrichtungen.
  • Sowohl der SCR-DEMOS-Ansatz als auch der Substrat-gepumpte DEMOS-Ansatz können sehr flächenverbrauchend sein. Weiterhin sind beide Schutz-Device-Typen möglicherweise in ihrer maximalen Spannung begrenzt aufgrund der mit dem Hohe-Spannung-Drain-Bereich verbundenen Gate-Oxide.
  • Ein Drain-Extended Feldeffekttransistor gemäß einer Ausgestaltung weist einen Drain-Kontaktbereich und einen Drain-Verlängerungsbereich auf. Der Drain-Extended Feldeffekttransistor weist ferner einen Elektrostatik-Entladung-Schutzbereich auf, der elektrisch geschaltet ist zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen. Der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich erreicht.
  • Gemäß einer anderen Ausgestaltung sind der Drain-Kontaktbereich, der Drain-Verlängerungsbereich und der Elektrostatik-Entladung-Schutzbereich mit einem Dotierstoff eines ersten Typs dotiert, wobei das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs höher ist als das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs, und wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs liegt.
  • Gemäß einer anderen Ausgestaltung liegt das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Wannenbereich auf, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist, wobei der Wannenbereich mit dem Dotierstoff des ersten Typs dotiert ist, wobei der Elektrostatik-Entladung-Schutzbereich innerhalb zumindest eines Teils des Wannenbereichs ausgebildet ist, und wobei das Dotierstoffkonzentrationsniveau des Wannenbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs liegt.
  • Gemäß einer anderen Ausgestaltung liegt das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 5 × 1017 cm–3, liegt das Dotierstoffkonzentrationsniveau des Wannenbereichs in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 1019 cm–3, liegt das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 und liegt das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs in einem Bereich von ungefähr 5 × 1019 cm–3 bis ungefähr 5 × 1021 cm–3.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen flachen Grabenisolations-Bereich auf, wobei der Drain-Kontaktbereich lateral angrenzend an den flachen Grabenisolations-Bereich ausgebildet ist, und wobei ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs, welcher distal von dem Drain-Kontaktbereich liegt, sich unter den flachen Grabenisolations-Bereich erstreckt.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner eine vergrabene Schicht auf, welche mit dem Dotierstoff des ersten Typs dotiert ist und unterhalb ausgebildet sowie elektrisch verbunden mit dem Drain-Verlängerungsbereich und/oder dem Elektrostatik-Entladung-Schutzbereich ist.
  • Gemäß einer anderen Ausgestaltung weist die vergrabene Schicht ein Dotierstoffkonzentrationsniveau in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 1018 cm–3 auf.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner ein Substrat auf, welches dotiert ist mit einem Dotierstoff eines zweiten Typs, welcher von dem Dotierstoff des ersten Typs verschieden ist, wobei der Drain-Kontaktbereich, der Drain-Verlängerungsbereich und der Elektrostatik-Entladung-Schutzbereich in und/oder auf dem Substrat ausgebildet sind.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Source-Kontaktbereich und einen Kanalbereich auf, welche in und/oder auf dem Substrat ausgebildet sind, wobei der Source-Kontaktbereich mit dem Dotierstoff des ersten Typs dotiert ist und der Kanalbereich mit dem Dotierstoff des zweiten Typs dotiert ist, und wobei der Source-Kontaktbereich lateral von dem Drain-Verlängerungsbereich getrennt ist durch zumindest den Kanalbereich.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Gate-Bereich auf, welcher auf und/oder über dem Kanalbereich und zumindest einem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Diffusionsbereich auf, welcher mit dem Dotierstoff des ersten Typs dotiert ist und zwischen dem Source-Kontaktbereich und dem Drain-Verlängerungsbereich ausgebildet ist, wobei der Kanalbereich einen ersten Kanalteilbereich und einen zweiten Kanalteilbereich aufweist, welche durch den Diffusionsbereich voneinander getrennt sind, wobei der Gate-Bereich einen ersten Gate-Teilbereich und einen zweiten Gate-Teilbereich aufweist, welche voneinander getrennt sind, und wobei der erste Gate-Teilbereich auf und/oder über dem ersten Kanalteilbereich ausgebildet ist und der zweite Gate-Teilbereich auf und/oder über dem zweiten Kanalteilbereich und dem Teilbereich des Drain-Verlängerungsbereichs ausgebildet ist.
  • Gemäß einer anderen Ausgestaltung hat der Drain-Extended Feldeffekttransistor relativ zu dem Drain-Kontaktbereich eine spiegelsymmetrische Struktur, wobei der Drain-Extended Feldeffekttransistor einen zweiten Drain-Verlängerungsbereich aufweist, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich angeordnet ist, und wobei der Elektrostatik-Entladung-Schutzbereich ferner elektrisch zwischen den Drain-Kontaktbereich und den zweiten Drain-Verlängerungsbereich geschaltet ist.
  • Ein Drain-Extended Feldeffekttransistor gemäß einer anderen Ausgestaltung weist einen Drain-Kontaktbereich auf, welcher mit einem Dotierstoff eines ersten Typs dotiert ist, einen Drain-Verlängerungsbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist, einen Wannenbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist und elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist, sowie einen Elektrostatik-Entladung-Schutzbereich, welcher innerhalb zumindest eines Teils des Wannenbereichs ausgebildet ist und mit dem Dotierstoff des ersten Typs dotiert ist. Das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs liegt zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs und ist höher als das Dotierstoffkonzentrationsniveau des Wannenbereichs.
  • Gemäß einer anderen Ausgestaltung liegt das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung- Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen flachen Grabenisolations-Bereich auf, wobei der Drain-Kontaktbereich lateral angrenzend an den flachen Grabenisolations-Bereich ausgebildet ist, und wobei ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs, welcher Teilbereich sich distal von dem Drain-Teilbereich befindet, sich unter den flachen Grabenisolations-Bereich erstreckt.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner eine vergrabene Schicht auf, welche mit dem Dotierstoff des ersten Typs dotiert ist und unterhalb ausgebildet sowie elektrisch verbunden mit dem Drain-Verlängerungsbereich und/oder dem Elektrostatik-Entladung-Schutzbereich ist.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner ein Substrat auf, welches dotiert ist mit einem Dotierstoff eines zweiten Typs, welcher von dem Dotierstoff des ersten Typs verschieden ist, wobei der Drain-Kontaktbereich, der Drain-Verlängerungsbereich und der Wannenbereich in und/oder auf dem Substrat ausgebildet sind.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Source-Kontaktbereich und einen Kanalbereich auf, welche in und/oder auf dem Substrat ausgebildet sind, wobei der Source-Kontaktbereich mit dem Dotierstoff des ersten Typs dotiert ist und der Kanalbereich mit dem Dotierstoff des zweiten Typs dotiert ist, und wobei zwischen dem Source-Kontaktbereich und dem Drain-Verlängerungsbereich lateral ein Abstand ausgebildet ist durch zumindest den Kanalbereich.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Gate-Bereich auf, welcher auf und/oder über dem Kanalbereich und zumindest einem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor ferner einen Diffusionsbereich auf, welcher mit dem Dotierstoff des ersten Typs dotiert ist und zwischen dem Source-Kontaktbereich und dem Drain-Verlängerungsbereich ausgebildet ist, wobei der Kanalbereich einen ersten Kanalteilbereich und einen zweiten Kanalteilbereich aufweist, welche voneinander durch den Diffusionsbereich getrennt sind, wobei der Gate-Bereich einen ersten Gate-Teilbereich und einen zweiten Gate-Teilbereich aufweist, welche voneinander getrennt sind, und wobei der erste Gate-Teilbereich auf und/oder über dem ersten Kanalteilbereich ausgebildet ist und wobei der zweite Gate-Teilbereich auf und/oder über dem zweiten Kanalteilbereich und dem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  • Gemäß einer anderen Ausgestaltung weist der Drain-Extended Feldeffekttransistor relativ zu dem Drain-Kontaktbereich eine spiegelsymmetrische Struktur auf, wobei der Drain-Extended Feldeffekttransistor einen zweiten Drain-Verlängerungsbereich aufweist, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich ausgebildet ist, und wobei der Elektrostatik-Entladung-Schutzbereich ferner elektrisch zwischen den Drain-Kontaktbereich und den zweiten Drain-Verlängerungsbereich geschaltet ist.
  • Ein Verfahren zum Herstellen eines Drain-Extended Feldeffekttransistors gemäß einer anderen Ausgestaltung weist auf das Bilden eines Drain-Kontaktbereichs, das Bilden eines Drain-Verlängerungsbereichs und das Bilden eines Elektrostatik-Entladung-Schutzbereichs, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist zum Schützen des Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung. Der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich erreicht.
  • Ein Drain-Extended Feldeffekttransistor gemäß einer anderen Ausgestaltung weist eine Basis-Hinausschieb-Verhinderungsimplantation auf, welche innerhalb eines Bereichs ausgebildet ist, welcher elektrisch zwischen einen hoch dotierten Drain-Implantationsbereich und einen niedrig dotierten Drain-Verlängerungsbereich des Drain-Extended Feldeffekttransistors geschaltet ist. Die Basis-Hinausschieb-Verhinderungs-Implantation weist ein Dotierstoffkonzentrationsniveau auf, welches zwischen dem Dotierstoffkonzentrationsniveau des niedrig dotierten Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des hoch dotierten Drain-Implantationsbereichs liegt und derart ist, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den hoch dotierten Drain-Implantationsbereich erreicht.
  • Ein Verfahren zum Schützen eines Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung gemäß einer anderen Ausgestaltung weist auf das Bilden eines Elektrostatik-Entladung-Schutzbereiches in dem Drain-Extended Feldeffekttransistor. Der Elektrostatik-Entladung-Schutzbereich wird elektrisch zwischen einen Drain-Kontaktbereich und einen Drain-Verlängerungsbereich des Drain-Extended Feldeffekttransistors geschaltet, und der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich erreicht.
  • In den Zeichnungen bezeichnen ähnliche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, der Schwerpunkt liegt stattdessen im Allgemeinen darauf, die Prinzipien von Ausführungsbeispielen zu veranschaulichen. In der nachfolgenden Beschreibung werden verschieden Ausführungsbeispiele beschrieben unter Bezug auf die folgenden Zeichnungen, in denen:
  • 1 einen Drain-Extended Feldeffekttransistor zeigt;
  • 2 einen anderen Drain-Extended Feldeffekttransistor zeigt;
  • 3 einen Drain-Extended Feldeffekttransistor gemäß einem Ausführungsbeispiel zeigt;
  • 4A einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 4B einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 5 einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 6A einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 6B einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 7 einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 8 einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 9 einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 10 einen Drain-Extended Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel zeigt;
  • 11 ein Verfahren zum Herstellen eines Drain-Extended Feldeffekttransistors gemäß einem anderen Ausführungsbeispiel zeigt; und
  • 12 ein Verfahren zum Schützen eines Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung gemäß einem anderen Ausführungsbeispiel zeigt.
  • Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • 3 zeigt einen Drain-Extended Feldeffekttransistor 300 gemäß einem Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 300 weist einen Drain-Kontaktbereich 303 und einen Drain-Verlängerungsbereich 304 auf. Ferner weist der Drain-Extended Feldeffekttransistor 300 einen Elektrostatik-Entladung-Schutzbereich 314 auf, welcher elektrisch zwischen den Drain-Kontaktbereich 303 und den Drain-Verlängerungsbereich 304 geschaltet ist zum Schützen des Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung (ESD: electrostatic discharge). Der Elektrostatik-Entladung-Schutzbereich 314 (ESD-Schutzbereich 314) weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain- Kontaktbereich 303 erreicht. Mit anderen Worten ist der Elektrostatik-Entladung-Schutzbereich 314 dotiert, wobei das Dotierstoffkonzentrationsniveau in dem Elektrostatik-Entladung-Schutzbereich 314 derart ist, dass im Falle eines ESD-Ereignisses ein Basis-Hinausschieben (base push-out) daran gehindert wird, den Drain-Kontaktbereich 303 zu erreichen.
  • Der Drain-Extended Feldeffekttransistor 300 kann ferner einen Source-Kontaktbereich 302 und einen Gate-Bereich 305 aufweisen. Der Gate-Bereich 305 kann eine Gate-isolierende Schicht 305a aufweisen, mit anderen Worten ein Gate-Dielektrikum (zum Beispiel ein Gate-Oxid), sowie eine (ein) auf der Gate-isolierenden Schicht 305a ausgebildete(s) leitfähige(s) Gate-Schicht (Gate) 305b, wie in 3 gezeigt.
  • Gemäß einer Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 in und/oder auf einem Substrat 301 (zum Beispiel einem Halbleitersubstrat wie zum Beispiel einem Siliziumsubstrat, beispielsweise einem Silizium-Wafer) ausgebildet sein, wie in 3 gezeigt ist. Das heißt, der Drain-Kontaktbereich 303, der Drain-Verlängerungsbereich 304 und der Elektrostatik-Entladung-Schutzbereich 314 sowie ebenfalls der Source-Kontaktbereich 302 können in dem Substrat 301 ausgebildet sein, und der Gate-Bereich 305 kann auf dem Substrat 301 ausgebildet sein, wobei der Source-Kontaktbereich 302 lateral getrennt beziehungsweise separiert sein kann von dem Drain-Verlängerungsbereich 304 durch zumindest einen Kanalbereich 311, welcher in dem Substrat 301 unterhalb des Gate-Bereichs 305 ausgebildet ist. Der Gate-Bereich 305 kann den Kanalbereich 311 sowie einen Teil des Drain-Verlängerungsbereichs 304 überlappen, wie gezeigt. Mit anderen Worten kann der Gate-Bereich 305 auf und/oder über dem Kanalbereich 311 und zumindest einem Teil des Drain-Verlängerungsbereichs 304 ausgebildet sein. In diesem Zusammenhang ist anzumerken, dass, obwohl die recht vertikale Kante des Source-Kontaktbereichs 302 so gezeigt ist, dass sie mit der linken vertikalen Kante des Gate-Bereichs 305 bündig ist, es von einer mit der Technik vertrauten Person unmittelbar verstanden wird, dass der Gate-Bereich 305 einen gewissen Überlapp mit dem Source-Kontaktbereich 302 haben kann gemäß einigen Ausgestaltungen.
  • Gemäß einer anderen Ausgestaltung können der Drain-Kontaktbereich 303, der Drain-Verlängerungsbereich 304 und der Elektrostatik-Entladung-Schutzbereich 314 mit einem Dotierstoff eines ersten Typ dotiert sein, wobei das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs 303 höher ist als das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs 304, und wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs 314 zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs 304 und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs 303 liegt.
  • Gemäß einer Ausgestaltung kann der Dotierstoff des ersten Typs ein n-Typ-Dotierstoff sein wie zum Beispiel Arsen (As) oder Phosphor (P), zum Beispiel in dem Fall, dass der Drain-Extended Feldeffekttransistor 300 als ein n-Typ-Drain-Extended Feldeffekttransistor, zum Beispiel als ein DENMOS-Feldeffekttransistor eingerichtet ist.
  • Gemäß einer anderen Ausgestaltung kann der Dotierstoff des ersten Typs ein p-Typ-Dotierstoff sein wie zum Beispiel Bor (B), zum Beispiel in dem Fall, dass der Drain-Extended Feldeffekttransistor 300 als ein p-Typ-Drain-Extended Feldeffekttransistor, zum Beispiel als ein DEPMOS-Feldeffekttransistor, eingerichtet ist.
  • Gemäß einer anderen Ausgestaltung kann das Substrat 301 dotiert sein mit einem Dotierstoff eines zweiten Typs, welcher von dem Dotierstoff des ersten Typs verschieden ist.
  • Zum Beispiel kann der Dotierstoff des zweiten Typs p-Typ-Dotierstoff wie zum Beispiel Bor (B) sein in dem Fall, dass der Dotierstoff des ersten Typs ein n-Typ-Dotierstoff ist, und der Dotierstoff des zweiten Typs kann ein n-Typ-Dotierstoff wie zum Beispiel Arsen (As) oder Phosphor (P) sein in dem Fall, dass der Dotierstoff des ersten Typs ein p-Typ-Dotierstoff ist. Gemäß einer alternativen Ausgestaltung kann das Substrat 301 dotiert sein mit dem Dotierstoff des ersten Typs.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Substrats 301 in einem Bereich von ungefähr 1014 cm–3 bis ungefähr 1016 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 5 × 1014 cm–3 bis ungefähr 5 × 1015 cm–3 gemäß einer Ausgestaltung, beispielsweise 1015 cm–3 gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 ferner einen Wannenbereich aufweisen (nicht in 3 gezeigt, siehe zum Beispiel 4A), welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich 304 geschaltet ist und mit dem Dotierstoff des ersten Typs dotiert ist, wobei der Elektrostatik-Entladung-Schutzbereich 314 innerhalb zumindest eines Teils des Wannenbereichs ausgebildet ist, und wobei das Dotierstoffkonzentrationsniveau des Wannenbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs 304 und dem Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereich 314 liegt. Mit anderen Worten kann gemäß einer Ausgestaltung der Elektrostatik-Entladung-Schutzbereich 314 innerhalb eines Teilbereichs des Wannenbereichs ausgebildet sein und kann eine höhere Dotierstoffkonzentration aufweisen als der Wannenbereich.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Drain- Verlängerungsbereichs 304 in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 5 × 1017 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 7 × 1016 cm–3 bis ungefähr 3 × 1017 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 1017 cm–3 gemäß einer Ausgestaltung. Gemäß einer Ausgestaltung kann das Dotieren des Drain-Verlängerungsbereichs 304 mittels einer oder mehrerer Implantationen erreicht werden.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Wannenbereichs in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 1019 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 5 × 1017 cm–3 bis ungefähr 5 × 1018 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 1018 cm–3 gemäß einer Ausgestaltung. Gemäß einer Ausgestaltung kann der Wannenbereich als retrograde Wanne eingerichtet sein, mit anderen Worten als ein Wannenbereich mit einer retrograden Dotierung, i. e. einer Dotierstoffkonzentration, welche mit zunehmender Tiefe in das Substrat hinein ansteigt. Noch anders ausgedrückt kann der Wannenbereich einen vertikalen Dotierungsgradienten aufweisen.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs 314 in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 3 × 1019 cm–3 bis ungefähr 7 × 1019 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 5 × 1019 cm–3 gemäß einer Ausgestaltung.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs 303 in einem Bereich von ungefähr 5 × 1019 cm–3 bis ungefähr 5 × 1021 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 1020 cm–3 bis ungefähr 5 × 1020 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 2 × 1020 cm–3 gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 ferner einen Bulk-Kontaktbereich aufweisen (nicht in 3 gezeigt, siehe zum Beispiel 4A), welcher in dem Substrat 301 ausgebildet ist und lateral von dem Source-Kontaktbereich durch einen flachen Grabenisolations-(STI: shallow trench isolation)-Bereich getrennt ist. Gemäß einer alternativen Ausgestaltung kann der flache Grabenisolations-Bereich weggelassen werden, derart, dass der Bulk-Kontaktbereich lateral angrenzt an den Source-Kontaktbereich. Der Bulk-Kontaktbereich kann als ein elektrischer Bulk-Kontakt oder Substrat-Kontakt des Transistors 300 dienen.
  • Der Bulk-Kontaktbereich kann mit dem Dotierstoff des zweiten Typs dotiert sein und kann ein ähnliches Dotierstoffkonzentrationsniveau aufweisen wie der Drain-Kontaktbereich und/oder der Source-Kontaktbereich.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 ferner einen Wannenbereich aufweisen (nicht in 3 gezeigt, siehe zum. Beispiel 4A), welcher mit dem Dotierstoff des zweiten Typs dotiert ist und in dem Substrat 301 unterhalb des Source-Kontaktbereichs 302 und/oder des Bulk-Kontaktbereichs und/oder des flachen Grabenisolations-Bereichs ausgebildet ist. Der Wannenbereich kann auch unter einem Teil des Gate-Bereichs 305 ausgebildet sein und kann an den Drain-Verlängerungsbereich 304 angrenzen. Zum Beispiel kann der Wannenbereich ausgebildet sein unterhalb eines Teils des Gate-Bereichs 305, welcher Teil nicht auf dem Drain-Verlängerungsbereich 304 ausgebildet ist, derart, dass der Kanalbereich 311 in dem Wannenbereich ausgebildet sein kann. Gemäß einer alternativen Ausgestaltung kann der Wannenbereich durch das Substrat 301 von dem Drain-Verlängerungsbereich 304 getrennt sein. Gemäß einer Ausgestaltung kann der Wannenbereich realisiert sein als eine retrograde Implantation, die sich von der Substratoberfläche in das Substrat hinein erstreckt bis zu einer vorgegebenen Tiefe.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 ferner einen zweiten flachen Grabenisolations-Bereich aufweisen (nicht in 3 gezeigt, siehe zum Beispiel 4A), wobei der Drain-Kontaktbereich 303 lateral angrenzend an den zweiten flachen Grabenisolations-Bereich ausgebildet ist, und wobei sich ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs 314, welcher Teilbereich distal von Drain-Kontaktbereich 303 angeordnet ist (mit anderen Worten, ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs 314, der nicht dem Drain-Kontaktbereich 303 gegenüber liegt oder an diesen angrenzt, oder noch anders ausgedrückt, der sich entfernt von einer Grenzfläche zwischen dem Elektrostatik-Entladung-Schutzbereich 314 und dem Drain-Kontaktbereich 303 befindet), unter den zweiten flachen Grabenisolations-Bereich erstreckt.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 ferner eine vergrabene Schicht aufweisen (nicht in 3 gezeigt, siehe zum Beispiel 4A), welche mit dem Dotierstoff des ersten Typs dotiert ist und unterhalb ausgebildet sowie elektrisch verbunden mit dem Drain-Verlängerungsbereich 304 und/oder dem Elektrostatik-Entladung-Schutzbereich 314 ist. Für den Fall, dass die vergrabene Schicht n-dotiert ist, kann die vergrabene Schicht auch als ein tiefes N-Band bezeichnet werden.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau der vergrabenen Schicht in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 1018 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 5 × 1017 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 2 × 1017 cm–3 gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung kann der Source-Kontaktbereich 302 mit dem Dotierstoff des ersten Typs dotiert sein. Gemäß einer Ausgestaltung kann das Dotierstoffkonzentrationsniveau des Source-Kontaktbereichs 302 ähnlich sein wie das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs 303. Zum Beispiel kann gemäß einigen Ausgestaltungen das Dotierstoffkonzentrationsniveau des Source-Kontaktbereichs 302 in einem Bereich von ungefähr 5 × 1019 cm–3 bis ungefähr 1021 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 1020 cm–3 bis ungefähr 5 × 1020 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 2 × 1020 cm–3 gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung kann der Kanalbereich 311 dotiert sein mit dem Dotierstoff des zweiten Typs. Gemäß einer anderen Ausgestaltung kann der Kanalbereich 311 ein ähnliches Dotierstoffkonzentrationsniveau aufweisen wie das Substrat 301.
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 relativ zu dem Drain-Kontaktbereich 303 eine spiegelsymmetrische Struktur haben, aufweisend einen zweiten Drain-Verlängerungsbereich, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich angeordnet ist, wobei der Elektrostatik-Entladung-Schutzbereich 314 ferner elektrisch zwischen den Drain-Kontaktbereich 303 und den zweiten Drain-Verlängerungsbereich geschaltet ist (nicht in 3 gezeigt, siehe zum Beispiel 8).
  • Gemäß einer anderen Ausgestaltung kann der Drain-Extended Feldeffekttransistor 300 einen Diffusionsbereich aufweisen (nicht in 3 gezeigt, siehe 10), welcher mit dem Dotierstoff des ersten Typs dotiert ist und zwischen dem Source-Kontaktbereich 302 und dem Drain-Verlängerungsbereich 304 ausgebildet ist, wobei der Kanalbereich einen ersten Kanalteilbereich und einen zweiten Kanalteilbereich aufweist, welche durch den Diffusionsbereich voneinander getrennt sind, wobei der Gate-Bereich 305 einen ersten Gate-Teilbereich und einen zweiten Gate-Teilbereich aufweist (nicht in 3 gezeigt, siehe 10), welche voneinander getrennt sind und wobei der erste Gate-Teilbereich auf und/oder über dem ersten Kanalteilbereich ausgebildet ist und der zweite Gate-Teilbereich auf und/oder über dem zweiten Kanalteilbereich und zumindest einen Teil des Drain-Verlängerungsbereichs 304 ausgebildet ist. Anschaulich kann der erste Kanalteilbereich zwischen dem Source-Kontaktbereich 302 und dem Diffusionsbereich angeordnet sein, und der zweite Kanalteilbereich kann zwischen dem Diffusionsbereich und dem Drain-Verlängerungsbereich 304 angeordnet sein.
  • 4A zeigt einen Drain-Extended Feldeffekttransistor 400 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 400 weist einen mit einem Dotierstoff eines ersten Typs dotierten Drain-Kontaktbereich 403 auf, einen mit dem Dotierstoff des ersten Typs dotierten Drain-Verlängerungsbereich 404, einen mit dem Dotierstoff des ersten Typs dotierten und elektrisch zwischen den Drain-Kontaktbereich 403 und den Drain-Verlängerungsbereich 404 geschalteten Wannenbereich 412, sowie einen Elektrostatik-Entladung-Schutzbereich 414, welcher innerhalb eines Teils des Wannenbereichs 412 ausgebildet ist (angedeutet durch die gestrichelte Linie) und mit dem Dotierstoff des ersten Typs dotiert ist. Das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs 414 liegt zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereich 404 und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs 403 und ist höher als das Dotierstoffkonzentrationsniveau des Wannenbereichs 412.
  • Anschaulich ist der Drain-Extended Feldeffekttransistor 400 eingerichtet als ein DE-NMOS-Device, welches einen hoch n-dotierten (n+-dotierten)-Source-Kontaktbereich 402 und Drain-Kontaktbereich 403 aufweist, welche in einem p-dotierten Substrat (p-Substrat) 401 ausgebildet sind. Das Substrat 401 kann zum Beispiel ein Halbleitersubstrat sein wie beispielsweise ein Silizium-Substrat. Das Dotierstoffkonzentrationsniveau des Source-Kontaktbereichs 402 und des Drain-Kontaktbereichs 403 kann wie oben im Zusammenhang mit dem Ausführungsbeispiel der 3 beschrieben sein und kann zum Beispiel mittels einer Source/Drain-Implantation oder HDD-Implantation erreicht werden. Ferner kann das Dotierstoffkonzentrationsniveau des Substrats 401 so sein, wie oben im Zusammenhang mit dem Ausführungsbeispiel der 3 beschrieben wurde.
  • Der DE-NMOS 400 weist ferner einen hoch p-dotierten (p+-dotierten) Bulk-Kontaktbereich 406 auf, welcher in dem Substrat 401 ausgebildet ist und lateral durch einen flachen Grabenisolations-(STI)-Bereich 407 von dem Source-Kontaktbereich 402 getrennt ist. Gemäß einer alternativen Ausgestaltung kann der flache Grabenisolations-Bereich 407 weggelassen werden, derart, dass der Bulk-Kontaktbereich 406 lateral an den Source-Kontaktbereich 402 angrenzt. Der Bulk-Kontaktbereich 406 kann als ein elektrischer Bulk- oder Substrat-Kontakt des Transistors 400 dienen und kann ein ähnliches Dotierstoffkonzentrationsniveau aufweisen wie der Source-Kontaktbereich 402 und der Drain-Kontaktbereich 402, 403.
  • Der DE-NMOS 400 weist einen n-dotierten Wannenbereich (N-Wanne) 412 auf, welcher unter dem Drain-Kontaktbereich 403 ausgebildet ist und sich unter einen in dem Substrat 401 und angrenzend an eine erste Seite des Drain-Kontaktbereichs 403 ausgebildeten zweiten flachen Grabenisolations-(STI)-Bereich 408 erstreckt, wobei die erste Seite dem Source- Kontaktbereich 402 gegenüber liegt, und sich ferner unter einen in dem Substrat 401 und angrenzend an eine zweite Seite des Drain-Kontaktbereichs 403 ausgebildeten dritten flachen Grabenisolations-(STI)-Bereich 409 erstreckt, wobei die zweite Seite der ersten Seite gegenüber liegt.
  • Der Wannenbereich 412 kann zum Beispiel mittels einer Wannenimplantation gebildet werden, unter Verwendung von beispielsweise Arsen (As), Phosphor (P) oder anderen geeigneten n-Typ-Dotierstoffen als Implantierungen, und kann ein Dotierstoffkonzentrationsniveau in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 1019 cm–3 aufweisen, zum Beispiel in einem Bereich von ungefähr 5 × 1017 cm–3 bis ungefähr 5 × 1018 cm beispielsweise ungefähr 1018 cm–3. Der Wannenbereich 412 hat eine gemeinsame Grenzfläche 415 mit dem Drain-Kontaktbereich 403. Mit anderen Worten grenzt der Wannenbereich 412 an eine untere Begrenzung des Drain-Kontaktbereichs 403. Ferner hat der Wannenbereich 412 eine gemeinsame Grenzfläche 416 mit dem Drain-Verlängerungsbereich 404. Mit anderen Worten grenzt der Wannenbereich 412 an eine vertikale Begrenzung des Drain-Verlängerungsbereichs 404, welche unterhalb des zweiten flachen Grabenisolations-Bereichs 408 ausgebildet ist.
  • Anschaulich ist der Drain-Kontaktbereich 403 lateral elektrisch isoliert mittels des zweiten flachen Grabenisolations-Bereichs 408 und des dritten flachen Grabenisolations-Bereichs 409, welche sich tiefer in das Substrat 401 hinein erstrecken können als der Drain-Kontaktbereich 403. In analoger Weise sind der Source-Kontaktbereich 402 und der Bulk-Kontaktbereich 406 lateral elektrisch isoliert voneinander mittels des flachen Grabenisolations-Bereichs 407, welcher sich tiefer in das Substrat 401 erstrecken kann als der Source-Kontaktbereich 402 und der Bulk-Kontaktbereich 406.
  • Die vertikalen und/oder lateralen Abmessungen der Kontakt-Bereiche 402, 403, 406 und der flachen Grabenisolations-Bereiche 407, 408, 409 können durch die Prozesstechnologie (zum Beispiel CMOS-Technologie), welche zum Herstellen des Transistors 400 verwendet wird, bestimmt werden. In diesem Zusammenhang ist unter lateraler Ausdehnung eines Bereichs die Ausdehnung dieses Bereichs in Richtung parallel zu der Substratoberfläche oder Hauptprozessierungsoberfläche zu verstehen, während unter der vertikalen Ausdehnung oder Tiefe eines Bereichs die Ausdehnung dieses Bereichs in der Richtung senkrecht zu der Substratoberfläche oder Hauptprozessierungsoberfläche zu verstehen ist. Zum Beispiel ist unter dem Ausdruck „die Tiefe von Bereich A liegt in einem Bereich von 0 nm bis ungefähr x nm" zu verstehen, dass sich Bereich A von der Substratoberfläche (0-Niveau) bis zu ungefähr x nm tief in das Substrat hinein erstreckt, während unter dem Ausdruck „die Tiefe von Bereich B liegt in einem Bereich von ungefähr y μm bis ungefähr z μm" zu verstehen ist, dass sich Bereich B von einer Tiefe von ungefähr y μm (in dem Substrat) bis zu einer Tiefe von ungefähr z μm (in dem Substrat) erstreckt, wobei x, y, z nicht-negative reelle Zahlen sind und y < z gilt.
  • Gemäß einigen Ausgestaltungen kann die Tiefe zumindest eines der Kontakt-Bereiche 402, 403 und 406 in einem Bereich von ungefähr 0 nm bis ungefähr 250 nm liegen, wobei jedoch mindestens einer der Bereiche 402, 403 und 406 eine andere Tiefe aufweisen kann. Zum Beispiel kann mindestens einer der Bereiche 402, 403, 406 eine geringere vertikale Ausdehnung aufweisen. Anschaulich können die Kontakt-Bereiche 402, 403 und 406 gemäß einer Ausgestaltung als flache Implantierungen eingerichtet sein.
  • Gemäß einigen Ausgestaltungen kann die Tiefe von zumindest einem der STI-Bereiche 407, 408, 409 in einem Bereich von 0 nm bis ungefähr 750 nm liegen, zum Beispiel in einem Bereich von 0 nm bis ungefähr 500 nm gemäß einer Ausgestaltung, beispielsweise in einem Bereich von 0 nm bis ungefähr 200 nm gemäß einer Ausgestaltung.
  • Der DE-NMOS 400 weist einen Drain-Verlängerungsbereich 404 auf, welcher unter dem zweiten flachen Grabenisolations-Bereich 408 und außerdem angrenzend an eine Seite des zweiten flache Grabenisolations-Bereichs 408, welche dem Source-Kontaktbereich 402 gegenüberliegt, ausgebildet ist. Der Drain-Verlängerungsbereich 404 kann zum Beispiel mittels einer Verlängerungsimplantation, anders ausgedrückt, einer Erweiterungsimplantation (Drain-Erweiterungs-Implantierung) gebildet werden, unter Verwendung von beispielsweise Arsen (As), Phosphor (P) oder anderen geeigneten n-Typ-Dotierstoffen als Implantierungen. Der Drain-Verlängerungsbereich 404 kann ein wie oben im Zusammenhang mit dem Ausführungsbeispiel der 3 beschriebenes Dotierstoffkonzentrationsniveau aufweisen.
  • Anschaulich erstreckt sich der Drain-Erweiterungsbereich 404 von der gemeinsamen Grenzfläche 416 mit dem Wannenbereich 412 um die untere linke Ecke des zweiten flachen Grabenisolations-Bereich 408 herum und hinauf bis zu der Substratoberfläche unterhalb eines Gate-Bereichs 405 des Transistors 400, wobei der Drain-Verlängerungsbereich 404 von dem Source-Kontaktbereich 402 getrennt ist durch das Substrat 401 sowie durch den Kanalbereich 411.
  • Anschaulich erstreckt sich der Drain-Verlängerungsbereich 404 tiefer in das Substrat 401 hinein als der zweite flache Grabenisolations-Bereich 408. Die Tiefe (beziehungsweise vertikale Ausdehnung in dem Substrat) des Drain-Verlängerungsbereichs 404 kann durch die Prozesstechnologie (zum Beispiel CMOS-Technologie), welche zum Herstellen des Transistors 400 verwendet wird, bestimmt werden. Gemäß einigen Ausgestaltungen kann die Tiefe des Drain-Verlängerungsbereichs 404 in einem Bereich von 0 μm bis ungefähr 1,5 μm liegen, zum Beispiel in einem Bereich von 0 μm bis ungefähr 1 μm gemäß einer Ausgestaltung, beispielsweise in einem Bereich von 0 μm bis ungefähr 0,5 μm gemäß einer Ausgestaltung, wobei jedoch der Drain-Verlängerungsbereich 404 alternativ eine andere Tiefe aufweisen kann.
  • Gemäß einer anderen Ausgestaltung kann der Wannenbereich 412 ungefähr dieselbe Tiefe aufweisen wie der Drain-Verlängerungsbereich 404. Mit anderen Worten kann eine untere Begrenzung des Drain-Verlängerungsbereichs 404 ungefähr bündig sein mit einer unteren Begrenzung des Wannenbereichs 412, wie in 4A gezeigt ist.
  • Gemäß einer alternativen Ausgestaltung kann der Wannenbereich 412 eine andere Tiefe aufweisen als der Drain-Verlängerungsbereich 404. Zum Beispiel kann sich der Wannenbereich 412 gemäß einer Ausgestaltung tiefer in das Substrat 401 hinein erstrecken als der Drain-Verlängerungsbereich 404.
  • Der DE-NMOS 400 weist ferner eine n-dotierte vergrabene Schicht (vergrabene N-Schicht) 413 auf, welche unterhalb des Wannenbereichs 412 und eines Teils des Drain-Verlängerungsbereichs 404 ausgebildet ist und elektrisch mit dem Wannenbereich 412 und dem Drain-Verlängerungsbereich 404 verbunden ist. Die vergrabene N-Schicht 413 kann auch als ein tiefes N-Band bezeichnet werden. Wie in 4A gezeigt ist grenzt die vergrabene Schicht 413 sowohl an den Drain-Verlängerungsbereich 404 als auch an den Wannenbereich 412 an. Gemäß einer alternativen Ausgestaltung, zum Beispiel in dem Fall, dass sich der Wannenbereich 412 tiefer in das Substrat 401 hinein erstreckt als der Drain-Verlängerungsbereich 404, kann die vergrabene Schicht 413 durch das Substrat 401 von dem Drain-Verlängerungsbereich 404 getrennt sein. Mit anderen Worten ist es in diesem Fall möglich, dass die vergrabene Schicht 413 nur indirekt über den Wannenbereich 412 mit dem Drain-Verlängerungsbereich 404 verbunden ist. Gemäß einer alternativen Ausgestaltung kann sich die vergrabene Schicht 413 lateral unter dem gesamten DE-NMOS 400 erstrecken. Die vergrabene Schicht 413 kann sich zum Beispiel lateral bis zu einem angrenzenden N-Wannen-Kontaktbereich oder einem angrenzenden DE-NMOS, welcher zur Linken oder zur Rechten des DE-NMOS 400 angeordnet ist, erstrecken (angrenzende Elemente nicht in 4A gezeigt). Die vergrabene Schicht 413 kann zum Beispiel gebildet werden mittels einer geeigneten Implantation, unter Verwendung von beispielsweise Arsen (As), Phosphor (P) oder anderer geeignete n-Typ-Dotierstoffe als Implantierungen.
  • Gemäß einigen Ausgestaltungen kann die vergrabene Schicht 413 ein Dotierstoffkonzentrationsniveau in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 5 × 1018 cm–3 aufweisen, zum Beispiel in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 5 × 1017 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 2 × 1017 cm–3 gemäß einer Ausgestaltung.
  • Die in 4A gezeigte vergrabene Schicht 413 ist eine optionale Schicht, welche gemäß alternativen Ausgestaltungen weggelassen werden kann.
  • Gemäß einer Ausgestaltung kann die Tiefe der vergrabenen Schicht 413 in einem Bereich von ungefähr 0,8 μm bis ungefähr 2 μm liegen. Mit anderen Worten kann sich die vergrabene Schicht 413 von einer Tiefe von ungefähr 0,8 μm (in dem Substrat 401) bis zu einer Tiefe von ungefähr 2 μm (in dem Substrat 401) erstrecken. Noch anders ausgedrückt kann sich eine obere Begrenzung der vergrabenen Schicht 413 bei einer Tiefe von ungefähr 0,8 μm in dem Substrat 401 befinden, und eine untere Begrenzung der vergrabenen Schicht 413 kann sich bei einer Tiefe von ungefähr 2 μm in dem Substrat 401 befinden. Gemäß alternativen Ausgestaltungen kann jedoch die Tiefe oder die vertikale Ausdehnung der vergrabenen Schicht 413 einen anderen Wert aufweisen. Zum Beispiel kann die vergrabene Schicht 413 gemäß einer Ausgestaltung eine geringere vertikale Ausdehnung aufweisen.
  • Der DE-NMOS 400 weist ferner einen p-dotierten Wannenbereich (P-Wanne) 410 auf, welcher in dem Substrat 401 und unter dem Source-Kontaktbereich 402 dem Bulk-Kontaktbereich 406, dem flachen Grabenisolations-Bereich 407 sowie einem Teil des Gate-Bereichs 405 ausgebildet ist, wobei der Wannenbereich 410 an dem Drain-Verlängerungsbereich 404 angrenzt. Gemäß einer anderen Ausgestaltung kann der Wannenbereich 410 durch das Substrat 401 von dem Drain-Verlängerungsbereich 404 getrennt sein.
  • Der Wannenbereich 410 kann zum Beispiel mittels einer Wannenimplantation gebildet werden, unter Verwendung von beispielsweise Bohr (B) als Dotierstoffimplantierung, und kann zum Beispiel ein Dotierstoffkonzentrationsniveau aufweisen in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 1019 cm–3, zum Beispiel in einem Bereich von ungefähr 5 × 1017 cm–3 bis ungefähr 5 × 1018 cm–3, beispielsweise ungefähr 1018 cm–3. Die Tiefe des Wannenbereichs 410 in dem Substrat 401 sowie die Abmessungen des Wannenbereichs 410 können zum Beispiel durch die Prozesstechnologie (zum Beispiel CMOS-Technologie), welche zum Herstellen des Transistors 400 verwendet wird, bestimmt werden. Gemäß einigen Ausgestaltungen kann die Tiefe des Wannenbereichs 410 in einem Bereich von 0 μm bis ungefähr 1,5 μm liegen, zum Beispiel in einem Bereich von 0 μm bis ungefähr 1 μm gemäß einer Ausgestaltung, beispielsweise in einem Bereich von 0 μm bis ungefähr 0,5 μm gemäß einer Ausgestaltung, wobei jedoch der Wannenbereich 410 alternativ eine andere Tiefe aufweisen kann.
  • Anschaulich weist der DE-NMOS 400 einen n-dotierten Elektrostatik-Entladung-Schutzbereich 414 (ESD-Schutzbereich 414) auf, welcher innerhalb eines Teils des n-dotierten Wannenbereichs 412 ausgebildet ist, wobei der Teil des Wannenbereichs 412 in 4A durch die gestrichelte Linie angedeutet ist. Gemäß einer Ausgestaltung kann der Elektrostatik-Entladung-Schutzbereich 414 eine ähnliche Tiefe aufweisen wie der Wannenbereich 412. Mit anderen Worten kann eine untere Begrenzung des Elektrostatik-Entladung-Schutzbereichs 414 ungefähr bündig sein mit der unteren Begrenzung des Wannenbereichs 412. Zum Beispiel kann gemäß einer Ausgestaltung der Elektrostatik-Entladung-Schutzbereich 414 eine Tiefe von ungefähr 1 μm aufweisen, das heißt die untere Begrenzung des Elektrostatik-Entladung-Schutzbereichs 414 befindet sich beispielsweise ungefähr 1 μm tief in dem Substrat 401, wobei jedoch gemäß anderen Ausgestaltungen der Elektrostatik-Entladung-Schutzbereich 414 eine andere Tiefe aufweisen kann.
  • Gemäß einigen Ausgestaltungen kann das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs 414 in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 liegen, zum Beispiel in einem Bereich von ungefähr 3 × 1019 cm–3 bis ungefähr 7 × 1019 cm–3 gemäß einer Ausgestaltung, beispielsweise ungefähr 5 × 1019 cm–3 gemäß einer Ausgestaltung.
  • Ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs 414, welcher Teilbereich sich distal zu dem Drain-Kontaktbereich 403 befindet (mit anderen Worten, ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs 414, der dem Drain-Kontaktbereich 403 nicht gegenüberliegt oder an diesen angrenzt, beziehungsweise, noch anders ausgedrückt, ein Teilbereich, der sich von der Grenzfläche 415 entfernt befindet), erstreckt sich unter dem zweiten flachen Grabenisolations-Bereich 408.
  • Anschaulich erstreckt sich der Elektrostatik-Entladung-Schutzbereich 414 von der Grenzfläche 415 mit dem Drain-Kontaktbereich 403 um die untere rechte Ecke des zweiten flachen Grabenisolations-Bereichs 408 herum und erstreckt sich ferner eine Entfernung d (bezeichnet durch den Doppelpfeil 417) unter den zweiten flachen Grabenisolations- Bereich 408. Mit anderen Worten grenzt der Elektrostatik-Entladung-Schutzbereich 414 an den Ort der Grenzfläche 415 zwischen dem Wannenbereich 412 und dem Drain-Kontaktbereich 403 an den Drain-Kontaktbereich 403, und weist eine andere Grenzfläche 418 auf, welche sich unter dem zweiten flachen Grabenisolations-Bereich 408 und bei einem lateralen Abstand d weg von der Seite des zweiten flachen Grabenisolations-Bereichs 408, welche dem Drain-Kontaktbereich 403 gegenüberliegt, befindet. Die Grenzfläche 418 befindet sich innerhalb des Wannenbereichs 412 und kann ungefähr senkrecht zu der Substratoberfläche sein. Gemäß einer Ausgestaltung kann die Entfernung beziehungsweise der Abstand d einen Wert von ungefähr größer als oder gleich 30 nm aufweisen. Im Allgemeinen kann der Wert von d derart sein, dass sich der Elektrostatik-Entladung-Schutzbereich 414 deutlich unter den zweiten flachen Grabenisolations-Bereich 408 erstreckt.
  • Wie in 4A gezeigt kann sich der Elektrostatik-Entladung-Schutzbereich 414 auch unter den dritten flachen Grabenisolations-Bereich 409 erstrecken.
  • Gemäß einer Ausgestaltung kann der Elektrostatik-Entladung-Schutzbereich 414 mittels einer Implantation gebildet werden, unter Verwendung von beispielsweise Arsen (As), Phosphor (P) oder anderer geeigneter n-Typ-Dotierstoffen als Implantierungen.
  • Der DE-NMOS 400 weist ferner einen Gate-Bereich 405 auf, welcher eine Gate-isolierende Schicht 405a (zum Beispiel ein Gate-Oxid (GOX) wie gezeigt) sowie eine auf der Gate-isolierenden Schicht 405a ausgebildete leitfähige Gate-Schicht (Gate) 405b aufweist. Der Gate-Bereich 405 ist auf dem Kanalbereich 411 ausgebildet sowie auf dem Teil des Drain-Verlängerungsbereichs 404, welcher sich hin zu der Substratoberfläche erstreckt. Ferner kann der Gate-Bereich 405 den zweiten flachen Grabenisolations-Bereich 408 teilweise überlappen, wie in 4A gezeigt ist. Der Gate-Bereich 405 kann auf bekannte Art und Weise gebildet werden.
  • Gemäß dem in 4A gezeigten Ausführungsbeispiel wird eine zusätzliche Implantation (auch bezeichnet als „neue ESD-Implantierung") verwendet, um zu verhindern, dass ein Basis-Hinausschieben-Effekt (base push-out effect) zu dem N+/N-Wannen-(N+ = HDD)-Übergang zurückschnappt (snap-back). Mittels dieser Implantation wird der Elektrostatik-Entladung-Schutzbereich 414 gebildet. Die Implantation wird auch bezeichnet als „Basis-Hinausschieben-Verhinderungsimplantierung" (base push-out prevention implant) oder kurz „BPP-Implantierung". Die zusätzliche Implantation ist von demselben Typ wie die Drain-Verlängerung 404, aber weist ein höheres Dotierungsniveau auf.
  • Gemäß einer Ausgestaltung kann die Basis-Hinausschieben-Verhinderungs-(BPP)-Implantierung den hoch dotierten Drain (HDD: highly doped drain) einbetten und kann die STI-Grenze des HDD deutlich überlappen. Das Dotierungsniveau des Elektrostatik-Entladung-Schutzbereichs 414 kann geeignet eingestellt beziehungsweise angepasst werden, derart, dass ein Basis-Hinausschieben (base push-out) nur zu einer Verschiebung der maximalen Lawinenerzeugung weg von dem Drain-Verlängerung/p-Wannen-Übergang hin zu dem Übergang 418 der BPP-Implantierung 414 führt. Dies wird in 4A dargestellt durch die Ellipse 419, welche den Bereich des/der maximalen elektrischen Feldes und Lawinenerzeugung (avalanche generation) nach einem Basis-Hinausschieben-Ereignis andeutet. Die Stelle mit der maximalen Temperatur (maximum temperature spot) wird sich in der Nähe des Gebietes 419 befinden, so dass sie tiefer im Silizium liegt.
  • Es ist ersichtlich, dass bei dem Drain-Extended Feldeffekttransistor 400 verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich 403 erreicht. Ferner kann, da der Strom unterhalb des STI 408 fließt, ein gewisser Ballastwiderstand aufrechterhalten werden entlang des Pfads hin zu dem Kontakt. Auf diese Weise ist es möglich, die Fähigkeit des Devices 400, schmale beziehungsweise enge Stromfilamente zu bilden, zu begrenzen. Somit zeigt der DE-NMOS 400 eine stark verbesserte ESD-Robustheit.
  • Anschaulich ist der in 4A gezeigte Drain-Extended Feldeffekttransistor 400 eingerichtet als eine DE-NMOS-Vorrichtung mit einer zusätzlichen Basis-Hinausschieben-Verhinderungs-(BPP: base-push out prevention)-Implantation. Die BPP-Implantierung bedeckt den gesamten Drain-HDD-Bereich und erstreckt sich unter den STI. Die linke Kante der BPP-Implantierung kann sich zwischen der linken Kante der N-Wanne und der rechten Kante der N-Wanne befinden.
  • Gemäß einer Ausgestaltung kann die BPP-Implantierung vor der n-Wannen-Implantation integriert werden. Gemäß einer anderen Ausgestaltung kann die BPP-Implantierung nach der n-Wannen-Implantation integriert werden, zum Beispiel unmittelbar nach der n-Wannen-Implantation. Gemäß einer anderen Ausgestaltung kann die BPP-Implantierung vor HDD-Implantation integriert werden.
  • 4B zeigt einen Drain-Extended Feldeffekttransistor 450 gemäß einem anderen Ausführungsbeispiel. Der Drain-Extended Feldeffekttransistor 450 weist eine ähnliche Struktur auf wie der in 4A gezeigte Drain-Extended Feldeffekttransistor 400, mit der Ausnahme, dass die Dotierungstypen aller dotierten Bereiche vertauscht sind. Das heißt, gemäß diesem Ausführungsbeispiel sind n-dotierte Bereiche zu p-dotierten Bereichen geworden und umgekehrt. Somit ist der Drain-Extended Feldeffekttransistor 450 anschaulich als ein DE-PMOS-Device eingerichtet, das heißt als ein p-Typ Drain-Extended MOS-Feldeffekttransistor.
  • Gemäß dem in 4A und 4B gezeigten Ausführungsbeispielen befinden sich zwei Grenzflächen 416 und 418 unterhalb des zweiten flachen Grabenisolations-Bereichs 408, wobei die Grenzflächen 416, 418 jeweils Bereiche unterschiedlicher Dotierstoffkonzentrationsniveaus abgrenzen, wobei die Dotierstoffkonzentrationsniveaus von links nach rechts ansteigen (i. e. von dem Drain-Verlängerungsbereich 404 hin zu dem Elektrostatik-Entladung-Schutzbereich 414), wie oben beschrieben. Obwohl die Grenzflächen 416, 418, so wie sie gezeichnet sind, einen stufenartigen beziehungsweise diskreten Anstieg des Dotierstoffkonzentrationsniveaus nahe legen könnten, ist anzumerken, dass gemäß einigen Ausgestaltungen der Anstieg des Dotierstoffkonzentrationsniveaus von links nach rechts allmählich beziehungsweise kontinuierlich erfolgen kann.
  • 5 zeigt einen Drain-Extended Feldeffekttransistor 500 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 500 ist als eine DE-PMOS-Vorrichtung eingerichtet und unterscheidet sich von dem in 4B gezeigten DE-PMOS 450 darin, dass die vergrabene Schicht 413 eingerichtet ist als eine n-dotierte vergrabene Schicht, welche in einem p-dotierten Substrat 401 ausgebildet ist und sich unter dem gesamten DE-PMOS 500 erstreckt, das heißt unter dem Wannenbereich 410 (N-Wanne), dem Drain-Verlängerungsbereich 404 und dem Wannenbereich 412 (P-Wanne). Somit ist der DE-PMOS 500 in beziehungsweise auf einem p-dotierten Substrat ausgebildet im Gegensatz zu dem DE-PMOS 450, welcher in beziehungsweise auf einem n-dotierten Substrat ausgebildet ist.
  • Anschaulich kann der DE-PMOS 500 aus dem DE-NMOS 400 der 4A erhalten werden, indem die Dotierungstypen der Wannenbereiche 410, 412, des Drain-Verlängerungsbereichs 404, der BPP-Implantierung 414 sowie der Kontaktbereiche 402, 403, 406 invertiert werden, und indem ein tiefes n-Band unter der p-Wannen-Implantierung an dem Drain bereitgestellt wird. Auf diese Weise kann der PMOS-Drain elektrisch isoliert werden gegen das Substrat, welches ebenfalls p-dotiert ist.
  • 6A zeigt einen Drain-Extended Feldeffekttransistor 600 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 600 ist als eine DE-NMOS-Vorrichtung eingerichtet und unterscheidet sich von dem DE-NMOS 400 der 4A darin, dass der DE-NMOS 600 eine Basis-Hinausschieben-Verhinderungs-(BPP)-Implantation 614 aufweist (mit anderen Worten, einen Elektrostatik-Entladung-Schutzbereich 614 (ESD-Schutzbereich 614)) aber keine N-Wannen-Implantation. Mit anderen Worten wird gemäß diesem Ausführungsbeispiel eine Standard-CMOS-N-Wannen-Implantierung weggelassen und eine neue ESD-Implantierung beziehungsweise BPP-Implantierung (mit einer höheren Dotierungskonzentration als die Standard-Wannen-Implantierung) wird in der DE-NMOS-Vorrichtung 600 integriert.
  • Gemäß einer Ausgestaltung kann die N-Wannen-Implantierung als die BPP-Implantierung verwendet werden, wodurch es möglich ist, die Anzahl der Prozessierungsschritte beim Herstellen der Vorrichtung (des Devices) zu verringern. Mit anderen Worten kann eine N-Wannen-Implantation, welche Teil eines Standard-CMOS-Prozessflusses sein kann, angepasst beziehungsweise modifiziert werden, derart, dass sie als die BPP-Implantation verwendet werden kann.
  • Anschaulich wird bei dem DE-NMOS 600 eine Standard-N-Wannen-Implantierung ersetzt durch eine neue ESD-Implantierung beziehungsweise BPP-Implantierung 614, welche ein höheres Dotierstoffkonzentrationsniveau aufweist als die N-Wannen-Implantierung. Die BPP-Implantierung 614 hat eine gemeinsame Grenzfläche 634 mit der Drain-Verlängerung 404 des Transistors 600, wobei sich die Grenzfläche 634 unterhalb der zweiten flachen Grabenisolation 408 befindet. Mittels der BPP-Implantierung 614 kann verhindert werden, dass die Vorrichtung 600 ein starkes Basis-Hinausschieben (base push-out) zeigt in dem Fall, dass hohe Stromdichten auftreten, da der Bereich des maximalen elektrischen Feldes und der maximalen Lawinenerzeugung zu der Grenzfläche 634 zwischen dem Drain-Verlängerungsbereich 404 und der BPP-Implantierung 614 hin verschoben werden kann. Somit wird sich die Stelle der maximalen Temperatur (maximum temperature spot) ebenfalls in diesem Gebiet befinden und damit tiefer in dem Substrat 410, wie durch die Ellipse 619 in 6A angedeutet ist.
  • Gemäß einigen Ausgestaltungen kann die BPP-Implantierung 614 so gebildet werden, dass die Grenzfläche 634 ausreichend weit weg ist von den vertikalen Kanten des zweiten flachen Grabenisolations-Bereichs 408. Zum Beispiel kann gemäß einer Ausgestaltung der Elektrostatik-Entladung-Schutzbereich 614 (beziehungsweise die BPP-Implantierung 614) derart ausgebildet sein, dass die Grenzfläche 634 zwischen dem Elektrostatik-Entladung-Schutzbereich 614 und dem Drain-Verlängerungsbereich 404 von der rechten Kante (das heißt, der Kante, welche dem Drain-Kontaktbereich 403 gegenüberliegt) des zweiten flache Grabenisolations-Bereich 408 lateral einen Abstand d1 entfernt beziehungsweise getrennt ist (angedeutet durch den Doppelpfeil 617a in 6A), wobei d1 gleich oder größer als ungefähr 30 nm sein kann gemäß einer Ausgestaltung. Ferner kann der Elektrostatik-Entladung-Schutzbereich 614 derart ausgebildet sein, dass die Grenzfläche 634 von der linken Kante (das heißt, der Kante, welche dem Source-Kontaktbereich 402 gegenüberliegt) des zweiten flachen Grabenisolations-Bereichs 408 lateral einen Abstand d2 entfernt beziehungsweise getrennt ist (angedeutet durch den Doppelpfeil 617b in 6A), wobei d2 gleich oder größer sein kann als ungefähr 30 nm gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung kann der Wert von mindestens einem der Abstände d1 und d2 bestimmt werden mittels der Prozesstechnologie (zum Beispiel CMOS-Technologie), welche zum Herstellen der Vorrichtung 600 verwendet wird.
  • 6B zeigt einen Drain-Extended Feldeffekttransistor 650 gemäß einem anderen Ausführungsbeispiel. Der Drain-Extended Feldeffekttransistor 650 weist eine ähnliche Struktur auf wie der in 6A gezeigte Drain-Extended Feldeffekttransistor 600, mit der Ausnahme, dass die Dotierungstypen aller dotierten Bereiche vertauscht sind. Das heißt, gemäß diesem Ausführungsbeispiel sind n-dotierte Bereiche zu p-dotierten Bereichen geworden und umgekehrt. Somit ist der Drain-Extended Feldeffekttransistor 650 anschaulich eingerichtet als ein DE-PMOS-Device, das heißt als ein p-Typ Drain-Extended MOS-Feldeffekttransistor.
  • Bei den in 6A und 6B gezeigten Ausführungsbeispielen grenzt die Grenzfläche 634 zwei Bereiche unterschiedlicher Dotierstoffkonzentrationsniveaus ab, nämlich den Drain-Verlängerungsbereich 404 und den Elektrostatik-Entladung-Schutzbereich 614, wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs 614 höher ist als das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs 404. Wie oben im Zusammenhang mit den Ausführungsbeispielen der 4A und 4B beschrieben, ist anzumerken, dass, obwohl die Grenzfläche 634, so wie sie gezeichnet ist, einen stufenartigen oder diskreten Anstieg des Dotierstoffkonzentrationsniveaus nahe legen könnte, der Anstieg des Dotierstoffkonzentrationsniveaus von links nach rechts gemäß einigen Ausgestaltungen allmählich beziehungsweise kontinuierlich erfolgen kann.
  • 7 zeigt einen Drain-Extended Feldeffekttransistor 700 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 700 ist als eine DE-PMOS-Vorrichtung eingerichtet und unterscheidet sich von dem DE-PMOS 650 der 6B darin, dass die vergrabene Schicht 413 als eine n-dotierte vergrabene Schicht eingerichtet ist, welche in einem p-dotierten Substrat 401 ausgebildet ist und sich unter dem gesamten DE-PMOS 700 erstreckt, das heißt unter dem Wannenbereich 410 (N-Wanne), dem Drain-Verlängerungsbereich 404 und dem Elektrostatik-Entladung-Schutzbereich 414. Somit ist der DE-PMOS 700 in beziehungsweise auf einem p-dotierten Substrat ausgebildet im Gegensatz zu dem DE-PMOS 650, welcher in beziehungsweise auf einem n-dotierten Substrat ausgebildet ist.
  • Anschaulich kann der DE-PMOS 700 aus dem DE-NMOS 600 der 6A erhalten werden, indem die Dotierungstypen des Wannenbereichs 410, des Drain-Verlängerungsbereichs 404, der BPP-Implantierung 414 sowie der Kontaktbereiche 402, 403, 406 invertiert werden, und indem ein tiefes N-Band unter der BPP-Implantierung an dem Drain bereitgestellt wird. Auf diese Weise kann der PMOS-Drain elektrisch isoliert werden gegen das Substrat, welches ebenfalls p-dotiert ist.
  • 8 zeigt einen Drain-Extended Feldeffekttransistor 800 gemäß einem anderen Ausführungsbeispiel. Der Drain-Extended Feldeffekttransistor 800 ist als eine DE-NMOS-Vorrichtung eingerichtet und weist ein „gefaltetes" Layout auf. Anschaulich kann der Drain-Extended Feldeffekttransistor erhalten werden, indem die Vorrichtung der 4A nach rechts gespiegelt wird in einer solchen Weise, dass die Symmetrieachse den Drain-Kontaktbereich 403 schneidet. Die erhaltende DE-NMOS-Vorrichtung 800 (DE-NMOS-Device 800) hat zwei Device-„Finger” 850 und 860, wobei ein erster Device-Finger 850 der in 4A gezeigten Device-Struktur entspricht und ein zweiter Device-Finger 860 der gespiegelten Device-Struktur entspricht.
  • Der DE-NMOS 800 weist einen zweiten Drain-Verlängerungsbereich 404' auf, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich 404 liegt beziehungsweise angeordnet ist. Ferner ist der Elektrostatik-Entladung-Schutzbereich 414 zusätzlich elektrisch zwischen den Drain-Kontaktbereich 403 und den zweiten Drain-Verlängerungsbereich 404' geschaltet, wie in 8 gezeigt ist.
  • Ferner weist der DE-NMOS 800 (beziehungsweise, genauer, der zweite Device-Finger 860 davon) einen zweiten Source-Kontaktbereich 402', einen zweiten Gate-Bereich 405', einen zweiten Bulk-Kontaktbereich 406', einen zweiten p-dotierten Wannenbereich 410' sowie einen zweiten Kanalbereich 411' auf, wobei alle vorgenannten Bereiche spiegelsymmetrisch zu ihren jeweiligen Gegenstücken in dem ersten Device-Finger 850 angeordnet sind.
  • Ferner weist der DE-NMOS 800 einen vierten flachen Grabenisolations-Bereich 407' auf, welcher spiegelsymmetrisch zu dem flachen Grabenisolations-Bereich 407 angeordnet ist, sowie einen fünften flachen Grabenisolations-Bereich 408', welcher spiegelsymmetrisch zu dem zweiten flachen Grabenisolations-Bereich 408 angeordnet ist. Es ist anzumerken, dass der dritte flache Grabenisolations-Bereich 409 des DE-NMOS 400 der 4A bei dem DE-NMOS 800 der 8 nicht vorhanden ist. Der Elektrostatik-Entladung-Schutzbereich 414 (BPP-Implantierung) erstreckt sich unter dem zweiten flachen Grabenisolations-Bereich 408 und außerdem unter dem fünften flachen Grabenisolations-Bereich 408', und die optionale n-dotierte vergrabene Schicht 413 ist unterhalb ausgebildet sowie elektrisch verbunden mit den Drain-Verlängerungsbereichen 404, 404' sowie dem n-dotierten Wannenbereich 412 (und dem darin ausgebildeten Elektrostatik-Entladung-Schutzbereich 414).
  • Der erste Device-Finger 850 und der zweite Device-Finger 860 des DE-NMOS 800 können zum Beispiel gemäß einer oder mehrerer oben im Zusammenhang mit 4A beschriebenen Ausgestaltungen eingerichtet sein.
  • Anschaulich zeigt 8 eine DE-NMOS-Vorrichtung mit einer neuen ESD-(beziehungsweise BPP)-Implantierung, welche sich vom linken Drain-Verlängerungsgebiet zum rechten Drain-Verlängerungsgebiet erstreckt und das gesamte Drain-n+-Gebiet (= HDD) abdeckt.
  • Gemäß einer anderen Ausgestaltung (nicht gezeigt) können die Dotierungstypen aller dotierten Bereiche in 8 vertauscht sein. Das heißt, gemäß dieser Ausgestaltung werden alle n-dotierten Bereiche des Transistors 800 zu p-dotierten Bereichen und umgekehrt, derart, dass eine DE-PMOS-Vorrichtung erhalten wird, wie oben im Zusammenhang mit 4B beschrieben wurde. Mit anderen Worten kann eine DE-PMOS-Vorrichtung erhalten werden, indem die Vorrichtung der 4B nach rechts gespiegelt wird in ähnlicher Weise, wie oben im Zusammenhang mit 8 beschrieben worden ist.
  • Die auf die oben erwähnte Weise erhaltene DE-PMOS-Vorrichtung wäre in beziehungsweise auf einem n-Typ-Substrat ausgebildet. Gemäß einer anderen Ausgestaltung kann eine DE-PMOS-Vorrichtung, welche in beziehungsweise auf einem p-Typ-Substrat ausgebildet ist, zum Beispiel dadurch erhalten werden, indem die Dotierungstypen aller dotierten Bereiche bis auf das Substrat vertauscht werden, und indem ein tiefes N-Band in dem p-Substrat gebildet wird, zum Beispiel auf ähnliche Weise wie oben im Zusammenhang mit den in 5 und 7 gezeigten Ausführungsbeispielen beschrieben worden ist.
  • 9 zeigt einen Drain-Extended Feldeffekttransistor 900 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 900 ist als eine DE-NMOS-Vorrichtung eingerichtet und weist ein gefaltetes Layout (mit anderen Worten, eine spiegelsymmetrische Struktur) auf. Anschaulich kann der Drain-Extended Feldeffekttransistor 900 dadurch erhalten werden, indem die Vorrichtung der 6A nach rechts gespiegelt wird in ähnlicher Weise wie oben im Zusammenhang mit 8 beschrieben worden ist. Die erhaltene DE-NMOS-Vorrichtung 900 (DE-NMOS-Device 900) hat zwei Device-Finger 950 und 960, wobei ein erster Device-Finger 950 der in 6A gezeigten Device-Struktur entspricht und ein zweiter Device-Finger 960 der gespiegelten Device-Struktur entspricht. Der erstes Device-Finger 950 und der zweite Device-Finger 960 des DE-NMOS 900 können zum Beispiel gemäß einer oder mehrerer oben im Zusammenhang mit 6A beschriebenen Ausgestaltungen eingerichtet sein.
  • Gemäß einer Ausgestaltung (nicht gezeigt) können die Dotierstofftypen aller dotierten Bereiche in 9 vertauscht werden. Das heißt, gemäß dieser Ausgestaltung werden alle n-dotierten Bereiche des Transistors 900 zu p-dotierten Bereichen und umgekehrt, derart, dass eine DE-PMOS-Vorrichtung erhalten wird wie oben im Zusammenhang mit 6B beschrieben worden ist. Mit anderen Worten kann eine DE-PMOS-Vorrichtung dadurch erhalten werden, dass die Vorrichtung der 6B nach rechts gespiegelt wird in ähnlicher Weise wie oben im Zusammenhang mit 9 beschrieben worden ist.
  • Die auf die oben erwähnte Weise erhaltene DE-PMOS-Vorrichtung wäre in beziehungsweise auf einem n-Typ-Substrat ausgebildet. Gemäß einer anderen Ausgestaltung kann eine DE-PMOS-Vorrichtung, welche in beziehungsweise auf einem p-Typ-Substrat ausgebildet ist, zum Beispiel dadurch erhalten werden, indem die Dotierungstypen aller dotierten Bereiche bis auf das Substrat vertauscht werden, indem ein tiefes N-Band in dem p-Substrat gebildet wird, zum Beispiel auf ähnliche Weise wie oben im Zusammenhang mit den in 5 und 7 gezeigten Ausführungsbeispielen beschrieben worden ist.
  • 10 zeigt einen Drain-Extended Feldeffekttransistor 1000 gemäß einem anderen Ausführungsbeispiel.
  • Der Drain-Extended Feldeffekttransistor 1000 ist als eine DE-NMOS-Vorrichtung eingerichtet und unterscheidet sich von dem DE-NMOS 400 der 4A darin, dass der DE-NMOS 1000 ferner einen Diffusionsbereich 1020 aufweist, welcher zwischen dem Source-Kontaktbereich 402 und dem Drain-Verlängerungsbereich 404 ausgebildet ist. Der Diffusionsbereich 1020 ist hoch n-dotiert (n+-dotiert) und kann ein ähnliches Dotierstoffkonzentrationsniveau aufweisen wie einer der Kontaktbereiche 402, 403, 406. Gemäß einigen Ausgestaltungen kann der Diffusionsbereich 1020 zum Beispiel ein Dotierstoffkonzentrationsniveau in einem Bereich von ungefähr 5 × 1019 cm–3 bis ungefähr 1021 cm–3 aufweisen, zum Beispiel in einem Bereich von ungefähr 1020 cm–3 bis ungefähr 5 × 1020 cm–3 gemäß einer Ausgestaltung, beispielsweise 2 × 1020 cm–3 gemäß einer Ausgestaltung.
  • Der n-dotierte Diffusionsbereich 1020 kann zum Beispiel mittels einer Source/Drain-Implantation oder HDD-Implantation gebildet werden, unter Verwendung von zum Beispiel Arsen (As), Phosphor (P), oder anderer geeigneter n-Typ-Dotierstoffe als Implantierungen. Der Diffusionsbereich 1020 ist in dem Substrat 401 ausgebildet und kann eine Tiefe aufweisen, die ähnlich der Tiefe von mindestens einem der Kontaktbereiche 402, 403, 406 ist.
  • Der DE-NMOS 1000 weist ferner einen ersten Kanalteilbereich 1011a auf, welcher zwischen dem Source-Kontaktbereich 402 und dem Diffusionsbereich 1020 ausgebildet ist, sowie einen zweiten Kanalteilbereich 1011b, welcher zwischen dem Diffusionsbereich 1020 und dem Drain-Verlängerungsbereich 404 ausgebildet ist. Mit anderen Worten sind der erste Kanalteilbereich 1011a und der zweite Kanalteilbereich 1011b durch den Diffusionsbereich 1020 voneinander getrennt. Der P-Wannenbereich 410 erstreckt sich unter dem Diffusionsbereich 1020 und kann an den Drain-Verlängerungsbereich 404 angrenzen, wie in 10 gezeigt. Das heißt, der erste Kanalteilbereich 1011a und der zweite Kanalteilbereich 1011b können innerhalb des Wannenbereichs 410 ausgebildet sein, wie in 10 gezeigt. Gemäß einer alternativen Ausgestaltung kann der P-Wannenbereich 410 durch das Substrat 401 von dem Drain-Verlängerungsbereich 404 getrennt sein.
  • Der DE-NMOS 1000 weist ferner einen ersten Gate-Teilbereich 1005a und einen zweiten Gate-Teilbereich 1005b auf, wobei der erste Gate-Teilbereich 1005a und der zweite Gate-Teilbereich 1005b voneinander getrennt sind. Jeder der Gate-Teilbereiche 1005a, 1005b weist eine Gate-isolierende Schicht (Gate-Oxid, GOX) auf, sowie eine leitfähige Gate-Schicht (Gate), bezeichnet als „G1" im Fall des ersten Gate-Teilbereichs 1005a und als „G2" im Fall des zweiten Gate-Teilbereichs 1005b.
  • Der erste Gate-Teilbereich 1005a ist auf und/oder über dem ersten Kanalteilbereich 1011a ausgebildet und der zweite Gate-Teilbereich 1005b ist auf und/oder über dem zweiten Kanalteilbereich 1011b sowie auf und/oder über einem Teil des Drain-Verlängerungsbereichs 404 ausgebildet. Ferner überlappt der zweite Gate-Teilbereich 1005b teilweise den zweiten flachen Grabenisolations-Bereich 408.
  • Es ist anzumerken, dass der erste Gate-Teilbereich 1005a den Source-Kontaktbereich 402 und/oder den Diffusionsbereich 1020 teilweise überlappen kann, und dass der zweite Gate-Teilbereich 1005b den Diffusionsbereich 1020 teilweise überlappen kann.
  • Anschaulich weist der DE-NMOS 1000 einen Gate-Bereich auf, welcher eine Gate-Struktur mit einem geteilten Gate (mit anderen Worten, eine Split-Gate-Struktur) aufweist mit einem ersten Gate-Teilbereich 1005a und einem zweiten Gate-Teilbereich 1005b, wobei der zweite Gate-Teilbereich 1005b dem in 4A gezeigten Gate-Bereich 405 entspricht. Der erste Gate-Teilbereich 1005a und der zweite Gate-Teilbereich 1005b können elektrisch miteinander verbunden sein, derart, dass ein elektrisches Steuerpotenzial gleichzeitig an die Gates G1 und G2 angelegt werden kann. Gemäß einer alternativen Ausgestaltung können die Gate-Teilbereiche 1005a, 1005b elektrisch voneinander getrennt sein, um zu ermöglichen, dass unterschiedliche elektrische Steuerpotenziale an G1 und G2 angelegt werden können.
  • Gemäß anderen Ausgestaltungen kann eine Struktur mit einem geteilten Gate (anders ausgedrückt, eine Split-Gate-Struktur) ähnlich der in 10 gezeigten auch bei einem der im Zusammenhang mit 3 bis 9 beschriebenen Drain-Extended Feldeffekttransistoren verwendet werden.
  • 11 zeigt ein Verfahren 1100 zum Herstellen eines Drain-Extended Feldeffekttransistors gemäß einem anderen Ausführungsbeispiel.
  • In 1102 wird ein Drain-Kontaktbereich gebildet. Der Drain-Kontaktbereich kann gemäß einer oder mehrerer der hierin beschriebenen Ausgestaltungen eingerichtet werden.
  • In 1104 wird ein Drain-Verlängerungsbereich gebildet. Der Drain-Verlängerungsbereich kann gemäß einer oder mehrerer der hierin beschriebenen Ausgestaltungen eingerichtet werden.
  • In 1106 wird ein Elektrostatik-Entladung-Schutzbereich gebildet. Der Elektrostatik-Entladung-Schutzbereich wird elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen. Der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich erreicht. Der Elektrostatik-Entladung-Schutzbereich kann ferner gemäß einer oder mehrerer der hierin beschriebenen Ausgestaltungen eingerichtet werden.
  • 12 zeigt ein Verfahren 1200 zum Schützen eines Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung.
  • In 1202 wird ein Elektrostatik-Entladung-Schutzbereich in dem Drain-Extended Feldeffekttransistor gebildet. Der Elektrostatik-Entladung-Schutzbereich wird elektrisch zwischen einen Drain-Kontaktbereich des Drain-Extended Feldeffekttransistors und einen Drain-Verlängerungsbereichs des Drain-Extended Feldeffekttransistors geschaltet, und der Elektrostatik-Entladung-Schutzbereich weist ein solches Dotierstoffkonzentrationsniveau auf, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben (base push-out) den Drain-Kontaktbereich erreicht. Der Drain-Extended Feldeffekttransistor und/oder der Elektrostatik-Entladung-Schutzbereich können/kann ferner gemäß einer oder mehrerer der hierin beschriebenen Ausgestaltungen eingerichtet sein.
  • Gemäß einer anderen Ausgestaltung wird ein Drain-Extended Feldeffekttransistor bereitgestellt, welcher einen Drain-Kontaktbereich aufweist sowie einen Drain-Verlängerungsbereich und einen Elektrostatik-Entladung-Schutzbereich, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen. Der Elektrostatik-Entladung-Schutzbereich ist dotiert, wobei das Dotierstoffkonzentrationsniveau derart ist, dass im Falle eines elektrostatischen Entladungsereignisses ein Basis-Hinausschieben (base push-out) davon abgehalten wird (mit anderen Worten, daran gehindert wird), den Drain-Kontaktbereich zu erreichen.
  • Im Folgenden werden zusätzliche Merkmale und potentielle Effekte von beispielhaften Ausgestaltungen beschrieben.
  • Gemäß einigen Ausgestaltungen werden Vorrichtungen und Verfahren bereitgestellt zum Erhöhen der intrinsischen ESD-Ausfallschranke (ESD-failure limit) bei DEMOS-Vorrichtungen.
  • Gemäß manchen Ausgestaltungen wird das Thema ESD-Eigenschaften von DEMOS-Vorrichtungen angegangen in einem neuen CMOS-Technologie-Add-On basierend auf (aber nicht beschränkt auf) einem 130-Nanometer-Prozess.
  • Gemäß einigen Ausgestaltungen werden DEMOS-Vorrichtungen mit Selbstschutz-Fähigkeiten bereitgestellt. Mit anderen Worten werden selbstgeschützte beziehungsweise selbstschützende DEMOS-Vorrichtungen bereitgestellt, welche keine zusätzliche(n) Schutzvorrichtung(en) benötigen, um sich vor elektrostatischer Entladung zu schützen.
  • Gemäß einigen Ausgestaltungen werden DEMOS-Vorrichtungen bereitgestellt, bei denen eine zusätzliche Implantation von demselben Typ wie eine Drain-Verlängerung aber mit einem höheren Dotierungsniveau eingeführt wird. Gemäß einigen Ausgestaltungen kann diese zusätzliche Basis-Hinausschieben-Verhinderungs-(BPP: base push-out prevention)-Implantierung den HDD einbetten und die STI-Grenze des HDD deutlich überlappen.
  • Das Dotierungsniveau kann geeignet beziehungsweise korrekt eingestellt beziehungsweise angepasst werden, derart, dass ein Basis-Hinausschieben (base push-out) nur zu einer Verschiebung der maximalen Lawinenerzeugung weg von dem Drain-Verlängerung/p-Wannenübergang hin zu dem Übergang der BPP-Implantierung führt. Die Stelle der maximalen Temperatur (maximum temperature spot) kann sich in der Nähe dieses Gebiets befinden, sodass sie tiefer im Silizium sein kann.
  • Eine DEMOS-Vorrichtung gemäß einigen Ausgestaltungen kann eine flache Grabenisolation (STI: shallow trench isolation) angrenzend an den HDD aufweisen. Da in diesem Fall der Strom unter dem STI fließt, kann ein gewisser Ballastwiderstand aufrecht erhalten werden entlang des Pfades hin zu dem Kontakt. Auf diese Weise ist es möglich, die Fähigkeit (oder Tendenz) der Vorrichtung (des Devices), enge beziehungsweise schmale Stromfilamente zu bilden, zu begrenzen.
  • Gemäß einigen Ausgestaltungen werden DEMOS-Vorrichtungen (zum Beispiel DE-NMOS-Vorrichtungen oder DE-PMOS-Vorrichtungen) bereitgestellt, welche eine stark verbesserte ESD-Robustheit aufweisen.
  • Gemäß einer Ausgestaltung kann eine n-Wannen-Implantierung als BPP-Implantierung für einen DE-NMOS verwendet werden, was die Anzahl der Prozessschritte begrenzt.
  • Gemäß einigen Ausgestaltungen wird eine zusätzliche Implantation (auch bezeichnet als „neue ESD-Implantierung") verwendet, um zu verhindern, dass der Basis-Hinausschieben-Effekt (Basis-Push-Out-Effekt) bis zu einem N+/N-Wannen-(N+= HDD)-Übergang zurückschnappt. Diese Implantierung wird auch bezeichnet als „Basis-Hinausschieben-Verhinderungsimplantierung" (base push-out prevention implant) oder kurz „BPP-Implantierung". Mittels dieser BPP-Implantierung kann ein Bereich maximalen elektrischen Feldes und maximaler Lawinenerzeugung nach einem Basis-Hinausschieben (base push-out) von dem HDD weg und tiefer in das Substrat hinein verschoben werden. Mit anderen Worten kann mittels der BPP-Implantierung ein Basis-Hinausschieben (base push-out) davon abgehalten werden beziehungsweise daran gehindert werden, den HDD zu erreichen.
  • Gemäß einer Ausgestaltung wird eine Drain-Extended MOS-Vorrichtung bereitgestellt, die eine zusätzliche Implantierung in dem Drain-Bereich aufweist, welche die hoch dotierte Drain-(HDD: highly doped drain)-Implantierung einbettet und einen gewissen Unterlapp zu der Drain-Verlängerung (drain extension) aufweist. Das Dotierstoffkonzentrationsniveau dieser zusätzlichen Implantation kann zwischen dem Dotierstoffkonzentrationsniveau der niedrig dotierten Drain-Verlängerung und dem Dotierstoffkonzentrationsniveau des HDD liegen. Ein Effekt dieser Modifikation besteht in einem verbesserten Device-Verhalten im Falle einer ESD-Belastung. Zum Beispiel kann die zusätzliche Implantierung das Device von einem starken Basis-Hinausschieben (base push-out) abhalten, falls hohe Stromdichten auftreten. Dies wiederum kann die Tendenz, zerstörerische Stromfilamente zu bilden, verringern.
  • Gemäß einigen Ausgestaltungen wird ein neues DEMOS-Device-Konzept bereitgestellt, bei dem ein stark ausgeprägter Basis- Push-Out oder Kirk-Effekt, welcher gewöhnlich bei herkömmlichen DEMOS-Vorrichtungen auftritt, vermieden werden kann oder zumindest auf höhere Ströme beschränkt werden kann. Ein Effekt dieses neuen DEMOS-Devices besteht in einem verbesserten Verhalten während ESD-Belastung oder, mit anderen Worten, einer verbesserten ESD-Härte, da durch einen Basis-Push-Out verursachte schädliche Effekte vermieden werden können.
  • Gemäß einigen Ausgestaltungen werden ESD-selbstgeschützte-DEMOS-Vorrichtungen bereitgestellt, die zum Beispiel als I/O(Input/Output, Eingabe/Ausgabe, E/A)-Vorrichtungen in integrierten Schaltkreisen verwendet werden können. Die ESD-Selbstschutz-Eigenschaft von diesen Vorrichtungen kann zum Beispiel im Falle von großen Leitungstreiber-Vorrichtungen (line driver devices) genutzt werden.
  • Obwohl die Erfindung insbesondere gezeigt und beschrieben wurde unter Bezug auf spezifische Ausführungsbeispiele, sollte es von denen mit der Technik vertrauten verstanden werden, dass vielfältige Änderungen an der Form und dem Detail daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie durch die anhängenden Ansprüche definiert, abzuweichen. Der Bereich der Erfindung ist daher durch die anhängenden Ansprüche angegeben, und es ist beabsichtigt, dass alle Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, eingeschlossen sind.

Claims (25)

  1. Drain-Extended Feldeffekttransistor, aufweisend: • einen Drain-Kontaktbereich; • einen Drain-Verlängerungsbereich; und • einen Elektrostatik-Entladung-Schutzbereich, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen, wobei der Elektrostatik-Entladung-Schutzbereich ein solches Dotierstoffkonzentrationsniveau aufweist, dass im Fall eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben den Drain-Kontaktbereich erreicht.
  2. Drain-Extended Feldeffekttransistor gemäß Anspruch 1, • wobei der Drain-Kontaktbereich, der Drain-Verlängerungsbereich und der Elektrostatik-Entladung-Schutzbereich mit einem Dotierstoff eines ersten Typs dotiert sind; • wobei das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs höher ist als das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs; und • wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs liegt.
  3. Drain-Extended Feldeffekttransistor gemäß Anspruch 1 oder 2, wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 liegt.
  4. Drain-Extended Feldeffekttransistor gemäß Anspruch 2 oder 3, ferner aufweisend: • einen Wannenbereich, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist; • wobei der Wannenbereich mit dem Dotierstoff des ersten Typs dotiert ist; • wobei der Elektrostatik-Entladung-Schutzbereich in zumindest einem Teil des Wannenbereichs ausgebildet ist; und • wobei das Dotierstoffkonzentrationsniveau des Wannenbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs liegt.
  5. Drain-Extended Feldeffekttransistor gemäß Anspruch 4, wobei: • das Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs in einem Bereich von ungefähr 5 × 1016 cm–3 bis ungefähr 5 × 1017 cm–3 liegt; • das Dotierstoffkonzentrationsniveau des Wannenbereichs in einem Bereich von ungefähr 1017 cm–3 bis ungefähr 1019 cm–3 liegt; • das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 liegt; und • das Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs in einem Bereich von ungefähr 5 × 1019 cm–3 bis ungefähr 1021 cm–3 liegt.
  6. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 1 bis 5, ferner aufweisend: • einen flachen Grabenisolations-Bereich; • wobei der Drain-Kontaktbereich lateral angrenzend an den flachen Grabenisolations-Bereich ausgebildet ist; und • wobei ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs, welcher Teilbereich distal zu dem Drain-Kontaktbereich liegt, sich unter den flachen Grabenisolations-Bereich erstreckt.
  7. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 2 bis 6, ferner aufweisend: eine vergrabene Schicht, welche mit dem Dotierstoff des ersten Typs dotiert ist und unterhalb ausgebildet sowie elektrisch verbunden ist mit dem Drain-Verlängerungsbereich und/oder dem Elektrostatik-Entladung-Schutzbereich.
  8. Drain-Extended Feldeffekttransistor gemäß Anspruch 7, wobei die vergrabene Schicht ein Dotierstoffkonzentrationsniveau in einem Bereich von ungefär 5 × 1016 cm–3 bis ungefähr 1018 cm–3 aufweisen.
  9. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 2 bis 8, ferner aufweisend: • ein Substrat, welches mit einem Dotierstoff eines zweiten Typs, welcher von dem Dotierstoff des ersten Typs verschieden ist, dotiert ist; • wobei der Drain-Kontaktbereich, der Drain-Verlängerungsbereich und der Elektrostatik-Entladung-Schutzbereich in und/oder auf dem Substrat ausgebildet sind.
  10. Drain-Extended Feldeffekttransistor gemäß Anspruch 9, ferner aufweisend: • einen Source-Kontaktbereich und einen Kanalbereich, welche in und/oder auf dem Substrat ausgebildet sind; • wobei der Source-Kontaktbereich mit dem Dotierstoff des ersten Typs dotiert ist und der Kanalbereich mit dem Dotierstoff des zweiten Typs dotiert ist; und • wobei der Source-Kontaktbereich lateral von dem Drain-Verlängerungsbereich getrennt ist durch zumindest den Kanalbereich.
  11. Drain-Extended Feldeffekttransistor gemäß Anspruch 10, ferner aufweisend: einen Gate-Bereich, welcher auf und/oder über dem Kanalbereich und zumindest einen Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  12. Drain-Extended Feldeffekttransistor gemäß Anspruch 11, ferner aufweisend: • einen Diffusionsbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist und zwischen dem Source-Kontaktbereich und dem Drain-Verlängerungsbereich ausgebildet ist; • wobei der Kanalbereich einen ersten Kanalteilbereich und einen zweiten Kanalteilbereich aufweist, welche durch den Diffusionsbereich voneinander getrennt sind; • wobei der Gate-Bereich einen ersten Gate-Teilbereich und einen zweiten Gate-Teilbereich aufweist, welche voneinander getrennt sind; und • wobei der erste Gate-Teilbereich auf und/oder über dem ersten Kanalteilbereich ausgebildet ist und der zweite Gate-Teilbereich auf und/oder über dem zweiten Kanalteilbereich und dem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  13. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 1 bis 12, • wobei der Drain-Extended Feldeffekttransistor eine spiegelsymmetrische Struktur relativ zu dem Kontaktbereich aufweist, aufweisend einen zweiten Drain-Verlängerungsbereich, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich angeordnet ist; und • wobei der Elektrostatik-Entladung-Schutzbereich ferner elektrisch zwischen den Drain-Kontaktbereich und den zweiten Drain-Verlängerungsbereich geschaltet ist.
  14. Drain-Extended Feldeffekttransistor, aufweisend. • einen Drain-Kontaktbereich, welcher mit einem Dotierstoff eines ersten Typs dotiert ist; • einen Drain-Verlängerungsbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist; • einen Wannenbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist und elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet ist; • einen Elektrostatik-Entladung-Schutzbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist und in zumindest einem Teil des Wannenbereichs ausgebildet ist; • wobei das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs zwischen dem Dotierstoffkonzentrationsniveau des Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des Drain-Kontaktbereichs liegt und höher ist als das Dotierstoffkonzentrationsniveau des Wannenbereichs.
  15. Drain-Extended Feldeffekttransistor gemäß Anspruch 14, wobei: das Dotierstoffkonzentrationsniveau des Elektrostatik-Entladung-Schutzbereichs in einem Bereich von ungefähr 1019 cm–3 bis ungefähr 1020 cm–3 liegt.
  16. Drain-Extended Feldeffekttransistor gemäß Anspruch 14 oder 15, ferner aufweisend: • einen flachen Grabenisolations-Bereich; • wobei der Drain-Kontaktbereich lateral angrenzend an den flachen Grabenisolations-Bereich ausgebildet ist; und • wobei ein Teilbereich des Elektrostatik-Entladung-Schutzbereichs, welcher Teilbereich distal von dem Drain-Kontaktbereich angeordnet ist, sich unter den flachen Grabenisolations-Bereich erstreckt.
  17. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 14 bis 16, ferner aufweisend: eine vergrabene Schicht, welche mit dem Dotierstoff des ersten Typs dotiert ist und unterhalb ausgebildet sowie elektrisch verbunden ist mit dem Drain-Verlängerungsbereich und/oder dem Elektrostatik-Entladung-Schutzbereich.
  18. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 14 bis 17, ferner aufweisend: ein Substrat, welches mit einem Dotierstoff eines zweiten Typs, welcher von dem Dotierstoff des ersten Typs verschieden ist, dotiert ist, wobei der Drain-Kontaktbereich, der Verlängerungsbereich und der Wannenbereich in und/oder auf dem Substrat ausgebildet sind.
  19. Drain-Extended Feldeffekttransistor gemäß Anspruch 18, ferner aufweisend: • einen Source-Kontaktbereich und einen Kanalbereich, welche in und/oder auf dem Substrat ausgebildet sind; • wobei der Source-Kontaktbereich mit dem Dotierstoff des ersten Typs dotiert ist und der Kanalbereich mit dem Dotierstoff des zweiten Typs dotiert ist; und • wobei der Source-Kontaktbereich lateral von dem Drain-Verlängerungsbereich durch zumindest den Kanalbereich getrennt ist.
  20. Drain-Extended Feldeffekttransistor gemäß Anspruch 19, ferner aufweisend: einen Gate-Bereich, welcher auf und/oder über dem Kanalbereich und zumindest einem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  21. Drain-Extended Feldeffekttransistor gemäß Anspruch 20, ferner aufweisend: • einen Diffusionsbereich, welcher mit dem Dotierstoff des ersten Typs dotiert ist und zwischen dem Source-Kontaktbereich und dem Drain-Verlängerungsbereich ausgebildet ist; • wobei der Kanalbereich einen ersten Kanalteilbereich und einen zweiten Kanalteilbereich aufweist, welche durch den Diffusionsbereich voneinander getrennt sind; • wobei der Gate-Bereich einen ersten Gate-Teilbereich und einen zweiten Gate-Teilbereich aufweist, welche voneinander getrennt sind; und • wobei der erste Gate-Teilbereich auf und/oder über dem ersten Kanalteilbereich ausgebildet ist und der zweite Gate-Teilbereich auf und/oder über dem zweiten Kanalteilbereich und dem Teil des Drain-Verlängerungsbereichs ausgebildet ist.
  22. Drain-Extended Feldeffekttransistor gemäß einem der Ansprüche 14 bis 21, • wobei der Drain-Extended Feldeffekttransistor eine spiegelsymmetrische Struktur relativ zu dem Drain-Kontaktbereich aufweist, aufweisend einen zweiten Drain-Verlängerungsbereich, welcher spiegelsymmetrisch zu dem Drain-Verlängerungsbereich ausgebildet ist; und • wobei der Elektrostatik-Entladung-Schutzbereich ferner elektrisch zwischen den Drain-Kontaktbereich und den zweiten Drain-Verlängerungsbereich geschaltet ist.
  23. Verfahren zum Herstellen eines Drain-Extended Feldeffekttransistors, das Verfahren aufweisend: • Bilden eines Drain-Kontaktbereichs; • Bilden eines Drain-Verlängerungsbereichs; und • Bilden eines Elektrostatik-Entladung-Schutzbereichs, welcher elektrisch zwischen den Drain-Kontaktbereich und den Drain-Verlängerungsbereich geschaltet wird, um den Drain-Extended Feldeffekttransistor vor elektrostatischer Entladung zu schützen, • wobei der Elektrostatik-Entladung-Schutzbereich ein solches Dotierstoffkonzentrationsniveau aufweist, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben den Drain-Kontaktbereich erreicht.
  24. Drain-Extended Feldeffekttransistor, aufweisend: • eine Basis-Hinausschieben-Verhinderungsimplantation, welche in einem Bereich ausgebildet ist, der elektrisch zwischen einen hoch dotierten Drain-Implantationsbereich und einen niedrig dotierten Drain-Verlängerungsbereich des Drain-Extended Feldeffekttransistors geschaltet ist; • wobei die Basis-Hinausschieben-Verhinderungsimplantation ein Dotierstoffkonzentrationsniveau aufweist, dass zwischen dem Dotierstoffkonzentrationsniveau des niedrig dotierten Drain-Verlängerungsbereichs und dem Dotierstoffkonzentrationsniveau des hoch dotierten Drain-Implantationsbereichs liegt und derart ist, dass im Falle eines elektrostatischen Entladungsereignisses ein Basis-Hinausschieben daran gehindert wird, den hoch dotierten Drain-Implantationsbereich zu erreichen.
  25. Verfahren zum Schützen eines Drain-Extended Feldeffekttransistors vor elektrostatischer Entladung, das Verfahren aufweisend: • Bilden eines Elektrostatik-Entladung-Schutzbereichs in dem Drain-Extended Feldeffekttransistor, • wobei der Elektrostatik-Entladung-Schutzbereich elektrisch zwischen einen Drain-Kontaktbereich und einen Drain-Verlängerungsbereich des Drain-Extended Feldeffekttransistors geschaltet wird, und • wobei der Elektrostatik-Entladung-Schutzbereich ein solches Dotierstoffkonzentrationsniveau aufweist, dass im Falle eines elektrostatischen Entladungsereignisses verhindert wird, dass ein Basis-Hinausschieben den Drain-Kontaktbereich erreicht.
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