DE102011055039A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine Halbleitervorrichtung weist einen Ausgangsport auf, welcher eine erste lateral doppelt-diffundierte Metalloxidhalbleiterschicht-(LDMOS-)Vorrichtung (1) und eine Vorrichtung zum Schutz vor elektrostatischer Entladung (2, 5, 11) aufweist, welche eine zweite LDMOS-Vorrichtung (4) und einen Bipolartransistor (3) hat, und welche den Ausgangsport vor einer elektrostatischen Entladung schützt. Eine (4) ist gleich zu oder geringer als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung (1).

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Die koreanische Patentanmeldung Nr. 10-2011-0003178 , welche am 12. Januar 2011 beim Korean Intellectual Property Office eingereicht wurde und den Titel „Halbleitervorrichtung und Herstellungsverfahren hierfür” trägt, wird hierin in ihrer Gesamtheit durch Bezugnahme mit einbezogen.
  • HINTERGRUND
  • Integrierte Halbleiterschaltungsvorrichtungen (Semiconductor Integrated Circuit (IC) Devices = Integrierte Halbleiterschaltungsvorrichtungen = Halbleiter IC-Vorrichtungen) können unter Verwendung verschiedener Technologietypen hergestellt werden. Beispielsweise können Halbleiter IC-Vorrichtungen unter Verwendung einer Komplementär-Metalloxidhalbleiter-(CMOS-)Technologie hergestellt werden.
  • KURZFASSUNG
  • Ausführungsformen können durch ein Bereitstellen einer Halbleitervorrichtung realisiert werden, welche einen Ausgabeport bzw. Ausgabeanschluss hat, welcher eine erste lateral doppeldiffundierte Metalloxid-Halbleiter-(LDMOS- = lateral double diffused metal Oxide semiconductor)Vorrichtung und eine Schutzvorrichtung vor einer elektrostatischen Entladung hat, welche eine zweite LDMOS-Vorrichtung und einen Bipolartransistor aufweist, und welche den Ausgangsport vor einer elektrostatischen Entladung schützt. Eine Durchbruchsspannung der zweiten LDMOS-Vorrichtung ist gleich oder niedriger als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung.
  • Die erste LDMOS-Vorrichtung kann ein erstes Gate auf einem Substrat, einen ersten Sourcebereich an einer Seite des ersten Gates, wobei der erste Sourcebereich einen ersten Leitfähigkeitstyp hat, und einen ersten Körperbereich unter dem ersten Sourcebereich und den ersten Sourcebereich umgebend aufweisen, wobei der erste Körperbereich einen zweiten Leitfähigkeitstyp hat, wobei der zweite Leitfähigkeitstyp unterschiedlich vom ersten Leitfähigkeitstyp ist. Die erste LDMOS-Vorrichtung kann auch einen ersten Körperkontaktbereich im ersten Körperbereich, wobei der erste Körperkontaktbereich den zweiten Leitfähigkeitstyp hat, einen ersten Drainbereich an einer anderen Seite des ersten Gates, wobei der erste Drainbereich den ersten Leitfähigkeitstyp hat, einen ersten Isolierbereich in dem Substrat zwischen dem ersten Sourcebereich und dem ersten Drainbereich, wobei der erste Isolierbereich einen Abschnitt des ersten Gates überlappt, eine erste tiefe Wanne unter dem ersten Körperbereich, wobei die erste tiefe Wanne den zweiten Leitfähigkeitstyp hat, und eine erste vergrabene Schicht unter der ersten tiefen Wanne aufweisen, wobei die erste vergrabene Schicht den ersten Leitfähigkeitstyp hat.
  • Die zweite LDMOS-Vorrichtung kann ein zweites Gate auf dem Substrat, einen zweiten Körperbereich an einer Seite des zweiten Gates, wobei der zweite Körperbereich den zweiten Leitfähigkeitstyp hat, einen zweiten Körperkontaktbereich in dem zweiten Körperbereich, wobei der zweite Körperkontaktbereich den zweiten Leitfähigkeitstyp hat, einen zweiten Drainbereich an einer anderen des zweiten Gates, wobei der zweite Drainbereich den ersten Leitfähigkeitstyp hat, einen zweiten Isolierbereich in dem Substrat zwischen dem zweiten Körperbereich und dem zweiten Drainbereich, wobei der zweite Isolierbereich einen Abschnitt des zweiten Gates überlappt, eine zweite tiefe Wanne unter dem zweiten Körperbereich, wobei die zweite tiefe Wanne den zweiten Leitfähigkeitstyp hat, und eine zweite vergrabene Schicht unter der zweiten tiefe Wanne aufweisen, wobei die zweite vergrabene Schicht den ersten Leitfähigkeitstyp hat. Die zweite LDMOS-Vorrichtung kann einen zweiten Source-Bereich in dem zweiten Körperbereich aufweisen, wobei der zweite Source-Bereich den ersten Leitfähigkeitstyp hat.
  • Der Bipolartransistor kann einen Emitterbereich, welcher von dem zweiten Körperbereich beabstandet ist, wobei der Emitterbereich den ersten Leitfähigkeitstyp hat, einen Basisbereich unter dem Emitterbereich und den Emitterbereich umgebend, wobei der Basisbereich den zweiten Leitfähigkeitstyp hat, und den zweiten Drainbereich aufweisen. Der Bipolartransistor kann eine epitaktische Schicht unter dem Basisbereich aufweisen. Der Basisbereich kann in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne sein. Eine Dotierungskonzentration des Basisbereichs kann höher sein als eine Dotierungskonzentration der zweiten tiefen Wanne und geringer als eine Dotierungskonzentration des zweiten Körperbereichs.
  • Ein erster Abstand von einer Bodenfläche des Substrats zu einer Bodenfläche des Basisbereichs kann größer sein als ein zweiter Abstand von der Bodenfläche des Substrats zu einer Bodenfläche des zweiten Körperbereichs. Eine Länge des zweiten. Isolierbereichs kann gleich oder kleiner sein als eine Länge des ersten Isolierbereichs. Eine zweite überlappende Länge zwischen dem zweiten Isolierbereich und der zweiten tiefen Wanne kann gleich oder größer als eine erste überlappende Länge zwischen dem ersten Isolierbereich und der ersten tiefen Wanne sein.
  • Die erste LDMOS-Vorrichtung kann einen ersten Driftbereich aufweisen, welcher unter dem ersten Isolierbereich und dem ersten Drainbereich ist, und welcher den ersten Isolierbereich und den ersten Drainbereich umgibt, wobei der erste Driftbereich den ersten Leitfähigkeitstyp hat. Die zweite LDMOS-Vorrichtung kann einen zweiten Driftbereich aufweisen, welche unter dem zweiten Isolierbereich und dem zweiten Drainbereich ist, und welcher den zweiten Isolierbereich und den zweiten Drainbereich umgibt, wobei der zweite Driftbereich den ersten Leitfähigkeitstyp hat. Eine Länge des zweiten Isolierbereichs ist gleich zu oder kleiner als eine Länge des ersten Isolierbereichs.
  • Ein Abschnitt des Basisbereichs und ein Abschnitt der zweiten tiefen Wanne können einander überlappen. Im Wesentlichen kann ein gesamtes Gebiet des Basisbereichs in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne sein. Der Bipolartransistor kann einen Emitterbereich in dem zweiten Körperbereich, wobei der Emitterbereich den ersten Leitfähigkeitstyp hat, den zweiten Körperbereich, der den Emitterbereich umgibt, und den zweiten Drainbereich aufweisen.
  • Ausführungsformen können auch realisiert werden durch ein Bereitstellen eines Ausgabeports, welcher eine erste lateral doppeldiffundierte Metalloxid-Halbleiter-(LDMOS- = lateral double diffused metal Oxide semiconductor)Vorrichtung und eine Schutzvorrichtung vor einer elektrostatischen Entladung aufweist, welche eine zweite LDMOS-Vorrichtung aufweist und eines Thyristors (silicon controlled rectifier), der den Ausgabeport vor einer elektrostatischen Entladung schützt. Eine Durchbruchsspannung der zweiten LDMOS-Vorrichtung ist gleich zu oder geringer als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung.
  • Der Thyristor bzw. „Silicon Control Rectifier” kann einen NPN-Bipolartransistor und einen PNP-Bipolartransistor aufweisen. Die erste LDMOS-Vorrichtung kann ein erstes Gate auf einem Substrat, einen ersten Sourcebereich an einer Seite des ersten Gates, wobei der ersten Sourcebereich einen ersten Leitfähigkeitstyp hat, und einen Körperbereich unter dem ersten Sourcebereich und den ersten Sourcebereich umgebend aufweisen, wobei der erste Körperbereich einen zweiten Leitfähigkeitstyp hat, wobei der zweite Leitfähigkeitstyp unterschiedlich von dem ersten Leitfähigkeitstyp ist. Die erste LDMOS-Vorrichtung kann auch einen ersten Körperkontaktbereich in dem ersten Körperbereich, wobei der erste Körperkontaktbereich den zweiten Leitfähigkeitstyp hat, einen ersten Drainbereich an einer anderen Seite des ersten Gates, wobei der erste Drainbereich den ersten Leitfähigkeitstyp hat, einen ersten Isolierbereich in dem Substrat zwischen dem ersten Sourcebereich und dem ersten Drainbereich, wobei der erste Isolierbereich einen Abschnitt des ersten Gates überlappt, eine erste tiefe Wanne unter dem ersten Körperbereich, wobei die erste tiefe Wanne den zweiten Leitfähigkeitstyp hat, und eine erste vergrabene Schicht unter der ersten tiefen Wanne aufweisen, wobei die erste vergrabene Schicht den ersten Leitfähigkeitstyp hat.
  • Die zweite LDMOS-Vorrichtung kann ein zweites Gate auf dem Substrat, einen zweiten Körperbereich an einer Seite des zweiten Gates, wobei der zweite Körperbereich den zweiten Leitfähigkeitstyp hat, einen zweiten Körperkontaktbereich in dem zweiten Körperbereich, wobei der zweite Körperkontaktbereich den zweiten Leitfähigkeitstyp hat, einen zweiten Drainbereich an einer anderen Seite des zweiten Gates, wobei der zweite Drainbereich den ersten Leitfähigkeitstyp hat, einen zweiten Isolierbereich in dem Substrat zwischen dem zweiten Körperbereich und dem zweiten Drainbereich, wobei der zweite Isolierbereich einen Abschnitt des zweiten Gates überlappt, eine zweite tiefe Wanne unter dem zweiten Körperbereich, wobei die zweite tiefe Wanne den zweiten Leitfähigkeitstyp hat und eine zweite vergrabene Schicht unter der zweiten tiefen Wanne aufweisen, wobei die zweite vergrabene Schicht den ersten Leitfähigkeitstyp hat.
  • Eine Länge des zweiten Isolierbereichs kann gleich zu oder kleiner als eine Länge des ersten Isolierbereichs sein. Eine zweite Überlapplänge zwischen dem zweiten Isolierbereich und der zweiten tiefen Wanne ist gleich zu oder größer als eine erste Überlapplänge zwischen dem ersten Isolierbereich und der ersten tiefen Wanne.
  • Der NPN-Bipolartransistor kann einen Emitterbereich, welcher den ersten Leitfähigkeitstyp hat, und einen Basisbereich, welcher den zweiten Leitfähigkeitstyp hat, aufweisen. Der Emitterbereich, welcher den ersten Leitfähigkeitstyp hat, kann von dem zweiten Körperbereich beabstandet sein. Der Basisbereich kann unter dem Emitterbereich des ersten Leitfähigkeitstyps sein, und kann den Emitterbereich des ersten Leitfähigkeitstyps und den zweiten Drainbereich umgeben. Der PNP-Bipolartransistor kann einen Emitterbereich, welcher den zweiten Leitfähigkeitstyp hat und eine epitaktische Schicht aufweisen, welche den ersten Leitfähigkeitstyp hat. Der Emitterbereich, welcher den zweiten Leitfähigkeitstyp hat, kann zwischen dem zweiten Drainbereich und dem zweiten Isolierbereich sein, und die epitaktische Schicht kann an bzw. auf der zweiten vergrabenen Schicht und dem zweiten Körperkontaktbereich sein.
  • Die Schutzvorrichtung vor einer elektrostatischen Entladung kann einen Störstellenbereich aufweisen, welcher den ersten Leitfähigkeitstyp hat, wobei der Störstellenbereich zwischen dem zweiten Isolierbereich und dem Emitterbereich ist, welcher den zweiten Leitfähigkeitstyp hat. Die Halbleitervorrichtung kann einen Poly-Widerstand bzw. Poly-Resistor aufweisen, welcher mit dem zweiten Körperkontaktbereich verbunden ist.
  • Der NPN-Bipolartransistor kann den zweiten Drainbereich, einen Basisbereich, welcher den zweiten Leitfähigkeitstyp hat, und welcher an einer Seite des zweiten Körperbereichs ist, und einen Emitterbereich aufweisen, welcher den ersten Leitfähigkeitstyp hat. Der Emitterbereich, welcher den ersten Leitfähigkeitstyp hat, kann auf dem Basisbereich und dem zweiten Körperbereich sein, während er sich über den Basisbereich und den zweiten Körperbereich erstreckt. Der PNP-Bipolartransistor kann einen Emitterbereich, welcher den zweiten Leitfähigkeitstyp hat, und eine epitaktische Schicht aufweisen, welche den ersten Leitfähigkeitstyp hat. Der Emitterbereich, welcher den zweiten Leitfähigkeitstyp hat, kann zwischen dem zweiten Drainbereich und dem zweiten Isolierbereich sein, und die epitaktische Schicht, welche den ersten Leitfähigkeitstyp hat, kann auf der zweiten vergrabenen Schicht und dem zweiten Körperkontaktbereich sein. Die Halbleitervorrichtung kann einen dritten Isolierbereich zwischen dem zweiten Drainbereich und dem Emitterbereich aufweisen, welche den zweiten Leitfähigkeitstyp hat.
  • Ausführungsformen können auch realisiert werden durch Bereitstellen einer Halbleitervorrichtung, welche ein Substrat aufweist, welches einen ersten und einen zweiten darin definierten bzw. begrenzten Bereich hat, wobei der erste Bereich eine erste LDMOS-Vorrichtung eines Ausgangsports darin gebildet hat, der zweite Bereich eine Schutzvorrichtung vor einer elektrostatischen Entladung darin gebildet hat, und die Schutzvorrichtung vor einer elektrostatischen Entladung eine zweite LDMOS-Vorrichtung und einen Bipolartransistor aufweist. Die Ausführungsform weist auch ein Verfahren zum Bilden der Halbleitervorrichtung auf, welches ein Bilden einer ersten vergrabenen Schicht in dem ersten Bereich und einer zweiten vergrabenen Schicht in dem zweiten Bereich durch Implantieren von Fremdatomen eines ersten Leitfähigkeitstyps in das Substrat, ein Bilden einer ersten tiefen Wanne in dem ersten Bereich und einer zweiten tiefen Wanne in dem zweiten Bereich durch ein Implantieren von Fremdatomen eines zweiten Leitfähigkeitstyps in das Substrat, ein Bilden eines ersten Isolierbereichs in dem ersten Bereich und eines zweiten Isolierbereichs in dem zweiten Bereich, ein Bilden eines ersten Gates auf dem Substrat in dem ersten Bereich und eines zweiten Gates auf dem Substrat in dem zweiten Bereich, ein Bilden eines ersten Körperbereichs in dem ersten Bereich und eines zweiten Körperbereichs in dem zweiten Bereich durch ein Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps in das Substrat und ein Implantieren von Fremdatomen des ersten und zweiten Leitfähigkeitstyps in das Substrat zum Bilden eines ersten Körperkontaktbereichs des zweiten Leitfähigkeitstyps in dem ersten Körperbereich und einen zweiten Körperkontaktbereich des zweiten Leitfähigkeitstyps in dem zweiten Körperbereich, eines ersten Source- und Drainbereichs des ersten Leitfähigkeitstyps in dem ersten Bereich, eines Emitterbereichs des ersten Leitfähigkeitstyps in dem zweiten Bereich und eines zweiten Drainbereichs des ersten Leitfähigkeitstyps in dem zweiten Bereich.
  • Der zweite Isolierbereich kann gebildet werden, um eine Länge zu haben, die gleich zu oder kleiner bzw. geringer als eine Länge des ersten Isolierbereichs ist. Der zweite Isolierbereich kann gebildet werden, um eine zweite Überlapplänge zwischen dem zweiten Isolierbereich und der zweiten tiefen Wanne zu haben, welche gleich zu oder größer als eine erste Überlapplänge zwischen dem ersten Isolierbereich und der ersten tiefen Wanne ist.
  • Nach dem Bilden der ersten und zweiten Isolierbereiche und vor dem Bilden des ersten und des zweiten Gates kann das Verfahren ein Bilden eines Basisbereichs in dem zweiten Bereich durch ein Implantieren von Störstellen des zweiten Leitfähigkeitstyps in das Substrat aufweisen. Ein Abschnitt des Basisbereichs kann gebildet werden, um mit der zweiten tiefen Wanne derart zu überlappen, dass andere Abschnitte des Basisbereichs in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne sind. Eine Dotierungskonzentration des Basisbereichs kann höher sein als eine Dotierungskonzentration der zweiten tiefen Wanne und geringer als eine Dotierungskonzentration des zweiten Körperbereichs.
  • Ein erster Abstand von einer Bodenfläche des Substrats zu einer Bodenfläche des Basisbereichs kann größer sein als ein zweiter Abstand von der Bodenfläche des Substrats zu einer Bodenfläche des zweiten Körperbereichs. Nach dem Bilden der ersten und der zweiten tiefen Wanne und nach dem Bilden des ersten und des zweiten Isolierbereichs kann das Verfahren ein Bilden eines ersten Driftbereichs in dem ersten Bereich und eines zweiten Driftbereichs in dem zweiten Bereich durch einen zweiten Vorgang des Implantierens von Störstellen des ersten Leitfähigkeitstyps in das Substrat aufweisen.
  • Nach dem Bilden der ersten und zweiten vergrabenen bzw. bedeckten Schicht und vor dem Bilden der ersten und zweiten tiefen Wanne kann das Verfahren ein Bilden einer epitaktischen Schicht, welche den ersten Leitfähigkeitstyp hat, auf der ersten und der zweiten vergrabenen Schicht aufweisen. Das Verfahren kann ein Bilden eines Emitterbereichs, welcher den zweiten Leitfähigkeitstyp hat, in dem zweiten Bereich während des Bildens des zweiten Körperkontaktbereichs, welcher den zweiten Leitfähigkeitstyp hat, in dem zweiten Körperbereich durch ein Implantieren von Störstellen des zweiten Leitfähigkeitstyps in das Substrat aufweisen. Das Verfahren kann ein Bilden eines dritten Isolierbereichs in dem zweiten Bereich während des Bildens des ersten und des zweiten Isolierbereichs aufweisen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Merkmale werden für Fachleute durch ein Beschreiben von Ausführungsformen im Detail unter Bezugnahme auf die beigefügten Zeichnungen offensichtlich werden, in welchen:
  • 1 eine äquivalente Schaltungsansicht einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 2 eine Querschnittsansicht der Halbleitervorrichtung, welche in 1 gezeigt ist, veranschaulicht;
  • 3 die äquivalente Schaltungsansicht, welche in 1 gezeigt ist, in die Querschnittsansicht der 2 inkorporiert veranschaulicht;
  • Die 4 bis 7 Querschnittsansichten von Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen;
  • 8 eine äquivalente Schaltungsansicht einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 9 eine Querschnittsansicht der Halbleitervorrichtung, welche in 8 gezeigt ist, veranschaulicht;
  • 10 die äquivalente Schaltungsansicht, welche in 8 gezeigt ist, in die Querschnittsansicht der 9 inkorporiert veranschaulicht;
  • Die 11 bis 14 Querschnittsansichten von Halbleitervorrichtungen gemäß beispielhaften Ausführungsformen veranschaulichen;
  • 15 eine äquivalente Schaltungsansicht einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht;
  • 16 eine Querschnittsansicht der Halbleitervorrichtung, welche in 15 gezeigt ist, veranschaulicht;
  • 17 die äquivalente Schaltungsansicht, welche in 15 gezeigt ist, in die Querschnittsansicht der 16 inkorporiert veranschaulicht;
  • Die 18 bis 21 Querschnittsansichten von beispielhaften Abwandlungen der Halbleitervorrichtung, welche in 16 gezeigt ist, veranschaulichen; und
  • Die 22 bis 29 Querschnittsansichten von beispielhaften Schritte bzw. Abschnitte bei einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Beispielhafte Ausführungsformen werden nun vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden; sie können jedoch in verschiedenen Formen ausgeführt werden und sollten nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen vorgesehen, so dass die Offenbarung sorgfältig und vollständig sein und den Umfang der Erfindung Fachleuten vollständig vermitteln wird.
  • Es wird auch verstanden werden, dass wenn auf eine Schicht oder ein Element Bezug genommen wird als „auf” bzw. „an” einer anderen Schicht oder Substrat, sie/es direkt auf der anderen Schicht oder dem anderen Substrat sein kann oder auch dazwischenliegende Schichten gegenwärtig sein können. Weiter wird es verstanden werden, dass wenn auf eine Schicht Bezug genommen wird als „unter” einer anderen Schicht, sie direkt darunter sein kann und auch eine oder mehrere dazwischenliegende Schichten anwesend sein können. Zusätzlich wird es auch verstanden werden, dass wenn auf eine Schicht Bezug genommen wird als „zwischen” zwei Schichten es die einzige Schicht zwischen den zwei Schichten sein kann oder dass auch eine oder mehrere dazwischenliegende Schichten gegenwärtig sein können.
  • In den Zeichnungen der Figuren können die Dimensionen von Schichten und Bereichen zur Klarheit der Veranschaulichung überhöht sein. Weiter kann die Dicke von Schichten und Bereichen zur Klarheit überhöht sein. Gleiche Zahlen beziehen sich auf gleiche Elemente über die Beschreibung hinweg, wie hierin verwendet schließt der Wortlaut „und/oder” irgendeine und alle Kombinationen von einer oder mehreren der zugehörigen aufgelisteten Gegenstände ein.
  • Es wird verstanden werden, dass, obwohl die Wortlaute erster/erste/erstes, zweiter/zweite/zweites, etc. hierin verwendet werden, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Wortlaute beschränkt sein sollten. Diese Wortlaute werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Demnach könnte beispielsweise ein erstes Element, eine erste Komponente bzw. ein erster Bestandteil oder eine erste Sektion, welche untenstehend diskutiert werden, als ein zweites Element, eine zweite Komponente bzw. ein zweiter Bestandteil oder eine zweite Sektion benannt werden, ohne von der Lehre der Ausführungsformen abzuweichen.
  • Hierin wird nachstehend eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform unter Bezugnahme auf die 1 bis 3 beschrieben werden. 1 veranschaulicht eine äquivalente Schaltungsansicht einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform, 2 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung, welche in 1 gezeigt ist, und 3 veranschaulicht die äquivalente Schaltungsansicht, welche in 1 gezeigt ist, inkorporiert in die Querschnittsansicht der 2.
  • Bezug nehmend auf die 1 und 2 kann eine Halbleitervorrichtung einen Ausgabe- bzw. Ausgangsport bzw. -anschluss aufweisen, beispielsweise kann der Ausgangsport eine erste lateral doppeldiffundierte Metalloxid-Halbleiter-(LDMOS- = lateral double diffused metal oxide semiconductor) Vorrichtung 1 aufweisen. Die Halbleitervorrichtung kann eine eine Schutzvorrichtung 2 vor einer elektrostatischen Entladung (= electrostatic discharge (= ESD) protection device) aufweisen, welche den Ausgabeport vor elektrostatischer Entladung schützen kann. Die ESD-Schutzvorrichtung 2 kann beispielsweise einen Bipolartransistor 3 und eine zweite LDMOS-Vorrichtung 4 aufweisen. Durch diese Beschreibung hindurch bedeutet die Phrase bzw. der Wortlaut LDMOS-Vorrichtung eine Vorrichtung, welche ein Gate, einen Drainbereich eines ersten Leitfähigkeitstyps, einen Körperbereich eines zweiten Leitfähigkeitstyps und einen Isolierbereich, welcher zwischen dem Drainbereich des ersten Leitfähigkeitstyps und dem Körperbereich des zweiten Leitfähigkeitstyps gebildet ist, aufweist.
  • Zur Einfachheit der Erklärung veranschaulichen die 1 und 2 die erste LDMOS-Vorrichtung 1 als einen LDMOS-Transistor vom N-Typ aufweisend, den Bipolartransistor 3 als einen NPN-Bipolartransistor und die zweite LDMOS-Vorrichtung 2 als einen Drainbereich vom N-Typ aufweisend. Die Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise ist es für einen Fachmann offensichtlich, dass die erste LDMOS-Vorrichtung 1 einen LDMOS-Transistor vom P-Typ aufweisen kann, der Bipolartransistor 3 ein PNP-Bipolartransistor sein kann und die zweite LDMOS-Vorrichtung 2 einen Drainbereich vom P-Typ aufweisen kann. Der N-Typ und der P-Typ können in einer LDMOS-Vorrichtung umgekehrt bzw. umgedreht werden.
  • Bezug nehmend auf 2 kann das Substrat 10 einen ersten Bereich I aufweisen, wo die erste LDMOS-Vorrichtung 1 des Ausgabeports bzw. Ausgabeanschlusses gebildet sein kann. Das Substrat 10 kann einen zweiten Bereich II aufweisen, wo die ESD-Schutzvorrichtung 2 gebildet sein kann. Der zweite Bereich II kann beispielsweise einen Bipolartransistor-Bereich IV und/oder einen zweiten LDMOS-Vorrichtungsbereich V aufweisen.
  • Das Substrat 10 kann ein Bulk-Substrat 100 vom P-Typ und eine epitaktische Schicht 200 vom N-Typ aufweisen, welche auf dem Bulk-Substrat 100 vom P-Typ gebildet ist. Das Bulk-Substrat 100 vom P-Typ kann beispielsweise wenigstens eines eines Silizium-Halbleitersubstrats, eines Galliumarsenid-Halbleitersubstrats, eines Silizium-Germanium-Halbleitersubstrats, eines Keramik-Halbleitersubstrats, eines Quarz-Halbleitersubstrats, eines Glas-Halbleitersubstrats und dergleichen aufweisen. Die epitaktische Schicht 200 vom N-Typ kann in dem ersten Bereich I und dem zweiten Bereich II gebildet sein.
  • Hierin nachstehend wird die LDMOS-Vorrichtung 1, welche in dem ersten Bereich I gebildet ist, beschrieben werden. Ein erstes Gate 180 kann auf Abschnitten, beispielsweise einem ersten Driftbereich 120 und einem ersten Isolierbereich 130, gebildet sein. Das erste Gate 180 kann beispielsweise aus Polysilizium gefertigt sein. Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise kann das erste Gate 180 aus einem Metall, einer Kombination von einem Metall und Polysilizium oder anderen leitfähigen Materialien gefertigt sein. Eine erste Gate-Isolierschicht 133 kann unter dem ersten Gate 180 gebildet sein, um das erste Gate 180 von dem Substrat 10 elektrisch zu isolieren.
  • Der erste Isolierbereich 130 kann angeordnet sein, um eine Trennung zwischen dem ersten Gate 180 und einem ersten Drainbereich 170 vom N-Typ bereitzustellen, beispielsweise so, dass das erste Gate 180 von dem ersten Drainbereich 170 vom N-Typ durch den ersten Isolierbereich 130 beabstandet ist. Der erste Isolierbereich 130 kann unter Verwendung beispielsweise eines Grabenisolationsvorgangs (Shallow Trench Isolation (STI-)Vorgangs) gebildet sein. Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise kann der erste Isolierbereich 130 unter Verwendung eines lokalen Oxidationsvorgangs von Silizium (LOCOS = Local Oxidation of Silicon) gebildet sein. Wenn beispielsweise eine hohe Spannung an dem ersten Drainbereich 170 vom N-Typ angelegt wird, kann die Wahrscheinlichkeit, dass die Zuverlässigkeit der Halbleitervorrichtung verschlechtert wird, verringert und/oder verhindert werden. Beispielsweise kann die Wahrscheinlichkeit bzw. Möglichkeit, dass die Zuverlässigkeit der Halbleitervorrichtung aufgrund eines hohen elektrischen Feldes verschlechtert wird, welches zwischen dem ersten Drainbereich 170 vom N-Typ und einem Rand des ersten Gates 180 gebildet wird, verringert und/oder verhindert werden.
  • Ein erster Source-Bereich 160 vom N-Typ kann an einer Seite des ersten Gates 180 gebildet sein. Eine Silizidschicht (nicht gezeigt) kann an bzw. auf dem ersten ersten Sourcebereich 160 vom N-Typ gebildet sein, um beispielsweise einen Widerstand zwischen dem ersten Sourcebereich 160 vom N-Typ und einer Source-Elektrode zu verringern. Das erste Gate 180 kann einen Abschnitt des ersten Sourcebereichs 160 vom N-Typ überlappen. Der erste Drainbereich 170 vom N-Typ kann beabstandet von einer gegenüberliegenden Seite des ersten Gates 180 gebildet sein. Eine Silizidschicht (nicht gezeigt) kann an bzw. auf dem ersten Drainbereich 170 vom N-Typ gebildet sein, um beispielsweise einen Widerstand zwischen dem ersten Drainbereich 170 vom N-Typ und einer Drain-Elektrode zu verringern.
  • Ein erster Körperbereich 151 vom P-Typ kann an der einen Seite des ersten Gates 180 gebildet sein. Beispielsweise kann der erste Körperbereich 151 vom P-Typ unter dem ersten Source-Bereich 160 vom N-Typ gebildet sein. Der erste Körperbereich 151 vom P-Typ kann gebildet sein, um den ersten Source-Bercich 160 vom N-Typ zu umgeben. Der erste Körperbereich 151 vom P-Typ kann eine niedrigere Dotierungskonzentration als die Dotierungskonzentrationen des ersten Source-Bereichs 160 vom N-Typ und des ersten Drainbereichs 170 vom N-Typ haben, beispielsweise kann der erste Körperbereich 151 vom P-Typ ein leicht dotierter Körper sein. Die Dotierungskonzentration kann beispielsweise eine Konzentration Fremdatomen sein, welche in jeden bzw. jedem Bereich dotiert (oder implantiert) sind.
  • Ein erster Körperkontaktbereich 152 vom P-Typ kann in dem ersten Körperbereich 151 vom P-Typ gebildet sein. Der erste Körperkontaktbereich 152 vorn P-Typ kann in der Nähe und/oder benachbart zu dem ersten Sourcebereich 160 vom N-Typ sein. Ein Abschnitt des ersten Körperbereichs 151 vom P-Typ kann zwischen dem ersten Körperkontaktbereich 152 vom P-Typ und dem ersten Sourcebereich 160 vom N-Typ angeordnet sein. Eine Tiefe des ersten Körperkontaktbereichs 152 vom P-Typ kann einer Tiefe des ersten Sourcebereichs 160 vom N-Typ entsprechen, beispielsweise können sowohl der erste Körperkontaktbereich 152 vom P-Typ als auch der erste Sourcebereich 160 vom N-Typ gebildet sein, um in dem ersten Körperbereich 151 vom P-Typ eine vorbestimmte Tiefe zu haben.
  • Der erste Driftbereich 120 vom N-Typ kann in dem Substrat 10 gebildet sein, um sich beispielsweise von dem ersten Körperbereich 151 vom P-Typ zu dem ersten Drainbereich 170 vom N-Typ zu erstrecken. Der erste Driftbereich 120 vom N-Typ kann gebildet sein, um den ersten Isolierbereich 130 und den ersten Draibereich 170 vom N-Typ zu umgeben. Der erste Driftbereich 120 vom N-Typ kann auf der epitaktischen Schicht 200 vom N-Typ gebildet sein und kann von einer ersten tiefen Wanne 140 vom P-Typ beabstandet sein. Der erste Driftbereich 120 vom N-Typ kann denselben Leitfähigkeitstyp haben wie die epitaktische Schicht 200 vom N-Typ. Der erste Driftbereich 120 vom N-Typ kann eine geringere Dotierungskonzentration haben als Dotierungskonzentrationen des ersten Drainbereichs 170 vom N-Typ und des ersten Körperbereichs 151 vom P-Typ. Demzufolge kann, wenn eine rückwärtige Vorspannung an den ersten Sourcebereich 160 vom N-Typ und den ersten Drainbereich 170 vom N-Typ angelegt wird, ein Verarmungsbereich leichter in einem Bereich gebildet werden, beispielsweise wenigstens einem des ersten Driftbereichs 120 vom N-Typ und der epitaktischen Schicht 200 vom N-Typ zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ in einer horizontalen Richtung des Substrats.
  • Ohne es zu beabsichtigen, durch diese Theorie gebunden zu sein, können, wenn der erste Driftbereich 120 vom N-Typ eine höhere Dotierungskonzentration hat als die epitaktische Schicht 200 vom N-Typ, eine Spannung höher als eine Grenzspannung, welche an den ersten Source-Bereich 160 vom N-Typ angelegt ist, und der erste Drainbereich 170 vom N-Typ es ermöglichen, dass der Strom in dem ersten Driftbereich 120 vom N-Typ reibungsloser bzw. sanfter fließt als in der epitaktischen Schicht 200 vom N-Typ. Demzufolge kann, wenn eine Spannung höher als eine Grenzspannung an den ersten Sourcebereich 160 vom N-Typ und den ersten Drainbereich 170 vom N-Typ angelegt wird, der Strom leichter von dem ersten Sourcebereich 160 vom N-Typ zu dem ersten Drainbereich 170 über einen Stromweg, welcher den ersten Driftbereich 120 vom N-Typ verwendet, fließen. Als solches kann ein Anschaltwiderstand der Halbleitervorrichtung verringert werden.
  • Ohne es zu beabsichtigen, durch diese Theorie gebunden zu sein, kann, wenn die epitaktische Schicht 200 vom N-Typ, welche eine ausreichend geringe Dotierungskonzentration hat, und der erste Driftbereich 120 vom N-Typ, welcher eine Dotierungskonzentration geringfügig höher als diejenige der epitaktischen Schicht 200 vom N-Typ hat, zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ gebildet sind, ein Verarmungsbereich leicht zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ gebildet werden, bevor die Halbleitervorrichtung angeschaltet wird. Als solches kann die Grenzspannung erhöht werden und/oder der Anschaltwiderstand kann verringert werden, beispielsweise durch ein Zurverfügungstellen des Stromweges, welcher den Driftbereich 120 vorn N-Typ verwendet, wenn die Halbleitervorrichtung angeschaltet wird.
  • Die erste tiefe Wanne 140 vom P-Typ kann zwischen dem ersten Driftbereich 120 vom N-Typ und der ersten vergrabenen bzw. bedeckten Schicht 110 vom N-Typ angeordnet sein. Die erste tiefe Wanne 140 vom P-Typ kann verbunden sein mit, beispielsweise kann sie praktisch berühren bzw. kontaktieren, den ersten Bereich 151 vom P-Typ. Beispielsweise kann sie direkt unter dem ersten Körperbereich 151 vom P-Typ sein. Als solches kann die erste tiefe Wanne 140 vom P-Typ ein vertikales elektrisches Feld in der Halbleitervorrichtung unter Verwendung beispielsweise einer Sourcespannung bilden.
  • Gemäß einer beispielhaften Ausführungsform können horizontale und vertikale elektrische Felder an einem Bereich zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ, beispielsweise in dem ersten Driftbereich 120 vom N-Typ und der epitaktischen Schicht 200 vom N-Typ gebildet sein. Dadurch kann ein verringerter Oberflächenfeld-(RESURF = Reduced Surface Field-)Effekt induziert werden. Die horizontalen und vertikalen elektrischen Felder können in sich schneidenden Richtungen gebildet werden. Beispielsweise kann die erste tiefe Wanne 140 vom P-Typ einen Verarmungsbereich vertikal in dem Bereich zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ bilden. Zusätzlich kann ein horizontaler Verarmungsbereich optimiert werden, beispielsweise effektiver zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ durch den vertikal gebildeten Verarmungsbereich geformt werden. Demzufolge kann in einem Fall, in dem der Verarmungsbereich vollständig an einem Bereich zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ gebildet ist, die Grenzspannung geringer durch eine Dotierungskonzentration des Bereichs zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ beeinflusst werden. Demzufolge kann der Anschaltwiderstand verringert werden, beispielsweise effektiv verringert werden, während die Durchbruchsspannung der Halbleitervorrichtung erhöht werden kann.
  • Wie obenstehend beschrieben ist, kann die erste vergrabene Schicht 110 vom N-Typ eine höhere Dotierungskonzentration haben als der erste Driftbereich 120 vom N-Typ und die epitaktische Schicht 200 vom N-Typ, beispielsweise um den Verarmungsbereich in dem Bereich zwischen dem ersten Körperbereich 151 vom P-Typ und dem ersten Drainbereich 170 vom N-Typ in einer vertikalen Richtung einfacher zu bilden.
  • Eine Isolierschicht 300 vom P-Typ kann zwischen der ersten LDMOS-Vorrichtung 1, welche in dem ersten Bereich I gebildet ist, und der ESD-Schutzvorrichtung 2, welche in dem zweiten Bereich II gebildet ist, gebildet sein. Die Isolierschicht 300 vom P-Typ kann sowohl in dem ersten Bereich I als auch in dem zweiten Bereich II gebildet sein, beispielsweise benachbart zu der ersten LDMOS-Vorrichtung 1 und der ESD-Schutzvorrichtung 2. Eine vergrabene Schicht 301 vom P-Typ kann zwischen der ersten vergrabenen Schicht 110 vom N-Typ, welche in dem ersten Bereich I gebildet ist, und einer zweiten vergrabenen Schicht 210 vom N-Typ, welche in dem zweiten Bereich II gebildet ist, gebildet sein. Die vergrabene Schicht 301 vom P-Typ kann unter, beispielsweise direkt unter, der Isolierschicht 300 vom P-Typ sein.
  • Die ESD-Schutzvorrichtung 2, welche in dem zweiten Bereich II gebildet ist, wird beschrieben werden. Die ESD-Schutzvorrichtung 2 kann einen Bipolartransistorbereich IV und einen zweiten LDMOS-Vorrichtungsbereich V aufweisen. Beispielsweise kann der Bipolartransistorbereich IV benachbart zu dem LDMOS-Vorrichtungsbereich V in dem zweiten Bereich II sein. Komponenten bzw. Bestandteile eines Bipolartransistors 3, beispielsweise der 1, können in dem Bipolartransistorbereich IV gebildet sein. Komponenten einer zweiten LDMOS-Vorrichtung 4, beispielsweise der 1, können in dem zweiten LDMOS-Vorrichtungsbereich V gebildet sein.
  • Ähnlich zu der ersten LDMOS-Vorrichtung 1 kann der zweite LDMOS-Vorrichtungsbereich V verschiedene Kombinationen eines zweiten Gates 280, einer zweiten Gate-Isolierschicht 233, eines zweiten Driftbereichs 220 vom N-Typ, eines zweiten Isolierbereichs 230, eines zweiten Drainbereichs 270 vom N-Typ, eines zweiten Körperbereichs 251 vom P-Typ, eines zweiten Körperkontaktbereichs 252 vom P-Typ, einer epitaktischen Schicht 200 vom N-Typ, einer zweiten tiefen Wanne 240 vom P-Typ und einer zweiten vergrabenen Schicht 210 vom N-Typ aufweisen. Der zweite LDMOS-Vorrichtungsbereich V kann bzw. mag nicht aufweisen, mag beispielsweise ausschließen einen Source-Bereich vom N-Typ, im Gegensatz zu dem ersten Bereich I. Die jeweiligen Komponenten bzw. Bestandteile des zweiten LDMOS-Vorrichtungsbereichs V können im Wesentlichen dieselben wie und/oder ähnlich zu denjenigen in dem ersten Bereich I sein. Demzufolge werden wiederholte detaillierte Beschreibungen der jeweiligen Komponenten bzw. Bestandteile des zweiten LDMOS-Vorrichtungsbereichs V ausgelassen werden.
  • Ein Bipolartransistorbereich IV kann an einer Seite des zweiten Körperbereichs 251 vom P-Typ des zweiten LDMOS-Vorrichtungsbereichs V gebildet sein. Beispielsweise kann der Bipolartransistorbereich IV zwischen dem zweiten Körperbereich 251 vom P-Typ des zweiten LDMOS-Vorrichtungsbereichs V und einer Isolierschicht 300 vom P-Typ gebildet sein. Der Bipolartransistorbereich IV kann einen Emitterbereich 290 vom N-Typ, einen Basisbereich 295 vom P-Typ und die epitaktische Schicht 200 vom N-Typ aufweisen. Die epitaktische Schicht 200 vom N-Typ kann unter dem Basisbereich 295 vom P-Typ und dem Emitterbereich 290 vom N-Typ sein.
  • Der Emitterbereich 290 vom N-Typ kann von dem zweiten Körperbereich 251 vom P-Typ beispielsweise durch den Basisbereich 295 vom P-Typ beabstandet sein. Der Basisbereich 295 vom P-Typ kann unter dem Emitterbereich 290 vorn N-Typ gebildet sein, um denselben zu umgeben, beispielsweise kann ein Abschnitt des Basisbereichs 295 vom P-Typ unter dem Emitterbereich 290 vom N-Typ gebildet sein. Der Basisbereich 295 vom P-Typ und der zweite Körperbereich 251 vom P-Typ können einander berühren bzw. kontaktieren, beispielsweise können laterale Seiten des Basisbereichs 295 vom P-Typ und ein zweiter Körperbereich 251 vom P-Typ in einer aneinander grenzenden Anordnung sein.
  • Eine Dotierungskonzentration des Basisbereichs 295 vom P-Typ kann höher sein als eine Dotierungskonzentration der zweiten tiefen Wanne 240 vom P-Typ und geringer als eine Dotierungskonzentration des zweiten Körperbereichs 251 vom P-Typ. Der Basisbereich 295 vom P-Typ und die zweite tiefe Wanne 240 vom P-Typ können gebildet sein, um einander nicht zu überlappen, d. h. um in einer nichtüberlappenden Beziehung zu sein. Eine Tiefe von einer oberen Oberfläche, beispielsweise des Substrats 10, zu einer Bodenfläche des Basisbereichs 295 vom P-Typ kann kleiner sein als eine Tiefe von der oberen Oberfläche, beispielsweise des Substrats 10, zu einer Bodenfläche des zweiten Körperbereichs 251 vom P-Typ. Eine Höhe von einer Bodenfläche des Substrats 10 zu der Bodenfläche des Basisbereichs 295 vom P-Typ kann größer sein als eine Höhe von der Bodenfläche des Substrats 10 zu der Bodenfläche des zweiten Körperbereichs 251 vom P-Typ. Gemäß einer beispielhaften Ausführungsform kann der Basisbereich 295 vom P-Typ als eine Basis des Bipolartransistors 3, beispielsweise der 1, fungieren und die Strombelastbarkeit der ESD-Schutzvorrichtung 2 kann erhöht werden durch beispielsweise ein Verringern der Dotierungskonzentration des Basisbereichs 295 vom P-Typ und ein Verringern einer Verbindungstiefe.
  • Bezug nehmend auf die 1 und 3 können der erste Source-Bereich 160 vom N-Typ, der erste Drainbereich 170 vom N-Typ und das erste Gate 180 eine Source, eine Drain und ein Gate der ersten LDMOS-Vorrichtung 1 sein. Der Emitterbereich 290 vom N-Typ, der Basisbereich 295 vom P-Typ und der zweite Drainbereich 270 vom N-Typ können ein Emitter, eine Basis und ein Kollektor des Bipolartransistors 3 sein. Der zweite Drainbereich 270 vom N-Typ und das zweite Gate 280 können eine Drain und ein Gate der zweiten LDMOS-Vorrichtung 4 sein.
  • Die Drain der ersten LDMOS-Vorrichtung 1 kann mit einem Ausgabe-Pad (nicht gezeigt) verbunden sein. Das Gate der ersten LDMOS-Vorrichtung 1 kann mit einer Treiberschaltung (nicht gezeigt) verbunden sein. Die Source der ersten LDMOS-Vorrichtung 1 kann mit einer Massespannung bzw. Erdspannung verbunden sein. Die erste LDMOS-Vorrichtung 1 und die ESD-Schutzvorrichtung 2 können parallel miteinander zwischen dem Ausgangs- bzw. Ausgabe-Pad und der Massespannung verbunden sein. Die Drain der zweiten LDMOS-Vorrichtung 4 kann mit einer Leistungsversorgungsspannung durch beispielsweise das Ausgabe-Pad verbunden sein. Das Gate der zweiten LDMOS-Vorrichtung 4 kann mit einem Körperbereich verbunden sein. Alternativ kann das Gate der zweiten LDMOS-Vorrichtung 4 mit der Massespannung verbunden sein. Der Emitter des Bipolartransistors 3 kann mit der Massespannung verbunden sein.
  • In 1 kann R1 sich auf einen Widerstand des zweiten Körperbereichs 251 vom P-Typ beziehen. Alternativ kann sich R1 auf einen externen Poly-Widerstand beziehen, welcher zusätzlich vorgesehen ist, um beispielsweise den Anschaltstrom des Bipolartransistors 3 zu verringern. Der externe Poly-Widerstand kann beispielsweise aus Polysilizium zum Bilden des zweiten Gates 280 gebildet sein, welches für die zweite LDMOS-Vorrichtung 4 verwendet wird. Der externe Poly-Widerstand kann ein Widerstand sein, welcher beispielsweise als ein passives Element vorgesehen ist.
  • Bezug nehmend auf die 1 bis 3 kann eine Durchbruchsspannung (BV = Breakdown Voltage) der ESD-Schutzvorrichtung 2 höher sein als eine Betriebsspannung der Halbleitervorrichtung. Die Durchbruchsspannung (BV) der ESD-Schutzvorrichtung 2 kann geringer sein als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung 1 des Ausgangsports. Beispielsweise kann die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 gleich oder geringer als eine Durchbruchsspannung (BV) der ersten LDMOS-Vorrichtung 1 sein.
  • Die Durchbruchsspannung der ESD-Schutzvorrichtung 2 kann an der zweiten LDMOS-Vorrichtung 4 erzeugt werden. Gemäß einer beispielhaften Ausführungsform können, wenn sowohl die erste LDMOS-Vorrichtung 1 als auch die zweite LDMOS-Vorrichtung 4 aus LMOS-Vorrichtungen gebildet sind, die Durchbruchsspannungen davon in demselben Mechanismus erzeugt werden. Demzufolge kann, wenn die Halbleitervorrichtung derart ausgelegt ist, dass die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 geringer ist als diejenige der ersten LDMOS-Vorrichtung 1, die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 die gesamte Zeit geringer sein als diejenige der ersten LDMOS-Vorrichtung 1. Demzufolge kann die Durchbruchsspannung der ESD-Schutzvorrichtung 2 die gesamte Zeit geringer gehalten werden als die Durchbruchsspannung der ersten LDMOS-Vorrichtung 1. Als solches kann die Wahrscheinlichkeit eines Fehlers bzw. Ausfalls aufgrund beispielsweise einer elektrostatischen Entladung verringert und/oder verhindert werden. Weiter kann, wenn die ESD-Schutzvorrichtung 2 den Bipolartransistor 3 aufweist, auch wenn die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 gleich zu derjenigen der ersten LDMOS-Vorrichtung 1 ist, die Durchbruchsspannung der ESD-Schutzvorrichtung 2 die gesamte Zeit geringer sein als die Durchbruchsspannung der ersten LDMOS-Vorrichtung 1. Demnach kann, auch wenn die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 gleich zu derjenigen der ersten LDMOS-Vorrichtung 1 ist, die Wahrscheinlichkeit eines Fehlers bzw. Ausfalls aufgrund beispielsweise einer elektrostatischen Entladung verringert und/oder verhindert werden.
  • Eine Länge L2 des zweiten Isolierbereichs 230 in dem zweiten LDMOS-Vorrichtungsbereich V kann gemäß einer beispielhaften Ausführungsform gefertigt sein, um gleich zu oder geringer als eine Länge L1 des ersten Isolierbereichs 130 der ersten LDMOS-Vorrichtung 1 zu sein, beispielsweise um die Halbleitervorrichtung derart auszugestalten, dass der Durchbruch der zweiten LDMOS-Vorrichtung 4 gleich oder geringer gefertigt ist als derjenige der ersten LDMOS-Vorrichtung 1. Die Längen L1 und L2 des ersten und zweiten Isolierbereichs 130 und 230 beziehen sich auf Längen in den gleichen Richtungen wie Richtungen, die von dem ersten und zweiten Körperbereich 151 und 251 vom P-Typ zu dem ersten und zweiten Drainbereich 170 und 270 vom N-Typ reichen. Beispielsweise kann der erste Isolierbereich 130 derart angeordnet sein, dass das erste Gate 180 durch einen gleichen Abstand oder einen größeren Abstand als das zweite Gate 280 beabstandet ist und der zweite Drainbereich 270 vom N-Typ durch den zweiten Isolierbereich 230 beabstandet ist.
  • Bezug nehmend auf die 1 und 3 wird der Betrieb der Halbleitervorrichtung im Falle einer elektrostatischen Entladung, welche anwesend ist, beschrieben werden. Wenn eine elektrostatische Entladung erzeugt wird, können Drainspannungen der ersten und zweiten LDMOS-Vorrichtung 1 und 4 ansteigen bzw. sich erhöhen. Gemäß einer beispielhaften Ausführungsform kann, wenn die Durchbruchsspannung der zweiten LDMOS-Vorrichtung 4 gleich zu oder geringer als diejenige der ersten LDMOS-Vorrichtung 1 ist, ein Durchbruch für die zweite LDMOS-Vorrichtung 4 eher auftreten als für die erste LDMOS-Vorrichtung 1.
  • Wenn der Durchbruch für die zweite LDMOS-Vorrichtung 4 auftritt, kann ein Strom, welcher von einer Soßionisation abgeleitet wird, in der zweiten LDMOS-Vorrichtung fließen. Demzufolge kann der Strom in Richtung eines zweiten Körperkontaktbereichs 252 vom P-Typ der zweiten LDMOS-Vorrichtung 4 fließen und kann dann zurück zu dem Widerstand R1 fließen. Demnach kann ein Spannungsabfall in dem Widerstand R1 erzeugt werden. Wenn die Spannung des Widerstands R1 gleich ist oder größer als die Anschaltspannung des Bipolartransistors 3, kann der Bipolartransistor 3 arbeiten, so dass der Strom, welcher aufgrund der elektrostatischen Entladung erzeugt wird, in den Bipolartransistor 3 fließt. Demnach kann die erste LDMOS-Vorrichtung 1 in dem Ausgangsport geschützt werden.
  • Gemäß einer beispielhaften Ausführungsform kann, wenn die ESD-Schutzvorrichtung 2 die zweite LDMOS-Vorrichtung 4 aufweist, welche im Wesentlichen dieselbe und/oder eine ähnliche Konfiguration wie diejenige der ersten LDMOS-Vorrichtung 1 in dem Ausgangsport hat, der Durchbruch an der ersten LDMOS-Vorrichtung 1 und der ESD-Schutzvorrichtung 2 im Wesentlichen im selben Mechanismus erzeugt werden, wenn die elektrostatische Entladung erzeugt wird. Als ein Ergebnis kann, auch wenn eine Vorgangsdispersion (process dispersion) erzeugt wird, die Durchbruchsspannung der ESD-Schutzvorrichtung 2 immer geringer als diejenige der ersten LDMOS-Vorrichtung 1 sein. Demzufolge kann die erste LDMOS-Vorrichtung 1 vor der elektrostatischen Entladung geschützt werden.
  • Eine Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf 4 beschrieben werden. 4 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform. Eine beispielhafte äquivalente Schaltung der Halbleitervorrichtung, welche in 4 gezeigt ist, kann im Wesentlichen dieselbe sein oder ähnlich zu derjenigen der 1. In 4 werden im Wesentlichen die gleichen funktionalen Komponenten bzw. Bestandteile wie diejenigen der 1 bis 3 durch dieselben Bezugszeichen bezeichnet, und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 4 weist die Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform ein alternatives beispielhaftes Ausbildungsschema zum Herstellen einer Durchbruchsspannung einer zweiten LDMOS-Vorrichtung 4 auf, welche gleich zu oder geringer als diejenige der ersten LDMOS-Vorrichtung 1 ist. Gemäß einer beispielhaften Ausführungsform kann eine Überlapplänge O2 zwischen dem zweiten Isolierbereich 230 und der zweiten tiefen Wanne 240 vom P-Typ gefertigt sein, um gleich zu oder größer als eine Überlapplänge O1 zwischen dem ersten Isolierbereich 130 und der ersten tiefen Wanne 140 vom P-Typ zu sein. Beispielsweise kann der zweite Isolierbereich 230 eine größere Länge der unterliegenden bzw. darunterliegenden zweiten tiefen Wanne 140 vom P-Typ in einer ersten Richtung überlappen als der erste Isolierbereich 130, die die darunterliegende erste tiefe Wanne 140 vom P-Typ in der ersten Richtung überlappt.
  • Eine Halbleitervorrichtung gemäß noch einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf die 5 beschrieben werden. Die 5 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer noch anderen beispielhaften Ausführungsform. Eine beispielhafte äquivalente Schaltung der Halbleitervorrichtung, welche in 5 gezeigt ist, kann im Wesentlichen die gleiche oder ähnlich zu derjenigen der 1 sein. In 5 sind im Wesentlichen die gleichen funktionalen Komponenten bzw. Bestandteile wie diejenigen der 1 bis 4 durch dieselben Bezugszeichen bezeichnet und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 5 kann die Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform einen vorbestimmten Abschnitt der zweiten tiefen Wanne 240 vom P-Typ aufweisen, welcher den Basisbereich 295 vom P-Typ überlappt, im Gegensatz zu der Halbleitervorrichtung, welche in 2 gezeigt ist. Die zweite tiefe Wanne 240 vom P-Typ kann einen teilweisen Abschnitt des Basisbereichs 295 vom P-Typ überlappen. Beispielsweise kann die zweite tiefe Wanne 240 vom P-Typ nur eine Seite der tiefen Wanne 240 vom P-Typ überlappen, welche eine laterale Seite des Emitterbereichs 290 vom N-Typ umgibt. Wenn die zweite tiefe Wanne 240 vom P-Typ alle Abschnitte des Basisbereichs 295 vom P-Typ überlappt, kann die Strombelastbarkeit eines Bipolartransistors 3 verringert werden. Demzufolge kann die zweite tiefe Wanne 240 vom P-Typ nicht alle Abschnitte des Basisbereichs 295 vom P-Typ überlappen.
  • Eine Halbleitervorrichtung gemäß noch einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf 6 beschrieben werden. 6 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung gemäß der beispielhaften Ausführungsform. Eine beispielhafte äquivalente Schaltung der Halbleitervorrichtung, welche in 6 gezeigt ist, kann im Wesentlichen dieselbe wie oder ähnlich zu derjenigen der 1 sein. In 6 werden im Wesentlichen die gleichen funktionalen Komponenten bzw. Bestandteile wie diejenigen der 1 bis 5 durch dieselben Bezugszeichen bezeichnet, und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 6 kann der zweite Körperbereich 251 vom P-Typ gebildet sein, um einen Emitterbereich 290 vom N-Typ beispielsweise ohne Bilden des Basisbereichs 295 vom P-Typ zu umgeben, im Gegensatz zu der Halbleitervorrichtung, welche in 2 gezeigt ist. In dieser Hinsicht kann der zweite Körperbereich 251 vom P-Typ sowohl den Emitterbereich 290 vom N-Typ als auch den Körperkontaktbereich 252 vom P-Typ umgeben. Gemäß einer beispielhaften Ausführungsform kann eine Dotierungskonzentration des zweiten Körperbereichs 251 vom P-Typ höher sein als die Dotierungskonzentration der zweiten tiefe Wanne 240 vom P-Typ. Der Körperbereich 251 vom P-Typ kann einen ersten Abschnitt aufweisen, beispielsweise unter dem zweiten Körperkontaktbereich 252 vom P-Typ, welcher die zweite tiefe Wanne 240 vom P-Typ kontaktiert bzw. berührt, und einen zweiten Abschnitt, beispielsweise unter dem Emitterbereich 290 vom N-Typ, welcher in einer nichtkontaktierenden bzw. nichtberührenden Beziehung mit der zweiten tiefen Wanne 240 vom P-Typ ist.
  • Eine Halbleitervorrichtung gemäß noch einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf 7 beschrieben werden. 7 veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform. Eine äquivalente Schaltung der Halbleitervorrichtung, welche in 7 gezeigt ist, kann dieselbe sein wie oder im Wesentlichen ähnlich sein zu derjenigen der 1. In 7 sind im Wesentlichen dieselben funktionalen Komponenten bzw. Bestandteile wie diejenigen der 1 bis 6 mit denselben Bezugszeichen bezeichnet, und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 7 kann in der Halbleitervorrichtung ein zweiter LDMOS-Vorrichtungsbereich V einen Sourcebereich 260 vom N-Typ aufweisen, welcher an einer Seite des zweiten Gates 280 gebildet ist, im Gegensatz zu der Halbleitervorrichtung, welche in 2 gezeigt ist. Demnach kann die zweite LDMOS-Vorrichtung 4 in dem zweiten LDMOS-Vorrichtungsbereich V beispielsweise durch LDMOS-Transistoren konstituiert bzw. aufgebaut sein. Wenn die ESD-Schutzvorrichtung 2 den bipolaren Transistor 3 aufweist, kann, auch wenn die zweite LDMOS-Vorrichtung 4 durch LDMOS-Transistoren aufgebaut ist, der Strom in einem Fall einer elektrostatischen Entladung zu dem Bipolartransistor 3 fließen.
  • Eine Halbleitervorrichtung gemäß noch einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf die 8 bis 10 beschrieben werden. In der Halbleitervorrichtung gemäß der beispielhaften Ausführungsform weist eine ESD-Schutzvorrichtung beispielsweise einen Thyristor (silicon controlled rectifier (SCR)) auf. 8 veranschaulicht eine äquivalente Schaltungsansicht einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform, 9 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung, welche in 8 gezeigt ist, und 10 veranschaulicht die äquivalente Schaltungsansicht, welche in 8 gezeigt ist, inkorporiert in die Querschnittsansicht der 9.
  • Bezug nehmend auf die 8 und 9 kann die Halbleitervorrichtung eine erste LDMOS-Vorrichtung 1 in einem Ausgangs- bzw. Ausgabeport und eine ESD-Schutzvorrichtung 5 aufweisen, welche beispielsweise den Ausgangsport vor einer elektrostatischen Entladung schützt. Die ESD-Schutzvorrichtung 5 kann einen Thyristor (silicon controlled rectifier (SCR)) 6 und eine dritte LDMOS-Vorrichtung 7 aufweisen. Durch die Beschreibung bedeutet der Thyristor 6 eine Vorrichtung, welche einen PNP-Bipolartransistor 8 und einen NPN-Bipolartransistor 9 aufweist.
  • Zur Bequemlichkeit der Erklärung veranschaulichen die 8 und 9 die erste LDMOS-Vorrichtung 1 als einen LDMOS-Transistor vom N-Typ, und die dritte LDMOS-Vorrichtung 7 als einen Drainbereich vom N-Typ aufweisend. Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise sollte es durch einen Fachmann anerkannt werden, dass die erste LDMOS-Vorrichtung 1 ein LDMOS-Transistor vom P-Typ sein kann und die dritte LDMOS-Vorrichtung 7 einen Drainbereich vom P-Typ aufweisen kann. Als solches können N-Typ und P-Typ gemäß einer beispielhaften Ausführungsform umgedreht bzw. umgekehrt werden.
  • Bezug nehmend auf 9 kann ein Substrat 10 einen ersten Bereich I aufweisen, beispielsweise wo eine erste LDMOS-Vorrichtung 1 des Ausgabe- bzw. Ausgangsports gebildet ist, und einen dritten Bereich III, beispielsweise wo eine ESD-Schutzvorrichtung 5 gebildet ist. Die erste LDMOS-Vorrichtung 1, welche in dem ersten Bereich I gebildet ist, kann im Wesentlichen die gleiche oder ähnliche zu der ersten LDMOS-Vorrichtung 1 sein, welche in 2 gezeigt ist. Demzufolge wird eine detaillierte Beschreibung davon ausgelassen werden.
  • Hierin wird nachstehend die ESD-Schutzvorrichtung 5, welche in dem dritten Bereich III gebildet ist, beschrieben werden. Ein drittes Gate 480 kann an bzw. auf Abschnitten eines dritten Driftbereichs 420 vom N-Typ und eines dritten Isolierbereichs 430 gebildet sein. Eine dritte Gate-Isolierschicht 433 kann unter dem dritten Gate 480 gebildet sein.
  • Ein dritter Körperbereich 451 vom P-Typ kann an einer Seite des dritten Gates 480 gebildet sein. Ein dritter Körperkontaktbereich 452 vom P-Typ kann in dem dritten Körperbereich 451 vom P-Typ gebildet sein, beispielsweise benachbart zu der dritten Gate-Isolierschicht 433. Das dritte Gate 480 kann den dritten Körperkontaktbereich 452 vom P-Typ überlappen.
  • Ein dritter Drainbereich 470 vom N-Typ kann an der anderen Seite, beispielsweise der gegenüberliegenden Seite des dritten Gates 480 gebildet sein. Eine Drainspannung kann an den dritten Drainbereich 470 vom N-Typ angelegt werden. Ein Störstellenbereich 491 vom N-Typ und ein Emitterbereich vom P-Typ können sequenziell bzw. nacheinanderfolgend zwischen dem dritten Isolierbereich 430 und dem dritten Drainbereich 470 vom N-Typ gebildet werden. Der Störstellenbereich 491 vom N-Typ kann die Wahrscheinlichkeit verringern und/oder verhindern, dass ein Punch-Through Strom bzw. ein Durchstoßstrom fließt, beispielsweise wenn ein Verarmungsbereich, welcher zwischen einer dritten tiefen Wanne 440 vom P-Typ und einer epitaktischen Schicht 200 vom N-Typ gebildet ist, sich aufgrund der Drainspannung, welche an den dritten Drainbereich 470 vom N-Typ angelegt ist, zu dem Emitterbereich 493 vom P-Typ erstreckt.
  • Der dritte Driftbereich 420 vom N-Typ kann sich von dem dritten Körperbereich 451 vom P-Typ in dem Substrat 10 zu dem dritten Drainbereich 470 vom N-Typ erstrecken. Beispielsweise kann der dritte Driftbereich 420 vom N-Typ gebildet sein, um den dritten Isolierbereich 430, den Störstellenbereich 491 vom N-Typ, den Emitterbereich 493 vom P-Typ und den dritten Drainbereich 470 vom N-Typ zu umgeben. Der Driftbereich 420 vom N-Typ kann von der dritten tiefe Wanne 440 vom P-Typ beabstandet sein, und kann auf der epitaktischen Schicht 200 vom N-Typ gebildet sein.
  • Die dritte tiefe Wanne 440 vom P-Typ kann zwischen dem dritten Driftbereich 420 vom N-Typ und der dritten vergrabenen Schicht 410 vom N-Typ angeordnet sein. Die dritte tiefe Wanne 440 vom P-Typ kann im Wesentlichen den dritten Körperbereich 451 vom P-Typ kontaktieren bzw. berühren, beispielsweise kann im Wesentlichen eine gesamte Bodenfläche des dritten Körperbereichs 451 vom P-Typ direkt die dritte tiefe Wanne 440 vom P-Typ kontaktieren bzw. berühren.
  • Ein Emitterbereich 490 vom N-Typ und ein Basisbereich 495 vom P-Typ können unter dem Emitterbereich 490 vom N-Typ gebildet sein. Der Basisbereich 495 vom P Typ kann den Emitterbereich 490 vom N-Typ umgeben. Der Emitterbereich 490 vom N-Typ kann zwischen dem dritten Körperbereich 451 vom P-Typ und der Isolierschicht 300 vom P-Typ gebildet sein. Wie obenstehend beschrieben ist, können in der Halbleitervorrichtung gemäß der vorangehenden Ausführungsform, welche in den 1 bis 3 gezeigt ist, der Basisbereich 495 vorn P-Typ und die dritte tiefe Wanne 440 vom P-Typ gebildet sein, um einander nicht zu überlappen, d. h. um in einer nichtüberlappenden Beziehung zu sein. Eine Tiefe von einer oberen Oberfläche des Substrats 10 zu einer Bodenfläche des Basisbereichs 495 vom P-Typ kann kleiner sein als eine Tiefe von der oberen Oberfläche des Substrats 10 zu einer Bodenfläche des dritten Körperbereichs 451 vom P-Typ. Eine Höhe von einer Bodenfläche des Substrats 10 zu der Bodenfläche des Basisbereichs 495 vom P-Typ kann größer sein als eine Höhe von der Bodenfläche des Substrats 10 zu der Bodenfläche des dritten Körperbereichs 451 vom P-Typ. Der Basisbereich 495 vom P-Typ und der dritte Körperbereich 451 vom P-Typ können einander kontaktieren bzw. berühren, beispielsweise können sie in einer angrenzenden bzw. aneinandergrenzenden Beziehung sein. Der Basisbereich 495 vom P-Typ kann als eine Basis eines Bipolartransistors fungieren, und die Strombelastbarkeit der ESD-Schutzvorrichtung 5 kann durch ein Verringern bzw. Erniedrigen der Dotierungskonzentration des Basisbereichs 495 vom P-Typ und einer Verringerung einer Verbindungstiefe erhöht werden.
  • Bezug nehmend auf die 8 und 10 können der erste Sourcebereich 160 vom N-Typ, der erste Drainbereich 170 vom N-Typ und der erste Gate-Bereich eine Source, eine Drain und ein Gate der ersten LDMOS-Vorrichtung 1 sein. Der dritte Drainbereich 470 vom N-Typ und das dritte Gate 480 können ein Drain und ein Gate der dritten LDMOS-Vorrichtung 7 sein. Der Emitterbereich 493 vom P-Typ, die epitaktische Schicht 200 vom N-Typ und der dritte Körperkontaktbereich 452 vom P-Typ können ein Emitter, eine Basis und ein Kollektor eines PNP-Bipolartransistors 8 sein. Der Emitterbereich 490 vom N-Typ, der Basisbereich 495 vom P-Typ und der dritte Drainbereich 470 vom N-Typ können ein Emitter, eine Basis und ein Kollektor eines NPN-Bipolartransistors 9 sein.
  • In 8 kann sich R2 auf einen Widerstand, beispielsweise einen externen Poly-Widerstand bzw. Poly-Resistor beziehen, welcher mit dem zweiten Körperbereich 452 vom P-Typ verbunden ist. Der externe Poly-Resistor kann aus beispielsweise Polysilizium zum Bilden des dritten Gates 480 gebildet sein. Der externe Poly-Widerstand kann ein Widerstand sein, welcher als ein passives Element vorgesehen ist. R3 kann sich auf einen Widerstand beziehen von beispielsweise dem dritten Driftbereich 420 vom N-Typ. R4 kann sich auf einen Widerstand beziehen von beispielsweise dem Basisbereich 495 vom P-Typ.
  • Der dritte Drainbereich 470 vom N-Typ der dritten LDMOS-Vorrichtung 7 und der Emitterbereich 493 vom P-Typ des PNP-Bipolartransistors 8 können mit einer Leistungsversorgungsspannung durch beispielsweise ein Ausgangs- bzw. Ausgabe-Pad verbunden sein. R2 und der N-Typ Emitterbereich 490 des NPN-Bipolartransistors 9 können mit einer Massespannung verbunden sein. Der dritter Körperkontaktbereich 452 vorn P-Typ, der dritte Körperbereich 451 vom P-Typ und der Basisbereich 495 vom P-Typ können miteinander verbunden sein.
  • Bezug nehmend auf die 8 bis 10 kann die Halbleitervorrichtung derart ausgestaltet sein, dass eine Durchbruchsspannung der ESD-Schutzvorrichtung 5 höher sein kann als eine Betriebsspannung der Halbleitervorrichtung und niedriger als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung 1 in dem Ausgangs- bzw. Ausgabeport. Beispielsweise kann eine Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich zu oder geringer als diejenige der ersten LDMOS-Vorrichtung 1 gemacht werden.
  • Gemäß einer beispielhaften Ausführungsform kann die Durchbruchsspannung der ESD-Schutzvorrichtung 5 an der dritten LDMOS-Vorrichtung 7 erzeugt werden. Da sowohl die erste LDMOS-Vorrichtung 1 als auch die dritte LDMOS-Vorrichtung 7 aus LDMOS-Vorrichtungen gebildet werden können, können die Durchbruchsspannungen davon in demselben Mechanismus erzeugt werden. Wenn die Halbleitervorrichtung derart ausgestaltet ist, dass die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gemacht ist, um niedriger zu sein als diejenige der ersten LDMOS-Vorrichtung 1, kann die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 für die gesamte Zeit geringer sein als diejenige der ersten LDMOS-Vorrichtung 1. Als solches kann die Durchbruchsspannung der ESD-Schutzvorrichtung 5 für die gesamte Zeit niedriger gehalten werden als diejenige der ersten LDMOS-Vorrichtung. Demzufolge kann die Wahrscheinlichkeit eines Fehlers bzw. Ausfalls aufgrund einer elektrostatischen Ladung verringert und/oder verhindert werden.
  • Gemäß einer beispielhaften Ausführungsform kann, wenn die ESD-Schutzvorrichtung 5 einen Thyristor 6 aufweist, welcher den PNP-Bipolartransistor 8 und den NPN-Bipolartransistor 9 aufweist, auch wenn die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich zu derjenigen der ersten LDMOS-Vorrichtung 1 ist, die Durchbruchsspannung der ESD-Schutzvorrichtung 5 die gesamte Zeit niedriger sein als die Durchbruchsspannung der ersten LDMOS-Vorrichtung 1. Als solches kann, auch wenn die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich zu derjenigen der ersten LDMOS-Vorrichtung 1 ist, die Wahrscheinlichkeit eines Fehlers bzw. Ausfalls aufgrund von elektrostatischer Entladung verringert und/oder vermieden bzw. verhindert werden.
  • Eine Länge L3 des dritten Isolierbereichs 430 kann gleich oder geringer als eine Länge L1 des ersten Isolierbereichs 130 der ersten LDMOS-Vorrichtung 1 gefertigt sein, beispielsweise um die Halbleitervorrichtung derart auszugestalten, dass gemäß einer beispielhaften Ausführungsform der Durchbruch der dritten LDMOS-Vorrichtung 7 gefertigt wird, um gleich oder geringer zu sein als derjenige der ersten LDMOS-Vorrichtung 1.
  • Bezug nehmend auf die 8 bis 10 wird der Betrieb der Halbleitervorrichtung in einem Fall einer elektrostatischen Entladung beschrieben werden. Wenn eine elektrostatische Entladung erzeugt wird, können sich Drainspannungen der ersten und dritten LDMOS-Vorrichtung 1 und 7 erhöhen. Gemäß einer beispielhaften Ausführungsform kann, wenn die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich oder geringer als diejenige der ersten LDMOS-Vorrichtung 1 ist, ein Durchbruch für die dritte LDMOS-Vorrichtung 7 eher auftreten als für die erste LDMOS-Vorrichtung 1.
  • Wenn der Durchbruch an der dritten LDMOS-Vorrichtung 7 auftritt, kann ein Strom, welcher von einer Stoßionisation abgeleitet wird, in der dritten LDMOS-Vorrichtung 7 fließen. Demzufolge kann der Strom in einem dritten Kontaktbereich 452 vom P-Typ der dritten LDMOS-Vorrichtung 7 fließen und er kann dann in Richtung des Widerstands R2 fließen. Demnach kann ein Spannungsabfall in dem Widerstand R2 erzeugt werden. Wenn die Spannung des Widerstands R2 gleich oder größer ist als die Anschaltspannung des NPN-Bipolartransistors 9, kann der NPN-Bipolartransistor 9 arbeiten.
  • Wenn der Strom kontinuierlich aufgrund beispielsweise einer Stoßionisation erhöht wird, kann ein Spannungsabfall in dem Widerstand R3 erzeugt werden aufgrund beispielsweise des Stroms, welcher in dem Widerstand R3 fließt. Wenn die Spannung des Widerstands R3 gleich zu oder größer als die Anschaltspannung des PNP-Bipolartransistors 8 ist, kann der PNP-Bipolartransistor arbeiten. Wenn sowohl der PNP-Bipolartransistor 8 als auch der NPN-Bipolartransistor 9 im Betriebsmodus sind, kann der Strom schnell ansteigen aufgrund beispielsweise eines positiven Feedback- bzw. Rückkopplungszustands. Als solches kann der Strom, beispielsweise all der Strom, welcher durch eine elektrostatische Ladung erzeugt wird, in den PNP-Bipolartransistor 8 und den NPN-Bipolartransistor 9 fließen, wodurch die erste LDMOS-Vorrichtung 1 in dem Ausgabe- bzw. Ausgangsport geschützt wird.
  • Hierin werden nachstehend Abwandlungen einer Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform unter Bezugnahme auf die 11 bis 14 beschrieben werden. Die 11 bis 14 veranschaulichen Querschnittsansichten von Abwandlungen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen.
  • Eine äquivalente Schaltung der Halbleitervorrichtung, welche in 11 bis 14 gezeigt ist, kann im Wesentlichen dieselbe sein wie oder ähnlich zu derjenigen der 8. In den 11 bis 14 sind im Wesentlichen die gleichen funktionalen Komponenten bzw. Bestandteile wie diejenigen der 8 bis 10 durch dieselben Bezugszeichen bezeichnet und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 11 weist eine Halbleitervorrichtung ein alternatives beispielhaftes Ausgestaltungsschema zum Fertigen der Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich zu oder geringer als die Durchbruchsspannung der ersten LDMOS-Vorrichtung 1 auf. Eine Überlapplänge O3 zwischen dem dritten Isolierbereich 430 und der dritten tiefen Wanne 440 vom P-Typ kann gefertigt sein, um gleich zu oder größer als eine Überlapplänge O1 zwischen dem ersten Isolierbereich 130 und der ersten tiefen Wanne 140 vom P-Typ zu sein. Der erste Isolierbereich 130 kann eine Länge haben gleich zu oder länger als eine Länge des dritten Isolierbereichs 430. Beispielsweise kann die dritte tiefe Wanne 440 vom P-Typ einen größeren Abschnitt, beispielsweise Prozentsatz der Länge des dritten Isolierbereichs 430 überlappen als die erste tiefe Wanne 140 vom P-Typ. Die dritte tiefe Wanne 440 vom P-Typ kann einen größeren Abschnitt, beispielsweise Prozentsatz einer Länge des dritten Gates 480 überlappen als die erste tiefe Wanne 140 das erste Gate 180 überlappt.
  • Bezug nehmend auf 12 kann ein vorbestimmter Abschnitt der dritten tiefen Wanne 440 vom P-Typ den Basisbereich 495 vom P-Typ überlappen, beispielsweise kann er nur einen Abschnitt des Basisbereichs 495 vom P-Typ überlappen, welcher eine laterale Seite des Emitterbereichs 490 vom N-Typ umgibt. Wenn die dritte tiefe Wanne 440 vom P-Typ alle Abschnitte des Basisbereichs 495 vom P-Typ überlappen würde, kann die Strombelastbarkeit eines Thyristors 6 verringert werden. Demzufolge kann die dritte tiefe Wanne 440 vom P-Typ nicht alle Abschnitte des Basisbereichs 495 vom P-Typ überlappen.
  • Bezug nehmend auf 13 kann in einer Halbleitervorrichtung der zweite Körperbereich 451 vom P-Typ gebildet werden, um den Emitterbereich 490 vom N-Typ zu umgeben, ohne ein Bilden des Basisbereichs 495 vom P-Typ, beispielsweise der 9. In dieser Hinsicht kann der zweite Körperbereich 451 vom P-Typ sowohl den Emitterbereich 490 vom N-Typ als auch den zweiten Körperkontaktbereich 452 vom P-Typ umgeben. Gemäß einer beispielhaften Ausführungsform kann die Dotierungskonzentration des zweiten Körperbereichs 451 vom P-Typ höher sein als die Dotierungskonzentration der zweiten tiefen Wanne 440 vom P-Typ. Der Körperbereich 451 vom P-Typ kann einen ersten Abschnitt, beispielsweise unter dem zweiten Körperkontaktbereich 452 vom P-Typ, welcher die zweite tiefe Wanne 440 vom P-Typ kontaktiert bzw. berührt, und einen zweiten Abschnitt aufweisen, beispielsweise unter dem Emitterbereich 490 vom N-Typ, welcher in einer nichtkontaktierenden bzw. nichtberührenden Beziehung mit der zweiten tiefen Wanne 440 vom P-Typ ist. Bezug nehmend auf 14 kann der dritte Source-Bereich 460 vom N-Typ an einer Seite eines dritten Gates 480 in den dritten Körperbereich 451 vom P-Typ gebildet sein. Demzufolge kann die dritte LDMOS-Vorrichtung 7 aus einem LDMOS-Transistor gebildet sein. Wenn eine ESD-Schutzvorrichtung 5 einen bzw. Thyristor 6 aufweist, welcher Bipolartransistoren 8 und 9 aufweist, kann, auch wenn die dritte LDMOS-Vorrichtung aus einem LDMOS-Transistor gebildet ist, der Strom in dem Thyristor 6 im Falle einer elektrostatischen Entladung fließen.
  • Eine Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform wird nun unter Bezugnahme auf die 15 bis 17 beschrieben werden.
  • In der Halbleitervorrichtung gemäß der beispielhaften Ausführungsform kann eine ESD-Schutzvorrichtung einen Thyristor, beispielsweise wie in der Halbleitervorrichtung, welche in den 8 bis 10 gezeigt ist, aufweisen. 15 veranschaulicht eine äuqivalente Schaltungsansicht einer Halbleitervorrichtung, 16 veranschaulicht eine Querschnittsansicht der Halbleitervorrichtung, welche in 15 gezeigt ist, und 17 veranschaulicht die äquivalente Schaltungsansicht, welche in 15 gezeigt ist, in der Querschnittsansicht der 16 inkorporiert. In den 15 bis 17 werden im Wesentlichen die gleichen funktionalen Komponenten bzw. Bestandteile wie diejenigen in den 8 bis 10 durch die gleichen Bezugszeichen bezeichnet und detaillierte Beschreibungen davon werden ausgelassen werden. Als solches wird sich die folgende Beschreibung auf Unterschiede konzentrieren.
  • Bezug nehmend auf die 15 und 16 können in einer ESD-Schutzvorrichtung 11 der Emitterbereich 493 vom P-Typ und ein vierter Isolierbereich 435 nacheinanderfolgend zwischen dem dritten Isolierbereich 430 und einem dritten Drainbereich 470 vom N-Typ gebildet sein. Der Emitterbereich 490 vom N-Typ kann in sowohl dem dritten Körperbereich 451 vom P-Typ als auch dem Basisbereich 495 vom P-Typ, gebildet sein, beispielsweise kann sich der Emitterbereich 490 vom N-Typ über sowohl den dritten Körperbereich 451 vom P-Typ als auch den Basisbereich 495 vom P-Typ erstrecken.
  • Ein Basiskontaktbereich 497 vom P-Typ kann an einer Seite des Emitterbereichs 190 vom N-Typ gebildet sein. Der Basiskontaktbereich 497 vom P-Typ kann in dem Basisbereich 495 vom P-Typ gebildet sein, beispielsweise kann der Basiskontaktbereich 497 vom P-Typ von dem Emitterbereich 490 vom N-Typ durch einen Abschnitt des Basisbereichs 495 vom P-Typ beabstandet sein. Gemäß einer beispielhaften Ausführungsform kann der externe Poly-Widerstand, welcher mit einem dritten Körperkontaktbereich 452 vom P-Typ verbunden ist, nicht gebildet sein, d. h. er kann ausgeschlossen sein.
  • Bezug nehmend auf die 15 und 17 können der erste Source-Bereich 160 vom N-Typ, der erste Drainbereich 170 vom N-Typ und das erste Gate 180 eine Source, eine Drain und ein Gate der ersten LDMOS-Vorrichtung 1 sein. Der dritte Drainbereich 470 vom N-Typ und das dritte Gate können ein Drain und ein Gate einer dritten LDMOS-Vorrichtung 7 sein. Der Emitterbereich 493 vom P-Typ, eine epitaktische Schicht 200 vom N-Typ und der dritte Körperkontaktbereich 452 vom P-Typ können ein Emitter, eine Basis und ein Kollektor eines PNP-Bipolartransistors 8 sein. Der Emitterbereich 490 vom N-Typ, der Basisbereich 495 vom P-Typ und der dritte Drainbereich 470 vom N-Typ können ein Emitter, eine Basis und ein Kollektor eines NPN-Bipolartransistors 9 sein.
  • In 15 kann sich R3 auf einen Widerstand des dritten Driftbereichs 420 vom N-Typ beziehen. R4 kann sich auf einen Widerstand des Basisbereichs 495 vom P-Typ beziehen. Der dritte Drainbereich 470 vom N-Typ der dritten LDMOS-Vorrichtung 7 und der Emitterbereich 493 vom P-Typ des PNP-Bipolartransistors 8 können beispielsweise mit einer Leistungsversorgungsspannung über ein Ausgabe- bzw. Ausgangs-Pad verbunden sein. Der Emitterbereich 490 vom N-Typ eines NPN-Bipolartransistors 9 und ein Basiskontaktbereich 497 vom P-Typ können mit einer Massespannung verbunden sein. Der dritte Körperkontaktbereich 452 vom P-Typ, der dritte Körperbereich 451 vom P-Typ und der Basisbereich 495 vom P-Typ können miteinander gemäß einer beispielhaften Ausführungsform verbunden sein.
  • Bezug nehmend auf die 15 bis 17 kann die Halbleitervorrichtung ausgestaltet sein, so dass eine Durchbruchsspannung einer ESD-Schutzvorrichtung 11 höher sein kann als eine Betriebsspannung der Halbleitervorrichtung und niedriger sein kann als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung 1 in dem Ausgangs- bzw. Ausgabeport. Beispielsweise kann die Halbleitervorrichtung ausgestaltet sein, so dass eine Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich zu oder geringer als die Durchbruchsspannung der ersten LDMOS-Vorrichtung 1 sein kann.
  • Um den Durchbruch der dritten LDMOS-Vorrichtung 7 gleich oder geringer als denjenigen der ersten LDMOS-Vorrichtung 1 zu fertigen, kann in einer anderen beispielhaften Ausführungsform eine Länge L3 des dritten Isolierbereichs 430 gefertigt werden, um gleich oder kleiner als eine Länge L1 des erste Isolierbereichs 130 der ersten LDMOS-Vorrichtung 1 zu sein.
  • Bezug nehmend auf die 15 bis 17 wird der Betrieb der Halbleitervorrichtung in dem Fall einer elektrostatischen Entladung beschrieben werden. Gemäß einer beispielhaften Ausführungsform können Drainspannungen der ersten und dritten LDMOS-Vorrichtung 1 und 7 zunehmen. Wenn die Durchbruchsspannung der dritten LDMOS-Vorrichtung 7 gleich oder geringer als diejenige der ersten LDMOS-Vorrichtung 1 ist, kann ein Durchbruch eher an der dritten LDMOS-Vorrichtung 7 auftreten als an der ersten LDMOS-Vorrichtung 1.
  • Wenn der Durchbruch an der dritten LDMOS-Vorrichtung 7 auftritt, kann ein Strom, welcher beispielsweise von einer Stoßionisation abgeleitet wird, in der dritten LDMOS-Vorrichtung 7 fließen. Der Strom kann in dem dritten Körperkontaktbereich 452 vom P-Typ der dritten LDMOS-Vorrichtung 7 fließen und kann dann in Richtung des Widerstands R4 fließen. Als solches kann ein Spannungsabfall in dem Widerstand R4 erzeugt werden. Wenn die Spannung des Widerstands R4 gleich ist zu oder größer als die Anschaltspannung des NPN-Bipolartransistors 9, kann der NPN-Bipolartransistor 9 arbeiten.
  • Wenn der Strom kontinuierlich erhöht wird aufgrund beispielsweise einer Stoßionisation, kann in dem Widerstand R3 ein Spannungsabfall aufgrund beispielsweise des Stroms, welcher in dem Widerstand R3 fließt, erzeugt werden. Wenn die Spannung des Widerstands R3 gleich zu oder größer als die Anschaltspannung des PNP-Bipolartransistors 8 ist, kann der PNP-Bipolartransistor 8 arbeiten. Wenn sowohl der PNP-Bipolartransistor 8 als auch der NPN-Bipolartransistor 9 im Betriebsmodus sind, kann der Strom schnell zunehmen aufgrund beispielsweise eines positiven Feedback- bzw. Rückkopplungszustands. Demzufolge kann Strom, beispielsweise all der Strom, welcher durch eine elektrostatische Entladung erzeugt wird, in den PNP-Bipolartransistor 8 und den NPN-Bipolartransistor 9 fließen. Dadurch kann die erste LDMOS-Vorrichtung 1 in dem Ausgabe- bzw. Ausgangsport geschützt werden.
  • Beispielhafte Abwandlungen der Halbleitervorrichtung, welche in 16 gezeigt ist, werden unter Bezugnahme auf die 18 bis 21 beschrieben werden. Die 18 bis 21 veranschaulichen Querschnittsansichten von Abwandlungen der Halbleitervorrichtung, welche in 16 gezeigt ist. Eine äquivalente Schaltung der Halbleitervorrichtung, welche in 18 bis 21 gezeigt ist, kann im Wesentlichen die gleiche oder ähnlich zu derjenigen der 15 sein. In den 18 bis 21 werden im Wesentlichen die gleichen funktionalen Komponenten bzw. Bauteile wie diejenigen der 15 bis 17 durch dieselben Bezugszeichen bezeichnet, und detaillierte Beschreibungen davon werden ausgelassen werden.
  • Bezug nehmend auf 18 weist eine Halbleitervorrichtung ein beispielhaftes alternatives Ausgestaltungsschema zum Fertigen einer Durchbruchsspannung einer dritten LDMOS-Vorrichtung 7 gleich zu oder geringer als derjenigen einer ersten LDMOS-Vorrichtung 1 auf. Beispielsweise kann eine Überlapplänge O3 zwischen einem dritten Isolatorbereich 430 und einer zweiten tiefen Wanne 440 vom P-Typ gefertigt sein, um gleich oder größer zu sein als eine Überlapplänge O1 zwischen dem ersten Isolierbereich 130 und der ersten tiefen Wanne 140 vorn P-Typ.
  • Bezug nehmend auf 19 kann ein vorbestimmter Abschnitt der dritten tiefen Wanne 440 vom P-Typ den Basisbereich 495 vom P-Typ überlappen. Wenn die dritte tiefe Wanne 440 vom P-Typ alle Abschnitte des Basisbereichs 495 vom P-Typ überlappt, kann die Strombelastbarkeit eines Thyristors 6 verringert werden. Demzufolge kann die dritte tiefe Wanne 440 vom P-Typ nicht alle Abschnitte des Basisbereichs 495 vom P-Typ überlappen.
  • Bezug nehmend auf 20 kann der dritte Körperbereich 451 vom P-Typ gebildet sein, um einen Emitterbereich 490 vom N-Typ ohne ein Bilden des Basisbereichs 495 vom P-Typ, beispielsweise der 16, zu umgeben. Gemäß einer beispielhaften Ausführungsform kann der Basiskontaktbereich 497 vom P-Typ, beispielsweise der 16, nicht gebildet sein, d. h. er kann in der Halbleitervorrichtung ausgeschlossen sein.
  • Bezug nehmend auf 21 kann der dritte Source-Bereich 460 vom N-Typ auf einer Seite des dritten Gates 480 im dritten Körperbereich 451 vom P-Typ gebildet sein. Demzufolge kann eine dritte LDMOS-Vorrichtung 7 aus einen LDMOS-Transistor gebildet sein. Wenn die ESD-Schutzvorrichtung 11 den Silicon Controlled Rectifier bzw. Thyristor 6 aufweist, welcher Bipolartransistoren 8 und 9 aufweist, kann, auch wenn die dritte LDMOS-Vorrichtung 7 aus einem LDMOS-Transistor gebildet ist, der Strom in einem Fall einer elektrostatischen Entladungin den bzw. in dem Thyristor 6 fließen.
  • Ein beispielhaftes Verfahren zum Herstellen einer Halbleitervorrichtung wird nun unter Bezugnahme auf die 2 und 22 bis 29 beschrieben werden. Die 22 bis 29 veranschaulichen Querschnittsansichten, welche Strukturen bzw. Aufbauten in Zwischenprozessstufen beim Herstellungsverfahren einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform abbilden.
  • Bezug nehmend auf 22 werden die erste vergrabene Schicht 110 vom N-Typ und die zweite vergrabene Schicht 210 vom N-Typ in einem Bulk-Substrat 100 vom P-Typ gebildet. Beispielsweise können Maskenmuster (nicht gezeigt), welche Bereiche haben, welche darin begrenzt bzw. definiert sind, an bzw. auf dem Bulk-Substrat 100 vom P-Typ gebildet werden. Die Bereiche in den Maskenmustern können potentielle Bereiche zum Bilden der ersten vergrabenen Schicht 110 vom N-Typ sein und der zweiten vergrabenen Schicht 210 vom N-Typ sein. Dann kann ein Fremdatom vom N-Typ in das Bulk-Substrat 100 vom P-Typ durch die Maskenmuster implantiert werden. Danach können die Maskenmuster entfernt werden und die erste vergrabene Schicht 110 vom N-Typ und die zweite vergrabene Schicht 210 vom N-Typ können in dem Bulk-Substrat 100 vom P-Typ gebildet werden.
  • Als nächstes kann eine vergrabene Schicht 301 vom P-Typ zwischen der ersten vergrabenen Schicht 110 vom N-Typ und der zweiten vergrabenen Schicht 210 vom N-Typ in dem Bulk-Substrat 100 vom P-Typ gebildet werden. Beispielsweise kann ein Maskenmuster (nicht gezeigt), welches einen Bereich hat, der darin definiert bzw. begrenzt ist, auf dem Bulk-Substrat 100 vom P-Typ gebildet werden und der Bereich kann ein potentieller Bereich zum Bilden der vergrabenen Schicht 301 vom P-Typ sein. Dann können Fremdatome vom P-Typ in das Bulk-Substrat 100 vom P-Typ implantiert werden, das Maskenmuster kann entfernt werden, und die vergrabene Schicht 301 vom P-Typ kann gebildet werden.
  • Bezug nehmend auf 23 kann eine epitaktische Schicht 200 vom N-Typ auf dem Bulk-Substrat 100 vom P-Typ gebildet werden. Beispielsweise kann die epitaktische Schicht 200 vom N-Typ durch beispielsweise selektives epitaktisches Wachstum (SEG = Selective Epitactial Growth) oder eine Festkörperepitaxie (SPE = Solid Phase Epitaxial) gebildet werden.
  • Als nächstes kann die Isolierschicht 300 vom P-Typ an einem Grenzgebiet des ersten Bereichs I und des zweiten Bereichs II gebildet werden. Die Isolierschicht 300 vom P-Typ kann gebildet werden beispielsweise durch Ionen-Implantation und Diffusion von Fremdatomen vorn P-Typ. Um die Anzahl der Masken zu verringern kann die Isolierschicht 300 vom P-Typ gebildet werden, wenn die tiefen Wannen 140 und 240 vom P-Typ beispielsweise der 24 gebildet werden oder der Basisbereich 295 vom P-Typ, beispielsweise der 27.
  • Bezug nehmend auf 24 können die erste tiefe Wanne 140 vom P-Typ und die zweite tiefe Wanne 240 vom P-Typ in der epitaktischen Schicht 200 vom N-Typ gebildet werden. Beispielsweise können Maskenmuster (nicht gezeigt), welche Bereiche darin behindert bzw. begrenzt haben, auf der epitaktischen Schicht 200 vom N-Typ gebildet werden, wobei die Bereiche potentielle Bereiche zum Bilden der ersten tiefen Wanne 140 vom P-Typ und der zweiten tiefe Wanne 240 vom P-Typ sind. Dann können Fremdatome vom P-Typ an oberen Abschnitten der ersten vergrabenen Schicht 110 vom N-Typ und der zweiten vergrabenen Schicht 210 vom N-Typ in dem Substrat 10 implantiert werden, die Maskenmuster können entfernt werden, und die erste tiefe Wanne 140 vom P-Typ und die zweite tiefe Wanne 240 vom P-Typ können gebildet werden. Eine Dotierungskonzentration der Fremdatome vom P-Typ zum Bilden der ersten tiefen Wanne 140 vom P-Typ und der zweiten tiefen Wanne 240 vom P-Typ kann in einem Bereich von ungefähr 1 × 1015 bis ungefähr 5 × 1016 Atome/cm3 sein. Der Bereich für die Störstellenkonzentration vom P-Typ kann innerhalb eines engeren Bereiches sein, welcher aufweist bzw. inkludiert, jedoch nicht beschränkt ist auf beispielsweise ungefähr 2 × 1015 bis ungefähr 4 × 1016 Atome/cm3, ungefähr 3 × 1015 bis ungefähr 3 × 1016 Atome/cm3, ungefähr 9 × 1015 bis ungefähr 1 × 1016 Atome/cm3, etc.
  • Bezug nehmend auf 25 können der erste Driftbereich 120 vom N-Typ und der zweite Driftbereich 220 vom N-Typ auf der epitaktischen Schicht 200 vom N-Typ gebildet werden. Beispielsweise können Maskenmuster (nicht gezeigt), welche Bereiche darin definiert bzw. begrenzt haben, auf der epitaktischen Schicht 200 vom N-Typ gebildet werden, und die Bereiche können potentielle Bereiche zum Bilden des ersten Driftbereichs 120 vom N-Typ und des zweiten Driftbereichs 220 vom N-Typ sein. Dann kann die Störstelle vom N-Typ in bzw. auf die epitaktische Schicht 200 vom N-Typ implantiert werden, die Maskenmuster können entfernt werden und der erste Driftbereich 120 vom N-Typ und der zweite Driftbereich 220 vom N-Typ können gebildet werden. Eine Dotierungskonzentration der Störstellen vom N-Typ zum Bilden des ersten Driftbereichs 120 vom N-Typ und des zweiten Driftbereichs 220 vom N-Typ kann in einem Bereich von ungefähr 5 × 1015 bis ungefähr 7 × 1016 Atome/cm3 liegen. Der Bereich für die Störstellenkonzentration vom N-Typ kann innerhalb eines engeren Bereichs sein, welcher einschließt bzw. inkludiert, jedoch nicht beschränkt ist auf beispielsweise ungefähr 7 × 1015 bis ungefähr 6 × 1016 Atome/cm3, ungefähr 9 × 1015 bis ungefähr 5 × 1016 Atome/cm3, ungefähr 2 × 1016 bis ungefähr 7 × 1016 Atome/cm3, etc.
  • Bezug nehmend auf 26 können der erste Isolierbereich 130 und der zweite Isolierbereich 230 auf dem ersten Driftbereich 120 vom N-Typ und dem zweiten Driftbereich 220 vom N-Typ gebildet werden. Der erste und der zweite Isolierbereich 130 und 230 können gebildet werden unter Verwendung beispielsweise eines Grabenisolations-Vorgangs (shallow trench isolation (STI) process). Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise können der erste und der zweite Isolierbereich 130 und 230 gebildet werden unter Verwendung beispielsweise eines lokalen Oxidationsvorgangs von Silizium (LOCOS = Local Oxidation of Silicon). Um die Halbleitervorrichtung, welche in 2 gezeigt ist, herzustellen, kann die Länge des ersten Isolierbereichs 130 gleich oder größer gefertigt werden als die Länge des zweiten Isolierbereichs 230.
  • Bezug nehmend auf 27 kann der Basisbereich 295 vom P-Typ zwischen der Isolierschicht 300 vom P-Typ und dem zweiten Driftbereich 220 vom N-Typ in dem zweiten Bereich II gebildet werden. Beispielsweise kann ein Maskenmuster (nicht gezeigt), welches einen Bereich darin definiert bzw. begrenzt hat, auf der epitaktischen Schicht 200 vom N-Typ gebildet werden, und der Bereich kann ein potentieller Bereich zum Bilden der Basisregion 295 vom P-Typ sein. Dann können P-Typ Störstellen in das Substrat 10 implantiert werden, das Maskenmuster kann entfernt werden, und der P-Typ Basisbereich 295 kann gebildet werden. In einer beispielhaften Ausführungsform, in welcher die Halbleitervorrichtung auf dem Substrat 10, das eine CMOS-Vorrichtung darauf hat, gebildet ist, kann der Basisbereich 295 vom P-Typ zur selben Zeit gebildet werden, wenn eine Wanne der CMOS-Vorrichtung vom P-Typ gebildet wird. Eine Dotierungskonzentration der Störstellen vom N-Typ zum Bilden des Basisbereichs 295 vom P-Typ kann in einem Bereich von ungefähr 1 × 1016 bis ungefähr 5 × 1017 Atome/cm3 sein. Der Bereich für die Konzentration der Störstellen vom N-Typ kann innerhalb eines engeren Bereiches sein, welcher inkludiert bzw. aufweist, jedoch nicht beschränkt ist auf beispielsweise ungefähr 2 × 1016 bis ungefähr 4 × 1017 Atome/cm3, ungefähr 5 × 1016 bis ungefähr 1 × 1017 Atome/cm3, ungefähr 9 × 1016 bis ungefähr 3 × 1017 Atome/cm3, etc.
  • Bezug nehmend auf 28 können die erste Gate Isolierschicht 133 und das erste Gate 180 auf bzw. an dem ersten Driftbereich 120 und dem ersten Isolierbereich 130 gebildet werden. Die zweite Gate Isolierschicht 233 und das zweite Gate 280 können auf dem zweiten Driftbereich 220 vom N-Typ und dem zweiten Isolierbereich 230 gebildet werden. Beispielsweise können eine Vor-Gate-Isolierschicht, welche aus beispielsweise Siliziumoxid gefertigt wird, und ein Vor-Gate, gefertigt aus beispielsweise Polysilizium, nacheinanderfolgend auf das Substrat 10 gestapelt werden. Als nächstes können die Vor-Gate-Isolierschicht und das Vor-Gate gemustert werden, um die erste Gate-Isolierschicht 133 und das erste Gate 180 und die zweite Gate-Isolierschicht 233 und das zweite Gate 280 zu bilden.
  • Bezug nehmend auf 29 kann der erste Körperbereich 151 vom P-Typ an einer Seite des ersten Gates 180 gebildet werden und der zweite Körperbereich 251 vom P-Typ kann an einer Seite des zweiten Gates 280 gebildet werden. Beispielsweise können Maskenmuster (nicht gezeigt), welche Bereiche darin definiert bzw. begrenzt haben, gebildet werden, und die Bereiche können potentielle Bereiche zum Bilden des ersten Körperbereichs 151 vom P-Typ und des zweiten Körperbereichs 251 vom P-Typ sein. Dann können Störstellen vom P-Typ in das Substrat 10 implantiert werden, die Maskenmuster können entfernt werden, und der erste Körperbereich 151 vom P-Typ und der zweite Körperbereich 251 vom P-Typ können gebildet werden. Eine Dotierungskonzentration der Störstellen vom P-Typ zum Bilden des ersten Körperbereichs 151 vom P-Typ und des zweiten Körperbereichs 251 vom P-Typ kann in einem Bereich von ungefähr 5 × 1016 bis ungefähr 8 × 1017 Atome/cm3 sein. Der Bereich für die Störstellenkonzentration vom N-Typ kann innerhalb eines engeren Bereiches sein, welcher einschließt, jedoch nicht beschränkt ist auf beispielsweise ungefähr 6 × 1016 bis ungefähr 7 × 1017 Atome/cm3, ungefähr 9 × 1016 bis ungefähr 4 × 1017 Atome/cm3, ungefähr 1 × 1017 bis ungefähr 3 × 1017 Atome/cm3, etc.
  • Bezug nehmend wiederum auf 2 können Störstellen vom P-Typ in das Substrat 10 implantiert werden, um den erste Körperkontaktbereich 125 vom P-Typ in dem ersten Körperbereich 151 vom P-Typ zu bilden, und um den zweiten Körperkontaktbereich 252 vom P-Typ in dem zweiten Körerbereich 251 vom P-Typ zu bilden. Dann können Störstellen vom N-Typ implantiert werden, um den ersten Source-Bereich 160 vom N-Typ, den ersten Drainbereich 170 vom N-Typ, den Emitterbereich 290 vom N-Typ und den zweiten Drainbereich 270 vom N-Typ zu bilden.
  • Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderer beispielhafter Ausführungsformen können durch einen Fachmann von dem beispielhaften Verfahren, welches in den 22 bis 29 abgebildet ist, abgeleitet werden. Beispielsweise wird die folgende Beschreibung sich auf Unterschiede zwischen den Herstellungsverfahren von anderen beispielhaften Ausführungsformen konzentrieren.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung, welche in 4 gezeigt ist, kann die Überlapplänge O2 zwischen dem zweiten Isolierbereich 230 und der zweiten tiefen Wanne 240 vom P-Typ gleich oder größer als die Überlapplänge O1 zwischen dem ersten Isolierbereich 130 und der ersten tiefen Wanne 140 vom P-Typ sein.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung, welche in 5 gezeigt ist, kann ein vorbestimmter Abschnitt der zweiten tiefen Wanne 240 vom P-Typ mit dem Basisbereich 295 vom P-Typ überlappen.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung, welche in 6 gezeigt ist, kann die Stufe des Bildens des Basisbereichs 295 vom P-Typ, welche in 27 gezeigt ist, ausgelassen werden, und der Körperbereich 251 vom P-Typ kann gebildet werden, um den Emitterbereich 290 vom N-Typ zu umgeben.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung, welche in 7 gezeigt ist, können Störstellen vom N-Typ in das Substrat 10 implantiert werden, um den zweiten Source-Bereich 260 vom N-Typ zu bilden, beispielsweise während einer Stufe des Bildens des ersten Source-Bereichs 160 vom N-Typ, des ersten Drainbereichs 170 vom N-Typ, des Emitterbereichs 290 vom N-Typ und des zweiten Drainbereichs 270 vom N-Typ.
  • Beim Herstellungsverfahren der Halbleitervorrichtung, welche in 9 gezeigt ist, können Störstellen vom P-Typ in das Substrat 10 implantiert werden, um den Emitterbereich 493 vom P-Typ zu bilden, beispielsweise während einer Stufe des Bildens des ersten Körperkontaktbereichs 152 vom P-Typ und des dritten Körperkontaktbereichs 452 vom P-Typ. Weiter können Störstellen vom N-Typ in das Substrat 10 implantiert werden, um den Störstellenbereich 491 vom N-Typ zu bilden, beispielsweise während einer Stufe des Bildens des ersten Source-Bereichs 160 vom N-Typ, des ersten Drainbereichs 170 vom N-Typ, des Emitterbereichs 490 vom N-Typ und des dritten Drainbereichs 470 vom N-Typ.
  • Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen beispielhaften Ausführungsformen können durch einen Fachmann aus dem beispielhaften Verfahren, welches in den 22 bis 29 abgebildet ist, und in Hinsicht auf die Beschreibung hinsichtlich der 4 bis 7 abgeleitet werden. Beispielsweise kann ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß den beispielhaften Ausführungsformen, welche in den 11 bis 14 gezeigt sind, abgeleitet werden.
  • In einem beispielhaften Verfahren zum Herstellen der Halbleitervorrichtung, welche in 16 gezeigt ist, kann ein vierter Isolierbereich 435 gebildet werden, wenn der erste Isolierbereich 130 und der dritte Isolierbereich 430 gebildet werden. Weiter können Störstellen vom P-Typ in das Substrat 10 implantiert werden, um den Emitterbereich 493 vom P-Typ und den Basiskontaktbereich 497 vom P-Typ während einer Stufe des Bildens des ersten Körperkontaktbereichs 152 vom P-Typ und des dritten Körperkontaktbereichs 452 vom P-Typ zu bilden.
  • Ein Herstellungsverfahren der Halbleitervorrichtung gemäß der Ausführungsform, welche gezeigt ist, kann beispielsweise von dem beispielhaften Verfahren, welches in den 22 bis 29 dargestellt ist, in Hinsicht auf die Beschreibung hinsichtlich der 18 bis 21 abgeleitet werden.
  • In dem beispielhaften Herstellungsverfahren der Halbleitervorrichtung kann, wenn LDMOS-Vorrichtungen in einem Ausgangs- bzw. Ausgabeport und eine ESD-Schutzvorrichtung vorgesehen sind, die LDMOS-Vorrichtungen unter Verwendung derselben Maske gefertigt werden. Die Durchbruchsspannung der LDMOS-Vorrichtung in der ESD-Schutzvorrichtung kann gleich zu oder kleiner als die Durchbruchsspannung der LDMOS-Vorrichtung in dem Ausgangs- bzw. Ausgabeport gefertigt werden. Als solches kann die Durchbruchsspannung der DLMOS-Vorrichtung in der ESD-Schutzvorrichtung gleich oder geringer als die Durchbruchsspannung der LDMOS-Vorrichtung in dem Ausgangs- bzw. Ausgabeport gehalten werden, beispielsweise für die gesamte Zeit, auch wenn eine Vorgangsdispersion erzeugt wird. Demzufolge kann eine Durchbruchsspannung der ESD-Schutzvorrichtung geringer sein als diejenige des Ausgabeports und zwar all die Zeit, gemäß einer beispielhaften Ausführungsform.
  • Im Wege der Zusammenfassung und Rückschau können integrierte Halbleiterschaltungs-(IC-)Vorrichtungen, welche durch eine CMOS-Technologie hergestellt werden, sensitiv durch eine Hochspannung und/oder einen hohen Strom, welcher durch eine elektrostatische Entladung bewirkt wird, welche beispielsweise aufgrund eines Kontakts mit einem ladungstragenden Objekt wie beispielsweise einem menschlichen Körper verursacht wird, betroffen sein. Beispielsweise mag, wenn die hohe Spannung oder der hohe Strom in einen IC-Chip induziert wird, der IC-Chip nicht richtig arbeiten, da beispielsweise eine Isolierschicht beschädigt wurde bzw. zerstört bzw. gebrochen sein kann und/oder ein Kanal durch die vorübergehende Leistung der elektrostatischen Entladung kurzgeschlossen sein kann.
  • In Gegensatz hierzu beziehen sich Ausführungsformen auf eine Halbleiter-IC-Vorrichtung, welche eine Schutzschaltung für eine elektrostatische Entladung aufweist, welche in Eingabe- bzw. Ausgabeschaltungen vorgesehen ist, um beispielsweise eine Entladeoperation im Voraus durchzuführen, um die Wahrscheinlichkeit, dass eine hohe Spannung oder ein hoher Strom in eine interne Vorrichtung der Halbleiter-IC-Vorrichtung induziert wird, zu verringern und/oder zu verhindern. Weiter beziehen sich Ausführungsformen auf eine Halbleitervorrichtung und ein Herstellungsverfahren hierfür, welche die Schutzvorrichtung vor einer elektrostatischen Entladung aufweisen, weiche eine Durchbruchsspannung geringer als eine Durchbruchsspannung eines Ausgangsports hat, auch wenn eine Vorgangsdispersion erzeugt wird.
  • Ausführungsformen, welche hierin beschrieben werden, beziehen sich auf Drauf sichten und/oder Querschnittsansichten im Wege von idealen schematischen Ansichten der beispielhaften Ausführungsformen. Demzufolge können die beispielhaften Ansichten abgewandelt werden, abhängig von Herstellungstechnologien und/oder Toleranzen. Demzufolge sind die Ausführungsformen nicht auf diejenigen, welche in den Ansichten gezeigt sind, beschränkt, sondern weisen Abwandlungen in der Konfiguration, welche auf der Basis von Herstellungsprozessen gebildet sind, auf. Demnach haben Bereiche, welche in den Figuren beispielhaft dargestellt sind, schematische Eigenschaften, und Formen von Bereichen, welche in Figuren gezeigt sind, stellen beispielhaft spezifische Formen von Bereichen von Elementen dar und beschränken die Aspekte der Ausführungsformen nicht.
  • Die Terminologie, welche hierin verwendet wird, ist ausschließlich zum Zweck des Beschreibens bestimmter Ausführungsformen und ist nicht vorgesehen, um für die Ausführungsformen beschränkend zu sein. Wenn hierin verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um auch die Pluralformen einzuschließen, solange es der Zusammenhang nicht klar anderweitig anzeigt. Es wird weiter verstanden werden, dass die Wortlaute „weist auf” und/oder „gefertigt aus”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen bzw. Arbeitsvorgängen, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch nicht die Anwesenheit oder die Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operation bzw. Arbeitsgängen, Elementen, Komponenten bzw. Bestandteilen und/oder Gruppen davon ausschließen.
  • Soweit nicht anderweitig definiert, haben alle Wortlaute (einschließlich technischer und wissenschaftlicher Wortlaute bzw. Terme), welche hierin verwendet werden dieselbe Bedeutung, wie sie allgemein durch einen Fachmann, zu dessen Gebiet die Erfindung gehört, verstanden werden. Es wird weiter verstanden werden, dass Begriffe bzw. Wortlaute wie diejenigen, die in gemeinhin verwendeten Wörterbüchern definiert sind, interpretiert werden sollten als eine Bedeutung habend, welche konsistent ist mit ihrer Bedeutung im Kontext bzw. Zusammenhang des relevanten Gebiets und der vorliegenden Offenbarung, und sie werden nicht in einem idealisierten oder übermäßig formalen Sinne interpretiert werden, soweit nicht ausdrücklich hierin definiert.
  • Beispielhafte Ausführungsformen sind hierin offenbart worden, und obwohl bestimmte Wortlaute bzw. Terme verwendet werden, werden sie ausschließlich verwendet und sind zu interpretieren in einem generischen und beschreibenden Sinn und nicht zum Zweck der Beschränkung. In einigen Fällen können, wie es für einen Fachmann im Gebiet wie demjenigen, in dem die vorlegende Anmeldung eingereicht ist, offensichtlich wäre, Merkmale, Charakteristiken und/oder Elemente, welche in Verbindung mit einer bestimmten Ausführungsform beschrieben sind, einzeln oder in Kombination mit Merkmalen, Charakteristiken und/oder Elementen, welche in Verbindung mit anderen Ausführungsformen beschrieben sind, verwendet werden, solange nicht anderweitig besonders angezeigt. Demzufolge wird es durch Fachleute verstanden werden, dass verschiedene Änderungen in Form und Detail getätigt werden können, ohne von dem Gedanken und dem Umfang der vorliegenden Erfindung, wie er in den folgenden Ansprüchen dargelegt ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2011-0003178 [0001]

Claims (37)

  1. Halbleitervorrichtung, die Folgendes aufweist: einen Ausgabeport, welcher eine erste lateral doppeldiffundierte Metalloxid-Halbleiter-(LDMOS-)Vorrichtung (1) aufweist; eine Vorrichtung (2, 5, 11) zum Schutz vor elektrostatischer Entladung, welche eine zweite LDMOS-Vorrichtung (4) und einen Bipolartransistor (3) aufweist, und welche den Ausgangsport vor einer elektrostatischen Entladung schützt, wobei eine Durchbruchsspannung der zweiten LDMOS-Vorrichtung (4) gleich oder niedriger als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung (1) ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste LDMOS-Vorrichtung (1) Folgendes aufweist: ein erstes Gate (180) auf einem Substrat (10); einen ersten Source-Bereich (160) an einer Seite des ersten Gates (180), wobei der erste Source-Bereich (160) einen ersten Leitfähigkeitstyp hat, einen ersten Körperbereich (151) unter dem ersten Source-Bereich (160) und den ersten Source-Bereich (160) umgebend, wobei der erste Körperbereich (151) einen zweiten Leitfähigkeitstyp hat, wobei der zweite Leitfähigkeitstyp unterschiedlich von dem ersten Leitfähigkeitstyp ist, einen ersten Körperkontaktbereich (152) in dem ersten Körperbereich (151), wobei der erste Körperkontaktbereich (152) den zweiten Leitfähigkeitstyp hat, einen ersten Drainbereich (170) an einer anderen Seite des ersten Gates (180), wobei der erste Drainbereich (170) den ersten Leitfähigkeitstyp hat, einen ersten Isolierbereich (130) in dem Substrat (10) zwischen dem ersten Source-Bereich (160) und dem ersten Drainbereich (170), wobei der erste Isolierbereich (130) einen Abschnitt des ersten Gates (180) überlappt, eine erste tiefe Wanne (140) unter dem ersten Körperbereich (151), wobei die erste tiefe Wanne (140) den zweiten Leitfähigkeitstyp hat, und eine erste vergrabene Schicht (110) unter der ersten tiefen Wanne (140), wobei die erste vergrabene Schicht (110) den ersten Leitfähigkeitstyp hat.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die zweite LDMOS-Vorrichtung (4) Folgendes aufweist: ein zweites Gate (280) auf dem Substrat (10), einen zweiten Körperbereich (251) an einer Seite des zweiten Gates (280), wobei der zweite Körperbereich (251) den zweiten Leitfähigkeitstyp hat; einen zweiten Körperkontaktbereich (252) in dem zweiten Körperbereich (251), wobei der zweite Körperkontaktbereich (252) den zweiten Leitfähigkeitstyp hat, einen zweiten Drainbereich (270) an einer anderen Seite des zweiten Gates (280), wobei der zweite Drainbereich (270) den ersten Leitfähigkeitstyp hat, einen zweiten Isolierbereich (230) in dem Substrat (10) zwischen dem zweiten Körperbereich (251) und dem zweiten Drainbereich (270), wobei der zweite Isolierbereich (230) einen Abschnitt des zweiten Gates (280) überlappt, eine zweite tiefe Wanne (240) unter dem zweiten Körperbereich (251), wobei die zweite tiefe Wanne (240) den zweiten Leitfähigkeitstyp hat, und eine zweite vergrabene (210) Schicht unter der zweiten tiefen Wanne (240), wobei die zweite vergrabene Schicht (210) den ersten Leitfähigkeitstyp hat.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die zweite LDMOS-Vorrichtung (4) einen zweiten Source-Bereich (260) in dem zweiten Körperbereich (251) aufweist, wobei der zweite Source-Bereich (260) den ersten Leitfähigkeitstyp hat.
  5. Halbleitervorrichtung nach Anspruch 3, wobei der Bipolartransistor (3) Folgendes aufweist: einen Emitterbereich (290), welcher von dem zweiten Körperbereich (251) beabstandet ist, wobei der Emitterbereich (290) den ersten Leitfähigkeitstyp hat, einen Basisbereich (295) unter dem Emitterbereich (290) und den Emitterbereich (290) umgebend, wobei der Basisbereich den zweiten Leitfähigkeitstyp hat, und den zweiten Drainbereich (270).
  6. Halbleitervorrichtung nach Anspruch 5, wobei der Bipolartransistor (3) eine epitaktische Schicht (200) unter dem Basisbereich (295) aufweist.
  7. Halbleitervorrichtung nach Anspruch 5, wobei der Basisbereich (295) in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne (240) ist.
  8. Halbleitervorrichtung nach Anspruch 5, wobei eine Dotierungskonzentration des Basisbereichs (295) höher ist als eine Dotierungskonzentration der zweiten tiefen Wanne (240) und niedriger als eine Dotierungskonzentration des zweiten Körperbereichs (251).
  9. Halbleitervorrichtung nach Anspruch 5, wobei ein erster Abstand von einer Bodenfläche des Substrats (10) zu einer Bodenfläche des Basisbereichs (295) größer ist als ein zweiter Abstand von der Bodenfläche des Substrats (10) zu einer Bodenfläche des zweiten Körperbereichs (251).
  10. Halbleitervorrichtung nach Anspruch 5, wobei: die erste LDMOS-Vorrichtung (1) einen ersten Driftbereich (120) aufweist, welcher unter dem ersten Isolierbereich (130) und dem ersten Drainbereich (170) ist, und der den ersten Isolierbereich (130) und den ersten Drainbereich (170) umgibt, wobei der erste Driftbereich (120) den ersten Leitfähigkeitstyp hat, und die zweite LDMOS-Vorrichtung (4) einen zweiten Driftbereich (220) aufweist, welcher unter dem zweiten Isolierbereich (230) und dem zweiten Drainbereich (270) ist, und der den zweiten Isolierbereich (230) und den zweiten Drainbereich (270) umgibt, wobei der zweite Driftbereich (220) den ersten Leitfähigkeitstyp hat.
  11. Halbleitervorrichtung nach Anspruch 5, wobei eine Länge des zweiten Isolierbereichs (230) gleich zu oder geringer als eine Länge des ersten Isolierbereichs (130) ist.
  12. Halbleitervorrichtung nach Anspruch 5, wobei eine zweite Überlapplänge zwischen dem zweiten Isolierbereich (230) und der zweiten tiefen Wanne (240) gleich zu oder größer als eine erste Überlapplänge zwischen dem ersten Isolierbereich (130) und der ersten tiefen Wanne (140) ist.
  13. Halbleitervorrichtung nach Anspruch 5, wobei ein Abschnitt des Basisbereichs (295) und ein Abschnitt der zweiten tiefen Wanne (240) einander überlappen.
  14. Halbleitervorrichtung nach Anspruch 13, wobei im Wesentlichen ein gesamtes Gebiet des Basisbereichs (295) in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne (240) ist.
  15. Halbleitervorrichtung nach Anspruch 3, wobei der Bipolartransistor (3) Folgendes aufweist: einen Emitterbereich (290) in dem zweiten Körperbereich (251), wobei der Emitterbereich (290) den ersten Leitfähigkeitstyp hat, den zweiten Körperbereich (251), welcher den Emitterbereich (290) umgibt, und den zweiten Drainbereich (270).
  16. Halbleitervorrichtung, die Folgendes aufweist: einen Ausgabeport, welcher eine erste lateral doppeldiffundierte Metalloxid-Halbleiter-(LDMOS-)Vorrichtung (1) aufweist; eine Vorrichtung (2, 5, 11) zum Schutz vor elektrostatischer Entladung, welche eine zweite LDMOS-Vorrichtung (4) und einen Thyristor (SCR 6) aufweist, und welche den Ausgangsport vor einer elektrostatischen Entladung schützt, wobei eine Durchbruchsspannung der zweiten LDMOS-Vorrichtung (4) gleich oder niedriger als eine Durchbruchsspannung der ersten LDMOS-Vorrichtung (1) ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei der Thyristor (SCR 6) einen NPN-Bipolartransistor (9) und einen PNP-Bipolartransistor (89) aufweist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die erste LDMOS-Vorrichtung (1) Folgendes aufweist: ein erstes Gate (180) auf einem Substrat (10); einen ersten Source-Bereich (160) an einer Seite des ersten Gates (180), wobei der erste Source-Bereich (160) einen ersten Leitfähigkeitstyp hat, einen ersten Körperbereich (151) unter dem ersten Source-Bereich (160) und den ersten Source-Bereich (160) umgebend, wobei der erste Körperbereich (151) einen zweiten Leitfähigkeitstyp hat, wobei der zweite Leitfähigkeitstyp unterschiedlich von dem ersten Leitfähigkeitstyp ist, einen ersten Körperkontaktbereich (152) in dem ersten Körperbereich (151), wobei der erste Körperkontaktbereich (152) den zweiten Leitfähigkeitstyp hat, einen ersten Drainbereich (170) an einer anderen Seite des ersten Gates (180), wobei der erste Drainbereich (170) den ersten Leitfähigkeitstyp hat, einen ersten Isolierbereich (130) in dem Substrat (10) zwischen dem ersten Source-Bereich (160) und dem ersten Drainbereich (170), wobei der erste Isolierbereich (130) einen Abschnitt des ersten Gates (180) überlappt, eine erste tiefe Wanne (140) unter dem ersten Körperbereich (151), wobei die erste tiefe Wanne (140) den zweiten Leitfähigkeitstyp hat, und eine erste vergrabene Schicht (110) unter der ersten tiefen Wanne (140), wobei die erste vergrabene Schicht (110) den ersten Leitfähigkeitstyp hat.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die zweite LDMOS-Vorrichtung (4) Folgendes aufweist: ein zweites Gate (280) auf dem Substrat (10), einen zweiten Körperbereich (251) an einer Seite des zweiten Gates (280), wobei der zweite Körperbereich (251) den zweiten Leitfähigkeitstyp hat, einen zweiten Körperkontaktbereich (252) in dem zweiten Körperbereich (251), wobei der zweite Körperkontaktbereich (252) den zweiten Leitfähigkeitstyp hat, einen zweiten Drainbereich (270) an einer anderen Seite des zweiten Gates (280), wobei der zweite Drainbereich (270) den ersten Leitfähigkeitstyp hat, einen zweiten Isolierbereich (230) in dem Substrat (10) zwischen dem zweiten Körperbereich (251) und dem zweiten Drainbereich (270), wobei der zweite Isolierbereich (230) einen Abschnitt des zweiten Gates (280) überlappt, eine zweite tiefe Wanne (240) unter dem zweiten Körperbereich (251), wobei die zweite tiefe Wanne (240) den zweiten Leitfähigkeitstyp hat, und eine zweite vergrabene Schicht (210) unter der zweiten tiefen Wanne (240), wobei die zweite vergrabene Schicht (210) den ersten Leitfähigkeitstyp hat.
  20. Halbleitervorrichtung nach Anspruch 19, wobei eine Länge des zweiten Isolierbereichs (230) gleich zu oder geringer als eine Länge des ersten Isolierbereichs (130) ist.
  21. Halbleitervorrichtung nach Anspruch 19, wobei eine zweite Überlapplänge zwischen dem zweiten Isolierbereich (230) und der zweiten tiefen Wanne (240) gleich zu oder größer als eine erste Überlapplänge zwischen dem ersten Isolierbereich (130) und der ersten tiefen Wanne (140) ist.
  22. Halbleitervorrichtung nach Anspruch 19, wobei der NPN-Bipolartransistor (9) einen Emitterbereich (490), welcher den ersten Leitfähigkeitstyp hat, und einen Basisbereich (495) aufweist, welcher den zweiten Leitfähigkeitstyp hat, wobei der Emitterbereich (490), welcher den ersten Leitfähigkeitstyp hat, von dem zweiten Körperbereich (251), und dem Basisbereich (495), welcher unter dem Emitterbereich (490) des ersten Leitfähigkeitstyps ist und den Emitterbereich (490) des ersten Leitfähigkeitstyp umgibt, und von dem zweiten Drainbereich (270) beabstandet ist, und der PNP-Bipolartransistor (8) einen Emitterbereich (493), welcher den zweiten Leitfähigkeitstyp hat, und eine epitaktische Schicht (200) aufweist, welche den ersten Leitfähigkeitstyp hat, wobei der Emitterbereich (493), welcher den zweiten Leitfähigkeitstyp hat, zwischen dem zweiten Drainbereich (270) und dem zweiten Isolierbereich (230) ist, und die epitaktische Schicht (200) auf der zweiten vergrabenen Schicht (210) und dem zweiten Körperkontaktbereich (252) ist.
  23. Halbleitervorrichtung nach Anspruch 22, wobei die Vorrichtung (2, 5, 11) zum Schutz vor elektrostatischer Entladung einen Störstellenbereich aufweist, welcher den ersten Leitfähigkeitstyp hat, wobei der Störstellenbereich zwischen dem zweiten Isolierbereich (230) und dem Emitterbereich (493) ist, welcher den zweiten Leitfähigkeitstyp hat.
  24. Halbleitervorrichtung nach Anspruch 23, weiterhin aufweisend einen Poly-Widerstand, welcher mit dem zweiten Körperkontaktbereich (252) verbunden ist.
  25. Halbleitervorrichtung nach Anspruch 19, wobei der NPN-Bipolartransistor (9) den zweiten Drainbereich (270), einen Basisbereich, welcher den zweiten Leitfähigkeitstyp hat und der an einer Seite des zweiten Körperbereichs (251) ist, und einen Emitterbereich (490) aufweist, welcher den ersten Leitfähigkeitstyp hat, wobei der Emitterbereich (490), der den ersten Leitfähigkeitstyp hat, auf dem Basisbereich (495) und dem zweiten Körperbereich (251) ist, während er sich über den Basisbereich (495) und den zweiten Körperbereich (251) erstreckt, und der PNP-Bipolartransistor (8) einen Emitterbereich (493), welcher den zweiten Leitfähigkeitstyp hat, und eine epitaktische Schicht (200) aufweist, welche den ersten Leitfähigkeitstyp hat, wobei der Emitterbereich (493), der den zweiten Leitfähigkeitstyp hat, zwischen dem zweiten Drainbereich (270) und dem zweiten Isolierbereich (230) ist, und die epitaktische Schicht (200), die den ersten Leitfähigkeitstyp hat, auf der zweiten vergrabenen Schicht (210) und dem zweiten Körperkontaktbereich (252) ist.
  26. Halbleitervorrichtung nach Anspruch 25, weiterhin aufweisend einen dritten Isolierbereich (430) zwischen dem zweiten Drainbereich (270) und dem Emitterbereich (493), welcher den zweiten Leitfähigkeitstyp hat.
  27. Herstellungsverfahren für eine Halbleitervorrichtung, wobei die Halbleitervorrichtung ein Substrat (10) aufweist, welches einen ersten Bereich und einen zweiten Bereich darin definiert hat, wobei der erste Bereich eine erste LDMOS-Vorrichtung (1) eines Ausgangsports darin gebildet hat, wobei der zweite Bereich eine Vorrichtung (2, 5, 11) zum Schutz vor elektrostatischer Entladung darin gebildet hat und wobei die Vorrichtung (2, 5, 11) zum Schutz vor elektrostatischer Entladung eine zweite LDMOS-Vorrichtung (4) und einen Bipolartransistor (3) aufweist, wobei das Verfahren Folgendes aufweist: Bilden einer ersten vergrabenen Schicht (110) in dem ersten Bereich und einer zweiten vergrabenen Schicht (210) in dem zweiten Bereich durch Implantieren von Fremdatomen eines ersten Leitfähigkeitstyps in das Substrat (10); Bilden einer ersten tiefen Wanne (140) in dem ersten Bereich und einer zweiten tiefen Wanne (240) in dem zweiten Bereich durch ein Implantieren von Fremdatomen eines zweiten Leitfähigkeitstyps in das Substrat (10); Bilden eines ersten Isolierbereichs (130) in dem ersten Bereich und eines zweiten Isolierbereichs (230) in dem zweiten Bereich; Bilden eines ersten Gates (180) auf dem Substrat (10) in dem ersten Bereich und eines zweiten Gates (280) auf dem Substrat (10) in dem zweiten Bereich; Bilden eines ersten Körperbereichs (151) in dem ersten Bereich und eines zweiten Körperbereichs (251) in dem zweiten Bereich durch ein Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps in das Substrat (10); und Implantieren von Fremdatomen des ersten und des zweiten Leitfähigkeitstyps in das Substrat (10), um einen ersten Körperkontaktbereich (152) des zweiten Leitfähigkeitstyps in dem ersten Körperbereich (151) und einen zweiten Körperkontaktbereich (252) des zweiten Leitfähigkeitstyps in dem zweiten Körperbereich (251), einen ersten Source- und Drainbereich (160, 170) des ersten Leitfähigkeitstyps in dem ersten Bereich, einen Emitterbereich des ersten Leitfähigkeitstyps in dem zweiten Bereich und einen zweiten Drainbereich (270) des ersten Leitfähigkeitstyps in dem zweiten Bereich zu bilden.
  28. Herstellungsverfahren nach Anspruch 27, wobei der zweite Isolierbereich (230) gebildet wird, um eine Länge zu haben, welche gleich zu oder kleiner ist als eine Länge des ersten Isolierbereichs (130).
  29. Herstellungsverfahren nach Anspruch 27, wobei der zweite Isolierbereich (230) gebildet wird, um eine zweite Überlapplänge zwischen dem zweiten Isolierbereich (230) und der zweiten tiefen Wanne (240) zu haben, welche gleich zu oder größer ist als eine erste Überlapplänge zwischen dem ersten Isolierbereich (130) und der ersten tiefen Wanne (140).
  30. Herstellungsverfahren nach Anspruch 27, weiterhin nach dem Bilden des ersten und zweiten Isolierbereichs (130, 230) und vor dem Bilden des ersten und zweiten Gates (180, 280) aufweisend ein Bilden eines Basisbereichs in dem zweiten Bereich durch ein Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps in das Substrats (10).
  31. Herstellungsverfahren nach Anspruch 30, wobei ein Abschnitt des Basisbereichs gebildet wird, um mit der zweiten tiefen Wanne (240) zu überlappen derart, dass andere Abschnitte des Basisbereichs in einer nichtüberlappenden Beziehung mit der zweiten tiefen Wanne (240) sind.
  32. Herstellungsverfahren nach Anspruch 31, wobei eine Dotierungskonzentration des Basisbereichs höher ist als eine Dotierungskonzentration der zweiten tiefen Wanne (240) und geringer als eine Dotierungskonzentration des zweiten Körperbereichs (251).
  33. Herstellungsverfahren nach Anspruch 31, wobei ein erster Abstand von einer Bodenfläche des Substrats (10) zu einer Bodenfläche des Basisbereichs größer ist als ein zweiter Abstand von der Bodenfläche des Substrats (10) zu einer Bodenfläche des zweiten Körperbereichs (251).
  34. Herstellungsverfahren nach Anspruch 27, weiterhin nach dem Bilden der ersten und der zweiten tiefen Wanne (240) und vor dem Bilden des ersten und zweiten Isolierbereichs (130, 230) aufweisend ein Bilden eines ersten Driftbereichs (120) in dem ersten Bereich und eines zweiten Driftbereichs (220) in dem zweiten Bereich durch einen zweiten Vorgang des Implantierens von Fremdatomen des ersten Leitfähigkeitstyps in das Substrat (10).
  35. Herstellungsverfahren nach Anspruch 27, weiterhin nach dem Bilden der ersten und zweiten vergrabenen Schicht (210) und vor dem Bilden der ersten und zweiten tiefen Wanne (240) aufweisend ein Bilden einer epitaktischen Schicht (200), welche den ersten Leitfähigkeitstyp hat, auf der ersten und zweiten vergrabenen Schicht (210).
  36. Herstellungsverfahren nach Anspruch 27, weiterhin aufweisend ein Bilden eines Emitterbereichs, welcher den zweiten Leitfähigkeitstyp hat, in dem zweiten Bereich während des Bildens des zweiten Körperkontaktbereichs (252), welcher den zweiten Leitfähigkeitstyp hat, in dem zweiten Körperbereich (251) durch ein Implantieren von Fremdatomen des zweiten Leitfähigkeitstyps in das Substrat (10).
  37. Herstellungsverfahren nach Anspruch 36, weiterhin aufweisend ein Bilden eines dritten Isolierbereichs (430) in dem zweiten Bereich während des Bildens des ersten und zweiten Isolierbereichs (130, 230).
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