DE102006031538A1 - Integrierte Halbleiteranordnung und Herstellverfahren dafür - Google Patents

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Abstract

Die Erfindung betrifft eine integrierte Halbleiteranordnung und ein Herstellverfahren dafür, bei der in einer eine Elektrodenstruktur (Drain 9) eines Leistungstransistors enthaltenden ersten Halbleiterwanne (4a), die gegenüber anderen Bereichen der Halbleiteranordnung durch einen isolierenden tiefen Graben (TR<SUB>iso</SUB>) isoliert ist, eine weitere Halbleiterwanne oder ein Halbleitergebiet mit gegenüber dem Leitungstyp der ersten Halbleiterwanne (4a) invertierten Leitungstyp eingesetzt wird, welche mit dem Substrat (1) einen parasitären Bipolartransistor (Tp) bildet. Durch Verbinden der zuletzt genannten Halbleiterwanne (14) mit der Drainelektrode (9) des Leistungstransistors wird im Falle von negativem Elektrodenpotenzial des Leistungstransistors durch den parasitären PNP-Transistor (Tp) der größte Teil des Rückstroms, der in diesem Fall aus Löchern besteht, übernommen.

Description

  • Die Erfindung betrifft eine integrierte Halbleiteranordnung mit einer ersten und zweiten Halbleiterwanne, die beiden mit demselben zweiten Leitungstyp nebeneinander und voneinander isoliert im selben Substrat des ersten Leitungstyp gebildet sind und die eine Hauptfläche der Halbleiteranordnung definieren, wobei in der ersten Halbleiterwanne Elektrodenstrukturen eines Leistungstransistors gebildet sind und die Isolation zwischen der ersten und zweiten Halbleiterwanne durch ein in wenigstens einen tiefen, von der Hauptfläche bis in das Substrat reichenden Graben eingebrachtes Isoliermaterial gebildet ist, und ein Herstellverfahren dafür.
  • Der Leistungstransistor einer derartigen integrierten Halbleiteranordnung kann beispielsweise ein DMOS-, HVMOS-, MedV-MOS-, NiederV-MOS- oder Bipolartransistor sein, der zusammen mit anderen Bauelementen in einem Halbleiterkörper vorgesehen ist.
  • Es hat sich nun gezeigt, dass bei derartigen integrierten Halbleiteranordnungen, wenn beispielsweise ein N-DMOS-Transistor mit einer n-leitenden Drainzone in einer Low-Side-Anwendung betrieben wird, das Potenzial dieser Drainzone durch einen Kurzschluss oder durch eine induktive Last auf einen Wert gezogen werden kann, der gegenüber einer p-leitenden Isolationszone kleiner als 0 V ist. Dabei wird die Drain-Substratdiode in Vorwärtsrichtung gepolt und es können sehr grobe Ströme bis zu mehreren Ampere in das Substrat fließen. Im Falle von N-DMOS-Transistoren sind es Elektronen, die im Substrat Minoritätsladungsträger sind.
  • Hierzu sei auf die beiliegende 1 verwiesen, bei der in einem links gezeichneten und mit I bezeichneten Abschnitt eines Halbleiterkörpers in einer ersten Halbleiterwanne 4a auf oder in einem p-Substrat 1 ein N-DMOS-Transistor liegt, der hier durch dessen bis zur Hauptfläche H reichende n+-dotierte Drainzone 9 schematisch dargestellt ist, die ein einen Rückstrom injizierendes negatives Injektionspotenzial Vinj < 0 V führt. Ferner sind in einem rechts gezeichneten und mit II bezeichneten zweiten Abschnitt des in 1 gezeigten Halbleiterkörpers in einer zweiten n-Halbleiterwanne 4b von der Hauptfläche H aus Halbleiterzonen 6, 7 unterschiedlichen Leitungstyps, z.B. Halbleiterzonen eines PMOS- und eines NMOS-Transistors gebildet. Die Halbleiterzonen 6 des PMOS-Transistors liegen in einer n-dotierten Halbleiterwanne 5a, und die Halbleiterzonen 7 des NMOS-Transistors in einer angrenzenden p-Halbleiterwanne 5b, die beide nebeneinander in der zuvor erwähnten zweiten n-Halbleiterwanne 4b gebildet sind. Zwischen dem p-Substrat 1 und der ersten Halbleiterwanne 4a einerseits und dem p-Substrat 1 und der zweiten Halbleiterwanne 4b andererseits liegen jeweils n+-dotierte vergrabene Schichten 2a und 2b. Die vergrabene Schicht 2a steht in der Tiefe der ersten Halbleiterwanne 4a mit der Drain-Elektrode 9 des genannten N-DMOS-Leistungstransistors in Verbindung, während die vergrabene Schicht 2b über einen n+-Sinker 3 mit einem bestimmten Wannenpotenzial Vn-well in Verbindung gebracht ist. Ferner sind in 1 die Gateanschlüsse jeweils des PMOS-Transistors und des NMOS-Transistors in der zweiten Halbleiterwanne 4b jeweils mit Gatepotenzial VG beaufschlagt.
  • Die im oben geschilderten Fall von der unter das p-Substratpotenzial gezogenen Drainzone 9 injizierten negativen Ladungsträger sind in 1 mit Pfeilen veranschaulicht, die mit dem Symbol e– bezeichnet sind. Diese injizierten Ladungsträger fließen von der Drainzone 9 über das Substrat in den n+-Sinker 3 und können zu einem Fehlverhalten oder zur Zerstörung des Chips führen. Dieses Problem oder Fehlverhalten lässt sich mit einer in 1 mit der Bezugsziffer 8 angedeuteten p+-Isolation nicht immer lösen.
  • 2 zeigt eine bislang verwendete Schutzringkonstruktion, welche im Vergleich mit der Halbleiteranordnung der 1 durch eine zusätzliche zweite p+-Isolation 8b gebildet wird. Die von der Drainzone 9 des benachbarten N-DMOS-Transistors injizierten Elektronen e– sind durch Pfeile markiert. Die in 2 gezeigte Struktur mit den beiden in das p-Substrat 1 reichenden aktiven Schutzringen 8a, 8b ist ohne eine Trenchisolation effizient, weil mehr als 80 % der in das Substrat injizierten Elektronen an der Oberfläche in die p+-Isolation 8a, 8b injiziert wird. Über die vergrabene Schicht 2b werden wenige Elektronen injiziert, weil der Anschluss des n+-Sinkers 3 an die vergrabene Schicht 2b einige Ohm beträgt. Somit herrscht der größte Spannungsabfall zwischen injizierender n-Wanne 4a und dem p-Substrat 1 an der Oberfläche. Die Gebiete 9, 8 und 3 bilden einen sich selbst zusteuernden Bipolartransistor, wobei 9 dessen Emitter, 8a dessen Basis und 3 dessen Kollektor bilden. Basis 8 und Kollektor 3 sind dabei kurzgeschlossen.
  • Würde man jetzt Trenches zur Isolation der injizierenden Bauelemente, d.h. der in 2 links angedeuteten Drain-Zone 9 des N-DMOS-Leistungstransistors verwenden, so würden die Elektronen e– im Wesentlichen über die vergrabene Schicht 2a in das Substrat injiziert werden. Dann lässt sich die aktive Schutzringstruktur gemäß 2 aber nicht mehr konstruieren. Oberflächliche Schutzringe können die injizierten Elektronen nicht aufsaugen.
  • 3 zeigt eine normale Situation in einer HV-CMOS- oder BCD-Technologie. Die erste Wanne 4a im linken Abschnitt I liegt über die Elektrodenstruktur 9 des (nicht gezeigten) Leistungstransistors auf niedrigerem Potenzial als das Substrat 1 (Vinj < 0 V). Aus diesem Grunde werden Elektronen e– in das p-Substrat 1 injiziert. Die Elektronen e– werden zur zweiten Wanne 4b im rechten Abschnitt II diffundieren und die dort liegenden (nicht dargestellten) Bauelemente stören. Anders als bei den in den 1 und 2 dargestellten Halblei teranordnungen ist die Isolation zwischen der ersten Halbleiterwanne 4a und der zweiten Halbleiterwanne 4b durch eine Trenchisolation hergestellt, die aus einem von der Hauptfläche H bis in das Substrat 1 reichenden und mit Isoliermaterial (Oxid) O ausgekleideten tiefen Graben TRiso besteht, der mit Polysilizium (Poly) gefüllt ist.
  • Es ist Aufgabe der Erfindung, eine gattungsgemäße integrierte Halbleiteranordnung mit Trenchisolation und ein Herstellverfahren dafür so anzugeben, dass die oben geschilderten Probleme vermieden werden können, so dass die das Fehlverhalten der sonstigen Strukturen der Halbleiteranordnung durch die unter das Substratpotenzial gezogene Elektrodenstruktur des Leistungstransistors verursachenden injizierten Ladungsträger aus dem Substrat abgezogen werden können.
  • Der Erfindung liegt das Prinzip zugrunde, die im Rückstrominjektionsfall im p-Substrat die Majoritätsträger bildenden Löcher über einen in der im linken Abschnitt I liegenden ersten Wanne 4a mit dem Substrat gebildeten parasitären PNP-Transistor abzuführen.
  • Entsprechend diesem Prinzip wird die obige Aufgabe gemäß einem ersten wesentlichen Aspekt der Erfindung gelöst durch eine integrierte Halbleiteranordnung mit einer ersten und zweiten Halbleiterwanne, die beiden mit demselben zweiten Leitungstyp nebeneinander und voneinander isoliert im selben Substrat des ersten Leitungstyp gebildet sind und die eine Hauptfläche der Halbleiteranordnung definieren, wobei in der ersten Halbleiterwanne Elektrodenstrukturen eines Leistungstransistors gebildet sind und die Isolation zwischen der ersten und zweiten Halbleiterwanne durch ein in wenigstens einen tiefen, von der Hauptfläche bis in das Substrat reichenden Graben eingebrachtes Isoliermaterial gebildet ist, dadurch gekennzeichnet, dass in der ersten Halbleiterwanne getrennt vom Substrat wenigstens eine dritte Halbleiterwanne des ersten Leitungstyps oder wenigstens ein Halbleitergebiet des ersten Leitungstyps gebildet und mit einer Elektrodenstruktur des Leistungstransistors verbunden ist, die im Falle sie mit negativem Potenzial beaufschlagt ist, einen Rückstrom injiziert, so dass die mindestens eine dritte Halbleiterwanne bzw. das Halbleitergebiet den Kollektor, die Rückstrom injizierende Elektrodenstruktur des Leistungstransistors die Basis und das Substrat den Emitter eines parasitären Bipolartransistors bilden, dessen Basis mit seinem Kollektor kurzgeschlossen ist und der im Falle des negativen Potenzials der genannten Elektrodenstruktur des Leistungstransistors den größten Teil des Rückstroms übernimmt.
  • Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiteranordnung ist der erste Leitungstyp der p-Leitungstyp und der zweite Leitungstyp der n-Leitungstyp.
  • Somit kann durch den Einbau einer p-Wanne, die mit der im Falle eines negativen Potenzials den Rückstrom injizierenden Elektrodenstruktur des Leistungstransistors verbunden ist (beispielsweise bei einem N-MOS-Leistungstransistor mit dessen Drain) wird der größte Teil des aus Löchern bestehenden Rückstroms durch den mit dem Substrat gebildeten parasitären Bipolartransistor übernommen. Obwohl die Erfindung mindestens eine dritte Halbleiterwanne in der ersten Halbleiterwanne definiert, können in der ersten Halbleiterwanne auch mehrere dritte Halbleiterwannen gebildet und über die gesamte Fläche der ersten Halbleiterwanne verteilt sein.
  • Ist gemäß einem Ausführungsbeispiel zwischen dem Substrat und der ersten Halbleiterwanne eine vergrabene Schicht (buried layer) des zweiten Leitungstyps gebildet, die mit der den Rückstrom injizierenden Elektrodenstruktur des Leistungstransistors in der Tiefe der ersten Halbleiterwanne in Verbindung steht, muss diese vergrabene Schicht an der Stelle bzw. den Stellen des parasitären Bipolartransistors ausgespart bzw. unterbrochen sein. Allerdings wirkt sich dies negativ auf den Einschaltwiderstand des Leistungstransistors aus.
  • Am bevorzugtesten wird die wenigstens eine dritte Halbleiterwanne zur Bildung des parasitären Bipolartransistors im Falle eines quasi vertikalen DMOS-Leistungstransistors am Rand des DMOS-Transistors zwischen dem Isolationsgraben und der als n+-Sinker ausgeführten Drainelektrode des Leistungstransistors positioniert.
  • Zusätzlich kann bei der erfindungsgemäßen Halbleiteranordnung zwischen dem Substrat und der zweiten Halbleiterwanne eine weitere vergrabene Schicht des zweiten Leitungstyps gebildet sein.
  • Bei der erfindungsgemäßen Halbleiteranordnung kann der Leistungstransistor als DMOS-, HVMOS-, MedV-MOS-, NiederV-MOS- oder auch als Bipolartransistor vorliegen.
  • Außerdem ist es möglich, das erfindungsgemäße Prinzip auch für NPN-Transistoren und PMOS-Transistoren anzuwenden. Der in der ersten Wanne gebildete parasitäre Bipolartransistor wäre dann ein NPN-Transistor und würde als Rückstrom minderer bzw. zur Abfuhr von Minoritätsträgern des Rückstroms fungieren. In diesem Falle wäre der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp.
  • Weiterhin wird die obige Aufgabe gemäß einem zweiten wesentlichen Aspekt der Erfindung gelöst durch ein Verfahren zur Herstellung einer integrierten Halbleiteranordnung, bei dem im selben Substrat eines ersten Leitungstyps einander benachbart und voneinander isoliert eine erste und zweite Halbleiterwanne des dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps gebildet werden, die eine Hauptfläche der Halbleiteranordnung definieren, in der ersten Halbleiterwanne Elektrodenstrukturen eines Leistungstransistors gebildet werden, und zwischen der ersten und zweiten Halbleiterwanne wenigstens ein von der Hauptfläche bis in das Substrat reichender tiefer Graben gebildet und in diesen ein die Isolation zwischen der ersten und zweiten Halbleiterwanne bewirkendes Isoliermaterial eingebracht wird, dadurch gekennzeichnet, dass das Verfahren außerdem folgende Schritte aufweist: Bildung mindestens einer dritten Halbleiterwanne des ersten Leitungstyps oder mindestens eines Halbleitergebiets des ersten Leitungstyps innerhalb der ersten Halbleiterwanne und Verbindung des genannten Halbleitergebiets oder der dritten Halbleiterwanne mit einer Elektrodenstruktur des Leistungstransistors, die im Falle eines ihr anliegenden negativen Potenzials einen Rückstrom injiziert, so dass die mindestens eine dritte Halbleiterwanne bzw. das Halbleitergebiet den Kollektor, die den Rückstrom injizierende Elektrodenstruktur des Leistungstransistors die Basis und das Substrat den Emitter eines parasitären Bipolartransistors bilden, dessen Kollektor mit seiner Basis kurzgeschlossen ist.
  • Die obigen und weitere vorteilhafte Merkmale einer erfindungsgemäßen integrierten Halbleiteranordnung und eines erfindungsgemäßen Herstellverfahrens werden nachstehend in der Beschreibung bezogen auf die beiliegenden Zeichnungsfiguren näher erläutert.
  • Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 einen schematischen Querschnitt durch eine eingangs bereits erläuterte integrierte Halbleiteranordnung mit einem Leistungstransistor, anhand dessen die durch die Erfindung zu lösenden Probleme geschildert wurden;
  • 2 (eingangs bereits erläutert) einen schematischen Querschnitt durch eine Halbleiteranordnung etwa gemäß 1, jedoch mit einer aktiven Schutzringstruktur;
  • 3 (eingangs bereits erläutert) einen schematischen Querschnitt einer integrierten Halbleiteranordnung in HV-, CMOS- oder BCD-Technologie mit einem als Isolation zwischen einer ersten Halbleiterwanne und einer zweiten Halbleiterwanne dienenden tiefen Graben zur Erklärung der Elektroneninjektion in das Substrat von einer in der linken Halbleiterwanne liegenden Elektrodenstruktur des Leistungstransistors;
  • 4A einen schematischen Querschnitt durch eine einem ersten Ausführungsbeispiel entsprechende erfindungsgemäße integrierte Halbleiteranordnung;
  • 4B einen schematischen Querschnitt durch eine einer vorteilhaften Variante des ersten Ausführungsbeispiels entsprechende erfindungsgemäße integrierte Halbleiteranordnung und
  • 5 einen schematischen Querschnitt durch eine einem zweiten Ausführungsbeispiel entsprechende integrierte Halbleiteranordnung gemäß der Erfindung.
  • Nachstehend werden bevorzugte Ausführungsbeispiele erfindungsgemäßer integrierter Halbleiteranordnungen, die als Leistungstransistor beispielhaft einen N-DMOS-Transistor enthalten und bei denen der erste Leitungstyp der p-Leitungstyp und der zweite Leitungstyp der n-Leitungstyp ist.
  • Das nachstehend beschriebene Konzept des einen Großteil des Rückstroms übernehmenden, in der linken (ersten) Halbleiterwanne mit dem Substrat realisierten parasitären Bipolartransistor gilt auch für den Fall andersartiger Leistungstransistoren, z.B. für HVMOS-, MedV-MOS-, NiederV-MOS- und auch für Bipolartransistoren solange diese in einer Halbleiterwanne mit einem zum Leitungstyp des Substrats entgegengesetzten Leitungstyp gebildet sind. Natürlich gilt das erfindungsgemäße Prinzip auch, wenn die Leitungstypen bzw. Dotierungstypen für die jeweiligen Halbleiterbereiche invertiert werden (statt dem p-Leitungstyp wird der n-Leitungstyp und statt dem n-Leitungstyp der p-Leitungstyp verwendet).
  • Gemäß der Querschnittsdarstellung der 4A, die ein erstes Ausführungsbeispiel einer erfindungsgemäßen integrierten Halbleiteranordnung zeigt, liegen in einem gemeinsamen p-Substrat 1 eine erste n-leitende Halbleiterwanne 4a in einem linken Abschnitt I und eine zweite n-leitende Halbleiterwanne 4b in einem rechten Abschnitt II der integrierten Halbleiteranordnung, und diese sind voneinander durch einen bis in das p-Substrat 1 reichenden tiefen Graben TRiso isoliert. Dieser Graben ist mit einem Oxid O als Isoliermaterial ausgekleidet und mit Polysilizium (Poly) gefüllt.
  • In der ersten Halbleiterwanne 4a sind Halbleiterzonen eines N-DMOS-Transistors gebildet, von denen in 4A lediglich eine n+-dotierte Drainzone 9 gezeigt ist. In der zweiten Halbleiterwanne 4b im Abschnitt II können in 4A nicht dargestellte Halbleiterzonen unterschiedlichen Leitungstyps gebildet sein, z.B. Halbleiterzonen von CMOS-Gliedern (vgl. 1). In 4A ist außerdem zwischen dem p-Substrat 1 und der ersten Halbleiterwanne 4a sowie zwischen dem p-Substrat und der zweiten Halbleiterwanne 4b jeweils eine vergrabene n+-Schicht 2a und 2b des zweiten Leitungstyps gebildet. Die zwischen dem p-Substrat 1 und der ersten Halbleiterwanne 4a vorhandene vergrabene Schicht 2a steht dort mit der den Rückstrom injizierenden Elektrodenstruktur, d.h. mit der Drainelektrode 9 des N-DMOS-Transistors in Verbindung.
  • Erfindungsgemäß ist in der ersten Halbleiterwanne 4a außerdem mindestens eine dritte Halbleiterwanne 14 des ersten Leitungstyps (p-leitend) gebildet und zwar bevorzugt zwischen dem die Drainelektrode 9 bildenden n+-Sinker und dem isolierenden tiefen Graben TRiso. Diese dritte Halbleiterwanne 14 bildet zusammen mit dem n-Halbleitermaterial der ersten Halbleiterwanne 4a und dem p-Substrat 1 einen parasitären Bipolartransistor, d.h. einen PNP-Transistor Tp, dessen Kollektor durch die besagte dritte Halbleiterwanne 14, dessen Basis durch die besagte Drainelektrode 9 und dessen Emitter durch das Substrat 1 gebildet werden. Wie gezeigt ist die dritte Halbleiterwanne 14, die den Kollektor des Bipolartransistors Tp bildet, mit der Basis des parasitären Bipolartransistors Tp d.h. mit der Drainelektrode 9 des Leistungstransistors kurzgeschlossen. Dieser parasitäre Bipolartransistor Tp übernimmt im Falle die Drainelektrode 9 negativer wird als das Substrat 1 (Vinj < 0 V) den größten Teil der Majoritätsträger (im p-Substrat 1 sind diese Löcher ⊕) des durch die Drainelektrode 9 injizierten Rückstroms.
  • Symbolisch ist diese Funktion in 4A dargestellt durch einen gestrichelten Pfeil ⊕ → ⊕ vom Substrat 1 zur dritten Halbleiterwanne 14. Es ist außerdem zu bemerken, dass die zwischen dem p-Substrat 1 und der ersten Halbleiterwanne 4a gebildete vergrabene Schicht 2a unter der dritten Halbleiterwanne 14 ausgespart ist und außerdem keine hohe Dotierung haben darf, damit die Verstärkung im Leistungstransistor hoch genug ist.
  • Bei der in 4B in schematischem Querschnitt dargestellten vorteilhaften Variante der dem ersten Ausführungsbeispiel entsprechenden Halbleiteranordnung ist der isolierende tiefe Graben TRiso von dem isolierenden Oxid O nur an seinen Seitenwänden isoliert und nach unten zum Substrat 1 hin offen. In der ersten Halbleiterwanne 4a ist, dem isolierenden tiefen Graben TRiso benachbart, eine vierte Halbleiterwanne 15 (p-Gebiet) desselben Leitungstyps wie der des Substrats 1 gebildet. Durch eine äußere elektrische Verbindung der vierten Halbleiterwanne 15 mit dem Substrat 1 über eine mit dem Substrat 1 am unteren Ende des isolierenden tiefen Grabens TRiso verbundene hochdotierte Grabenfüllung, wie z.B. p+-Polysilizium, n+-Polysilizium, Graphit oder Metall, ist mit der Drainzone 9 und der dritten Halbleiterwanne 14 ein parasitärer p-n-p Bipolartransistor Tp gebildet, der das Substrat 1 über die Füllung des isolierenden Grabens TRiso im Falle das Potenzial der Drainelektrode 9 negativer wird als das Substrat (Vinj < 0) kurzschließt und dadurch den größten Teil der Majoritätsträger des durch die Drainelektrode 9 injizierten Rückstroms übernimmt.
  • Diese Variante des ersten Ausführungsbeispiels gemäß 4B hat gegenüber der zuvor beschriebenen Variante gemäß 4A den Vorteil eines vereinfachten Herstellungsprozesses, da die vergrabene n+-Schicht 2b unter der dritten und auch der vierten Halbleiterwanne 14, 15 nicht ausgespart werden muss.
  • 5 zeigt ein anderes Ausführungsbeispiel zur Veranschaulichung einer typischen Situation in einem HV-NMOS eines HV-CMOS-Prozesses, der keine vergrabene Schicht zwischen p-Substrat 1 und der ersten Halbleiterwanne 4a aufweist. In diesem Fall braucht die vergrabene Schicht, da sie nicht vorhanden ist, auch nicht unter der dritten Halbleiterwanne, d.h. dem p-Gebiet 14 ausgespart werden.
  • Anhand der in den 4 und 5 veranschaulichten beiden Ausführungsbeispiele wird deutlich, dass durch den Einbau der dritten p-Halbleiterwanne 14, die auf Drainpotenzial gelegt ist, mit dem p-Substrat 1 ein parasitärer PNP-Bipolartransistor Tp gebaut wird, der im Falle von negativem Potenzial an der Drainelektrode 9 des Leistungstransistors den größten Teil des Rückstroms übernimmt. Dieser würde aus Löchern bestehen, die sich leicht aus dem p-Substrat 1 heraus extrahieren lassen.
  • Der Rückstrom extrahierende parasitäre PNP-Transistor Tp kann auch über die gesamte Fläche des DMOS (NPN, HV, NMOS) usw. verteilt werden. Jede Anordnung bzw. Verteilung über die LDMOS-Fläche ist vorstellbar.
  • Auch im Falle eines quasi-vertikalen DMOS (die vergrabene Schicht 2a ist die Drainelektrode) kann dieses Prinzip angewendet werden. Am vorteilhaftesten ist die Positionierung des parasitären PNP-Transistors Tp am Rand des DMOS-Leistungstransistors zwischen dem n-Sinker und dem isolierenden tiefen Graben TRiso. Außerdem ist auch eine Verteilung der parasitären PNP-Transistoren Tp in der ersten Halbleiterwanne 4a möglich. Wie erwähnt muss, wie in 4 veranschaulicht, dazu die vergrabene Schicht 2a stellenweise unterbrochen werden. Allerdings wirkt sich dies negativ auf den Einschaltwiderstand des Leistungstransistors aus.
  • Die oben geschilderten erfindungsgemäßen Maßnahmen lassen sich auch für PNP- und PMOS-Leistungstransistoren anwenden. Der in die dann als p-Wanne ausgebildete erste Wanne eingebaute parasitäre Bipolartransistor wäre dann ein NPN-Transistor, der als Rückstrom-Minoritätsträgerextraktor wirken würde. Die Dotierungen bzw. Leitungstypen sämtlicher Halbleiterbereiche müssten dann invertiert werden.
    • 1
    p-Substrat
    2a, 2b
    vergrabene Schicht
    3
    n+-Sinker
    4a, 4b
    erste, zweite Halbleiterwanne
    5a, 5b
    n-, p-dotierte Wannen
    6
    Halbleiterzonen eines PMOS-Transistors
    7
    Halbleiterzonen eines NMOS-Transistors
    8, 8a, 8b
    Schutzringe
    9
    Drain eines Leistungstransistors
    e–
    negative Ladungsträger
    ⊕
    Majoritätsträger
    H
    Hauptfläche
    I
    Gebiet des Leistungstransistors
    II
    Gebiet mit unterschiedlich dotierten Halbleiterzonen
    Dsub
    Substratdiode
    p
    erster Leitungstyp
    n
    zweiter Leitungstyp
    VG
    Gatespannung
    Vinj < 0 V
    injizierendes negatives Potenzial
    O
    isolierendes Oxid
    TRiso
    tiefer isolierender Graben
    Vn-well
    Potenzialanschluss für die zweite n- Halbleiterwanne 4b
    Tp
    parasitärer Bipolartransistor
    14
    dritte Halbleiterwanne
    15
    vierte Halbleiterwanne

Claims (10)

  1. Integrierte Halbleiteranordnung mit einer ersten und zweiten Halbleiterwanne (4a, 4b), die beiden mit demselben zweiten Leitungstyp (n) nebeneinander und voneinander isoliert im selben Substrat (1) des ersten Leitungstyp (p) gebildet sind und die eine Hauptfläche (H) der Halbleiteranordnung definieren, wobei in der ersten Halbleiterwanne (4a) Elektrodenstrukturen (9) eines Leistungstransistors gebildet sind und die Isolation zwischen der ersten und zweiten Halbleiterwanne (4a, 4b) durch ein in wenigstens einen tiefen, von der Hauptfläche (H) bis in das Substrat (1) reichenden Graben (TRiso) eingebrachtes Isoliermaterial (O) gebildet ist, dadurch gekennzeichnet, dass in der ersten Halbleiterwanne (4a) getrennt vom Substrat (1) wenigstens eine dritte Halbleiterwanne (14) des ersten Leitungstyps (p) oder wenigstens ein Halbleitergebiet (14) des ersten Leitungstyps (p) gebildet und mit einer Elektrodenstruktur (9) des Leistungstransistors verbunden ist, die im Falle sie mit negativem Potenzials beaufschlagt ist, einen Rückstrom injiziert, so dass die mindestens eine dritte Halbleiterwanne (14) bzw. das Halbleitergebiet den Kollektor, die Rückstrom injizierende Elektrodenstruktur (9) des Leistungstransistors die Basis und das Substrat (1) den Emitter eines parasitären Bipolartransistors (Tp) bilden, dessen Basis mit seinem Kollektor kurzgeschlossen ist und der im Falle des negativen Potenzials der genannten Elektrodenstruktur (9) des Leistungstransistors den größten Teil des Rückstroms übernimmt.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Leitungstyp (p) der p-Leitungstyp und der zweite Leitungstyp (n) der n-Leitungstyp ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zwischen dem Substrat (1) und wenigstens der ersten Halbleiterwanne (4a) eine vergrabene Schicht (2a) des zweiten Leitungstyp (n) gebildet und dort mit der Rückstrom injizierenden Elektrodenstruktur (9) des Leistungstransistors in Verbindung steht, wobei die vergrabene Schicht (2a) unter der dritten Halbleiterwanne (14) bzw. dem Halbleitergebiet des ersten Leitungstyps (p) ausgespart ist.
  4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass zwischen dem Substrat (1) und der zweiten Halbleiterwanne (4b) eine weitere vergrabene Schicht (2b) des zweiten Leitungstyps (n) gebildet ist.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Leistungstransistor ein DMOS-, HVMOS-, MedV-MOS-, NiederV-MOS- oder ein Bipolartransistor ist.
  6. Verfahren zur Herstellung einer integrierten Halbleiteranordnung, bei dem – im selben Substrat (1) eines ersten Leitungstyps (p) einander benachbart und voneinander isoliert eine erste und zweite Halbleiterwanne (4a, 4b) des dem ersten Leitungstyp (p) entgegengesetzten zweiten Leitungstyps (n) gebildet werden, die eine Hauptfläche (H) der Halbleiteranordnung definieren; – in der ersten Halbleiterwanne (4a) Elektrodenstrukturen (9) eines Leistungstransistors gebildet werden, und – zwischen der ersten und zweiten Halbleiterwanne (4a, 4b) wenigstens ein von der Hauptfläche (H) bis in das Substrat reichender tiefer Graben (TRiso) gebildet und in diesen ein die Isolation zwischen der ersten und zweiten Halbleiterwanne (4a, 4b) bewirkendes Isoliermaterial (O) eingebracht wird, dadurch gekennzeichnet, dass das Verfahren außerdem folgende Schritte aufweist: – Bildung mindestens einer dritten Halbleiterwanne (14) des ersten Leitungstyps (p) oder mindestens eines Halbleitergebiets des ersten Leitungstyps (p) innerhalb der ersten Halbleiterwanne und Verbindung des genannten Halbleitergebiets oder der dritten Halbleiterwanne (14) mit einer Elektrodenstruktur (9) des Leistungstransistors, die im Falle eines daran anliegenden negativen Potenzials einen Rückstrom injiziert, so dass die mindestens eine dritte Halbleiterwanne (14) bzw. das Halbleitergebiet den Kollektor, die Rückstrom injizierende Elektrodenstruktur (9) des Leistungstransistors die Basis und das Substrat (1) den Emitter eines parasitären Bipolartransistors (Tp) bilden, dessen Kollektor mit seiner Basis kurzgeschlossen ist.
  7. Herstellverfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Halbleiterbereiche des ersten Leitungstyps (p) mit p-leitenden Dotierstoffen und die Halbleiterbereiche des zweiten Leitungstyps (n) mit n-leitenden Dotierstoffen dotiert werden.
  8. Herstellverfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass zwischen dem Substrat (1) und wenigstens der ersten Halbleiterwanne (4a) eine vergrabene Schicht (2a) des zweiten Leitungstyps (n) gebildet und dort mit der Rückstrom injizierenden Struktur (9) des Leistungstransistors in Verbindung gebracht wird, wobei diese vergrabene Schicht (2a) unter der mindestens einen dritten Halbleiterwanne (14) bzw. dem Halbleitergebiet des ersten Leitungstyps (p) ausgespart wird.
  9. Herstellverfahren nach Anspruch 8, dadurch gekennzeichnet, dass zwischen dem Substrat (1) und der zweiten Halbleiterwanne (4b) eine weitere vergrabene Schicht (2b) des zweiten Leitungstyps (n) gebildet wird.
  10. DMOS-, HVMOS-, MedV-MOS-, NiederV-MOS- oder Bipolartransistor hergestellt mit dem Verfahren nach einem der Ansprüche 6 bis 9.
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