DE102010017483A1 - Integriertes Halbleiterbauelement und ein Herstellungsverfahren dafür - Google Patents

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Abstract

Es wird ein integriertes Halbleiterbauelement bereitgestellt. Das integrierte Halbleiterbauelement besitzt ein erstes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, ein zweites Halbleitergebiet von einem ersten Leitfähigkeitstyp, wodurch ein pn-Übergang mit dem ersten Halbleitergebiet entsteht, eine nicht-monokristalline Halbleiterschicht vom ersten Leitfähigkeitstyp, auf dem zweiten Halbleitergebiet angeordnet, eine erste Mulde und mindestens eine zweite Mulde vom ersten Leitfähigkeitstyp, auf der nicht-monokristallinen Halbleiterschicht angeordnet, und eine Isolierstruktur, die die erste Mulde von der mindestens einen zweiten Mulde und der nicht-monokristallinen Halbleiterschicht isoliert. Weiterhin wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt.

Description

  • Die vorliegende Spezifikation betrifft integrierte Halbleiterbauelemente, insbesondere laterale integrierte Leistungshalbleiterbauelemente mit schützenden Strukturen zwischen verschiedenen Teilen davon und ein Herstellungsverfahren dafür.
  • ALLGEMEINER STAND DER TECHNIK
  • Viele Funktionen von modernen Bauelementen in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen, wie etwa das Steuern eines Motors oder einer elektrischen Maschine, werden von ESGs (ESG = Elektronisches Steuergerät, engl.: ECU = Electronic Control Unit) kontrolliert. Bei Kraftfahrzeugen beispielsweise werden das Zünden eines Airbag, das Ein- und Ausschalten der Ventile eines ABS und das Injizieren von Kraftstoff in die Zylinder des Motors durch verschiedene dezentrale ESGs aktiviert und geregelt. Selbst viele Haushaltsgeräte wie etwa eine Waschmaschine und ein Geschirrspüler werden von ESGs gesteuert. Ein ESG enthält in der Regel analoge, digitale und Leistungsmodule und mindestens einen Mikrocontroller (μC). Um die Kosten, die Größe und das Gewicht der Elektronik zu minimieren, werden die digitalen und analogen Schaltungen eines ESG in der Regel monolithisch auf einem gemeinsamen Substrat als eine einzelne integrierte Schaltung (IC) integriert. Je nach der Anwendung kann dies beispielsweise in einer HV-CMOS-Technologie oder in einer Smart-Power-Technologie erreicht werden. Während HV-CMOS-Technologie Hochspannungs-MOS-(HV-MOS) und CMOS-Transistoren kombiniert, liefert die Smart-Power-Technologie zusätzlich Bipolartransistoren für hochpräzise analoge Funktionen und DMOS-Transistoren zum Steuern von Lasten bis zu mehreren Ampere.
  • Die während der Montage auftretenden ESD-Impulse (ESD = Electrostatic Discharge – elektrostatische Entladung) und energetische elektrische Impulse während des Betriebs, zum Beispiel aufgrund des Schaltens von Aktuatoren, sollten nicht zu einer Fehlfunktion oder einer Zerstörung eines ESG führen. Selbst einfache Aktuatoren wie etwa ein Relais mit prellenden Kontakten erzeugen sich wiederholende Überspannungsimpulse mit schnellen Anstiegs- und Abfallzeiten. Bei induktiven Lasten können während umgekehrter Ströme (engl.: reverse current) auch negative Spannungen auftreten. Energetische elektrische Impulse dauern in der Regel einige wenige Nanosekunden bis zu mehreren Millisekunden. Viele dieser Impulse wurden in ISO-7637 genormt. Viele dieser Impulse, die in dem Bereich von Nanosekunden liegen, ähneln ESD-Impulsen. Selbst wenn die Impulse die anderen Module nicht zerstören, können solche Impulse Rauschen in dem Substrat induzieren („Substratpotentialfluktuationen”) und fungieren somit als eine Rauschquelle für die anderen Module. Dies kann zu einer Verschiebung des Arbeitspunkts oder eines kompletten intermittierenden Fehlers dieser Module während des Betriebs führen. Beispielsweise können in einem Motoransteuermodul injizierte negative Spannungsimpulse, insbesondere für Antriebslasten in dem Amperebereich, eine signifikante Rauschquelle für ein analoges Messmodul und/oder ein Logikmodul und/oder ein weiteres Treibermodul darstellen.
  • Um hohe Zuverlässigkeit sicherzustellen, ist es deshalb oftmals wünschenswert, die verschiedenen Module des IC effizient voneinander zu isolieren oder zu entkoppeln. Dabei wird etwaiges Nebensprechen zwischen den Modulen eliminiert oder zumindest reduziert. Folglich wird ein Impuls, der in ein Modul des IC injiziert wird, hauptsächlich innerhalb des jeweiligen Moduls abgeleitet oder absorbiert. Dadurch können die anderen Module geschützt werden. Dies ist von besonderer Wichtigkeit bei Kraftfahrzeugelektronik, bei der die Zuverlässigkeitsanforderungen um eine oder zwei Größenordnungen höher liegen als jene von Standardtechnologien. Das Isolieren der Module eines IC voneinander reduziert außerdem das Nebensprechen zwischen den verschiedenen Modulen über das gemeinsame Substrat, das sich aus dem Betrieb der Module selbst ergibt. In der Regel wird dieses Nebensprechen mit steigender Integrationshöhe wichtiger. Außerdem werden durch das Isolieren der Module auf Chipebene die Kosten reduziert, da die Schutzelemente in die ICs integriert sind.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform wird eine integrierte laterale Leistungsschaltung mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält eine erste und eine zweite Mulde von einem ersten Leitfähigkeitstyp, die sich zu einer ersten horizontalen Oberfläche erstrecken. Die erste Mulde enthält in einem unteren Abschnitt eine vergrabene Schicht des ersten Leitfähigkeitstyps und weist eine Dotierungskonzentration auf, die die Dotierungskonzentration eines oberen Abschnitts übersteigt. Die zweite Mulde enthält eine laterale Leistungshalbleiterstruktur. Der Halbleiterkörper enthält weiterhin ein erstes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, das sich zu einer zweiten horizontalen Oberfläche erstreckt, die der ersten horizontalen Oberfläche gegenüber liegt. Weiterhin ist eine Siliziumschicht zwischen der ersten horizontalen Oberfläche und dem ersten Halbleitergebiet angeordnet. Die Siliziumschicht enthält ein poly-Si und/oder α-Si. Ein Isoliergebiet isoliert die erste Mulde und die Siliziumschicht voneinander. Ein vertikaler Graben, der sich von der ersten horizontalen Oberfläche mindestens zu dem Isoliergebiet erstreckt, isoliert die erste und die zweite Mulde voneinander.
  • Gemäß einer Ausführungsform wird ein integriertes Halbleiterbauelement mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält ein erstes Halbleitergebiet von einem zweiten Leitfähigkeitstyp und ein zweites Halbleitergebiet von einem ersten Leitfähigkeitstyp, das einen pn-Übergang mit dem ersten Halbleitergebiet bildet. Eine nicht-monokristalline Halbleiterschicht vom ersten Leitfähigkeitstyp ist auf dem zweiten Halbleitergebiet angeordnet. Der Halbleiterkörper enthält weiterhin eine erste Mulde und mindestens eine zweite Mulde vom ersten Leitfähigkeitstyp, die auf der nicht-monokristallinen Halbleiterschicht angeordnet sind und sich zu der horizontalen Hauptoberfläche erstrecken. Eine Isolierstruktur isoliert die erste Mulde von der mindestens einen zweiten Mulde und der nicht-monokristallinen Halbleiterschicht.
  • Gemäß einer Ausführungsform wird ein Halbleiterbauelement mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält: eine horizontale Hauptoberfläche, eine hintere Oberfläche, die gegenüber der horizontalen Hauptoberfläche angeordnet ist, eine erste und zweite Mulde, welche sich zu der horizontalen Hauptoberfläche erstrecken, ein eingebettetes Siliziumgebiet, das unter der ersten Mulde angeordnet ist, und einen pn-Übergang, der zwischen dem eingebetteten Siliziumgebiet und der hinteren Oberfläche angeordnet ist. Die zweite Mulde enthält eine DMOS-Struktur. Die erste Mulde ist von der zweiten Mulde isoliert und enthält eine CMOS-Struktur und/oder eine leistungsarme BCD-Struktur. Das eingebettete Siliziumgebiet ist von der ersten Mulde isoliert und enthält Poly-Si und/oder α-Si.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden einer integrierten Leistungsschaltung bereitgestellt. Das Verfahren beinhaltet: Bereitstellen eines ersten Wafer umfassend eine erste horizontale Oberfläche, eine gegenüberliegende horizontale Oberfläche und eine Halbleiterschicht, die sich von der ersten horizontalen Oberfläche zu der gegenüberliegenden horizontalen Oberfläche erstreckt. Mindestens ein Isoliergebiet wird auf der gegenüberliegenden horizontalen Oberfläche ausgebildet, so dass das Isoliergebiet die Halbleiterschicht teilweise bedeckt. Eine nicht-monokristalline Halbleiterschicht wird auf der gegenüberliegenden horizontalen Oberfläche ausgebildet, so dass die nicht-monokristalline Halbleiterschicht mindestens die Halbleiterschicht bedeckt. Ein zweiter Wafer mit einem pn-Übergang wird bereitgestellt. Das Verfahren beinhaltet weiterhin das Waferbonden des ersten Wafer und des zweiten Wafer, so dass eine Grenzfläche zwischen der nicht-monokristallinen Halbleiterschicht und dem zweiten Wafer ausgebildet wird.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Teil-SOI-Wafer mit einer Halbleiterschicht und einer Teiloxidschicht. Eine nicht-monokristalline Siliziumschicht wird maskenlos auf dem SOI-Wafer abgeschieden, so dass die Teiloxidschicht bedeckt ist. Ein zweiter Wafer mit einem pn-Übergang wird bereitgestellt. Ein Waferstapel wird durch Waferbonden des Teil-SOI-Wafers und des zweiten Wafers ausgebildet, so dass die nicht-monokristalline Si-Schicht in den Waferstapel eingebettet ist. Eine erste Mulde und eine zweite Mulde werden in der Halbleiterschicht ausgebildet, so dass die erste Mulde von der nicht-monokristallinen Siliziumschicht und der zweiten Mulde isoliert ist. Mindestens eine CMOS-Struktur und/oder eine leistungsarme BCD-Struktur werden in der ersten Mulde ausgebildet, und eine Leistungshalbleiterstruktur wird in der zweiten Mulde ausgebildet.
  • Weitere Ausführungsformen, Modifikationen und Verbesserungen des Halbleiterbauelements und der Verfahren zum Ausbilden der Halbleiterbauelemente ergeben sich aus der folgenden Beschreibung und den beigefügten Ansprüchen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Eine umfassende und ermöglichende Offenbarung der vorliegenden Erfindung, einschließlich der besten Weise davon, für einen Durchschnittfachmann wird im Rest der Spezifikation eingehender dargelegt, einschließlich einer Bezugnahme auf die beiliegenden Figuren. Es zeigen:
  • 1 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 2 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 3 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 4 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 5 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 6 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 7 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 8 schematisch einen vertikalen Querschnitt eines Halbleiterbauelements gemäß Ausführungsformen;
  • 9–16 Herstellungsprozesse gemäß Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen eine oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel wird als Erläuterung bereitgestellt und ist nicht als eine Beschränkung der Erfindung zu verstehen. Beispielsweise können als Teil einer Ausführungsform dargestellte oder beschriebene Merkmale an oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen beinhaltet. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht so ausgelegt werden soll, als wenn sie den Schutzbereich der beigefügten Ansprüche beschränkt. Die Zeichnungen sind nicht skaliert und sind nur zu veranschaulichenden Zwecken. Der Übersichtlichkeit halber sind die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Referenzen bezeichnet worden, sofern nicht etwas anderes angegeben ist.
  • Der Ausdruck „horizontal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Die sein.
  • Der Ausdruck „vertikal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche angeordnet ist, das heißt parallel zu der normalen Richtung der ersten Oberfläche, des Halbleitersubstrats oder -körpers.
  • In dieser Spezifikation wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Es muss nicht erwähnt werden, dass die Halbleiterbauelemente mit entgegengesetzten Dotierbeziehungen ausgebildet werden können, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiterhin veranschaulichen einige Figuren relative Dotierungskonzentrationen durch Anzeigen von „–” oder „+” bei dem Dotierungstyp. Beispielsweise bedeutet „n–” eine Dotierungskonzentration, die kleiner ist als die Dotierungskonzentration eines „n”-dotierten Gebiets, während ein „n+”-dotiertes Gebiet eine größere Dotierungskonzentration als das „n”-dotierte Gebiet aufweist. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt beispielsweise für ein n–- und ein p+-Gebiet.
  • In dieser Spezifikation beschriebene spezifische Ausführungsformen betreffen, ohne darauf beschränkt zu sein, integrierte Halbleiterbauelemente, insbesondere integrierte laterale intelligente Leistungshalbleiterbauelemente. Die Ausdrücke „integrierte intelligente Leistungsschaltung” und „integriertes intelligente Leistungsbauelement”, wie in dieser Spezifikation verwendet, sollen ein Halbleiterbauelement beschreiben, das Niederspannungsbauelemente oder -schaltungsanordnungen, meist CMOS, und/oder leistungsarme Bauelemente oder Schaltungsanordnungen wie etwa leistungsarme BCD mit Hochspannungs- und/oder Hochstromschaltbauelementen auf einem einzelnen Chip kombiniert. Mit anderen Worten sind integrierte intelligente Leistungsschaltungen oder -bauelemente für einen hohen Strom, in der Regel im Ampere-Bereich, und/oder hohe Spannungen, in der Regel über 400 V, typischer etwa 500 V, gedacht und kombinieren Leistungshalbleitertechnologie mit hochintegrierter Niederspannungsschaltungsanordnung, das heißt IC-Technologie wie etwa LSI-Technologie (Large Scale Integration) oder sogar VLSI-Technologie (Very Large Scale Integration) auf einem einzelnen Chip. Zu Beispielen für integrierte intelligente Leistungsschaltungen zählen unter anderem Motortreiber für verschiedene Arten, Schaltertreiber, off-line-Schaltungen, Brückentreiber und komplette Leistungsschaltregler für Computerperipherie-, Industrie- und Kraftfahrzeuganwendungen. Weiterhin können mehrere Leistungstreiber, zum Beispiel ein Solenoidtreiber und ein Motortreiber, auf einem einzelnen Chip in einem intelligenten Leistungs-IC integriert sein. Intelligente Leistungs-ICs werden in der Regel mit einem Mikrocontroller in Elektroniksteuereinheiten kombiniert. Innerhalb dieser Spezifikation werden die Ausdrücke „integrierte intelligente Leistungsschaltung” und „integrierte Leistungsschaltung” synonym verwendet. Weiterhin werden die Ausdrücke „integriertes intelligentes Leistungsbauelement” und „integriertes Leistungsbauelement” synonym verwendet. Die Ausdrücke „laterale integrierte Schaltung” und „laterales Halbleiterbauelement”, wie in dieser Spezifikation verwendet, sollen eine integrierte Schaltung bzw. eine Halbleiterbauelement mit einem Halbleiterkörper oder einem Halbleitersubstrat beschreiben mit einer Hauptoberfläche, einem Sourcekontakt und einem Drainkontakt, die beide auf der Hauptoberfläche angeordnet sind, und/oder einem Anodenkontakt und einem Kathodenkontakt, die beide auf der Hauptoberfläche angeordnet sind, und/oder einem Emitterkontakt und einem Kollektorkontakt, die beide auf der Hauptoberfläche angeordnet sind. Die Ausdrücke „laterale integrierte Schaltung” und „laterales Halbleiterbauelement”, wie in dieser Spezifikation verwendet, sollen ebenfalls quasi-vertikale Schaltungen bzw. Halbleiterbauelemente einschließen.
  • 1 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 enthält einen Halbleiterkörper 40 mit einer ersten oder Hauptoberfläche 15 und einer zweiten Oberfläche 16 oder hinteren Oberfläche 16, die gegenüber der ersten Oberfläche 15 angeordnet ist. Die normale Richtung en der ersten Oberfläche 15 verläuft im Wesentlichen parallel zu der vertikalen Richtung bzw. definiert sie.
  • In dem folgenden Text werden Ausführungsformen, die Halbleiterbauelemente bzw. Herstellungsverfahren dafür betreffen, unter Bezugnahme auf Halbleiterbauelemente aus Silizium (Si) erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht in der Regel ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht. Gleichermaßen ist ein nicht-monokristallines Halbleitergebiet oder eine nicht-monokristalline Halbleiterschicht in der Regel ein nicht-monokristallines Si-Gebiet oder eine nicht-monokristalline Si-Schicht. Ein nicht-monokristallines Si-Gebiet oder eine nicht-monokristalline Si-Schicht wird in der Regel aus polykristallinem Silizium, nachfolgend auch als Poly-Si bezeichnet, und/oder amorphem Silizium hergestellt, nachfolgend auch als α-Si bezeichnet. Es ist jedoch zu verstehen, dass der Halbleiterkörper 40 aus einem beliebigen Halbleitermaterial hergestellt sein kann, das sich für das Herstellen eines Halbleiterbauelements eignet. Zu Beispielen für solche Materialien zählen unter anderem elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge), Verbundhalbleitermaterialien der Gruppe IV wie etwa Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangs-Halbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermateralien kombiniert werden, entsteht ein Heteroübergangs-Halbleitermaterial. Zu Beispielen für Heteroübergangs-Halbleitermaterialien zählen unter anderem Silizium-Siliziumcarbid-(SixC1-x) und SiGe-Heteroübergangs-Halbleitermaterial. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC- und GaN-Materialien verwendet.
  • Der Halbleiterkörper 40 ist in der Regel ein Waferstapel 40. In der Regel enthält der Halbleiterkörper 40 einen oberen Teil 60, einen unteren Teil 50 und eine durch Waferbonden ausgebildete Grenzfläche 17. Der untere Teil 50 enthält ein erstes einkristallines Halbleitergebiet 4 oder eine erste einkristalline Schicht 4 von einem zweiten Leitfähigkeitstyp (p-Typ) und ein zweites einkristallines Gebiet oder eine zweite einkristalline Schicht 6 von einem ersten Leitfähigkeitstyp (n-Typ). An einer Grenzfläche zwischen dem ersten und dem zweiten Halbleitergebiet 4, 6 ist ein pn-Übergang 18 ausgebildet. In der Regel ist der pn-Übergang 18 parallel zu der ersten Oberfläche 15 orientiert.
  • Es ist auch möglich, dass der Halbleiterkörper 40 ein monokristallines Volumenmaterial und eine oder mehrere darauf ausgebildete epitaxiale Schichten enthält. Das Verwenden von epitaxialen Schichten liefert mehr Freiheit beim Einstellen der Hintergrunddotierung des Materials, da die Dotierungskonzentration während der Abscheidung der epitaxialen Schicht oder Schichten justiert werden kann.
  • Gemäß einer Ausführungsform enthält der Halbleiterkörper 40 weiterhin eine erste Mulde 1 bzw. erste Wanne 1 und eine zweite Mulde 2 bzw. Wanne 2, die beide vom ersten Leitfähigkeitstyp (n-Typ) sind und sich zu der ersten horizontalen Oberfläche 15 erstrecken. Eine nicht-monokristalline Halbleiterschicht oder ein nicht-monokristallines Halbleitergebiet 3 ist in dem Halbleiterkörper 40 eingebettet. Die nicht-monokristalline Halbleiterschicht 3 ist in der Regel parallel zu ersten Oberfläche 15 orientiert. In der Regel besteht die nicht-monokristalline Halbleiterschicht 3 oder das nicht-monokristalline Halbleitergebiet 3 aus Poly-Si, α-Si oder Stapeln davon. In dem folgenden Text werden die nicht-monokristalline Halbleiterschicht 3 und das nicht-monokristalline Halbleitergebiet 3 auch als Siliziumschicht bzw. Siliziumgebiet bezeichnet.
  • Ein Isoliergebiet 5, in der Regel ein Dielektrikumsgebiet, das zum Beispiel aus SiO2 hergestellt ist, isoliert die erste Mulde 1 und die Siliziumschicht 3 elektrisch voneinander. In der Regel wird das Isoliergebiet 3 als eine Dielektrikumsschicht 3 ausgebildet, die im Wesentlichen parallel zu der ersten horizontalen Oberfläche 15 verläuft. Weiterhin erstreckt sich ein vertikaler Graben 35 von der ersten horizontalen Oberfläche 15 mindestens zu dem Isoliergebiet 5.
  • Gemäß Ausführungsformen enthält die erste Mulde 1 eine CMOS-Struktur zum Ausbilden einer Logikschaltungsanordnung und/oder einer leistungsarmen BCD-Struktur, d. h. einer leistungsarmen Bipolar-CMOS-DMOS-Struktur, z. B. zum Ausbilden einer analogen Messschaltungsanordnung. Im Kontext der vorliegenden Spezifikation soll der Ausdruck „leistungsarm” eine Leistung unter 10 W beschreiben, typischer unter 1 W, noch typischer unter 0,5 W. Die erste Mulde 1 kann jedoch auch eine Leistungs-DMOS-Struktur mit einer geringen Leistungsableitung enthalten, d. h. einer Leistungsableitung unter 10 W, typischer unter 1 W. Aufgrund des Isoliergebiets 5 und des Grabens 35 ist die erste Mulde 1 elektrisch von der zweiten Mulde 2 isoliert. Dementsprechend werden parasitäre Transistoren zwischen den Mulden 1 und 2 vermieden. Somit sind die CMOS-Struktur und/oder die Niederspannungs-BCD-Strukturen in der ersten Mulde 1 sicher von den lateralen Leistungshalbleiterstrukturen in der zweiten Mulde 2 entkoppelt. Der vertikale Graben 35 enthält in der Regel in dem gezeigten vertikalen Querschnitt einen ersten Isolierabschnitt 36 und einen zweiten Isolierabschnitt 37. Dementsprechend sind die erste Mulde 1 und die zweite Mulde 2 durch das Isoliergebiet 5 und den Isolierabschnitt 37 voneinander isoliert. In der Regel sind das Isoliergebiet 5 und die Isolierabschnitte 36 und 37 aus SiO2, Si3N4 oder SiOxN hergestellt.
  • Gemäß einer Ausführungsform ist ein leitender Plug 31 zwischen dem ersten und zweiten Isolierabschnitt 36, 37 angeordnet. Der leitende Plug 31 ist in der Regel aus einem Metall wie etwa Al, Ti, W und Cu hergestellt, kann aber auch aus einem Material mit metallischen oder fast metallischen Eigenschaften bezüglich elektrischer Leitfähigkeit hergestellt sein, wie etwa hochdotiertes Poly-Si vom n-Typ oder p-Typ, TiN, Kohlenstoff oder ein elektrisch leitendes Silicid wie etwa WSi2.
  • Gemäß einer Ausführungsform verbindet der leitende Plug 31 elektrisch das erste Halbleitergebiet 4 oder erdet es. Im Kontext der vorliegenden Spezifikation sollen die Ausdrücke „in Ohmschem Kontakt”, „in elektrischem Kontakt”, „in Kontakt” und „elektrisch verbunden” beschreiben, dass eine Ohmsche elektrische Verbindung oder ein Ohmscher Stromweg zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements vorliegt, insbesondere eine Verbindung mit niederohmigem Widerstand, selbst wenn keine Spannungen an das Halbleiterbauelement angelegt sind.
  • In der Regel enthält die erste Mulde 2 einen Leistungstransistor, z. B. einen Leistungs-MOSFET, an den eine induktive Last angeschlossen ist. Falls die induktive Last oder ein ESD-Impuls eine ausreichend hohe negative Spannung Vinj in der ersten Mulde 2 während eines Arbeitszyklus verursacht, wird die Diode 13 in den Durchlassmodus geschaltet, Elektronen e– werden in das erste Halbleitergebiet 4 injiziert und durch den leitenden Plug 31 zu einer Masseverbindung (GND) abgeleitet, wie durch die gestrichelten Pfeile angegeben. Dabei können Spannungsfluktuationen des von dem ersten Halbleitergebiet 4 ausgebildeten gemeinsamen Substrats vermieden werden. Je nach der induktiven Last können große Ströme bis zu mehreren Ampere injiziert werden. Dies kann einer negative Spannung Vinj von bis zu –60 V oder sogar bis zu –80 V entsprechen. In der Regel wird ein Hauptanteil des Stroms zu der induktiven Last zurückgeleitet, wie durch den dicken Pfeil angegeben.
  • In dem folgenden Text wird der leitende Plug 31, der das erste Halbleitergebiet 4 verbindet oder erdet und lateral isoliert ist, z. B. durch erste und zweite Isolierabschnitte 36, 37, auch als ein lateral isolierter leitender Plug 30 bezeichnet. Der lateral isolierte leitende Plug 30 ist zwischen der ersten und zweiten Mulde 1, 2 in allen vertikalen Querschnitten 30 durch beide Mulden 1, 2 angeordnet. In der Regel ist der lateral isolierte leitende Plug 30 stabförmig und erstreckt sich in einer Richtung, die senkrecht zu dem gezeigten Querschnitt verläuft. Der lateral isolierte leitende Plug 30 kann jedoch auch ringförmig sein und um die erste Mulde 1 oder die zweite Mulde 2 herum angeordnet sein.
  • Gemäß einer Ausführungsform ist die nicht-monokristalline Halbleiterschicht 3 vom ersten Leitfähigkeitstyp (n-Typ) und besitzt eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration von angrenzenden Halbleitergebieten, d. h. niedriger als die Dotierungskonzentration des zweiten Halbleitergebiets 6 und die Dotierungskonzentration eines unteren Abschnitts der zweiten Mulde 2, die beide an die nicht-monokristalline Halbleiterschicht 3 angrenzen. In der Regel bildet die nicht-monokristalline Halbleiterschicht 3 eine hochohmige Schicht. In dem Kontext der vorliegenden Spezifikation sollen die Ausdrücke „hochohmiges Gebiet”, „hochresistives Gebiet”, „hochresistive Schicht” und „hochohmige Schicht” beschreiben, dass dieses Gebiet oder diese Schicht eine elektrische Verbindung bzw. einen Stromweg von hohem spezifischem Widerstand und mit einer symmetrischen Strom-Spannungs-Kurve (I-U) zwischen zwei anderen Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements bereitstellt. Die Dotierungskonzentration der hochohmigen Schicht 3 ist in der Regel mindestens eine Größenordnung niedriger als die Dotierungskonzentration der angrenzenden Halbleitergebiete. Beispielsweise können die Dotierungskonzentrationen des zweiten Halbleitergebiets 6 und der Mulden 1 und 2 in an die hochohmige Schicht 3 angrenzenden Gebieten etwa 2·1015 cm–3 betragen. Die hochohmige Schicht 3 weist in der Regel eine Dotierungskonzentration von unter etwa 5·1014 cm–3, in der Regel von unter 5·1013 cm–3, z. B. von etwa 1013 cm–3 auf. Die nicht-monokristalline Halbleiterschicht 3 kann zum Beispiel eine Eigenleitfähigkeit aufweisen.
  • Falls ein ESD-Impuls oder ein energetischer elektrischer Impuls während des Betriebs des Leistungstransistors in der zweiten Mulde 2 eine negative Spannung Vinj verursacht, kann ein Teil der Ladungen, wie durch den gestrichelten Pfeil angegeben, durch den leitenden Plug 31 abgeleitet werden, da die hochohmige Schicht 3 nicht vollständig isoliert. Dies stellt sicher, dass der Potentialabfall an der hochohmigen Schicht 3 die Durchschlagsspannung der hochohmigen Schicht 3 nicht übersteigt, und erleichtert, dass die Diode 13 in Durchlassrichtung geschaltet wird, wenn ESD-Impulse oder energetische elektrische Impulse teilweise entladen werden sollen. Wie durch den dicken Pfeil angegeben, wird der verbleibende Teil der injizierten Ladungen e– in der Regel in das Bauelement re-injiziert, das der Leistungstransistor ansteuert. Das Verhältnis re-injizierter Ladungen hängt von dem Widerstandsverhältnis ab, das durch den spezifischen Widerstand und die vertikale Dicke der hochohmigen Schicht 3 eingestellt werden kann. In der Regel liegt die vertikale Erstreckung der hochohmigen Schicht 3 oder der nicht-monokristallinen Halbleiterschicht 3 im Bereich von etwa 0,2 μm bis etwa 10 μm, typischer von 1 μm bis etwa 4 μm.
  • Außerdem ist die hochohmige Schicht 3 in der Regel von dem pn-Übergang 18 und dem angrenzenden Raumladungsgebiet des nicht-vorgespannten pn-Übergangs 18 beabstandet. Dies soll mögliche Leckströme reduzieren.
  • Unter Bezugnahme auf 2 werden weitere Ausführungsformen erläutert. 2 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 2 ist ähnlich dem Halbleiterbauelement von 1. Außerdem bedeckt das Isoliergebiet 5 teilweise die nicht-monokristalline Halbleiterschicht 3 in der zweiten Mulde 2. Die vertikale Dicke der Isoliergebiete 5 liegt in der Regel in einem Bereich von etwa 100 nm bis etwa 2 μm, typischer in einem Bereich von etwa 250 nm bis etwa 750 nm. Die vertikale Dicke des Isoliergebiets 5 kann vergleichsweise klein gewählt werden. Dennoch übersteigt der Potentialabfall an der hochohmigen Schicht 3 nicht die Durchschlagsspannung des Isoliergebiets 5 in der Mulde 2 im Fall eines ESD-Impulses oder eines energetischen elektrischen Impulses, die mindestens teilweise durch den leitenden Plug 31 entladen werden können. Wegen der kleinen vertikalen Dicke des Isoliergebiets 5 in der Mulde 2 ist der Wärmewiderstand in der Regel nur geringfügig erhöht. Somit wird in der Regel eine gute Wärmeableitung von einem in die zweite Mulde 2 integrierten Leistungsbauelement durch die hintere Oberfläche 16 aufrechterhalten.
  • Gemäß Ausführungsformen enthält der Halbleiterkörper 40 ein Teil-Silizium-auf-Isolator-Substrat („Teil-SOI”) oder einen Teil-Silizium-auf-Isolator-Wafer. Bei diesen Ausführungsformen ist das Isoliergebiet 5 eine vergrabene Oxidschicht („BOX” – Buried Oxide) des Teil-Silizium-auf-Isolator-Substrats oder -Wafers. In der Regel enthält die vergrabene Oxidschicht ein isolierendes Dielektrikumsmaterial wie etwa Si3N4, SiO2 und SiOxNy.
  • Zum Herstellen des Halbleiterbauelements 100 wird die vergrabene Oxidschicht in der Regel mit der nicht-monokristallinen Halbleiterschicht 3 bedeckt, bevor ein Waferstapel mit einem Handling-Wafer mit einem sich horizontal erstreckenden pn-Übergang ausgebildet wird. Während der Herstellung des Halbleiterbauelements 100 reduziert das Isoliergebiet 5 in der Mulde 2 die mechanischen Spannungen. Dementsprechend kann eine Auswölbung vor dem Bedecken des Teil-SOI-Wafers mit der nicht-monokristallinen Halbleiterschicht 3 bzw. dem Waferbonden vermieden werden, indem mehrere Isolierschichten 5 auf dem Wafer angeordnet werden.
  • Bezüglich 3 werden weitere Ausführungsformen erläutert. 3 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 3 ist dem Halbleiterbauelement von 1 ähnlich. Die nicht-monokristalline Halbleiterschicht 3 bildet jedoch nur ein eingebettetes Siliziumgebiet 3 unter der zweiten Mulde 2, das heißt, das Isoliergebiet 5 unter der ersten Mulde 1 grenzt nicht an das eingebettete Siliziumgebiet 3 an.
  • Mit anderen Worten enthalten die Halbleiterbauelemente 100 der 1 bis 3 in der Regel einen Halbleiterkörper mit einer ersten Mulde 1 und einer zweiten Mulde 2, die sich beide zu der horizontalen Hauptoberfläche 15 erstrecken. Die erste Mulde 1 nimmt eine CMOS-Struktur auf, um eine digitale Schaltungsanordnung und/oder eine leistungsarme BCD-Struktur auszubilden, z. B. zum Ausbilden einer Messschaltungsanordnung. Die zweite Mulde 2 ist elektrisch von der ersten Mulde 1 isoliert und nimmt eine DMOS-Struktur auf, z. B. einen lateralen Leistungs-MOSFET oder einen lateralen Leistungs-IGBT. Ein eingebettetes Siliziumgebiet 3 aus Poly-Si und/oder α-Si ist mindestens unter der zweiten Mulde 2 angeordnet. Das Siliziumgebiet 3 ist von der ersten Mulde 1 isoliert. Weiterhin ist ein pn-Übergang unter dem eingebetteten Siliziumgebiet 3 angeordnet.
  • Gemäß einer Ausführungsform erstreckt sich ein lateral isolierter leitender Plug 30 von der horizontalen Hauptoberfläche 15 durch den pn-Übergang 18. Der lateral isolierte leitende Plug 30 ist in der Regel in einem Graben 35 ausgebildet, der sich von der horizontalen Hauptoberfläche 15 mindestens durch den pn-Übergang 18 erstreckt. Der Graben 35 ist mit einem leitenden Plug 31 gefüllt, der das erste Halbleitergebiet 4 kontaktiert, das in der Regel ein gemeinsames Substrat 4 bildet. In dem gezeigten vertikalen Querschnitt ist der leitende Plug 31 durch einen ersten Isolierabschnitt 36 und einem zweiten Isolierabschnitt 37 lateral isoliert.
  • Bezüglich 4 werden weitere Ausführungsformen erläutert. 4 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 4 ist ähnlich dem Halbleiterbauelement von 1. Zusätzlich ist eine vergrabene Schicht 7 vom ersten Leitfähigkeitstyp (n-Typ) in einem unteren Teil der ersten Mulde 1 und/oder der zweiten Mulde 2 angeordnet. Die vergrabene Schicht 7 weist eine Dotierungskonzentration auf, die die Dotierungskonzentration von angrenzenden Halbleitergebieten übersteigt. Die vergrabene Schicht 7 kann einen Teil einer gemeinsamen Schutzringstruktur bilden, um die Robustheit oder Widerstandsfähigkeit gegen ESD-Impulse und energetische elektrische Impulse während des Betriebs weiter zu verbessern.
  • Weil die schlecht leitende nicht-monokristalline Halbleiterschicht 3 eine hochohmige Schicht 3 bildet, braucht die vergrabene Schicht 7 nicht so hoch dotiert zu sein wie in konventionellen Schutzringstrukturen. Die Dotierungskonzentration der vergrabenen Schicht 7 liegt in der Regel im Bereich von etwa 2·1017 cm–3 bis etwa 5·1019 cm–3.
  • Bei den Ausführungsformen von 4 grenzt die vergrabene Schicht 7 an die oberen Abschnitte der Mulden 1 und 2 und die hochohmige Schicht 3 unter der zweiten Mulde 2 an. Die Dotierungskonzentration der angrenzenden Halbleitergebiete der oberen Abschnitte 1b, 2b der Mulden 1 und 2 ist in der Regel niedriger und liegt in einem Bereich von etwa 1·1014 cm–3 bis etwa 5·1016 cm–3. Die oberen Abschnitte 1b und 2b enthalten die leistungsarmen CMOS- und/oder DMOS-Strukturen bzw. lateralen Leistungs-DMOS-Strukturen. In der Regel ist die vergrabene Schicht 7 zumindest zwischen dem Isoliergebiet 5 und dem oberen Abschnitt 1a ausgebildet. Dementsprechend ist die im oberen Abschnitt 1b beherbergte empfindliche leistungsarme CMOS- und/oder BCD-Schaltungsanordnung gegenüber etwaigen gefangenen Ladungen im Isoliergebiet 5 abgeschirmt. Somit kann eine Verschiebung von Arbeitspunkten der CMOS- und/oder BCD-Schaltungsanordnung vermieden werden.
  • Alternativ oder zusätzlich kann eine weitere hochdotierte vergrabene Schicht zwischen der hochohmigen Schicht 3 und dem zweiten Halbleitergebiet 6 angeordnet sein, um eine Schutzringstruktur zu bilden.
  • 5 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 5 ist ähnlich dem Halbleiterbauelement 100 von 1. Bei der in 5 gezeigten Ausführungsform enthält die zweite Mulde 2 einen beispielhaften DMOS-Leistungstransistor mit einem Draingebiet 12b vom n+-Typ, das an das Drainpotential VD angeschlossen ist, und ein Bodygebiet 12 vom p-Typ. Das Bodygebiet 12 nimmt ein Sourcegebiet 12a vom n+-Typ und ein Kontaktgebiet 12c vom p+-Typ auf, die beide an das Sourcepotential VS angeschlossen sind. Der Strom zwischen dem Sourcegebiet 12a und dem Draingebiet 12b wird in der Regel durch die Spannung VG einer Gateelektrode gesteuert. Um einen Ohmschen Kontakt mit niedrigem Widerstand zu realisieren, liegt die Dotierungskonzentration des Bodykontaktgebiets 12c vom p+-Typ in der Regel höher als die Dotierungskonzentration des Bodygebiets 12. In der Regel liegen Dotierungskonzentrationen im Bereich zwischen 1014 cm–3 und etwa 1017 cm–3 für das erste Halbleitergebiet 4 (p–), zwischen 1016 cm–3 und etwa 1020 cm–3 für das Bodykontaktgebiet 12c (p+), zwischen 1014 cm–3 und etwa 1017 cm–3 für die Mulden 1 und 2 (n–) und das zweite Halbleitergebiet 6 (n–) und zwischen etwa 1017 cm–3 und etwa 1020 cm–3 für das Draingebiet 12b (n+) bzw. das Sourcegebiet 12a. Die Dotierungskonzentration der hochohmigen Schicht 3 ist in der Regel kleiner als die Dotierungskonzentration der Mulden 1 und 2 (n–).
  • Die erste Mulde 3 nimmt eine beispielhafte CMOS-Struktur auf, die aus einem p-Kanal- und eine n-Kanal-MOSFET besteht. Der n-Kanal-MOSFET enthält ein Bodygebiet 10 vom p-Typ, in das ein Sourcegebiet 10a vom n+-Typ, ein Draingebiet 10b vom n+-Typ und ein Kontaktgebiet 10c vom p+-Typ hinein verarbeitet sind. Das Sourcegebiet 10a und das Kontaktgebiet 10c sind an ein Sourcepotential VS angeschlossen, das in der Regel von dem Sourcepotential VS des DMOS-Leistungstransistors differiert. Das Draingebiet 10b ist an ein Drainpotential VD angeschlossen, das in der Regel von dem Drainpotential VD des DMOS-Leistungstransistors differiert. Der Strom zwischen dem Sourcegebiet 10a und dem Draingebiet 10b wird in der Regel durch die Spannung VG einer Gateelektrode gesteuert. Wieder ist die Gatespannung VG des n-Kanal-MOSFET in der Regel von der Gatespannung VG des DMOS-Leistungstransistors verschieden. Der p-Kanal-MOSFET ist dem n-Kanal-MOSFET ähnlich. Jedoch sind die Dotierungstypen umgekehrt. Das Sourcegebiet 11a vom p–-Typ und das Kontaktgebiet 11c vom n+-Typ sind an das Sourcepotential VS angeschlossen, das in der Regel das Gleiche ist wie für den p-Kanal-MOSFET. Das Draingebiet 11c vom p+-Typ ist an das Drainpotential VD angeschlossen, das in der Regel das gleiche ist wie für den p-Kanal-MOSFET. Weiterhin wird der Strom zwischen dem Sourcegebiet 11a und dem Draingebiet 11c ebenfalls von der Gatespannung VG des n-Kanal-MOSFET gesteuert.
  • In der Regel ist der DMOS-Leistungstransistor an eine induktive Last, z. B. einen Elektromotor, angeschlossen. Wenn ein ausreichend hohes negatives Potential während des Betriebs an das Draingebiet 12b angelegt wird, so dass der pn-Übergang 13 und der pn-Übergang zwischen der ersten Mulde 2 und dem Bodygebiet 12 in den Durchlassmodus geschaltet werden, wird der injizierte Elektronenstrom e– teilweise über den leitenden Plug 31 abgeleitet, wie durch die gestrichelten Pfeile angegeben, und teilweise über das Kontaktgebiet 12c zum Motor re-injiziert, wie durch den dicken Pfeil angegeben. Wie viel von der elektrischen Energie zurückgeführt wird, hängt von der Widerstandsbeziehung zwischen beiden Stromwegen ab. Dies kann durch die vertikale Dicke und/oder die Leitfähigkeit der hochohmigen Schicht 3 eingestellt werden. Wegen der hochohmigen Schicht 3 kann ein vertikaler parasitärer pnp-Transistor zwischen den Halbleitergebieten 12, 2 und 4, der in einem Bauelement ohne die hochohmige Schicht 3 vorliegen kann, vermieden oder zumindest unterdrückt werden. Weiterhin kann das Diffundieren von Elektronen in andere Mulden durch die hochohmige Schicht 3 vermieden oder zumindest unterdrückt werden.
  • Das Halbleiterbauelement 100 mit den Anschlüssen bildet in der Regel eine integrierte laterale Leistungsschaltung mit einem lateralen Leistungsbauelement oder sogar eine komplette laterale Leistungsschaltung, die durch die Strukturen der zweiten Mulde 2 und die jeweiligen Anschlüsse gebildet wird. Die Halbleiterstrukturen der ersten Mulde 1 und die jeweiligen Anschlüsse bilden in der Regel ein leistungsarmes Bauelement oder eine leistungsarme Schaltungsanordnung. Die leistungsarme Schaltungsanordnung kann eine Logikschaltungsanordnung und/oder eine Messschaltungsanordnung enthalten.
  • In der Regel stellt der Querschnitt von 5 nur einen Teil des Halbleiterbauelements 100 dar. Dies wird bezüglich 6 ausführlicher erläutert.
  • Das Halbleiterbauelement 100 von 6 ist ähnlich dem in 5 dargestellten Halbleiterbauelement, entspricht aber einem größeren Schnitt. Weiterhin enthält das Halbleiterbauelement 100 von 6 eine zusätzliche vergrabene Schicht 7, wie unter Bezugnahme auf 4 erläutert.
  • Gemäß Ausführungsformen enthält das Halbleiterbauelement 100 zwei zweite Mulden 2 und 2a, von denen jede eine laterale Leistungshalbleiterstruktur, wie etwa eine Leistungsdiode, einen Leistungsthyristor oder einen Leistungs-MOSFET, in der Regel eine DMOS-Struktur, aufnimmt.
  • Die erste Mulde 1 in 6 ist elektrisch von den zweiten Mulden 2, 2a durch ein Isoliergebiet 5 und zwei lateral isolierte leitende Plugs 30 isoliert, die zusätzlich das erste Halbleitergebiet 4 anschließen, das ein gemeinsames Substrat 4 bildet.
  • Gemäß Ausführungsformen trennt ein weiterer lateral isolierter leitender Plug 32 die beiden zweiten Mulden 2, 2a voneinander. Der lateral isolierte leitende Plug 32 ist in einem Graben 35a ausgebildet, der sich von der Hauptoberfläche 15 durch den pn-Übergang 18 erstreckt. Der isolierte leitende Plug 32 enthält einen leitenden Plug 33, der in dem gezeigten Querschnitt zwischen einem ersten und einem zweiten Isolierabschnitt 38, 39 angeordnet ist. Der leitende Plug 33 verbindet das gemeinsame Substrat 4 mit Massenpotential. Dementsprechend können ESD-Impulse und/oder Stromimpulse zum Beispiel einer induktiven Last, die in eine der zweiten Mulden 2, 2a injiziert werden, durch die beiden Plugs 33 bzw. 31 entladen und/oder teilweise in die Last re-injiziert werden. Folglich wird die DMOS-Struktur in der jeweiligen anderen zweiten Mulde durch die Strominjektion nicht oder fast nicht beeinflusst. Wegen der vollständigen elektrischen Isolation der ersten Mulde 1 von den zweiten Mulden 2, 2a bleibt auch die erste Mulde 1 durch die Strominjektion unbeeinflusst. Somit besitzt das Halbleiterbauelement 100 eine hohe Robustheit oder Widerstandsfähigkeit gegen ESD-Impulse und energetische elektrische Impulse während des Betriebs, d. h. eine hohe Sperrstromstabilität. Weiterhin kann ein etwaiges Nebensprechen zwischen den zweiten Mulden 2 und 2a vermieden werden.
  • Bezüglich 7 werden weitere Ausführungsformen erläutert. 7 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 7 ist ähnlich dem Halbleiterbauelement von 6. Jedoch ist die optionale vergrabene Schicht nicht gezeigt. Weiterhin ist die erste Mulde 1 in dem gezeigten Querschnitt elektrisch durch ein Isoliergebiet 5 und zwei isolierte Gräben 35b isoliert, die sich von der horizontalen Hauptoberfläche 15 zu dem Isoliergebiet 5 erstrecken. Man beachte, dass die gezeigten zwei isolierten Gräben 35b Sektionen eines einfach angeschlossenen isolierten Grabens 35b entsprechen können.
  • Mit anderen Worten enthält das Halbleiterbauelement 100 ein erstes Halbleitergebiet 6 von einem zweiten Leitfähigkeitstyp (p-Typ), ein zweites Halbleitergebiet 4 von einem ersten Leitfähigkeitstyp (n-Typ), das mit dem ersten Halbleitergebiet einen pn-Übergang bildet. Eine nicht-monokristalline Halbleiterschicht 3 vom ersten Leitfähigkeitstyp ist auf dem zweiten Halbleitergebiet 5 angeordnet, eine erste Mulde 1 und eine oder zwei zweite Mulden 2, 2a vom ersten Leitfähigkeitstyp sind auf der nicht-monokristallinen Halbleiterschicht 3 angeordnet und erstrecken sich dabei zu der horizontalen Hauptoberfläche 15. Die erste Mulde 1 ist von der nicht-monokristallinen Halbleiterschicht 3 und von der einen oder den mehreren zweiten Mulden 2, 2a durch ein eingebettetes Isoliergebiet 5 und mindestens einen isolierten Graben 35b isoliert, der sich von der horizontalen Hauptoberfläche zu dem Isoliergebiet 5 erstreckt. Die nicht-monokristalline Halbleiterschicht 3 ist in der Regel aus Poly-Si und/oder α-Si hergestellt.
  • Gemäß Ausführungsformen erstreckt sich ein weiterer isolierter Graben 35a von der horizontalen Hauptoberfläche 15 teilweise in das erste Halbleitergebiet 6. Der weitere isolierte Graben 35a enthält einen leitenden Plug 33 in ohmschen Kontakt mit dem ersten Halbleitergebiet 6. Der leitende Plug 33 ist in dem gezeigten Querschnitt durch zwei Isoliergebiete 38, 39 lateral isoliert. Mit anderen Worten bilden der leitende Plug 33 und die Isoliergebiete 38, 39 einen lateral isolierten leitenden Plug 32. Da der leitende Plug 33 das gemeinsame Substrat 4 mit Massepotential verbindet, können ESD-Impulse und/oder lastbezogene Stromimpulse, die in eine der zwei Mulden 2, 2a injiziert werden, durch den Plug entladen und/oder teilweise in die Last re-injiziert werden. Dementsprechend weist auch das Halbleiterbauelement 100 von 7 eine hohe Robustheit oder Widerstandsfähigkeit gegenüber ESD-Impulsen und energetischen elektrischen Impulsen während des Betriebs auf.
  • 8 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Schnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 von 8 ist dem in 7 dargestellten Halbleiterbauelement ähnlich. Das Halbleiterbauelement 100 von 8 enthält ein zusätzliches Isoliergebiet 5 in den DMOS-Mulden 2 und 2a, um eine Wölbung zu reduzieren, wie unter Bezugnahme auf 2 erläutert. Weiterhin ist ein hochdotiertes Kontaktgebiet 8 vom p-Typ zusätzlich in 8 gezeigt. Dementsprechend wird ein niederohmiger Kontakt zwischen Plug 33 und dem gemeinsamen Substrat 4 erleichtert. Es braucht nicht erwähnt zu werden, dass hochdotierte Kontaktgebiete auch in den unter Bezugnahme auf 1 bis 7 erläuterten Halbleiterbauelementen für das niederohmige Verbinden des gemeinsamen Substrats mit Masse verwendet werden können.
  • Unter Bezugnahme auf die 9 bis 16 werden Verfahren zum Ausbilden eines Halbleiterbauelements 100 gemäß verschiedener Ausführungsformen dargestellt. In einem ersten Prozess wird ein erster monokristalliner Siliziumwafer 60 vom n-Typ bereitgestellt. Der Wafer 60 weist eine erste horizontale Oberfläche 15, eine gegenüberliegende horizontale Oberfläche 15a und eine dazwischen angeordnete Halbleiterschicht 1b auf.
  • In einem optionalen folgenden Prozess wird ein zweites Halbleitersubstrat 7 vom n+-Typ mit höherer Dotierungskonzentration ausgebildet, indem entweder zum Beispiel Arsen (As) oder Phosphor (P) implantiert wird oder indem ein vordotiertes Halbleitermaterial zum Beispiel unter Verwendung einer epitaxialen Abscheidung von Silizium oder eines CVD-Prozesses (Chemical Vapor Deposition – chemische Gasphasenabscheidung) auf der gegenüberliegenden horizontalen Oberfläche 15a abgeschieden wird, wie durch die Pfeile in 9 angegeben. In 9 bis 12 steht die Orientierung der Struktur 100 im Vergleich zu den anderen Figuren auf dem Kopf. In der Regel wird eine unstrukturierte zweite Halbleiterschicht 7 ausgebildet, zum Beispiel durch maskenlose Implantierung. Abschnitte der zweiten Halbleiterschicht 7 bilden in der Regel eine vergrabene Schicht in unteren Abschnitten der später ausgebildeten Mulden. Bei anderen Ausführungsformen wird die zweite Halbleiterschicht 7 als eine strukturierte Schicht ausgebildet, wobei zum Beispiel ein maskierter Implantierungsprozess verwendet wird.
  • Danach wird mindestens ein Isoliergebiet 5 auf der gegenüberliegenden horizontalen Oberfläche 15a entweder durch einen CVD-Prozess oder durch thermische Oxidation ausgebildet. Die resultierende Struktur 100 ist in 10 dargestellt. Um mechanische Spannungen bzw. Waferwölbung zu reduzieren, können mehrere Isoliergebiete 5 auf der Oberfläche 15a ausgebildet werden. Dementsprechend kann ein Wafer-Handling erleichtert werden.
  • Die zu der Struktur 100 von 10 führenden Prozesse können auch als ein einzelner Prozess des Bereitstellens eines Teil-SOI-Wafers mit mindestens einer monokristallinen Halbleiterschicht 1b, 7 und einer die Halbleiterschicht 1b, 7 teilweise bedeckenden Teiloxidschicht 5 angesehen werden. Wiederum ist die höher dotierte Schicht 7, die in dem endgültigen Bauelement eine vergrabene Schicht bildet, in der Regel optional.
  • Danach wird eine nicht-monokristalline Halbleiterschicht 3 auf der gegenüberliegenden horizontalen Oberfläche 15a ausgebildet. Wie durch die Pfeile in 10 angegeben, wird die nicht-monokristalline Halbleiterschicht in der Regel durch Abscheiden einer Poly-Si-Schicht 3 und/oder einer α-Si-Schicht 3, z. B. unter Verwendung eines Niederdruck-CVD-Prozesses oder eines Sputterprozesses, ausgebildet. Die nicht-monokristalline Halbleiterschicht 3 bedeckt mindestens die Halbleiterschicht 7 bzw. 1b in einem Bauelement ohne Halbleiterschicht 7.
  • Bei der Ausführungsform von 11 wird die nicht-monokristalline Halbleiterschicht 3 in einem maskenlosen Prozess ausgebildet. Dadurch bedeckt die nicht-monokristalline Halbleiterschicht 3 auch das oder die Isoliergebiete 5. Anstelle des Abscheidens einer nicht-monokristallinen Halbleiterschicht 3 kann ein Stapel von Schichten abgeschieden werden, der eine oder mehrere nicht-monokristalline Halbleiterschichten enthalten kann. Beispielsweise wird eine erste Poly-Si-Schicht oder eine α-Si-Schicht abgeschieden. Danach wird eine in der Regel geringfügig leitende SiC- oder Diamantschicht abgeschieden. Danach wird eine zweite Poly-Si-Schicht oder eine α-Si-Schicht ausgebildet, um mit einer nicht-monokristallinen Halbleiterschicht einen Stapel zu bilden, der sich zu der oberen Oberfläche erstreckt. Die innere SiC- oder Diamantschicht erhöht in der Regel die Wärmeleitfähigkeit. Dementsprechend kann das Abführen von Wärme erleichtert werden.
  • Danach wird die nicht-monokristalline Halbleiterschicht 3 unter Verwendung eines CMP-Prozesses planarisiert bzw. poliert (chemisch-mechanische Planarisierung oder chemisch-mechanisches Polieren). Dementsprechend wird eine Oberflächenunebenheit, die zum Beispiel von dem vorstehenden Isoliergebiet 5 in 10 herrührt, entfernt. Die resultierende Struktur 100 ist in 12 gezeigt. Aufgrund des Ausbildens einer polierten nicht-monokristallinen Halbleiterschicht 3 auf der gegenüberliegenden horizontalen Oberfläche wird eine für das Waferbonden geeignete hergestellte hintere Oberfläche 15b ausgebildet.
  • Danach wird ein zweiter Wafer 50 mit einem sich horizontal erstreckenden pn-Übergang zwischen einer ersten Halbleiterschicht oder einem ersten Halbleitergebiet 4 vom zweiten Leitfähigkeitstyp und einem zweiten Halbleitergebiet oder einer zweiten Halbleiterschicht 6 vom ersten Leitfähigkeitstyp für das Waferbonden mit dem ersten Wafer 60 bereitgestellt, wie in 12 gezeigt. Der zweite Wafer 50 wird auch als ein Handling-Wafer 50 bezeichnet und weist eine Bondingoberfläche 16b und eine hintere Oberfläche 16 auf, zu der sich die erste Halbleiterschicht 4 erstreckt. Außerdem kann der Handling-Wafer 50 eine durch Implantieren oder Abscheiden auf der Oberfläche 16b ausgebildete zusätzliche Halbleiterschicht vom Typ zum zum Ausbilden einer vergrabenen Schicht einer Schutzringstruktur unter der nicht-monokristallinen Halbleiterschicht 3 enthalten.
  • Danach wird durch Waferbonden ein Waferstapel 40 ausgebildet. In der Regel liegt die Rauheit der jeweiligen Bondoberflächen 15b und 16b unter etwa 10 nm. Diese Oberflächen werden miteinander in Kontakt gebracht, und ein Druck wird ausgeübt, um die beiden Wafer 50, 60 miteinander zu bonden. Die gebondene Anordnung kann dann bei einer Temperatur von etwa 500°C bis etwa 1200°C getempert werden, um die Bondfestigkeit zu vergrößern. Die resultierende Struktur ist in 13 gezeigt.
  • Der Waferstapel 40 wird derart ausgebildet, dass die nicht-monokristalline Halbleiterschicht 3 in den Waferstapel 40 eingebettet ist. Mit anderen Worten wird eine Grenzfläche 17 zwischen dem zweiten Halbleitergebiet 6 oder der zweiten Halbleiterschicht 6 und der nicht-monokristallinen Halbleiterschicht 3 ausgebildet. Der Waferstapel 40 weist eine horizontale Hauptoberfläche 15 auf, die der ersten Oberfläche 15 des Wafers 60 entspricht, und eine hintere Oberfläche 16, die der hinteren Oberfläche 16 des ersten Wafer entspricht.
  • Danach kann der Waferstapel 40 bei der horizontalen Hauptoberfläche 15 auf geeignete Weise verdünnt werden.
  • Gemäß einer Ausführungsform wird mindestens ein vertikaler Graben 35 von der horizontalen Hauptoberfläche 15 mindestens durch die Halbleiterschichten 1b und 7 mindestens zum Isoliergebiet 5 geätzt. Dementsprechend werden eine erste Mulde 1 und eine zweite Mulde 2 in der Halbleiterschicht 1b ausgebildet. Die resultierende Struktur 100 ist in 14 gezeigt. In der Regel werden zwei vertikale Gräben 35 ausgebildet, um die erste Mulde auf beiden lateralen Seiten zu isolieren.
  • Der Graben 35 kann sich in das erste Halbleitergebiet 4 erstrecken, d. h. unter dem pn-Übergang, um das erste Halbleitergebiet 4 elektrisch anzuschließen. Alternativ und/oder zusätzlich kann ein weiterer vertikaler Graben von der horizontalen Hauptoberfläche 15 durch die zweite Mulde 2, die nicht-monokristalline Halbleiterschicht 3, die zweite Halbleiterschicht oder das zweite Halbleitergebiet 6 und teilweise in das erste Halbleitergebiet 4 geätzt werden, um das erste Halbleitergebiet 4 anzuschließen. Dabei können zwei zweite Mulden, wie in den Bauelementen von 6 bis 8 gezeigt, ausgebildet werden.
  • Danach werden die lateralen Wände oder Seitenwände des oder der Gräben 35 durch Dielektrikumsschichten isoliert. Dies kann durch thermische Oxidation oder durch einen CVD-Prozess und einen weiteren anisotropen Ätzprozess erfolgen, um das Isoliergebiet auf dem Grabenboden zu entfernen. Die resultierende Struktur 100 ist in 15 gezeigt. In dem Querschnitt von 15 sind ein erster Isolierabschnitt 36 und ein zweiter Isolierabschnitt 37 gezeigt. Für den Fall, dass ein weiterer vertikaler Graben in dem in 14 gezeigten Prozess geätzt worden ist, werden die lateralen Wände des weiteren vertikalen Grabens in der Regel zu der gleichen Zeit wie die lateralen Wände des Grabens 35 isoliert. Für den Fall, dass sich der Graben nur zu dem Isoliergebiet 5 erstreckt, entfällt in der Regel der Prozess des Ausbildens eines Isoliergebiets auf dem Grabenboden.
  • Danach wird der Graben 35 mit einem elektrisch leitenden Material gefüllt, z. B. durch Abscheiden und Rückätzen von hochdotiertem Poly-Si. Dementsprechend wird ein leitender Plug 31 in dem Graben 35 ausgebildet, der das erste Halbleitergebiet 4 anschließt. Die resultierende Struktur 100 ist in 16 gezeigt. Für den Fall, dass ein weiterer vertikaler Graben geätzt worden ist, wie unter Bezugnahme auf 15 erläutert, wird der weitere vertikale Graben in der Regel zur gleichen Zeit mit dem leitenden Material gefüllt. Dementsprechend kann ein zwischen zwei zweiten Mulden angeordneter isolierter leitender Plug ausgebildet werden.
  • Danach werden eine CMOS-Struktur und/oder eine Niederspannungs-BCD-Struktur in der Regel in der ersten Mulde 1 unter Verwendung von standardmäßiger Halbleitertechnologie ausgebildet. Weiterhin wird in der Regel eine Leistungs-DMOS-Struktur in der zweiten Mulde 2 ausgebildet.
  • Danach werden in der Regel elektrische Kontakte bzw. Verdrahtungen auf oder bei der horizontalen Hauptoberfläche 15 ausgebildet. Die Halbleiterstrukturen der ersten Mulde 1 können zu/von einer digitalen Schaltungsanordnung wie etwa einer Logikschaltungsanordnung und/oder einer analogen Messchaltungsanordnung verdrahtet werden. Die Halbleiterstrukturen der zweiten Mulde 2 sind in der Regel so verdrahtet, dass eine analoge Schaltungsanordnung entsteht, die Hochleistungseinrichtungen wie etwa einen Elektromotor schalten und/oder steuern können. Dementsprechend kann eine jeweilige integrierte laterale Leistungsschaltung ausgebildet werden. Wie oben erläutert besitzt die integrierte laterale Leistungsschaltung eine hohe Robustheit oder Widerstandsfähigkeit gegenüber ESD-Impulsen und energetischen elektrischen Impulsen während des Betriebs. Source- und Drainkontakte und/oder Emitter- und Kollektorkontakte und/oder Drainkontakte und/oder Emitter- und Kollektorkontakte und/oder Katoden- und Anodenkontakte werden in der Regel auf der horizontalen Hauptoberfläche 15 ausgebildet, indem jeweilige Metallisierungspads bereitgestellt werden. Weiterhin werden in der Regel isolierte Gateelektroden auf der Hauptoberfläche 15 oder in Gräben ausgebildet, die sich von der Hauptoberfläche 15 in die erste und/oder zweite Mulde 1, 2 erstrecken, indem isolierende Schichten und Metallisierungspads oder Plugs bereitgestellt werden.
  • Die obige geschriebene Beschreibung verwendet spezifische Ausführungsformen, um die Erfindung zu offenbaren, einschließlich den besten Modus, und auch um es einem beliebigen Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden. Wenngleich die Erfindung in Ausdrücken von verschiedenen spezifischen Ausführungsformen beschrieben worden ist, erkennt der Fachmann, dass die Erfindung mit einer Modifikation innerhalb des Gedankens und Schutzbereichs der Ansprüche praktiziert werden kann. Insbesondere können einander nicht ausschließende Merkmale der oben beschriebenen Ausführungsformen miteinander kombiniert werden. Der patentierbare Schutzbereich wird durch die Ansprüche definiert und kann andere Beispiele beinhalten, die sich dem Fachmann ergeben. Solche anderen Beispiele sollen innerhalb des Schutzbereichs der Ansprüche liegen, wenn sie strukturelle Elemente aufweisen, die nicht von der buchstäblichen Sprache der Ansprüche differieren oder falls sie äquivalente strukturelle Elemente mit insubstantiellen Differenzen von der buchstäblichen Sprache der Ansprüche enthalten.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Nicht-Patentliteratur
    • ISO-7637 [0003]

Claims (25)

  1. Integrierte laterale Leistungsschaltung, umfassend einen Halbleiterkörper, umfassend: – eine erste und eine zweite Mulde von einem ersten Leitfähigkeitstyp, die sich zu einer ersten horizontalen Oberfläche erstrecken, wobei die zweite Mulde eine laterale Leistungshalbleiterstruktur umfasst, wobei die erste Mulde eine vergrabene Schicht vom ersten Leitfähigkeitstyp in einem unteren Abschnitt umfasst, wobei die vergrabene Schicht eine Dotierungskonzentration umfasst, die die Dotierungskonzentration eines angrenzenden oberen Abschnitts der ersten Mulde übersteigt; – ein erstes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, das sich zu einer zweiten horizontalen Oberfläche erstreckt, die der ersten horizontalen Oberfläche gegenüberliegt; – eine Siliziumschicht, die zwischen der ersten Oberfläche und dem ersten Halbleitergebiet angeordnet ist, wobei die Siliziumschicht poly-Si und/oder α-Si umfasst; – ein Isoliergebiet, das die erste Mulde und die Siliziumschicht voneinander isoliert; und – einen vertikalen Graben, der die erste und zweite Mulde voneinander isoliert und sich von der ersten horizontalen Oberfläche mindestens zu dem Isoliergebiet erstreckt.
  2. Integrierte laterale Leistungsschaltung nach Anspruch 1, wobei die Siliziumschicht vom ersten Leitfähigkeitstyp ist und eine Dotierungskonzentration umfasst, die niedriger ist als die Dotierungskonzentrationen von angrenzenden Halbleitergebieten.
  3. Integrierte laterale Leistungsschaltung nach Anspruch 1, wobei die Siliziumschicht eine intrinische Leitfähigkeit umfasst.
  4. Integrierte laterale Leistungsschaltung nach Anspruch 1, wobei das Isoliergebiet durch eine Schicht gebildet wird, die im Wesentlichen parallel zu der ersten horizontalen Oberfläche verläuft.
  5. Integrierte laterale Leistungsschaltung nach Anspruch 1, wobei das Halbleiterbauelement ein Teil-SOI-Substrat umfasst und wobei das Isoliergebiet eine vergrabene Oxidschicht des Teil-Silizium-auf-Isolator-Substrats ist.
  6. Integrierte laterale Leistungsschaltung nach Anspruch 1, weiterhin umfassend ein zweites Halbleitergebiet vom ersten Leitfähigkeitstyp, das zwischen dem ersten Halbleitergebiet und der Siliziumschicht angeordnet ist.
  7. Integrierte laterale Leistungsschaltung nach Anspruch 1, wobei der vertikale Graben in einem vertikalen Querschnitt einen ersten und einen zweiten Isolierabschnitt umfasst und wobei ein leitender Plug zwischen dem ersten und dem zweiten Isolierabschnitt angeordnet ist.
  8. Integrierte laterale Leistungsschaltung nach Anspruch 7, wobei der leitende Plug das erste Halbleitergebiet elektrisch kontaktiert.
  9. Integrierte laterale Leistungshalbleiterstruktur nach Anspruch 1, wobei die laterale Leistungshalbleiterstruktur eine DMOS-Struktur ist.
  10. Integrierte laterale Leistungshalbleiterstruktur nach Anspruch 1, wobei die erste Mulde mindestens eine CMOS-Struktur und/oder eine leistungsarme BCD-Struktur umfasst.
  11. Integrierte laterale Leistungshalbleiterstruktur nach Anspruch 1, weiterhin umfassend einen Sourcekontakt und einen Drainkontakt, die beide auf der ersten horizontalen Oberfläche angeordnet sind, und/oder einen Emitterkontakt und einen Kollektorkontakt, die beide auf der ersten horizontalen Oberfläche angeordnet sind.
  12. Integriertes Halbleiterbauelement, umfassend: einen Halbleiterkörper, umfassend: – ein erstes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, – ein zweites Halbleitergebiet von einem ersten Leitfähigkeitstyp, das einen pn-Übergang mit dem ersten Halbleitergebiet bildet; – eine nicht-monokristalline Halbleiterschicht vom ersten Leitfähigkeitstyp, die auf dem zweiten Halbleitergebiet angeordnet ist; – eine erste Mulde und mindestens eine zweite Mulde vom ersten Leitfähigkeitstyp, die auf der nicht-monokristallinen Halbleiterschicht angeordnet sind und sich zu der horizontalen Hauptoberfläche erstrecken; und – eine Isolierstruktur, die die erste Mulde von der mindestens einen zweiten Mulde und der nicht-monokristallinen Halbleiterschicht isoliert.
  13. Halbleiterbauelement nach Anspruch 12, wobei die Isolierstruktur Folgendes umfasst: – ein Isoliergebiet und – einen isolierten Graben, der sich von der horizontalen Hauptoberfläche mindestens zu dem Isoliergebiet erstreckt.
  14. Halbleiterbauelement nach Anspruch 12, mindestens eines der Folgenden umfassend: – ein Dielektrikumsgebiet, das zwischen der mindestens einen zweiten Mulde und der nicht-monokristallinen Halbleiterschicht angeordnet ist; und – ein seitlich isolierter leitenden Plug, der sich von der horizontalen Hauptoberfläche durch den pn-Übergang erstreckt und das erste Halbleitergebiet elektrisch kontaktiert.
  15. Leistungshalbleiterbauelement, umfassend: einen Halbleiterkörper, umfassend: – eine horizontale Hauptoberfläche; – eine hintere Oberfläche, die gegenüber der horizontalen Hauptoberfläche angeordnet ist; – eine erste Mulde, die sich zu der horizontalen Hauptoberfläche erstreckt und eine CMOS-Struktur und/oder eine leistungsarme BCD-Struktur umfasst; – eine zweite Mulde, die sich zu der horizontalen Hauptoberfläche erstreckt, wobei die zweite Mulde von der ersten Mulde isoliert ist und eine DMOS-Struktur umfasst; – ein eingebettetes Siliziumgebiet, das Poly-Si und/oder α-Si umfasst, wobei das eingebettete Siliziumgebiet unter der ersten Mulde angeordnet ist und von der ersten Mulde isoliert ist; und – einen pn-Übergang, der zwischen dem eingebetteten Siliziumgebiet und der hinteren Oberfläche angeordnet ist.
  16. Leistungshalbleiterbauelement nach Anspruch 15, weiterhin umfassend einen lateral isolierten leitenden Plug, der sich von der horizontalen Hauptoberfläche durch den pn-Übergang erstreckt und das erste Halbleitergebiet elektrisch kontaktiert.
  17. Leistungshalbleiterbauelement nach Anspruch 15, wobei die erste und/oder zweite Mulde weiterhin eine vergrabene Schicht vom ersten Leitfähigkeitstyp umfasst, wobei die vergrabene Schicht eine Dotierungskonzentration umfasst, die die Dotierungskonzentration von angrenzenden Halbleitergebieten übersteigt.
  18. Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend: – Bereitstellen eines ersten Wafer umfassend eine erste horizontale Oberfläche, eine gegenüberliegende horizontale Oberfläche und eine Halbleiterschicht, die sich von der ersten horizontalen Oberfläche zu der gegenüberliegenden horizontalen Oberfläche erstreckt; – Ausbilden mindestens eines Isoliergebiets auf der gegenüberliegenden horizontalen Oberfläche, wobei das Isoliergebiet die Halbleiterschicht teilweise bedeckt; – Ausbilden einer nicht-monokristallinen Halbleiterschicht auf der gegenüberliegenden horizontalen Oberfläche, wobei die nicht-monokristalline Halbleiterschicht mindestens die Halbleiterschicht bedeckt; – Bereitstellen eines zweiten Wafer, der einen pn-Übergang umfasst; und – Waferbonden des ersten Wafer und des zweiten Wafer, so dass eine Grenzfläche zwischen der nicht-monokristallinen Halbleiterschicht und dem zweiten Wafer ausgebildet wird.
  19. Verfahren nach Anspruch 18, wobei das Ausbilden einer nicht-monokristallinen Halbleiterschicht mindestens eines der Folgenden umfasst: – Abscheiden einer Poly-Si-Schicht; – Abscheiden einer α-Si-Schicht; und – Planarisieren der nicht-monokristallinen Halbleiterschicht.
  20. Verfahren nach Anspruch 18, wobei die nicht-monokristalline Halbleiterschicht das mindestens eine Isoliergebiet bedeckt.
  21. Verfahren nach Anspruch 18, wobei das mindestens eine Isoliergebiet durch thermische Oxidation ausgebildet wird.
  22. Verfahren nach Anspruch 18, weiterhin umfassend mindestens eines der Folgenden: – Ausbilden einer weiteren Halbleiterschicht vom ersten Leitfähigkeitstyp auf der Halbleiterschicht vor dem Ausbilden der nicht-monokristallinen Halbleiterschicht, wobei die weitere Halbleiterschicht eine Dotierungskonzentration umfasst, die höher ist als eine Dotierungskonzentration der Halbleiterschicht; – Ausbilden einer ersten Mulde und einer zweiten Mulde in der Halbleiterschicht, so dass die erste Mulde von der nicht-monokristallinen Halbleiterschicht und der zweiten Mulde isoliert ist; – Ausbilden eines Grabens mindestens durch die Halbleiterschicht, der sich mindestens bis zu dem mindestens einen Isoliergebiet erstreckt; – Ausbilden einer Dielektrikumsschicht mindestens auf einer Seitenwand des Grabens; – Ausbilden eines leitenden Plug in dem Graben; und – Ausbilden eines isolierten leitenden Plug mindestens durch die Halbleiterschicht und den pn-Übergang.
  23. Verfahren nach Anspruch 22, weiterhin umfassend mindestens eines der Folgenden: – Ausbilden einer CMOS-Struktur in der ersten Mulde; – Ausbilden einer leistungsarmen BCD-Struktur in der ersten Mulde; – Ausbilden einer digitalen Schaltungsanordnung in der ersten Mulde; – Ausbilden einer DMOS-Struktur in der zweiten Mulde; und – Ausbilden einer Analogschaltungsanordnung in der zweiten Mulde.
  24. Verfahren zum Ausbilden einer integrierten Leistungsschaltung, umfassend: – Bereitstellen eines Teil-SOI-Wafer umfassend eine Halbleiterschicht und eine Teiloxidschicht; – maskenloses Abscheiden einer nicht-monokristallinen Si-Schicht auf dem SOI-Wafer, so dass die Teiloxidschicht bedeckt ist; – Bereitstellen eines zweiten Wafer umfassend einen pn-Übergang; – Ausbilden eines Waferstapels durch Waferbonden des Teil-SOI und des zweiten Wafer, so dass eine nicht-monokristalline Si-Schicht in den Waferstapel eingebettet wird; – Ausbilden einer ersten Mulde und einer zweiten Mulde in der Halbleiterschicht, so dass die erste Mulde von der nicht-monokristallinen Si-Schicht und der zweiten Mulde isoliert ist; – Ausbilden mindestens einer CMOS-Struktur und/oder einer leistungsarmen BCD-Struktur in der ersten Mulde und – Ausbilden einer Leistungshalbleiterstruktur in der zweiten Mulde.
  25. Verfahren nach Anspruch 24, wobei der zweite Wafer eine erste Halbleiterschicht vom zweiten Leitfähigkeitstyp und eine zweite Halbleiterschicht vom ersten Leitfähigkeitstyp umfasst und wobei eine Grenzfläche zwischen der zweiten Halbleiterschicht und der nicht-monokristallinen Schicht ausgebildet wird.
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