DE102019101304B4 - Leistungshalbleitervorrichtung und Verfahren zum Bilden einer Leistungshalbleitervorrichtung - Google Patents

Leistungshalbleitervorrichtung und Verfahren zum Bilden einer Leistungshalbleitervorrichtung Download PDF

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Abstract

Verfahren zum Bilden einer Leistungshalbleitervorrichtung (1), das Folgendes umfasst:- Bereitstellen eines Halbleiterkörpers (10) mit einer Oberfläche (100);- Bereitstellen einer Steuerelektrode (141), die wenigstens teilweise auf dem oder innerhalb des Halbleiterkörpers (10) angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper (10) konfiguriert ist;- Bilden mehrerer erhöhter Source-Gebiete (104) eines ersten Leitfähigkeitstyps in dem Halbleiterkörper (10) angrenzend an die Steuerelektrode (141), wobei das Bilden der erhöhten Source-Gebiete (104) wenigstens die folgenden Schritte umfasst:◯ Implantieren von Dotierungsstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper (10);◯ Bilden einer Vertiefungsmaskenschicht (2) auf der Halbleiterkörperoberfläche (100), wobei die Vertiefungsmaskenschicht (2) wenigstens Bereiche (104-1) beabsichtigter Source-Gebiete bedeckt;◯ Entfernen von Teilen des Halbleiterkörpers (10), die nicht durch die Vertiefungsmaskenschicht (2) bedeckt sind, mittels eines ersten Ätzprozesses, um die erhöhten Source-Gebiete (104) und vertiefte Körpergebiete (1021) angrenzend an die erhöhten Source-Gebiete (104) zu bilden, wobei die vertieften Körpergebiete (1021) wenigstens teilweise zwischen den erhöhten Source-Gebieten (104) angeordnet sind;- Bilden einer dielektrischen Schicht (18) auf der Halbleiterkörperoberfläche (100);- Bilden einer Kontaktlochmaskenschicht auf der dielektrischen Schicht (18);- Entfernen von Teilen der dielektrischen Schicht (18), die nicht durch die Kontaktlochmaskenschicht bedeckt sind mittels eines zweiten Ätzprozesses, so dass ein Kontaktloch (185) gebildet wird; und- Füllen des Kontaktlochs (185) wenigstens teilweise mit einem leitfähigen Material (111), so dass ein elektrischer Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete (104) und wenigstens einem Teil der vertieften Körpergebiete (1021) eingerichtet wird.

Description

  • TECHNISCHES GEBIET
  • Diese Patentschrift betrifft Ausführungsformen eines Verfahrens zum Bilden einer Leistungshalbleitervorrichtung und Ausführungsformen einer Leistungshalbleitervorrichtung. Insbesondere betrifft diese Patentschrift Aspekte eines Bildungsprozesses von erhöhten Source-Gebieten einer Leistungshalbleitervorrichtung und entsprechende Vorrichtungen.
  • HINTERGRUND
  • Viele Funktionen moderner Vorrichtungen in Automobil-, Verbraucher- und Industrieanwendungen, wie etwa das Umwandeln elektrischer Energie und das Antreiben eines Elektromotors oder einer Elektromaschine, hängen von Leistungshalbleiterschaltern ab. Bipolartransistoren mit isoliertem Gate (IGBTs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Dioden, um nur einige zu nennen, werden zum Beispiel für verschiedenste Anwendungen verwendet, einschließlich unter anderem für Schalter in Leistungsversorgungen und Leistungswandlern.
  • Eine Leistungshalbleitervorrichtung umfasst üblicherweise einen Halbleiterkörper, der dazu konfiguriert ist, einen Laststrom entlang eines Laststrompfads zwischen zwei Lastanschlüssen der Vorrichtung zu leiten. Ferner kann in Leistungshalbleitervorrichtungen mit einer Transistorkonfiguration der Laststrompfad mittels einer isolierten Steuerelektrode gesteuert werden, die manchmal als Gate-Elektrode bezeichnet wird. Zum Beispiel kann die Steuerelektrode beim Empfangen eines entsprechenden Steuersignals, z. B. von einer Treibereinheit, die Leistungshalbleitervorrichtung in einen leitenden Zustand oder einen sperrenden Zustand versetzen, indem ein Leitungskanal für den Laststrom selektiv geöffnet oder geschlossen wird. Der Leitungskanal wird üblicherweise innerhalb eines Körpergebiets angrenzend an die isolierte Steuerelektrode gebildet und verbindet ein Source-Gebiet mit einem Drift-Gebiet, die durch das Körpergebiet separiert sind. In manchen Fällen kann die Gate-Elektrode innerhalb eines Grabens des Leistungshalbleiterschalters enthalten sein, wobei der Graben z. B. eine Streifenkonfiguration oder eine Nadelkonfiguration aufweisen kann.
  • Es ist allgemein wünschenswert, eine hohe Zuverlässigkeit von Leistungshalbleitervorrichtungen sicherzustellen. Zum Beispiel muss eine gewisse Robustheit von Leistungshalbleitertransistoren mit Bezug auf eine durch Latch-Up induzierte Zerstörung bereitgestellt werden. Zum Beispiel ist es somit wünschenswert, ein Verfahren zum Bilden zuverlässiger Source- und/oder Körperkontaktgebiete sowie entsprechender Leistungshalbleitervorrichtungen bereitzustellen.
  • Die US 2011 / 0 254 088 A1 beschreibt einen Leistungs-MOSFET, bei dem über ein Kontaktloch ein ohmscher Kontakt zu einem Source-Diffusionsgebiet hergestellt ist. Gleichzeitig ist das Kontaktloch von einer eingelassen Feldplatte isoliert.
  • Die US 2018 / 0 366 569 A1 beschreibt Halbleitervorrichtungen, die durch in Gräben eingelassene Steuerelektroden gesteuert werden und eine sog. Heterostruktur oder eine doppelte Heterostruktur aufweisen.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer Leistungshalbleitervorrichtung Folgendes: Bereitstellen eines Halbleiterkörpers mit einer Oberfläche; Bereitstellen einer Steuerelektrode, die wenigstens teilweise auf dem oder innerhalb des Halbleiterkörpers angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper konfiguriert ist; Bilden mehrerer erhöhter Source-Gebiete eines ersten Leitfähigkeitstyps in dem Halbleiterkörper angrenzend an die Steuerelektrode, wobei das Bilden der erhöhten Source-Gebiete wenigstens die folgenden Schritte umfasst: Implantieren von Dotierungsstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper; Bilden einer Vertiefungsmaskenschicht auf der Halbleiterkörperoberfläche, wobei die Vertiefungsmaskenschicht wenigstens die Bereiche beabsichtigter Source-Gebiete bedeckt; und Entfernen von Teilen des Halbleiterkörpers, die nicht durch die Vertiefungsmaskenschicht bedeckt sind, mittels eines ersten Ätzprozesses, um die erhöhten Source-Gebiete und vertieften Körpergebiete angrenzend an die erhöhten Source-Gebiete zu bilden, wobei die vertieften Körpergebiete wenigstens teilweise zwischen den erhöhten Source-Gebieten angeordnet sind. Das Verfahren umfasst ferner Folgendes: Bilden einer dielektrischen Schicht auf der Halbleiterkörperoberfläche; Bilden einer Kontaktlochmaskenschichtauf der dielektrischen Schicht; Entfernen von Teilen der dielektrischen Schicht, die nicht durch die Kontaktlochmaskenschichtbedeckt sind, mittels eines zweiten Ätzprozesses, so dass ein Kontaktloch gebildet wird; und Füllen des Kontaktlochs wenigstens teilweise mit einem leitfähigen Material, so dass ein elektrischer Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete und wenigstens einem Teil der vertieften Körpergebiete eingerichtet wird.
  • Es ist anzumerken, dass bei manchen Ausführungsformen die zuvor genannten Schritte, die die Vertiefungsmaskenschicht involvieren, und die Schritte, die die Kontaktlochmaskenschicht involvieren, auch in einer umgekehrten Reihenfolge ausgeführt werden können, d. h. bei manchen Ausführungsformen kann das Kontaktloch vor der Bildung der erhöhten Source-Gebiete und vertieften Körpergebiete mittels des ersten Ätzprozesses gebildet werden.
  • Gemäß einer anderen Ausführungsform ist eine Leistungshalbleitervorrichtung präsentiert. Die Leistungshalbleitervorrichtung umfasst Folgendes:
    • - einen Halbleiterkörper mit einer Oberfläche;
    • - eine Steuerelektrode, die wenigstens teilweise auf dem oder innerhalb des Halbleiterkörpers angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper konfiguriert ist;
    • - mehrere erhöhte Source-Gebiete eines ersten Leitfähigkeitstyps, die in dem Halbleiterkörper angrenzend an die Steuerelektrode angeordnet sind;
    • - mehrere vertiefte Körpergebiete, die angrenzend an die erhöhten Source-Gebiete angeordnet sind; und
    • - eine dielektrische Schicht, die auf einem Teil der Halbleiterkörperoberfläche angeordnet ist und ein Kontaktloch definiert, wobei das Kontaktloch wenigstens teilweise mit einem leitfähigen Material gefüllt ist, das einen elektrischen Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete und wenigstens einem Teil der vertieften Körpergebiete einrichtet;
    wobei sich wenigstens eine erste Kontaktoberfläche zwischen wenigstens einem der erhöhten Source-Gebiete und der dielektrischen Schicht in einer ersten horizontalen Ebene erstreckt und sich wenigstens eine zweite Kontaktoberfläche zwischen wenigstens einem der vertieften Körpergebiete und der dielektrischen Schicht im Wesentlichen in einer zweiten horizontalen Ebene erstreckt, wobei die zweite horizontale Ebene vertikal unterhalb der ersten horizontalen Ebene lokalisiert ist.
  • Gemäß einer anderen Ausführungsform umfasst eine Leistungshalbleitervorrichtung Folgendes:
    • - einen Halbleiterkörper mit einer Oberfläche;
    • - einen Steuergraben, der sich von der Oberfläche entlang einer vertikalen Richtung in den Halbleiterkörper hinein erstreckt;
    • - eine Steuerelektrode, die wenigstens teilweise innerhalb des Steuergrabens angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper konfiguriert ist;
    • - wenigstens zwei erhöhte Source-Gebiete eines ersten Leitfähigkeitstyps, die in dem Halbleiterkörper angrenzend an die Steuerelektrode angeordnet sind;
    • - ein vertieftes Körpergebiet eines zweiten Leitfähigkeitstyps, das angrenzend an die erhöhten Source-Gebiete angeordnet ist und sich wenigstens teilweise zwischen den erhöhten Source-Gebieten erstreckt; und
    • - eine leitfähige Schicht, die auf dem Halbleiterkörper angeordnet ist und einen elektrischen Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete und mit wenigstens einem Teil des vertieften Körpergebiets einrichtet;
    wobei sich wenigstens eine dritte Kontaktoberfläche zwischen wenigstens einem der erhöhten Source-Gebiete und der leitfähigen Schicht im Wesentlichen in einer dritten horizontalen Ebene erstreckt und sich eine vierte Kontaktoberfläche zwischen dem vertieften Körpergebiet und der leitfähigen Schicht im Wesentlichen in einer vierten horizontalen Ebene erstreckt, wobei die vierte horizontale Ebene vertikal unterhalb der dritten horizontalen Ebene lokalisiert ist, wobei ein zweiter vertikaler Abstand zwischen der dritten horizontalen Ebene und der vierten horizontalen Ebene kleiner als eine zweite vertikale Ausdehnung des wenigstens einen erhöhten Source-Gebiets ist, das die Kontaktoberfläche der leitfähigen Schicht aufweist.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Figurenliste
  • Die Teile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf die Veranschaulichung von Prinzipien der Erfindung gelegt. Zudem bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
    • 1(a)-(f) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 2(a)-(f) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 3(a)-(f) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 4(a)-(f) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 5(a)-(f) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 6 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 7A veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 7B veranschaulicht einen Abschnitt eines horizontalen Querschnitts einer Leistungshalbleitervorrichtung gemäß der Ausführungsform aus 7A schematisch und beispielhaft;
    • 8 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft; und
    • 9(a)-(c) veranschaulichen Phasen eines Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen spezielle Ausführungsformen als Veranschaulichung gezeigt sind, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht kann Richtungsterminologie wie etwa „oben“, „unten“, „unterhalb“, „vor“, „hinter“, „rück“, „führend“, „folgend“, „oberhalb“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet werden. Weil Teile von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können.
  • Es wird nun ausführlich auf unterschiedliche Ausführungsformen Bezug genommen, von welchen ein oder mehrere Beispiele in den Figuren veranschaulicht sind. Jedes Beispiel wird als Erklärung bereitgestellt. Zum Beispiel können Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, auf andere Ausführungsformen angewandt oder mit diesen kombiniert werden, um noch eine weitere Ausführungsform zu erhalten. Die vorliegende Erfindung soll solche Modifikationen und Variationen einschließen.. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich veranschaulichenden Zwecken. Der Klarheit halber wurden in den verschiedenen Zeichnungen die gleichen Elemente oder Herstellungsschritte mit den gleichen Bezugszeichen bezeichnet, sofern nichts anderes angegeben ist.
  • Der Ausdruck „horizontal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Oberfläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann beispielsweise die Oberfläche eines Halbleiterwafers oder eines Die oder eines Chips sein. Sowohl die unten erwähnte erste laterale Richtung X als auch die unten erwähnte zweite laterale Richtung Y können zum Beispiel horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y senkrecht zueinander sein können.
  • Der Ausdruck „vertikal“, wie in dieser Beschreibung verwendet, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Oberfläche ausgerichtet ist, d. h. parallel zu der Normalenrichtung der Oberfläche des Halbleiterwafers/-chips/-Die. Die unten erwähnte Ausdehnungsrichtung Z kann zum Beispiel eine Ausdehnungsrichtung sein, die sowohl zu der ersten lateralen Richtung X als auch zu der zweiten lateralen Richtung Y senkrecht ist. Die Ausdehnungsrichtung Z wird hier auch als „vertikale Richtung Z“ bezeichnet.
  • In dieser Beschreibung wird n-dotiert als ein „erster Leitfähigkeitstyp“ bezeichnet, wohingegen p-dotiert als ein „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ dazu können umgekehrte Dotierungsbeziehungen eingesetzt werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • In dem Zusammenhang der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt“, „in elektrischem Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Abschnitten, Zonen, Anteilen oder Teilen einer Halbleitervorrichtung oder zwischen verschiedenen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Anteil oder einem Teil einer Halbleitervorrichtung vorliegt. Ferner soll der Ausdruck „in Kontakt“ in dem Zusammenhang der vorliegenden Beschreibung beschreiben, dass eine direkte physische Verbindung zwischen zwei Elementen der entsprechenden Halbleitervorrichtung vorliegt; z. B. beinhaltet ein Übergang zwischen zwei miteinander in Kontakt stehenden Elementen möglicherweise kein weiteres Zwischenelement oder dergleichen.
  • Zusätzlich wird in dem Zusammenhang der vorliegenden Beschreibung der Ausdruck „elektrische Isolation“ in dem Kontext seines allgemein gültigen Verständnisses, falls nicht anderweitig angegeben, verwendet und soll somit beschreiben, dass zwei oder mehr Komponenten getrennt voneinander positioniert sind und dass es keine ohmsche Verbindung gibt, die diese Komponenten verbindet. Jedoch können Komponenten, die elektrisch voneinander isoliert sind, trotzdem miteinander gekoppelt, beispielsweise mechanisch gekoppelt und/oder kapazitiv gekoppelt und/oder induktiv gekoppelt, sein. Um ein Beispiel anzuführen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert sein und können gleichzeitig mechanisch und kapazitiv miteinander gekoppelt sein, z. B. mittels einer Isolierung, z. B. eines Dielektrikums.
  • Spezielle in dieser Beschreibung beschriebene Ausführungsformen betreffeneinen Leistungshalbleiterschalter, der eine Streifenzellen- oder zellulare Zellenkonfiguration aufweist, z. B. eine Leistungshalbleitervorrichtung, die innerhalb eines Leistungswandlers oder einer Leistungsversorgung verwendet werden kann. Dementsprechend kann eine solche Vorrichtung bei einer Ausführungsform dazu konfiguriert sein, einen Laststrom zu führen, der jeweils einer Last zugeführt werden soll und/oder der von einer Stromversorgung bereitgestellt wird. Zum Beispiel kann die Leistungshalbleitervorrichtung eine oder mehrere aktive Leistungshalbleiterzellen umfassen, wie etwa eine monolithisch integrierte Diodenzelle, z. B. eine monolithisch integrierte Zelle aus zwei antiseriell verbundenen Dioden, eine monolithisch integrierte Transistorzelle, z. B. eine monolithisch integrierte IGBT-Zelle und/oder Ableitungen davon. Solche Dioden-/Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Mehrere solcher Zellen können ein Zellenfeld darstellen, das mit einem aktiven Gebiet der Leistungshalbleitervorrichtung angeordnet ist.
  • Der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Beschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzigen Chip mit hohen Spannungssperr- und/oder hohen Stromführungsfähigkeiten beschreiben. Mit anderen Worten ist eine solche Leistungshalbleitervorrichtung für einen starken Strom, typischerweise im Ampere-Bereich z. B. von bis zu mehreren zehn oder hundert Ampere, und/oder für hohe Spannungen, typischerweise oberhalb von 15 V, typischer 100 V und darüber, z. B. bis zu wenigstens 500 V oder sogar darüber, z. B. bis zu sogar wenigstens 6 kV oder darüber, gedacht.
  • Zum Beispiel kann die unten beschriebene Leistungshalbleitervorrichtung eine Halbleitervorrichtung sein, die eine Streifenzellenkonfiguration oder eine zellulare (Säulen-/Nadel-) Zellenkonfiguration aufweist und die dazu konfiguriert sein kann, als eine Leistungskomponente in einer Anwendung mit niedriger, mittlerer und/oder hoher Spannung eingesetzt zu werden.
  • Zum Beispiel bezieht sich der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Patentschrift verwendet, nicht auf logische Halbleitervorrichtungen, die z. B. zum Speichern von Daten, Berechnen von Daten und/oder für andere Arten von halbleiterbasierter Datenverarbeitung verwendet werden.
  • 1 (a)-(f) veranschaulichen Phasen eines Leistungshalbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft. In jeder der 1(a)-(f) zeigt das linke Feld einen Abschnitt eines vertikalen Querschnitts der Leistungshalbleitervorrichtung 1, die in einer jeweiligen Verarbeitungsphase zu produzieren ist, wohingegen das rechte Feld eine entsprechende Draufsicht auf die Leistungshalbleitervorrichtung 1 zeigt.
  • Wie in 1 (a) veranschaulicht, ist ein Halbleiterkörper 10 mit einer Oberfläche 100 bereitgestellt, z. B. in Form eines Wafers. Bei der in 1 (a) gezeigten Verarbeitungsphase kann der Halbleiterkörper 10 bereits einigen Verarbeitungsschritten unterzogen worden sein, die einem Fachmann prinzipiell bekannt sind und daher hier nicht ausführlich beschrieben sind. Zum Beispiel wurden möglicherweise mehrere Gräben 14, 15, die sich von der Oberfläche 100 entlang der vertikalen Richtung Z in den Halbleiterkörper 10 hinein erstrecken, z. B. mittels eines Ätzprozesses gebildet. Ferner kann eine jeweilige Grabenisolationsstruktur 142, 152, wie etwa ein Oxid, innerhalb der Gräben 14, 15 gebildet worden sein und die Gräben 14, 15 wurden mit einem leitfähigen Material, wie etwa Polysilicium, gefüllt, so dass Grabenelektroden 141, 151 gebildet werden.
  • Bei der vorliegenden beispielhaften Ausführungsform ist ein Steuergraben 14 bereitgestellt, wobei der Steuergraben 14 eine Steuerelektrode 141 (auch als Gate-Elektrode bezeichnet) umfasst, die zum Steuern eines Laststroms in dem Halbleiterkörper 10 in Abhängigkeit von einem Steuersignal konfiguriert ist. Zum Beispiel kann in der verarbeiteten Leistungshalbleitervorrichtung 1 die Steuerelektrode 141 elektrisch mit einer (nicht veranschaulichten) Steueranschlussstruktur verbunden sein, die zum Empfangen des Steuersignals von außerhalb der Leistungshalbleitervorrichtung 1 konfiguriert ist, wie in der Technik prinzipiell bekannt ist.
  • Ferner ist ein Source-Graben 15 auf jeder Seite des Steuergrabens 14 bereitgestellt, so dass zwei einander zugewandte Grabenseitenwände 144, 154 von zwei angrenzenden der Gräben 14, 15 ein Mesagebiet 105 des Halbleiterkörpers 10 entlang einer ersten lateralen Richtung X lateral begrenzen. Die Source-Gräben 15 umfassen in jedem Fall eine Source-Elektrode 151. Zum Beispiel können in der verarbeiteten Leistungshalbleitervorrichtung 1 die Source-Elektroden 151 elektrisch mit einer ersten Lastanschlussstruktur 11 verbunden sein (siehe z. B. 6). Zum Beispiel kann die erste Lastanschlussstruktur 11 eine Source-Anschlussstruktur, falls die Leistungshalbleitervorrichtung 1 ein MOSFET ist oder diesen umfasst, oder eine Emitteranschlussstruktur, falls die Leistungshalbleitervorrichtung 1 ein IGBT ist oder diesen umfasst, sein.
  • Es ist anzumerken, dass 1 (a)-(f) nur einen kleinen Abschnitt des Halbleiterkörpers 10 zeigen und dass tatsächlich mehrere solche Steuergräben 14 und/oder Source-Gräben 15 bereitgestellt sein können, die in verschiedenen Kombinationen und Mustern (d. h. gemäß verschiedenen sogenannten Kontaktierungsschemata, die bestimmen, ob die Elektroden 141, 151 mit der Steueranschlussstruktur oder mit der ersten Lastanschlussstruktur 11 verbunden sind) angeordnet sein können.
  • Zum Beispiel können bei manchen Ausführungsformen zwei Grabenseitenwände 144, 154 jeweiliger benachbarter Steuergräben 14 und/oder Source-Gräben 15 entlang der ersten lateralen Richtung X um höchstens 5 µm, wie etwa höchstens 2 µm, höchstens 1 µm, höchstens 600 nm oder höchstens nur 200 nm, voneinander beabstandet sein.
  • Wie ferner in 1(a) veranschaulicht ist, können ein oder mehrere Körpergebiete 102 des zweiten Leitfähigkeitstyps (z. B. p-Typs) bereits in dem Halbleiterkörper 10 gebildet sein, z. B. mittels einer ersten Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps durch die Halbleiterkörperoberfläche 100. Zum Beispiel kann eine solche Körperimplantation als eine nichtmaskierte Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps ausgeführt werden. Beispielhafte Dotierungsstoffatome/-moleküle des zweiten Leitfähigkeitstyps, die für eine Körperimplantation geeignet sein können, beinhalten Bor, Aluminium, Gallium, Indium und Verbindungsmoleküle dieser Spezies. Zum Beispiel können Bordifluorid (BF2) oder andere Bor-Fluor-Verbindungen (BFx) als Dotierungsstoffe des zweiten Leitfähigkeitstyps eingesetzt werden. Eine Implantationsdosis für die Körperimplantation kann zum Beispiel in dem Bereich von 1E11 cm-2 bis 1E16 cm-2 gewählt werden.
  • Zum Beispiel kann die erste Implantation durch ein relativ dünnes Streuoxid 7 ausgeführt worden sein, das auf der Oberfläche angeordnet ist (siehe 1(a)), wie prinzipiell in der Technik bekannt ist. In dem rechten Feld aus 1(a) ist das Streuoxid 7 nicht gezeigt.
  • Bei dem vorliegenden Ausführungsbeispiel ist ein jeweiliges Körpergebiet 102 in jedem Mesagebiet 105 gebildet, wobei sich das Körpergebiet 102 lateral durch das gesamte Mesagebiet 105 erstreckt. Zum Beispiel kann auf die erste Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps ein Diffusionsschritt (z. B. bei einer angehobenen Temperatur) gefolgt sein, so dass sich die Körpergebiete 102 von der Oberfläche 100 weiter in den Halbleiterkörper 10 hinein erstrecken. Zum Beispiel kann dies zu Körpergebieten 102 führen, die sich von der Oberfläche 100 entlang der vertikalen Richtung Z herab bis zu einer Diffusionstiefe in dem Bereich von 0,4 µm bis 3 µm erstrecken.
  • Es ist anzumerken, dass die Bildung der Körpergebiete 102, wie oben beschrieben, auch in einer späteren Verarbeitungsphase bewirkt werden kann.
  • In dem rechten Feld aus 1(a) markieren die gestrichelten Linien Bereiche 104-1 beabsichtigter Source-Gebiete. Mit anderen Worten ist es beabsichtigt, dass Gebiete des ersten Leitfähigkeitstyps, die als Source-Gebiete 104 der Leistungshalbleitervorrichtung 1 dienen können, in speziellen der Teile gebildet werden sollen, die innerhalb der Mesagebiete 105 in Bereichen liegen, die durch die gestrichelten Linien und die Grabenseitenwände 144 des Steuergrabens 14 begrenzt werden.
  • Wie veranschaulicht, können die Bereiche 104-1 der beabsichtigen Source-Gebiete in einer Draufsicht auf die Halbleiterkörperoberfläche 100 entlang des Steuergrabens 14, z. B. gemäß einem regelmäßigen Muster, verteilt sein. Ferner können die Bereiche 104-1 entlang einer lateralen Hauptausdehnungsrichtung des Steuergrabens 14, die bei der vorliegenden Ausführungsform die zweite laterale Richtung Y ist, voneinander beabstandet sein.
  • Bei dem in 1(a) veranschaulichten Ausführungsbeispiel umfassen die Bereiche 104-1 der beabsichtigten Source-Gebiete mehrere inselförmige Source-Gebiete, die nur einen Teil der Mesas 105 bedecken. Zum Beispiel können die inselförmigen Source-Gebiete im Wesentlichen rechteckig sein, wie in 1(a) veranschaulicht ist, wobei es sich versteht, dass die Ecken der rechteckigen Inseln während der anschließenden Verarbeitung zu einem gewissen Grad abgerundet werden können. Bei anderen Ausführungsformen können die Bereiche 104-1 der beabsichtigten Source-Gebiete stattdessen die Form von z. B. rechteckigen Source-Streifen annehmen, die sich kontinuierlich durch mehrere Mesa-Gebiete 105 erstrecken, wobei wiederum Ecken der rechteckigen Source-Streifen während der anschließenden Verarbeitung zu einem gewissen Grad abgerundet werden können. Dies wird unten unter Bezugnahme auf 4(a)-(f) ausführlicher erklärt.
  • Bei einer Ausführungsform kann eine Ausdehnung LY der Bereiche 104-1 der beabsichtigten Source-Gebiete entlang der lateralen Hauptausdehnungsrichtung Y des Steuergrabens 14 höchstens 5 µm, wie etwa höchstens 2 µm oder sogar höchstens nur 1 µm, betragen. Zum Beispiel wird die Ausdehnung LY an der Grabenseitenwand 144 gemessen, d. h. bei einer Position, wo sich der jeweilige Bereich 104-1 in Kontakt mit dem Steuergraben 14 befindet.
  • Nachfolgend wird der Prozess des Bildens mehrerer erhöhter Source-Gebiete 104 in den Bereichen 104-1 beabsichtigter Source-Gebiete unter Bezugnahme auf 1 (b)-1 (f) erklärt.
  • Das linke Feld aus 1(b) veranschaulicht die Bildung eines Source-Implantationsgebiets 104-2 in dem Halbleiterkörper 10 schematisch. Zu diesem Zweck kann eine Implantationsmaskenschicht 4 auf der Halbleiterkörperoberfläche 100 angeordnet werden. Zum Beispiel ist die Implantationsmaskenschicht 4 eine strukturierte Fotolackschicht oder umfasst diese.
  • Dann können Dotierungsstoffe des ersten Leitfähigkeitstyps (z. B. n-Typs) in dem Halbleiterkörper 10 in Bereichen implantiert werden, in denen die Implantationsmaskenschicht 4 die Halbleiterkörperoberfläche 100 freilegt. Zum Beispiel legt die Implantationsmaskenschicht 4 wenigstens die Bereiche 104-1 der beabsichtigten Source-Gebiete 104 frei. Gemäß dem vorliegenden Ausführungsbeispiel kann die Implantationsmaskenschicht 4 eine relativ große verbundene Oberfläche (die einige Gräben 14, 15 und Mesagebiete 105 umfasst) freilegen. Bei anderen Ausführungsformen, wie unten weiter unter Bezugnahme auf z. B. 2(b) erklärt wird, kann die Implantationsmaskenschicht 4 mehrere kleinere Öffnungen aufweisen, die die Bereiche 104-1 der beabsichtigten Source-Gebiete umfassen.
  • Beispielhafte Dotierungsstoffatome des ersten Leitfähigkeitstyps, die für diesen Source-Implantationsschritt geeignet sein können, beinhalten Arsen, Phosphor, Antimon, Selen und Wasserstoff. Zum Beispiel kann die Source-Implantation mit einer Dotierungsdosis oder mit mehreren Dotierungsdosen in dem Bereich von 1E13 cm-2 bis 1E17 cm-2, wie etwa z. B. mit einer einfachen Dosis von 6E15 cm-2 oder 8E15 cm-2, ausgeführt werden. Ferner kann eine relativ niedrige Implantationsenergie angewandt werden, wie etwa eine Implantationsenergie in dem Bereich von 1 keV bis 100 keV, z. B. 30 keV. Zum Beispiel kann das oben erwähnte Streuoxid während der Source-Implantation immer noch auf der Halbleiterkörperoberfläche 100 angeordnet sein und kann nur anschließend entfernt werden.
  • Das rechte Feld aus 1(b) zeigt eine Draufsicht der Halbleiteroberfläche 100 nach dem Source-Implantationsschritt und vor dem Fotolackstreifen, d. h. vor dem Entfernen der Implantationsmaskenschicht 4. Dementsprechend zeigt 1(b) ein relativ großes verbundenes Source-Implantationsgebiet 104-2, das sich in beide Mesagebiete 105 erstreckt, die immer noch durch die Maskenschicht 104 bedeckt sind. In 1(b) sowie den folgenden Figuren markieren schraffierte Bereiche Gebiete, die Dotierungsstoffe des ersten Leitfähigkeitstyps umfassen, die in dem Source-Implantationsschritt implantiert wurden.
  • Als ein nächster Prozessschritt veranschaulicht 1(c) die Bildung einer Vertiefungsmaskenschicht 2 auf der Halbleiterkörperoberfläche 100 nach dem Entfernen der Implantationsmaskenschicht 4. Die Vertiefungsmaskenschicht 2 kann z. B. in der Form einer strukturierten Fotolackschicht 2 bereitgestellt werden, die wenigstens die Bereiche 104-1 beabsichtigter Source-Gebiete bedecken kann (vergleiche rechtes Feld aus 1(c)).
  • Dann können Teile des Halbleiterkörpers 10, die nicht durch die Vertiefungsmaskenschicht 2 bedeckt sind, mittels eines ersten Ätzprozesses entfernt werden, um dadurch mehrere erhöhten Source-Gebiete 104 und vertiefte Körpergebiete 1021 angrenzend an die erhöhten Source-Gebiete 104 innerhalb der Mesagebiete 105 zu bilden, wobei die vertieften Körpergebiete 1021 wenigstens teilweise zwischen den erhöhten Source-Gebieten 104 angeordnet sind (siehe rechtes Feld aus 1(d)). Mit anderen Worten wird bei einer Bewegung von einem erhöhten Source-Gebiet 104 zu einem benachbarten erhöhten Source-Gebiet 104 (das angrenzend an denselben Graben 14 angeordnet ist) ein vertieftes Körpergebiet 1021 durchlaufen. Die erhöhten Source-Gebiete 104 grenzen an die Grabenseitenwände 144 des Steuergrabens 14 an. Die vertieften Körpergebiete 1021 sind in dem Körpergebiet 102 enthalten. Dementsprechend definiert die Vertiefungsmaskenschicht 2 laterale Positionen und laterale Ausdehnungen beabsichtigter Source-Gebiete 104-1 (z. B. in der Form einer regelmäßigen Source-Gebiet-Struktur, wie in dem rechten Feld aus 1(a) veranschaulicht) und Teile der Source-Implantationsgebiete 104-2, die sich lateral jenseits der Bereiche 104-1 beabsichtigter Source-Gebiete erstrecken, werden dann während des ersten Ätzprozesses entfernt. Mit anderen Worten werden manche Teile des Halbleiterkörpers 10 für die Bildung der erhöhten Source-Gebiete 104 „geopfert“. Der erste Ätzprozess kann daher auch als ein „Opferätzprozess“ bezeichnet werden.
  • Das Ergebnis dieses ersten Ätzprozesses ist schematisch in 1(d) gezeigt, wobei die Vertiefungsmaskenschicht 2 bereits entfernt wurde, d. h. ein Fotolackstreifen wurde bewirkt. Zum Beispiel kann die Halbleiteroberfläche 100 bei einem lateralen Übergang zwischen jedem erhöhten Source-Gebiet 104 und einem angrenzenden vertieften Körpergebiet 1021 als Ergebnis des ersten Ätzprozesses eine Stufe S aufweisen (siehe auch 6). Zum Beispiel kann ein Querschnitt der Stufe S im Wesentlichen vertikal sein, wie schematisch in jeder der 1(d) und 6 veranschaulicht ist. Bei anderen Ausführungsformen kann der Querschnitt der Stufe weniger steil sein und kann zum Beispiel mit Bezug auf die vertikale Richtung Z geneigt sein. Die Stufen S, wie z. B. in dem linken Feld aus 1(d) und in 6 gezeigt, erstrecken sich parallel zu der zweiten lateralen Richtung Y, d. h. entlang der lateralen Hauptausdehnungsrichtung Y der Gräben 14, 15. Jedoch ist anzumerken, dass ähnliche Schritte auch bei lateralen Übergangen zwischen den erhöhten Source-Gebieten 104 und den Teilen der angrenzenden vertieften Körpergebiete 1021 gebildet werden können, die sich zwischen den erhöhten Source-Gebieten 104 erstrecken (in 1(d) und 6 nicht sichtbar). Entsprechend verlaufen solche Stufen möglicherweise nicht parallel, sondern z. B. im Wesentlichen orthogonal zu der lateralen Hauptausdehnungsrichtung Y der Gräben 14, 15. Zum Beispiel können sich solche Stufen im Wesentlichen entlang der ersten lateralen Richtung X erstrecken.
  • Anders gesagt kann der erste Ätzprozess zu wenigstens zwei unterschiedlichen Mesahöhen des Mesagebietes 105 führen, wobei sich die erhöhten Source-Gebiete 104 in Teilen der Mesa 105 mit einer höheren Mesahöhe im Vergleich zu den angrenzenden vertieften Körpergebieten 1021 befinden. Weitere Einzelheiten des lateralen Übergangs zwischen den erhöhten Source-Gebieten 104 und den angrenzenden vertieften Körpergebieten 1021 wird weiter unten unter Bezugnahme auf 6 beschrieben.
  • Bei einer Ausführungsform wird der erste Ätzprozess auf eine solche Weise ausgeführt, dass die Teile des Halbleiterkörpers 10, die nicht durch die Vertiefungsmaskenschicht 2 bedeckt sind, wenigstens bis zu einer Ätztiefe herab weggeätzt werden, die einem geplanten Bereich der Source-Implantation entspricht. In diesem Zusammenhang ist anzumerken, dass die Teile der Source-Implantationsgebiete 104-2 während des ersten Ätzprozesses nicht notwendigerweise vollständig entfernt werden müssen. Stattdessen kann es ausreichen, dass die Teile größtenteils entfernt werden, d. h. wenigstens bis zu einem gewissen Restbereichsende der Dotierungsstoffkonzentration, das sich unterhalb des geplanten Bereichs der Source-Implantation befinden kann. Zum Beispiel kann bei einer Ausführungsform ein solches Restbereichsende von Dotierungsstoffen des ersten Leitfähigkeitstyps mittels einer späteren zweiten Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps überdotiert werden. Dies wird unten ausführlicher erklärt.
  • Zum Beispiel werden bei einer Ausführungsform die Teile des Halbleiterkörpers 10, die nicht durch die Vertiefungsmaskenschicht 2 bedeckt sind, wenigstens bis zu einer Ätztiefe von wenigstens 10 nm, wie etwa wenigstens 25 nm, 50 nm oder sogar wenigstens 250 nm, unterhalb der Halbleiterkörperoberfläche 100 weggeätzt.
  • Zum Beispiel kann der erste Ätzprozess ein anisotroper Ätzprozess sein, der im Wesentlichen entlang der vertikalen Richtung Z gerichtet sein kann. Bei einer anderen Ausführungsform kann der erste Ätzprozess als ein isotroper Ätzprozess ausgeführt werden.
  • Gemäß einer Ausführungsform kann ein Temperaturtemperschritt nach dem ersten Ätzprozess ausgeführt werden. Es ist anzumerken, dass ein oder mehrere weitere Schritte, wie etwa eine Abscheidung eines Glases, zwischen dem ersten Ätzprozess und dem Temperaturtemperaschritt ausgeführt werden können. Zum Beispiel kann der Temperaturtemperschritt mit einer Temperatur in dem Bereich von 800 °C bis 1100 °C und für eine Dauer in dem Bereich von 1 Sekunde bis zu einigen Stunden, wie etwa z. B. 4 Stunden, ausgeführt werden. Infolge des Temperaturschrittes können die implantierten Dotierungsstoffe des ersten Leitfähigkeitstyps weiter in den Halbleiterkörper 10 hinein diffundieren, was eine größere vertikale Ausdehnung der erhöhten Source-Gebiete 104 ergibt. Zum Beispiel kann die vertikale Ausdehnung der erhöhten Source-Gebiete 104 nach dem Temperaturtemperschritt größer als die Stufe S sein, wie z. B. in jeder der 1(d) und 6 schematisch veranschaulicht ist.
  • Wie zuvor erwähnt, kann die erste Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps, durch die die Körpergebiete 102 gebildet werden, auch in einer späteren Verarbeitungsphase, d. h. z. B. nach der Source-Implantation und sogar nach dem ersten Ätzprozess, ausgeführt werden. Jedoch wird bei einer Ausführungsform die Bildung der Körpergebiete 102 mittels der ersten Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps (spätestens) ausgeführt, bevor ein Temperaturtemperschritt für die erhöhten Source-Gebiete 104, wie oben beschrieben, bewirkt wird.
  • Ferner kann bei einer Ausführungsform eine zweite Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps nach dem ersten Ätzprozess ausgeführt werden. Zum Beispiel können Dotierungsstoffe des zweiten Leitfähigkeitstyps dementsprechend wenigstens in einen Teil der vertieften Körpergebiete 1021 implantiert werden. Bei einer Ausführungsform werden während des zweiten Implantationsschrittes Dotierungsstoffe des zweiten Leitfähigkeitstyps wenigstens in dem Teil des Halbleiterkörpers 10 implantiert, der nicht durch die Vertiefungsmaskenschicht 2 bedeckt ist, d. h., der zweite Implantationsschritt kann durchgeführt werden, bevor die Vertiefungsmaske 2 entfernt wird. Alternativ dazu kann die zweite Implantation nach dem Entfernen der Vertiefungsmaske 2 ausgeführt werden.
  • Zum Beispiel können potentielle restliche Dotierungsstoffe des ersten Leitfähigkeitstyps, die von dem Source-Implantationsschritt stammen können, mittels der zweiten Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps überdotiert werden. Zum Beispiel kann sich irgendein Restbereichsende der Dotierungsstoffkonzentration unterhalb des geplanten Bereichs der Source-Implantation befinden, wie oben erwähnt ist. Entsprechend kann eine relativ niedrige Dotierungsstoffdosis, wie etwa z. B. in dem Bereich von 1E13 cm-2 bis 5E15 cm-2, für ein Überdotieren der Restdotierungsstoffe des ersten Leitfähigkeitstyps mittels der zweiten Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps ausreichen. Zum Beispiel können bei einer Ausführungsform Boratome oder BF2-Moleküle während des zweiten Implantationsschrittes implantiert werden, z. B. mit einer Dosis von 1E15 cm-2. Zum Beispiel kann eine Implantationsenergie in dem Bereich von 1keV bis 100 keV, wie etwa z. B. 5 keV, angewandt werden. Ferner kann die zweite Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps ausgeführt werden, ohne dass ein Streuoxid auf der Halbleiteroberfläche 100 angeordnet ist. Bei einer Ausführungsform wird die zweite Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps nach dem ersten Ätzprozess und vor dem oben erwähnten Temperaturtemperschritt ausgeführt.
  • Unter Bezugnahme auf 1(e) kann als ein weiterer Verarbeitungsschritt eine dielektrische Schicht 18, wie etwa eine Oxidschicht, auf der Halbleiterkörperoberfläche 100 gebildet werden. Zum Beispiel kann die dielektrische Schicht 18 bei einer Ausführungsform wenigstens die erhöhten Source-Gebiete 104 und die vertieften Körpergebiete 1021 bedecken.
  • Eine Kontaktlochmaskenschicht kann dann auf der dielektrischen Schicht 18 gebildet werden (nicht veranschaulicht). Die Kontaktlochmaskenschicht kann so strukturiert werden, dass die Kontaktlochbereiche, z. B. oberhalb eines oder mehrerer der Mesagebiete 105, definiert werden.
  • Dann können Teile der dielektrischen Schicht 18, die nicht durch die Kontaktlochmaskenschichtbedeckt sind, mittels eines zweiten Ätzprozesses entfernt werden, so dass wenigstens ein Kontaktloch 185 gebildet wird. Zum Beispiel können dementsprechend bei einer Ausführungsform mehrere Kontaktlöcher 185, wie etwa wenigstens ein Kontaktloch 185 pro aktive Mesa 105, gebildet werden. Das Ergebnis dieses zweiten Ätzprozesses ist in 1(e) schematisch veranschaulicht. Zum Beispiel können die Kontaktlöcher 185 bei einer Ausführungsform gemäß 1(e) wenigstens einen Teil der erhöhten Source-Gebiete 104 und wenigstens einen Teil der vertieften Körpergebiete 1021 freilegen. Bei einer anderen Ausführungsform kann, wie weiter unten unter Bezugnahme auf 5(f) ausführlich erklärt wird, ein großes Kontaktloch bereitgestellt sein, das mehrere Mesagebiete 105, wie etwa die Gesamtheit eines aktiven Zellenfeldes der Leistungshalbleitervorrichtung 1, freilegt.
  • 1(f) zeigt eine Verarbeitungsphase nach dem Füllen der Kontaktlöcher 185 mit einem leitfähigen Material 111, wie etwa einem Metall. Das leitfähige Material 111 richtet einen elektrischen Kontakt mit einem Teil der erhöhten Source-Gebiete 104 und einem Teil der vertieften Körpergebiete 1021 ein. Zum Beispiel kann das leitfähige Material 111, das die Kontaktlöcher 185 füllt, einen Teil der ersten Lastanschlussstruktur 11, wie etwa z. B. einer Vorderseitenmetallisierung, der Leistungshalbleitervorrichtung 1 bilden.
  • 2(a)-(f) veranschaulichen die Verarbeitungsphasen einer Variante des oben unter Bezugnahme auf 1(a)-(f) beschriebenen Leistungshalbleitervorrichtungsbildungsverfahrens schematisch. Unterschiede entstehen mit Bezug auf die Implantationsmaskenschicht 4, die für die Source-Implantation verwendet wird. Wie schematisch in 2(b) veranschaulicht legt die Implantationsmaskenschicht 4 bei dieser Ausführungsform wenigstens die Bereiche 104-1 der beabsichtigten Source-Gebiete frei, aber bedeckt wenigstens einen Teil des Halbleiterkörpers 10, nämlich solche Teile, wo die vertieften Körpergebiete 1021 gebildet werden sollen. Die Implantationsmaskenschicht 4 weist mehrere Öffnungen auf, die die Bereiche 104-1 der beabsichtigten Source-Gebiete umfassen. Bei dem vorliegenden Ausführungsbeispiel weisen die Öffnungen eine Inselform (z. B. eine im wesentlichen rechteckige Form, optional mit abgerundeten Ecken) auf und sind geringfügig größer als die Bereiche 104-1 der beabsichtigten Source-Gebiete. Infolgedessen werden mehrere rechteckige Source-Implantationsgebiete 104-2, die geringfügig größer als die Bereiche 104-1 der beabsichtigten Source-Gebiete sind, gebildet, wie in dem rechten Feld aus 2(b) gezeigt ist. Bei einer anderen Ausführungsform, die in den Figuren nicht veranschaulicht ist, können die Öffnungen in der Implantationsmaskenschicht 4 geringfügig kleiner als die Bereiche 104-1 der beabsichtigten Source-Gebiete sein. Die anschließenden Verarbeitungsschritte, wie in 2(c)-(f) veranschaulicht, sind vollständig analog zu dem, was oben unter Bezugnahme auf 1(c)-(f) beschrieben wurde.
  • 3(a)-(f) veranschaulichen eine weitere Variante des Leistungshalbleiterbildungsverfahrens schematisch, wobei die Implantationsmaskenschicht 4, die für die Source-Implantation verwendet wird, mehrere Öffnungen in der Form rechteckiger Streifen aufweist, die sich in jedem Fall oberhalb einiger Gräben 14, 15 und Mesagebiete 15 erstrecken, siehe 3(b). Die anschließenden Verarbeitungsschritte, wie in 3(c)-(f) veranschaulicht, sind vollständig analog zu dem, was oben unter Bezugnahme auf 1(c)-(f) beschrieben wurde.
  • 4(a)-(f) veranschaulichen noch eine andere Variante des Leistungshalbleiterbildungsverfahrens schematisch. Wie in 4(b) veranschaulicht, verwendet das vorliegende Ausführungsbeispiel eine Source-Implantationsmaskenschicht 4, die ähnlich der oder identisch mit der aus 3(b) ist. Jedoch entstehen Unterschiede mit Bezug auf die Bereiche 104-1 der beabsichtigten Source-Gebiete. Wie in 4(a) (rechtes Feld) gezeigt, können die Bereiche 104-1 der beabsichtigten Source-Gebiete stattdessen die Form rechteckiger Source-Streifen annehmen, die sich kontinuierlich durch mehrere Mesagebiete 105 erstrecken. Zum Beispiel können die beabsichtigten rechteckigen Source-Streifen transversal (wie etwa z. B. orthogonal) zu den Gräben 14, 15 und den Mesas 105 orientiert sein, wie veranschaulicht ist. Wie in 4(c) veranschaulicht, umfasst auch die Vertiefungsmaskenschicht 2 mehrere solche ausgedehnte Streifen, die den Bereichen 104-1 beabsichtigter Source-Gebiete entsprechen. Die weiteren Verarbeitungsschritte, wie in 4(d)-(f) veranschaulicht, sind vollständig analog zu dem, was oben unter Bezugnahme auf 1(d)-(f) beschrieben wurde.
  • 5(a)-(f) veranschaulichen Phasen eines weiteren Halbleitervorrichtungsverarbeitungsverfahrens gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft.
  • Am Anfang, wie in 5(a) veranschaulicht und ähnlich dem, was oben unter Bezugnahme auf 1(a) erklärt wurde, werden mehrere Gräben 14, 15, die sich von der Oberfläche 100 entlang der vertikalen Richtung Z, in den Halbleiterkörper 10 hinein erstrecken gebildet, z. B. mittels eines Ätzprozesses. Ferner kann eine jeweilige Grabenisolationsstruktur 142, 152, wie etwa ein Oxid, innerhalb der Gräben 14, 15 gebildet worden sein und die Gräben 14, 15 wurden mit einem leitfähigen Material, wie etwa Polysilicium, gefüllt, so dass Grabenelektroden 141, 151 gebildet werden.
  • Ferner sind bei diesem Ausführungsbeispiel isolierende Deckschichten 19 (oder Kappenschichten 19) wenigstens teilweise innerhalb der Gräben 14, 15 bereitgestellt, so dass die Gräben 14, 15 auf der Oberseite geschlossen werden. Die isolierende Deckschicht 19 kann z. B. durch Abscheiden eines Oxids auf den Grabenelektroden 141, 151 nahe der Halbleiteroberfläche gebildet werden, wie in 5(a) veranschaulicht ist. Zum Beispiel kann ein Teil des abgeschiedenen Oxids durch einen CMP-Prozess (CMP: chemisch-mechanisches Polieren) entfernt werden. Zum Beispiel kann der CMP-Prozess so ausgeführt werden, dass das abgeschiedene Oxid herab zu der Halbleiteroberfläche 100 entfernt wird.
  • Das linke Feld aus 5(b) veranschaulicht eine Prozessphase nach einem solchen CMP-Verarbeitungsschritt und nach einer Körperkonditionierung schematisch, wobei die Körperimplantation wie oben unter Bezugnahme auf 1(a) beschrieben ausgeführt worden sein kann. Das rechte Feld aus 5(b) gibt die Bereiche 104-1 beabsichtigter Source-Gebiete an, die (mit Ausnahme der Anwesenheit der isolierenden Deckschichten 19) z. B. den Bereichen 104-1 beabsichtigter Source-Gebiete, die in 2(b) dargestellt sind, ähnlich sind.
  • Die weiteren Verarbeitungsschritte, die zu den in 5(c)-(e) veranschaulichten jeweiligen Verarbeitungsphasen führen, sind analog zu denjenigen aus 1(b)-(d). Insofern wird auf die obigen ausführlichen Erklärungen verwiesen.
  • Ein Unterschied entsteht jedoch mit Bezug auf die Kontaktlochbildung. Bei der vorliegenden Ausführungsform kann ein großes Kontaktloch 185, das mehrere gesamte Mesagebiete 105, wie etwa die Gesamtheit eines aktiven Zellenfeldes der Leistungshalbleitervorrichtung 1, freilegt, gebildet werden, z. B. durch Bilden einer dielektrischen Schicht und dann Entfernen eines großen Teils der dielektrischen Schicht oberhalb des aktiven Zellenfeldes. Zum Beispiel verbleibt dementsprechend möglicherweise nur ein peripherer Teil der dielektrischen Schicht, wie etwa ein Teil, der sich innerhalb eines Randabschlussgebiets befindet, (nicht veranschaulicht) und definiert das erweiterte Kontaktloch 185.
  • 5(f) veranschaulicht dementsprechend, dass als ein Ergebnis des Füllens des Kontaktlochs 185 mit einem leitfähigen Material eine leitfähige Schicht 11 (wie etwa z. B. eine Vorderseitenmetallisierungsschicht) auf der Oberseite der Mesagebiete 105 angeordnet ist und einen elektrischen Kontakt mit den erhöhten Source-Gebieten 104 und den vertieften Körpergebieten 1021 einrichtet. Weitere Einzelheiten in dieser Hinsicht werden unten unter Bezugnahme auf 8 (s. dort Schicht 1111) erklärt.
  • 6 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung 1 gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft. Zum Beispiel kann die Leistungshalbleitervorrichtung 1 aus 6 durch das Verfahren produziert worden sein, das oben unter Bezugnahme auf z. B. 1(a)-(f) erklärt wurde. Tatsächlich ist 6 eine vergrößerte Ansicht von 1(f).
  • Die Leistungshalbleitervorrichtung 1 aus 6 weist eine vertikale Leistungstransistorkonfiguration auf. Zum Beispiel kann die Leistungshalbleitervorrichtung 1 ein IGBT und/oder ein MOSFET sein oder diesen umfassen. 6 stellt nur einen Teil der Leistungshalbleitervorrichtung 1 nahe ihrer Vorderseite dar, der zwei Steuerzellen umfasst, wobei die Steuerelektrode 141 in dem Steuergraben 14 angeordnet ist. Ferner sind zwei Source-Gräben 15 angrenzend an den Steuergraben 14 bereitgestellt.
  • Mehrere erhöhte Source-Gebiete 104 des ersten Leitfähigkeitstyps sind in dem Halbleiterkörper 10 angrenzend an die Steuerelektrode 141 angeordnet, wie oben mit Bezug auf das Bildungsverfahren erklärt wurde. Ferner sind, wie ebenfalls oben erklärt wurde, mehrere vertiefte Körpergebiete 1021 angrenzend an die erhöhten Source-Gebiete 104 angeordnet.
  • Die dielektrische Schicht 18 ist auf einem Teil der Halbleiterkörperoberfläche 100 angeordnet und definiert Kontaktlöcher 185, die mit einem leitfähigen Material 111 gefüllt sind, das einen elektrischen Kontakt mit den erhöhten Source-Gebieten 104 und mit den vertieften Körpergebieten 1021 einrichtet.
  • Wie in 6 gezeigt, erstreckt sich eine erste Kontaktoberfläche 1048 zwischen den erhöhten Source-Gebieten 104 und der dielektrischen Schicht 18 in einer ersten horizontalen Ebene H1. Ferner erstreckt sich eine zweite Kontaktoberfläche 1028 zwischen den vertieften Körpergebieten 1021 und der dielektrischen Schicht 18 im Wesentlichen in einer zweiten horizontalen Ebene H2, wobei die zweite horizontale Ebene H2 vertikal unterhalb der ersten horizontalen Ebene H1 lokalisiert ist. Zum Beispiel kann die Mesa 105 dementsprechend wenigstens zwei unterschiedliche Mesahöhen aufweisen, die zum Beispiel in dem oben angegebenen ersten Ätzprozess begründet sein können.
  • Zum Beispiel beträgt ein erster vertikaler Abstand DZ1 zwischen der ersten horizontalen Ebene H1 und der zweiten horizontalen Ebene H2 wenigstens 10 nm, wie etwa wenigstens 25 nm, wenigstens 50 nm oder sogar wenigstens 250 nm. Zusätzlich oder alternativ dazu kann der erste vertikale Abstand DZ1 kleiner als eine erste vertikale Ausdehnung LZ1 des jeweiligen erhöhten Source-Gebiets 104 sein, das die Kontaktoberfläche 1048 mit der dielektrischen Schicht 18 aufweist.
  • Wie weiter in 6 veranschaulicht ist, kann die Halbleiterkörperoberfläche 100 bei manchen Ausführungsformen eine im Wesentlichen vertikale Stufe S bei einem lateralen Übergang zwischen jedem erhöhten Source-Gebiet 104 und einem angrenzenden vertieften Körpergebiet 1021 aufweisen, wobei die Stufe S lateral von lateralen Grenzen 185-1 des Kontaktlochs 185 beabstandet sein kann. Zum Beispiel resultiert die Stufe S aus dem oben erklärten ersten Ätzprozess.
  • 7A-B veranschaulichen ein anderes Ausführungsbeispiel einer Leistungshalbleitervorrichtung 1, die mittels eines Bildungsverfahrens gemäß der vorliegenden Erfindung entstanden sein kann. Im Gegensatz zu den oben genannten Ausführungsformen umfasst die Leistungshalbleitervorrichtung 1 vertikale Lesitungstransistorzellen, die jeweils eine planare Steuerelektrode 141 aufweisen, wie am besten in der vertikalen Querschnittsansicht aus 7A zu sehen ist.
  • Was oben mit Bezug auf die Bildung der erhöhten Source-Gebiete 104 und der vertieften Körpergebiete 1021, die dazwischen angeordnet sind, bei Ausführungsformen mit Grabenzellen erklärt wurde, gilt analog für das vorliegende Ausführungsbeispiel mit planaren Steuerelektroden 141. Der horizontale Querschnitt in 7B veranschaulicht eine beispielhafte Anordnung der erhöhten Source-Gebiete 104 innerhalb des Halbleiterkörpers 10. Zum Beispiel können die erhöhten Source-Gebiete entlang einer lateralen Hauptausdehnungsrichtung Y der planaren Steuerelektroden 141 gestaffelt sein, wie dargestellt ist.
  • 8 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Leistungshalbleitervorrichtung 1 gemäß einer oder mehreren weiteren Ausführungsformen schematisch und beispielhaft. Zum Beispiel kann die Leistungshalbleitervorrichtung 1 aus 8 durch das Verfahren produziert worden sein, das oben unter Bezugnahme auf 5(a)-(f) erklärt wurde. Tatsächlich ist 8 eine vergrößerte Ansicht des linken Feldes aus 5(f). Die verschiedenen Teile der in 8 gezeigten Leistungshalbleitervorrichtung 1 wurden dementsprechend bereits oben unter Bezugnahme auf 5(a)-(f) behandelt und werden daher hier nicht nochmal erklärt.
  • Wie in 8 gezeigt, erstreckt sich eine dritte Kontaktoberfläche 1049 zwischen den erhöhten Source-Gebieten 104 und der leitfähigen Schicht 1111 in einer dritten horizontalen Ebene H3. Ferner erstreckt sich eine vierte Kontaktoberfläche 1029 zwischen den vertieften Körpergebieten 1021 und der leitfähigen Schicht 1111 im Wesentlichen in einer vierten horizontalen Ebene H4, wobei die vierte horizontale Ebene H4 vertikal unterhalb der dritten horizontalen Ebene H3 lokalisiert ist. Zum Beispiel kann die Mesa 105 dementsprechend wenigstens zwei unterschiedliche Mesahöhen aufweisen, die zum Beispiel in dem oben angegebenen ersten Ätzprozess begründet sein können. Zum Beispiel kann die Halbleiterkörperoberfläche 100 eine Stufe S (wie etwa z. B. eine im Wesentlichen vertikale Stufe S oder eine geneigte Stufe) bei einem lateralen Übergang zwischen jedem erhöhten Source-Gebiet 104 und einem angrenzenden vertieften Körpergebiet 1021 aufweisen.
  • Zum Beispiel beträgt ein zweiter vertikaler Abstand DZ2 zwischen der dritten horizontalen Ebene H3 und der vierten horizontalen Ebene H4 wenigstens 10 nm, wie etwa wenigstens 25 nm, wenigstens 50 nm oder sogar wenigstens 250 nm. Zusätzlich oder alternativ dazu kann der zweite vertikale Abstand DZ2 kleiner als eine zweite vertikale Ausdehnung LZ2 des jeweiligen erhöhten Source-Gebiets 104 sein, das die dritte Kontaktoberfläche 1049 mit der leitfähigen Schicht 1111 aufweist.
  • 9 veranschaulicht eine weitere Variante des Verfahrens gemäß der vorliegenden Erfindung schematisch und beispielhaft, wobei die Vertiefungsmaskenschicht 2 einen Steuergraben 14 entlang seiner Longitudinalausdehnung (wenigstens in dem aktiven Zellengebiet) bedeckt. Zum Beispiel können mehrere solche Steuergräben 14, die jeweils durch die Vertiefungsmaskenschicht 2 bedeckt sind, bereitgestellt werden (nicht veranschaulicht). Zum Beispiel kann die in 9(a) veranschaulichte Verarbeitungsphase der oben mit Bezug auf 2(b) erklärten Verarbeitungsstufe entsprechen. In einem anschließenden Schritt wird im Gegensatz zu 2(c) eine Vertiefungsmaskenschicht 2 so gebildet, dass sie auch die Steuergräben 14 bedeckt (siehe rechtes Feld aus 9(b)). Dementsprechend können die Steuergräben 4 in den weiteren Verarbeitungsschritten geschützt sein. Zum Beispiel können bei einer Ausführungsform sämtliche Gräben, die Elektroden umfassen, die das Steuersignal empfangen, dementsprechend während des ersten Ätzprozesses durch die Vertiefungsmaskenschicht 2 geschützt werden. Dies ist ferner in 9(c) veranschaulicht, die die Situation nach dem ersten Ätzprozess und vor dem Entfernen der Vertiefungsmaskenschicht 2 zeigt. Bei einer Ausführungsform können sogenannte Dummy-Gräben auch durch jeweilige Teile der Vertiefungsmaskenschicht 2 bedeckt sein und können dementsprechend während eines anschließenden Ätzprozesses geschützt sein.
  • Ausführungsformen des Verfahrens zum Bilden einer oben beschriebenen Leistungshalbleitervorrichtung entsprechen den Ausführungsformen des Leistungshalbleiters, wie oben beschrieben, und umgekehrt. Daher können zum Beispiel die Merkmale der Ausführungsformen der oben beschriebenen Leistungshalbleitervorrichtung durch Ausführen eines entsprechenden Verarbeitungsverfahrensschrittes erreicht werden.
  • Die oben beschriebenen Ausführungsformen beinhalten die Erkenntnis, dass die Zuverlässigkeit einer Leistungshalbleitervorrichtung, wie etwa ihre Robustheit mit Bezug auf eine durch Latch-Up eingeführte Zerstörung, mittels eines dedizierten maskierten Ätzprozesses, der die Position und laterale Ausdehnung von Source-Gebieten der Vorrichtung zuverlässig definiert, signifikant verbessert werden kann.
  • Gemäß einer oder mehreren Ausführungsformen können mehrere erhöhte Source-Gebiete eines ersten Leitfähigkeitstyps auf einer Oberfläche eines Halbleiterkörpers angrenzend an eine Steuerelektrode gebildet werden, wobei das Bilden der erhöhten Source-Gebiete Folgendes umfasst:
    • - Implantieren von Dotierungsstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper;
    • - Bilden einer Vertiefungsmaskenschicht auf der Halbleiterkörperoberfläche, wobei die Vertiefungsmaskenschicht wenigstens die Bereiche beabsichtigter Source-Gebiete bedeckt; und
    • - Entfernen von Teilen des Halbleiterkörpers, die nicht durch die Vertiefungsmaskenschicht bedeckt sind, mittels eines ersten Ätzprozesses, um die erhöhten Source-Gebiete und vertieften Körpergebiete angrenzend an die erhöhten Source-Gebiete zu bilden.
  • Mittels eines solchen Opferätzprozesses können Defekte in der Form von Source-Inseln mit einer übermäßigen Fläche korrigiert werden. Dementsprechend kann ein Latch-Up aufgrund z. B. einer übermäßigen Breite einer defekten Source-Insel vermieden werden. Mit anderen Worten kann der erste Ätzprozess eine Redundanzmaßnahme bereitstellen, die die Zuverlässigkeit der verarbeiteten Leistungshalbleitervorrichtung erhöht. Zum Beispiel müssten bei manchen Ausführungsformen als ein Ergebnis dieser Redundanzmaßnahme zwei Defekte unabhängig bei derselben Position der Halbleiterkörperoberfläche auftreten, um die Vorrichtung anfällig für einen destruktiven Latch-Up zu machen: nämlich ein Defekt in einer strukturierten Source-Implantation, die z. B. Source-Streifen oder Source-Inseln definiert, und ein Defekt in dem strukturierten Opferätzprozess gemäß der vorliegenden Erfindung. Dementsprechend kann die Wahrscheinlichkeit von Ausfällen mittels des vorgeschlagenen zusätzlichen Ätzprozesses effektiv reduziert werden.
  • Oben wurden Ausführungsformen erklärt, die Leistungshalbleiterschalter und entsprechende Verarbeitungsverfahren betreffen. Diese Halbleitervorrichtungen basieren zum Beispiel auf Silicium (Si). Entsprechend kann ein(e) monokristalline(s) Halbleitergebiet oder -schicht, z. B. der Halbleiterkörper 10 und seine Gebieten/Zonen, z. B. die Gebiete usw., ein(e) monokristalline(s) Si-Gebiet oder Si-Schicht sein. Bei anderen Ausführungsformen kann polykristallines oder amorphes Silicium eingesetzt werden.
  • Es versteht sich jedoch, dass der Halbleiterkörper 10 und seine Gebiete/Zonen aus einem beliebigem Halbleitermaterial gefertigt sein können, das zum Herstellen einer Halbleitervorrichtung geeignet ist. Beispiele für solche Materialien beinhalten unter anderem elementare Halbleitermaterialien, wie etwa Silicium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien, wie etwa Siliciumcarbid (SiC) oder Silicium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie etwa Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die zuvor erwähnten Halbleitermaterialien werden auch als „Homoübergang-Halbleitermaterialien“ bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergang-Halbleitermaterial gebildet. Beispiele für Heteroübergang-Halbleitermaterialien beinhalten unter anderem Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN), Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AIGaN), Silicium-Siliciumcarbid (SixC1-x) und Silicium-SiGe-Heteroübergang-Halbleitermaterialien. Für Leistungshalbleiterschalteranwendungen werden zurzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.
  • Räumlich relative Begriffe wie etwa „unter“, „unterhalb“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erklären. Es wird beabsichtigt, dass diese Begriffe verschiedene Orientierungen der entsprechenden Vorrichtung zusätzlich zu anderen Orientierungen als denjenigen, die in den Figuren dargestellt sind, einschließen. Ferner werden auch Ausdrücke wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird ebenfalls nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Ausdrücke auf gleiche Elemente.
  • Wie hier verwendet, sind die Ausdrücke „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“, „aufzeigend“ und dergleichen offene Ausdrücke, die das Vorhandensein der angegebenen Elemente oder Merkmale angeben, aber keine zusätzlichen Elemente oder Merkmale ausschließen.

Claims (19)

  1. Verfahren zum Bilden einer Leistungshalbleitervorrichtung (1), das Folgendes umfasst: - Bereitstellen eines Halbleiterkörpers (10) mit einer Oberfläche (100); - Bereitstellen einer Steuerelektrode (141), die wenigstens teilweise auf dem oder innerhalb des Halbleiterkörpers (10) angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper (10) konfiguriert ist; - Bilden mehrerer erhöhter Source-Gebiete (104) eines ersten Leitfähigkeitstyps in dem Halbleiterkörper (10) angrenzend an die Steuerelektrode (141), wobei das Bilden der erhöhten Source-Gebiete (104) wenigstens die folgenden Schritte umfasst: ◯ Implantieren von Dotierungsstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper (10); ◯ Bilden einer Vertiefungsmaskenschicht (2) auf der Halbleiterkörperoberfläche (100), wobei die Vertiefungsmaskenschicht (2) wenigstens Bereiche (104-1) beabsichtigter Source-Gebiete bedeckt; ◯ Entfernen von Teilen des Halbleiterkörpers (10), die nicht durch die Vertiefungsmaskenschicht (2) bedeckt sind, mittels eines ersten Ätzprozesses, um die erhöhten Source-Gebiete (104) und vertiefte Körpergebiete (1021) angrenzend an die erhöhten Source-Gebiete (104) zu bilden, wobei die vertieften Körpergebiete (1021) wenigstens teilweise zwischen den erhöhten Source-Gebieten (104) angeordnet sind; - Bilden einer dielektrischen Schicht (18) auf der Halbleiterkörperoberfläche (100); - Bilden einer Kontaktlochmaskenschicht auf der dielektrischen Schicht (18); - Entfernen von Teilen der dielektrischen Schicht (18), die nicht durch die Kontaktlochmaskenschicht bedeckt sind mittels eines zweiten Ätzprozesses, so dass ein Kontaktloch (185) gebildet wird; und - Füllen des Kontaktlochs (185) wenigstens teilweise mit einem leitfähigen Material (111), so dass ein elektrischer Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete (104) und wenigstens einem Teil der vertieften Körpergebiete (1021) eingerichtet wird.
  2. Verfahren nach Anspruch 1, wobei das Implantieren der Dotierungsstoffe des ersten Leitfähigkeitstyps in den Halbleiterkörper (10) einen maskierten Implantationsschritt unter Verwendung einer Implantationsmaskenschicht (4) umfasst, wobei die Implantationsmaskenschicht (4) mehrere getrennte Öffnungen aufweist, die wenigstens die Bereiche (104-1) der beabsichtigten Source-Gebiete umfassen.
  3. Verfahren nach einem der vorhergehenden Ansprüche, das ferner einen Temperaturtemperschritt umfasst, der nach dem ersten Ätzprozess ausgeführt wird.
  4. Verfahren nach Anspruch 3, wobei während des Ätzprozesses die Teile des Halbleiterkörpers (10), die nicht durch die Vertiefungsmaskenschicht (2) bedeckt sind, bis zu einer Ätztiefe herab weggeätzt werden, die geringer als eine finale vertikale Ausdehnung der erhöhten Source-Gebiete (104) nach dem Temperaturtemperschritt ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei während des Ätzprozesses die Teile des Halbleiterkörpers (10), die nicht durch die Vertiefungsmaskenschicht (2) bedeckt sind, wenigstens bis zu einer Ätztiefe herab weggeätzt werden, die einem geplanten Bereich der Implantation von Dotierungsstoffen des ersten Leitfähigkeitstyps entspricht.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Bilden eines Körpergebiets (102) in dem Halbleiterkörper (10) mittels einer ersten Implantation von Dotierungsstoffen eines zweiten Leitfähigkeitstyps, der zu dem ersten Leitfähigkeitstyp komplementär ist, umfasst, wobei die vertieften Körpergebiete (1021) in dem Körpergebiet (102) enthalten sind.
  7. Verfahren nach Anspruch 6, das ferner nach dem ersten Ätzprozess eine zweite Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps in wenigstens einen Teil der vertieften Körpergebiete (1021) umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Bilden von wenigstens zwei Gräben (14, 15) umfasst, wobei sich die Gräben (14, 15) von der Oberfläche (100) entlang einer vertikalen Richtung (Z) in den Halbleiterkörper (10) hinein erstrecken, wobei zwei Grabenseitenwände (144, 154), die einander zugewandt sind, von zwei angrenzenden der Gräben (14, 15) ein Mesagebiet (105) des Halbleiterkörpers (10) entlang einer ersten lateralen Richtung (X) lateral begrenzen; und wobei die erhöhten Source-Gebiete (104) und die vertieften Körpergebiete (1021) innerhalb des Mesagebiets (105) gebildet sind.
  9. Verfahren nach Anspruch 8, wobei die Bereiche (104-1) der beabsichtigten Source-Gebiete in einer Draufsicht auf die Halbleiterkörperoberfläche (100) entlang wenigstens einem der Gräben (14, 15) verteilt sind und entlang einer lateralen Hauptausdehnungsrichtung (Y) des jeweiligen Grabens (14, 15) voneinander beabstandet sind.
  10. Verfahren nach Anspruch 9, wobei die Bereiche (104-1) der beabsichtigten Source-Gebiete in der Draufsicht mehrere Source-Streifen und/oder Source-Inseln umfassen.
  11. Verfahren nach Anspruch 9 oder 10, wobei eine Ausdehnung (LY) der Bereiche (104-1) der beabsichtigten Source-Gebiete entlang der lateralen Hauptausdehnungsrichtung (Y) des Steuergrabens (14) höchstens 5 µm beträgt.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei die wenigstens zwei angrenzenden Gräben (14, 15) gebildet sind als: - ein Steuergraben (14), der die Steuerelektrode (141) umfasst; und - ein Source-Graben (15), der eine Source-Elektrode (151) umfasst.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei die zwei Grabenseitenwände (144, 154) entlang der ersten lateralen Richtung (X) um höchstens 5 µm beabstandet sind.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Vertiefungsmaskenschicht (2) mehrere Steuergräben (14) bedeckt.
  15. Leistungshalbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10) mit einer Oberfläche (100); - eine Steuerelektrode (141), die wenigstens teilweise auf dem oder innerhalb des Halbleiterkörpers (10) angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper (10) konfiguriert ist; - mehrere erhöhte Source-Gebiete (104) eines ersten Leitfähigkeitstyps, die in dem Halbleiterkörper (10) angrenzend an die Steuerelektrode (141) angeordnet sind; - mehrere vertiefte Körpergebiete (1021), die angrenzend an die erhöhten Source-Gebiete (104) angeordnet sind; und - eine dielektrische Schicht (18), die auf einem Teil der Halbleiterkörperoberfläche (100) angeordnet ist und ein Kontaktloch (185) definiert, wobei das Kontaktloch (185) wenigstens teilweise mit einem leitfähigen Material (111) gefüllt ist, das einen elektrischen Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete (104) und wenigstens einem Teil der vertieften Körpergebiete (1021) einrichtet; wobei sich wenigstens eine erste Kontaktoberfläche (1048) zwischen wenigstens einem der erhöhten Source-Gebiete (104) und der dielektrischen Schicht (18) in einer ersten horizontalen Ebene (H1) erstreckt und sich wenigstens eine zweite Kontaktoberfläche (1028) zwischen wenigstens einem der vertieften Körpergebiete (1021) und der dielektrischen Schicht (18) im Wesentlichen in einer zweiten horizontalen Ebene (H2) erstreckt, wobei die zweite horizontale Ebene (H2) vertikal unterhalb der ersten horizontalen Ebene (H1) lokalisiert ist.
  16. Leistungshalbleitervorrichtung (1) nach Anspruch 15, wobei ein erster vertikaler Abstand (DZ1) zwischen der ersten horizontalen Ebene (H1) und der zweiten horizontalen Ebene (H2) wenigstens 10 nm beträgt.
  17. Leistungshalbleitervorrichtung (1) nach einem der Ansprüche 15 oder 16, wobei ein erster vertikaler Abstand (DZ1) zwischen der ersten horizontalen Ebene (H1) und der zweiten horizontalen Ebene (H2) kleiner als eine erste vertikale Ausdehnung (LZ1) des wenigstens einen erhöhten Source-Gebiets (104) ist, das die Kontaktoberfläche (1048) mit der dielektrischen Schicht (18) aufweist.
  18. Leistungshalbleitervorrichtung (1), die Folgendes umfasst: - einen Halbleiterkörper (10) mit einer Oberfläche (100); - einen Steuergraben (14), der sich von der Oberfläche (100) entlang einer vertikalen Richtung (Z) in den Halbleiterkörper (10) hinein erstreckt; - eine Steuerelektrode (141), die wenigstens teilweise innerhalb des Steuergrabens (14) angeordnet ist und zum Steuern eines Laststroms in dem Halbleiterkörper (10) konfiguriert ist; - wenigstens zwei erhöhte Source-Gebiete (104) eines ersten Leitfähigkeitstyps, die in dem Halbleiterkörper (10) angrenzend an die Steuerelektrode (141) angeordnet sind; - ein vertieftes Körpergebiet (1021) eines zweiten Leitfähigkeitstyps, das angrenzend an die erhöhten Source-Gebiete (104) angeordnet ist und sich wenigstens teilweise zwischen den erhöhten Source-Gebieten (104) erstreckt; und - eine leitfähige Schicht (1111), die auf dem Halbleiterkörper (10) angeordnet ist und einen elektrischen Kontakt mit wenigstens einem Teil der erhöhten Source-Gebiete (104) und mit wenigstens einem Teil des vertieften Körpergebiets (1021) einrichtet; wobei sich wenigstens eine dritte Kontaktoberfläche (1049) zwischen wenigstens einem der erhöhten Source-Gebiete (104) und der leitfähigen Schicht (1111) im Wesentlichen in einer dritten horizontalen Ebene (H3) erstreckt und sich eine vierte Kontaktoberfläche (1029) zwischen dem vertieften Körpergebiet (1021) und der leitfähigen Schicht (1111) im Wesentlichen in einer vierten horizontalen Ebene (H4) erstreckt, wobei die vierte horizontale Ebene (H4) vertikal unterhalb der dritten horizontalen Ebene (H3) lokalisiert ist, wobei ein zweiter vertikaler Abstand (DZ2) zwischen der dritten horizontalen Ebene (H3) und der vierten horizontalen Ebene (H4) kleiner als eine zweite vertikale Ausdehnung (LZ2) des wenigstens einen erhöhten Source-Gebiets (104) ist, das die Kontaktoberfläche (1049) mit der leitfähigen Schicht (1111) aufweist.
  19. Leistungshalbleitervorrichtung (1) nach Anspruch 18, wobei ein zweiter vertikaler Abstand (DZ2) zwischen der dritten horizontalen Ebene (H3) und der vierten horizontalen Ebene (H4) wenigstens 10 nm beträgt.
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US16/737,130 US11257946B2 (en) 2019-01-18 2020-01-08 Method of forming a power semiconductor device
CN202010052976.9A CN111463130A (zh) 2019-01-18 2020-01-17 功率半导体器件和形成功率半导体器件的方法
US17/577,236 US11888061B2 (en) 2019-01-18 2022-01-17 Power semiconductor device having elevated source regions and recessed body regions

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4258360A1 (de) * 2022-04-04 2023-10-11 Hitachi Energy Switzerland AG Herstellungsverfahren für ein halbleiterbauelement und halbleiterbauelement

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254088A1 (en) 2010-04-20 2011-10-20 Maxpower Semiconductor Inc. Power MOSFET With Embedded Recessed Field Plate and Methods of Fabrication
US20180366569A1 (en) 2016-06-10 2018-12-20 Maxpower Semiconductor Inc. Trench-Gated Heterostructure and Double-Heterostructure Active Devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998298B1 (en) * 2003-08-11 2006-02-14 T-Ram Semiconductor, Inc. Thyristor semiconductor memory device and method of manufacture
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
WO2005084221A2 (en) * 2004-03-01 2005-09-15 International Rectifier Corporation Self aligned contact structure for trench device
JP2006120894A (ja) * 2004-10-22 2006-05-11 Toshiba Corp 半導体装置
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
US8093653B2 (en) * 2008-10-01 2012-01-10 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof
US8558305B2 (en) * 2009-12-28 2013-10-15 Stmicroelectronics S.R.L. Method for manufacturing a power device being integrated on a semiconductor substrate, in particular having a field plate vertical structure and corresponding device
JP2011204808A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 半導体装置および半導体装置の製造方法
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
WO2012144147A1 (ja) * 2011-04-20 2012-10-26 パナソニック株式会社 縦型ゲート半導体装置およびその製造方法
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
US8779515B2 (en) * 2012-05-21 2014-07-15 International Business Machines Corporation Semiconductor structure containing an aluminum-containing replacement gate electrode
US8895394B2 (en) * 2012-06-20 2014-11-25 Freescale Semiconductor, Inc. Trench FET with source recess etch
US9349856B2 (en) * 2013-03-26 2016-05-24 Toyoda Gosei Co., Ltd. Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
US9385228B2 (en) * 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
JP6365165B2 (ja) * 2014-09-18 2018-08-01 富士電機株式会社 半導体装置の製造方法
JP2016219596A (ja) * 2015-05-20 2016-12-22 マイクロン テクノロジー， インク． 半導体装置
DE102015213630B4 (de) * 2015-07-20 2018-10-25 Infineon Technologies Ag Halbleitervorrichtung, welche eine Zone mit einer verkleinerten Bandlücke aufweist
JP6591312B2 (ja) * 2016-02-25 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置
CN108886055B (zh) * 2016-03-30 2021-06-04 三菱电机株式会社 半导体装置及其制造方法、电力变换装置
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254088A1 (en) 2010-04-20 2011-10-20 Maxpower Semiconductor Inc. Power MOSFET With Embedded Recessed Field Plate and Methods of Fabrication
US20180366569A1 (en) 2016-06-10 2018-12-20 Maxpower Semiconductor Inc. Trench-Gated Heterostructure and Double-Heterostructure Active Devices

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