DE102008034158A1 - Integrierte Schaltung mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie - Google Patents

Integrierte Schaltung mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie Download PDF

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Abstract

Offenbart ist eine integrierte Schaltung mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie. Ein Ausführungsbeispiel schafft eine Halbleiteranordnung in Dünnfilm-SOI-Technologie mit einer ersten Halbleitersubstratstruktur eines zu einem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in einem Halbleitersubstrat unter einer ersten Halbleiterschicht, einer zweiten Halbleitersubstratstruktur eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat unter einer zweiten Halbleiterschichtstruktur und einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps unter der ersten Halbleiterschichtstruktur in dem Halbleitersubstrat und ansonsten von der ersten Halbleitersubstratstruktur umgeben.

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleiteranordnungen in Dünnfilm-SOI-Technologie (SOI – Silicon an Insulator – Silizium auf Isolator).
  • Halbleiter in Dünnfilm-SOI-Technologie weisen ein Halbleitersubstrat auf, auf dem eine Isolatorschicht aufgebracht ist und auf dem wiederum eine Halbleiterschicht angeordnet ist. Die Schaltelemente und -kreise werden bei der SOI-Technologie auf dem Isolator und/oder der Isolatorschicht angeordnet.
  • Im Gegensatz zu Anordnungen mit Transistoren, die direkt beispielsweise auf einem Silizium-Wafer gefertigt werden, haben die Transistoren in SOI-Technologie auf der Isolatorschicht eine geringere Kapazität, so dass die bis zum Schalten benötigten Ladungen reduziert werden können, was in kürzeren Schaltzeiten und einem geringeren Leistungsverbrauch resultiert. Gleichzeitig resultieren aus dem reduzierten Leistungsverbrauch kleinere Verlustwärmen und somit geringere Anforderungen an eine Kühlung.
  • Aufgrund der geringen Filmdicke der Halbleiterschicht auf der Isolatorschicht bei der SOI-Technologie ist die ESD-Festigkeit (ESD – Electrostatic Discharge – elektrostatische Entladung) häufig konzeptionell beschränkt, da die Energie eines ESD-Pulses typischerweise in der Halbleiterschicht abgebaut werden muss, die aber wegen der Isolatorschicht eine stark verringerte thermische Kopplung aufweist.
  • Aus diesen und anderen Gründen besteht ein Bedarf nach der vorliegenden Erfindung.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Schaltung, Halbleiteranordnungen, eine CMOS-Halbleiteranordnung und Verfahren mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch eine integrierte Schaltung gemäß Anspruch 1, Halbleiteranordnungen gemäß den Ansprüchen 7, 27 oder 35 oder eine CMOS-Halbleiteranordnung gemäß Anspruch 23 oder Verfahren gemäß den Ansprüchen 24, 25, 26 oder 36 gelöst.
  • Die zugehörigen Zeichnungen sind enthalten, um ein weiteres Verständnis von Ausführungsbeispielen zu liefern, und sind in diese Beschreibung einbezogen und bilden einen Teil derselben. Die Zeichnungen stellen Ausführungsbeispiele dar und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsbeispielen zu erklären. Andere Ausführungsbeispiele und viele der beabsichtigten Vorteile von Ausführungsbeispielen werden ohne weiteres erkannt, wenn dieselben unter Bezugnahme auf die folgende detaillierte Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind relativ zueinander nicht zwangsläufig maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1A ein erstes Ausführungsbeispiel einer integrierten Schaltung mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie;
  • 1B ein zweites Ausführungsbeispiel einer Halbleiteranordnung in Dünnfilm-SOI-Technologie;
  • 1C ein Ausführungsbeispiel einer Halbleiteranordnung gemäß den 1A und 1B in einer CMOS-Treiberstufe (CMOS – Complementary Metal Oxide Semiconductor – komplementärer Metalloxidhalbleiter);
  • 1D ein Ausführungsbeispiel einer Halbleiteranordnung gemäß der 1A und 1B in einem Hochspannungspegelwandler;
  • 2A ein Ausführungsbeispiel gemäß 1C in einer Hochspannungs-Anwendung;
  • 2B ein Ausführungsbeispiel einer Halbleiteranordnung in SOI-Technologie mit verschiedenen Bipolartransistor-Strukturen in einem Halbleitersubstrat;
  • 2C eine Schaltskizze eines Ausführungsbeispiels einer ESD-Schutzschaltung, bei der ein lateraler oder vertikal Bipolartransistor gemäß 2B als ESD-Schutzelement verwendet wird;
  • 2D eine Schaltskizze eines Ausführungsbeispiels, bei dem ein „parasitärer" Bipolartransistor in dem Halbleitersubstrat gemäß den 1A und 2B als ESD-Schutzelement verschaltet ist;
  • 2E eine Schaltskizze eines anderen Ausführungsbeispiels einer ESD-Schutzschaltung, bei der ein lateraler und/oder vertikaler Bipolartransistor gemäß 2B in dem Halbleitersubstrat als ESD-Schutzelement verschaltet ist;
  • 3A ein anderes Ausführungsbeispiel einer Halbleiteranordnung in Dünnfilm-SOI-Technologie;
  • 3B ein Ausführungsbeispiel gemäß 3A in Verwendung mit einem Hochspannungspegelwandler;
  • 3C eine Schaltskizze eines Ausführungsbeispiels einer ESD-Schutzschaltung, bei der ein Bipolartransistor gemäß 3B als ESD-Schutzelement verwendet wird;
  • 4 ein Ablaufdiagramm eines ersten Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie gemäß den 1A und 2E;
  • 5 ein Ablaufdiagramm eines zweiten Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie gemäß den 1A und 2E;
  • 6 ein Ablaufdiagramm eines dritten Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie gemäß den 1A und 2E; und
  • 7 ein Ablaufdiagramm eines Ausführungsbeispiels eines Verfahrens zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie gemäß den 3A bis 3C.
  • In der folgenden detaillierten Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und in denen darstellend spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine Richtungsterminologie wie z. B. „oben", „unten", „vorne", „hinten", „vorderer", „hinterer" usw. unter Bezugnahme auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsbeispielen in einer Anzahl von unterschiedlichen Ausrichtungen positioniert sein können, wird die Richtungsterminologie zu Darstellungszwecken verwendet und ist in keiner Weise einschränkend. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist somit nicht in einem einschränkendem Sinne aufzufassen, und der Schutzbereich der folgenden Erfindung ist durch die beigelegten Ansprüche definiert.
  • Es sei darauf hingewiesen, dass die Merkmale der verschiedenartigen beispielhaften Ausführungsbeispiele, die hierin be schrieben sind, miteinander kombiniert werden können, sofern es nicht ausdrücklich anders vermerkt ist.
  • In der vorliegenden Anmeldung werden für Elemente und Funktionseinheiten, die gleiche oder ähnliche funktionelle Charakteristiken aufweisen, gleiche Bezugszeichen verwendet. In diesem Zusammenhang wird darauf hingewiesen, dass, sofern es nicht explizit anders angegeben ist, Abschnitte, die sich auf Objekte mit ähnlichen oder gleichen funktionellen Charakteristiken beziehen, zwischen Beschreibungen verschiedener Ausführungsbeispiele austauschbar sind.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen eine integrierte Schaltung mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie (SOI – Silicon an Insulator – Silizium auf Halbleiter). Bei einem Ausführungsbeispiel umfasst die Halbleiteranordnung ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Isolatorschicht und eine Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, mit folgenden weiteren Merkmalen: einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, wobei die erste Halbleiterschichtstruktur an ein erstes Spannungspotential anschließbar ist; einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, die von der ersten Halbleiterschichtstruktur getrennt und lateral beabstandet ist, wobei die zweite Halbleiterschichtstruktur an ein zweites Spannungspotential anschließbar ist; einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat unter der ersten Halbleiterschichtstruktur angeordnet ist; einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat unter der zweiten Halbleiterschichtstruktur angeordnet ist und von der ersten Halbleitersubstratstruktur lateral beabstandet ist; und einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps, die unter der ersten Halbleiterschicht struktur in dem Halbleitersubstrat angeordnet ist und ansonsten von der ersten Halbleitersubstratstruktur umgeben ist.
  • Ausführungsbeispiele der Halbleiteranordnung ermöglichen es, störende Einflüsse, die durch parasitäre Bipolartransistorstrukturen bewirkt werden, die durch die erste Halbleitersubstratstruktur, die zweite Halbleitersubstratstruktur und das Halbleitersubstrat gebildet werden, zu reduzieren. Ausführungsbeispiele der Halbleiteranordnung ermöglichen es ferner, die zuvor genannte "parasitäre Bipolartransistorstruktur" und/oder andere Bipolartransistorstrukturen, die beispielsweise durch die dritte Halbleitersubstratstruktur, die erste Halbleitersubstratstruktur und das Halbleitersubstrat gebildet werden, als ESD-Schutzelemente (ESD – Electro Static Discharge – elektrostatische Entladung) in Dünnfilm-SOI-Halbleiteranordnungen zu verwenden, um dieselben vor elektrostatischen Entladungen und/oder allgemein vor Spannungen zu schützen, die größer als ein vorbestimmter Spannungswert sind.
  • Ein weiteres Ausführungsbeispiel schafft eine Halbleiteranordnung in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, mit folgenden weiteren Merkmalen: einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat, wobei die erste Halbleitersubstratstruktur an ein erstes Spannungspotential anschließbar ist; einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps, die getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur in dem Halbleitersubstrat angeordnet ist, wobei die zweite Halbleitersubstratstruktur an ein von dem ersten Spannungspotential unterschiedliches zweites Spannungspotential anschließbar ist, wobei die erste Halbleitersubstratstruktur, die zweite Halbleitersubstratstruktur und das Halbleitersubstrat einen Bipolartransistor bilden, und wobei die erste Halbleitersubstratstruktur und die zweite Halbleitersubstratstruktur derart beabstandet sind, dass der Bipolartransistor bei einer vorbestimmten Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur und der zweiten Halbleitersubstratstruktur schaltet.
  • Ausführungsbeispiele der Halbleiteranordnung können als ESD-Schutzelemente (ESD – Electro Static Discharge – elektrostatische Entladung) in Dünnfilm-SOI-Halbleiter-anordnungen eingesetzt werden, um dieselben vor elektrostatischen Entladungen und/oder allgemein vor Spannungen zu schützen, die größer als ein vorbestimmter Spannungswert sind.
  • 1A zeigt eine integrierte Schaltung mit einer Halbleiteranordnung 130 in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht 114 und einer Halbleiterschicht 116, wobei die Isolatorschicht 114 auf dem Halbleitersubstrat 112 angeordnet ist und die Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet ist. Die Halbleiteranordnung 130 weist ferner eine erste Halbleiterschichtstruktur 142 in der Halbleiterschicht 116 auf, wobei die erste Halbleiterschichtstruktur 142 an ein erstes Spannungspotential und/oder einen ersten Anschluss 136 anschließbar ist. Die Halbleiteranordnung 130 weist eine zweite Halbleiterschichtstruktur 144 in der Halbleiterschicht 116 auf, die von der ersten Halbleiterschichtstruktur getrennt und lateral beabstandet ist, wobei die zweite Halbleiterschichtstruktur 144 an ein zweites Spannungspotential und/oder einen zweiten Anschluss 138 anschließbar ist. In dem Halbleitersubstrat 112 weist die Halbleiteranordnung 130 eine erste Halbleitersubstratstruktur 132 eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps auf, die unter der Halbleiterschichtstruktur 142 angeordnet ist. In dem Halbleitersubstrat 112 weist die Halbleiteranordnung 130 ferner eine zweite Halbleitersubstratstruktur 134 des zweiten Leitfähigkeitstyps auf, die unter der zweiten Halbleiterschichtstruktur 144 angeordnet ist und von der ersten Halbleitersubstratstruktur lateral beabstandet ist. Zudem weist die Halbleiteranordnung 130 eine dritte Halbleitersubstratstruktur 133 des ersten Leitfähigkeitstyps auf, die unter der ersten Halbleiterschichtstruktur 142 in dem Halbleitersubstrat 112 angeordnet ist, an die Isolatorschicht 114 angrenzt und ansonsten von der ersten Halbleitersubstratstruktur 132 umgeben ist.
  • Wie zuvor erwähnt, werden die eigentliche Schaltung und/oder die Schaltungselemente und Schaltungen in SOI-Technologie in der Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet. Es werden jedoch zusätzliche Halbleitersubstratstrukturen in dem Halbleitersubstrat 112 angeordnet, und teilweise mit den darüber liegenden Schaltelementen und/oder Halbleiterschichtstrukturen elektrisch verbunden, um beispielsweise homogenere elektrische Felder zu erzeugen und so die Schaltcharakteristika der darüber liegenden Schaltelemente zu verbessern. Anwendungen sind beispielsweise CMOS-Treiberstufen und Hochspannungspegelwandler, was später anhand der 1C und 1D detaillierter erklärt wird.
  • Jedoch kann, wie in 1A gezeigt, das Ergebnis eine Anordnung sein, bei der die erste Halbleitersubstratstruktur 132, die zweite Halbleitersubstratstruktur 134 und die Halbleitersubstratstruktur 112 einen Bipolartransistor 148 bilden. Weisen die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 134 verschiedene Spannungspotentiale auf, und ist das Halbleitersubstrat 112 an kein definiertes Potential angeschlossen, so können geringe Spannungsunterschiede zwischen einem Emitter 148E und einer Basis 148B zu einem unbeabsichtigten Einschalten der Bipolartransistorstruktur führen. Diese Situation kann beispielsweise dann eintreten, wenn aufgrund des Entwurfs der Halbleiteranordnung im Betrieb derselben die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 134 an verschiedene Spannungspotentiale angeschlossen werden, und die Bipolartransistorstruktur 138 und/oder ein Schalten derselben beim Entwurf der Halbleiteranordnung nicht beabsichtigt war. In diesem Kontext wird die Bipolartransistorstruktur 148 auch als parasitärer Bipolartransistor bezeichnet.
  • Ausführungsbeispiele gemäß 1A ermöglichen, dass die dritte Halbleitersubstratstruktur 133 ein anderes Spannungspotential aufweist als die zweite Halbleitersubstratstruktur 134, z. B. aufgrund unterschiedlicher Anforderungen darüber liegender Halbleiterschichtstrukturen 142, 144, ohne dass die erste Halbleitersubstratstruktur 132 das Spannungspotential der dritten Halbleitersubstratstruktur 133 und damit ein definiertes, von der zweiten Halbleitersubstratstruktur unterschiedliches, Spannungspotential aufweist. So können die störenden Einflüsse des parasitären Bipolartransistors 148 und/oder die Wahrscheinlichkeit eines ungewollten Schaltens desselben reduziert werden.
  • Bei dem in 1A gezeigten Ausführungsbeispiel ist der erste Leitfähigkeitstyp eine n-Dotierung und der zweite Leitfähigkeitstyp eine p-Dotierung.
  • Zusätzlich weisen in dem in 1A gezeigten Ausführungsbeispiel das Halbleitersubstrat 112 eine n–-Dotierung, die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 134 eine p-Dotierung und die dritte Halbleitersubstratstruktur 133 eine n+-Dotierung auf. Entsprechend bildet die erste Halbleitersubstratstruktur 132 den Emitter 148E, das Halbleitersubstrat 112 bildet die Basis 148B und die zweite Halbleitersubstratstruktur 134 bildet den Kollektor 148K des pnp-Bipolartransistors 148.
  • Bei Ausführungsbeispielen der Halbleiteranordnung weisen die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 134 eine höhere oder wesentlich höhere Dotierung als das Halbleitersubstrat 112 auf, zum Beispiel weist das Halbleitersubstrat 112 eine n–-Dotierung auf und die Halbleitersubstratstrukturen 132, 134 weisen eine p-, p+- oder p++-Dotierung auf. In Ausführungsbeispielen weist die dritte Halbleitersubstratstruktur 133 eine ähnliche oder höhere Dotierung als die erste und die zweite Halbleitersubstratstruktur 132, 134 auf, zum Beispiel weisen die erste und die zweite Halbleitersubstratstruktur eine p-Dotierung und die dritte Halbleitersubstratstruktur 133 weist eine n+- oder n++-Dotierung auf.
  • Typische Dotierungsbereiche sind für eine n–-Dotierung 40 bis 300 Ohm cm, für eine n-Dotierung 5 bis 40 Ohm cm, für eine n+-Dotierung 50 bis 2000 mOhm cm und für eine n++-Dotierung < 50 mOhm cm.
  • In alternativen Ausführungsbeispielen, bei denen der erste Leitfähigkeitstyp eine p-Dotierung und der zweite Leitfähigkeitstyp eine n-Dotierung ist, gilt entsprechendes.
  • In weiteren Ausführungsbeispielen kann die dritte Halbleitersubstratstruktur 133 an der Isolatorschicht 114 angrenzend und lediglich teilweise von der ersten Halbleiterstruktur 132 umgeben sein oder von dieser vollständig umgeben sein.
  • Das Halbleitersubstrat 112 kann ein Siliziumsubstrat sein, die Isolatorschicht 114 kann beispielsweise eine oxidbasierte Schicht, zum Beispiel Siliziumdioxid SiO2, sein, und die Halbleiterschicht 116 kann beispielsweise ein Siliziumfilm sein, auf dem beispielsweise durch eine entsprechende Dotierung Halbleiterstrukturen definiert werden. Daneben können in der Halbleiterschicht 116 auch isolierende Strukturen definiert werden, um Leiterstrukturen und Halbleiterelemente elektrisch von anderen Leiter- und -Halbleiterstrukturen innerhalb der Halbleiterschicht 116 zu isolieren.
  • 1B zeigt ein Ausführungsbeispiel der Halbleiteranordnung 130', das dem in 1A im Wesentlichen entspricht. Im Ge gensatz zu 1A ist zudem dargestellt, dass die dritte Halbleitersubstratstruktur 133 an das erste Spannungspotential 136 anschließbar ist und/oder angeschlossen ist und die zweite Halbleitersubstratstruktur 134 an das zweite Spannungspotential 138 anschließbar ist und/oder angeschlossen ist.
  • In dem in 1B dargestellten Ausführungsbeispiel ist die zweite Halbleitersubstratstruktur 134 als eine p-Wanne unter der zweiten Halbleiterschichtanordnung 144 angeordnet, und zusätzlich sind beide an das zweite Spannungspotential 138 anschließbar und/oder angeschlossen. Gleichermaßen ist die dritte Halbleitersubstratstruktur 133 als eine n+-Wanne unter der ersten Halbleiterschichtstruktur 142 und in der ersten Halbleitersubstratstruktur 132 angeordnet und zudem wie die erste Halbleiterschichtstruktur 142 an das erste Spannungspotential 136 anschließbar und/oder angeschlossen.
  • Durch die Doppelwannenstruktur 132, 133 der ersten Halbleitersubstratstruktur 132 und der dritten Halbleitersubstratstruktur 133, bei der lediglich die innenliegende Wanne und/oder die dritte Halbleitersubstratstruktur 133 an das erste Spannungspotential angeschlossen ist, wird vermieden, dass bei einer Spannungs- und/oder Potentialdifferenz zwischen dem ersten Spannungspotential 136 und dem zweiten Spannungspotential 138 die erste Halbleitersubstratstruktur 132 und/oder erste p-Wanne 132 und die zweite Halbleitersubstratstruktur und/oder zweite p-Wanne 134 unterschiedliche Spannungspotentiale aufweisen und der pnp-Transistor 148 wie zuvor beschrieben schon bei geringen Spannungsunterschieden zwischen dem Emitter 148E und der Basis 148B ungewollt schaltet.
  • Dabei soll „ungewolltes Schalten" hier ausdrücken, dass ein dadurch verursachter Transistorstromfluss zwischen der ersten Halbleitersubstratstruktur 132 und der zweiten Halbleitersubstratstruktur 134 durch das Halbleitersubstrat 112 bei dem Entwurf der Schaltung nicht gewünscht war, was bedeutet, dass der Bipolartransistor 148 ein parasitärer Bipolartransistor ist.
  • Ausführungsbeispiele der zuvor beschriebenen Doppelwannenstruktur ermöglichen es somit, die parasitären Einflüsse des Bipolartransistors 148 auf die Halbleiteranordnung zu reduzieren.
  • In weiteren Ausführungsbeispielen ist die erste Halbleitersubstratstruktur 132 zudem an das zweite Spannungspotential 138 anschließbar und/oder angeschlossen. Somit weisen die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 134 das gleiche Spannungspotential auf, so dass die parasitären Einflüsse des Biopolartransistors 148 weiter reduziert werden können; insbesondere bei Halbleiteranordnungen, bei denen das Halbleitersubstrat 112 und/oder die Basis 14B des parasitären Transistors nicht an ein definiertes Spannungspotential angeschlossen ist.
  • Allgemein ist die dritte Halbleitersubstratstruktur (133) implementiert, um bei einem Anlegen des ersten Spannungspotentials (136) an dieselbe einen pn-Übergang zwischen der ersten Halbleitersubstratstruktur (132) und der dritten Halbleitersubstratstruktur (133) in Sperrrichtung zu erhalten.
  • 1C zeigt ein Ausführungsbeispiel einer CMOS-Halbleiteranordnung 132'' mit einem pMOS-Transistor 152 und einem nMOS-Transistor 154, wobei die erste Halbleiterschichtstruktur 152S (entspricht dem Bezugszeichen 142 in den 1A und 1B) Teil des pMOS-Transistors ist und die zweite Halbleiterschichtstruktur 154S (entspricht dem Bezugszeichen 144 in den 1A und 1B) Teil des nMOS-Transistors ist.
  • Der pMOS-Transistor 152 weist eine Source-Struktur 152S, eine Drain-Struktur 152D und eine Kanalstruktur 152K in der Halbleiterschichtstruktur 116 auf, sowie eine Gate-Struktur 152G oberhalb der Kanalzone 152K, die von derselben sowie der Drain-Struktur 152D und der Source-Struktur 152S durch eine zweite Isolatorschicht 119 elektrisch isoliert und/oder getrennt ist. Der p-Kanal weist beispielsweise eine n-Dotierung und/oder allgemein einen ersten Leitfähigkeitstyp auf. Der nMOS-Transistor 154 weist eine Source-Struktur 154S, eine Kanal-Struktur 154K und eine Drain-Struktur 154D in der Halbleiterschicht 116 sowie eine Gate-Struktur 154G über der Kanal-Struktur 154K auf, die durch die zweite Isolatorschicht 119 von den übrigen Elementen des Transistors elektrisch isoliert und/oder getrennt ist. Der Kanal 154K weist beispielsweise eine p-Dotierung und/oder allgemein einen zweiten Leitfähigkeitstyp auf.
  • Die erste Halbleitersubstratstruktur 132 und die zweite Halbleitersubstratstruktur 133 sind unter dem pMOS-Transistor 152 angeordnet. Die zweite Halbleitersubstratstruktur 132 ist unter dem nMOS-Transistor 154 angeordnet.
  • Derartige CMOS-Halbleiteranordnungen werden beispielsweise als hochspannungsseitige CMOS-Ausgangstreiberstufen in integrierten Schaltungen (ICs – Integrated Circuits – integrierte Schaltungen) für Brückenanwendungen, z. B. für Halbbrücken, H-Brücken oder Vollbrücken, verwendet. Um nicht die Leistungsfähigkeit der Ausgangstransistoren durch den Backgate-Effekt (Rückwärtiges-Gate-Effekt) zu reduzieren, existieren unter den Schaltungsblöcken getrennte p-Inseln und/oder p-dotierte Halbleitersubstrat-Strukturen 132, 134 für die pMOS-Ausgangstransistoren 152 und nMOS-Ausgangstransistoren 154 der CMOS-Treiberstufe. Der parasitäre PNP-Transistor 148 ist in Anwendungen wie diesen konzeptbedingt und kann ohne die dritte Halbleitersubstratstruktur 133 sporadisch zu Yield-Einbußen (Ausbeuteeinbußen) führen.
  • p-dotierte Halbleitersubstratstrukturen werden auch als p-Inseln und/oder p-Wannen bezeichnet, während n-dotierte Halb leitersubstratstrukturen auch als n-Inseln und/oder n-Wannen bezeichnet werden.
  • Die p-Insel 134 unter dem nMOS-Transistor 154 liegt auf dem Potential der Hochspannungs-Masse VS und/oder dem zweiten Spannungspotential 138, während die p-Insel 132 unter dem pMOS-Transistor – ohne die n+-Wanne 133 – auf dem Spannungspotential der Versorgungsspannung der Hochspannungsseite VB und/oder dem zweiten Spannungspotential 136 läge. Das Ergebnis wäre hier eine Spannungsdifferenz zwischen den p-Inseln 132 und 134. Der Emitter 148E läge auf dem ersten Spannungspotential und/oder VB-Potential, der Kollektor 148K auf dem zweiten Spannungspotential und/oder Masse. Ist die Basis 1488 und/oder der Halbleitersubstratbereich zwischen den p-Inseln nicht an ein definiertes Potential angeschlossen, wie dies z. B. bei Halbleiteranordnungen für Drehfeldanwendungen für eine Motorensteuerung der Fall sein kann, bei denen sich die Basis und/oder das Basispotential selbst regelt, können geringere Spannungsunterschiede zwischen der Basis 1488 und dem Emitter 148E, wie zuvor beschrieben, zu einem Einschalten der parasitären pnp-Transistorstruktur 148 führen. Dies gilt umso mehr bei hohen Sperrschichttemperaturen, die in Hochspannungsanwendungen ohne weiteres erreicht werden können.
  • Das Verhalten des pnp-Transistors ist somit relativ schwer vorauszusagen, da es maßgeblich vom Abstand der p-Inseln, aber auch von der Dotierung des Halbleitersubstrats und/oder des n–-Bereiches zwischen den p-Inseln abhängt.
  • Ausführungsbeispiele, wie sie anhand der 1A bis 1C beschrieben wurden, reduzieren die störenden Einflüsse des parasitären pnp-Transistors 148 durch die Doppelwannenstruktur 132, 133 und/oder ein Einfügen des dritten Halbleiterbereichs 133 in die erste Halbleiterstruktur 132. Wird der erste Halbleitersubstratbereich 132 zusätzlich mit dem zweiten Spannungspotential 138 verbunden, liegen sowohl der erste Halb leiterbereich als auch der zweite Halbleiterbereich trotz der unterschiedlichen CMOS-Teile auf dem gleichen Potential.
  • 1C zeigt ein Ausführungsbeispiel, bei dem der erste Leitfähigkeitstyp eine n-Dotierung und der zweite Leitfähigkeitstyp eine p-Dotierung ist. In alternativen Ausführungsbeispielen kann der erste Leitfähigkeitstyp auch eine p-Dotierung und der zweite Leitfähigkeitstyp eine n-Dotierung sein. Entsprechend ist der Transistor 152 ein nMOS-Transistor und der Transistor 154 ein pMOS-Transistor der CMOS-Halbleiteranordnung. Entsprechend ist die erste Halbleiterschichtstruktur 152S Teil des nMOS-Transistors 152 und die zweite Halbleiterschichtstruktur 154S Teil des pMOS-Transistors 154.
  • Ausführungsbeispiele sind nicht auf beispielsweise eine einzelne CMOS-Halbleiteranordnung, wie sie in 1C gezeigt ist, beschränkt, sondern können auch für beliebige Halbleiteranordnungen mit einer beliebigen Anzahl an Halbleiterschichtstrukturen des ersten Leitfähigkeitstyps verwendet werden, wobei durch ein Einfügen von Halbleitersubstratstrukturen des ersten Leitfähigkeitstyps und/oder ein Einbetten derselben zwischen die Halbleitersubstratstrukturen des ersten Leitfähigkeitstyps und der Isolatorschicht ermöglicht wird, dass alle Halbleitersubstratstrukturen des ersten Leitfähigkeitstyps auf einem Spannungspotential liegen, und somit wird ein Schalten der parasitären Bipolartransistoren vermieden.
  • 1D zeigt eine Halbleiteranordnung in Dünnfilm-SOI-Technologie 130''' für einen Hochspannungspegelwandler. Der Hochspannungspegelwandler 162 weist eine Source-Struktur 162S, eine Kanal-Struktur 162K, eine Drift-Struktur 162K' und eine Drain-Struktur 162D in der Halbleiterschicht 116 und eine Gate-Struktur 162G oberhalb der Kanal-Struktur 162K auf, die durch eine zweite Isolatorschicht 119 von der Halbleiterschicht 116 elektrisch getrennt und/oder isoliert ist. Die erste Halbleitersubstratstruktur 132 und die dritte Halbleitersubstratstruktur 133 sind unter dem Sourcebereich 162S und der Kanal-Struktur 162K angeordnet, wobei die Source-Struktur 162S der ersten Halbleiterschichtstruktur 142 der 1A und 1B entspricht. Die zweite Halbleitersubstratstruktur 134 ist unter der Drain-Struktur 162D des Hochspannungspegelwandlers 162 angeordnet, wobei die Drain-Struktur 162D der zweiten Halbleiterschichtstruktur 144 der 1A und 1B entspricht. Die dritte Halbleitersubstratstruktur 133 ist, wie es auch die Source-Struktur 162S ist, an das erste Spannungspotential anschließbar oder angeschlossen, und die erste Halbleitersubstratstruktur 132, die zweite Halbleitersubstratstruktur 134 und die zweite Halbleiterschichtstruktur 162D und/oder die Drain-Struktur 162D ist an das zweite Spannungspotential 138 anschließbar oder angeschlossen.
  • Analog zu der Ausführung von 1A bis 1C kann durch ein Verwenden der Doppelwannenstruktur der ersten Halbleitersubstratstruktur 132 und der dritten Halbleitersubstratstruktur 133 erreicht werden, dass die Source-Struktur 162S, die erste Halbleitersubstratstruktur und die zweite Halbleitersubstratstruktur 132, 134 trotz verschiedener Spannungspotentiale an dasselbe Spannungspotential anschließbar sind und somit die parasitären Effekte des Bipolartransistors 148 reduziert werden können.
  • 2A zeigt eine Halbleiteranordnung für eine Hochspannungsanwendung mit einer monolithischen Integration einer Niederspannungsinsel 210, die auch als Low-Side-Insel (Niederseiteninsel) bezeichnet wird, und einer Hochspannungsinsel 220, die auch als High-Side-Insel (Hochseiteninsel) bezeichnet wird, die über einen Hochspannungspegelwandler 162', der auch als HV-Levelshifter (HV – high voltage – Hochspannung) bezeichnet wird, verbunden sind.
  • Bei einer derartigen Hochspannungs-Dünnfilm-SOI-Technologie werden zum Erreichen einer Sperrfähigkeit von über 600 Volt p-Inseln 132, 134 in einem n–-Substrat 112 unterhalb des vergrabenen Oxids (BOX – Buried Oxide) 114 angeordnet. Dieses Konzept ermöglicht neben der hohen Sperrspannung trotz der niedrigen BOX-Dicke nichtsdestotrotz eine Realisierung völlig abgeschirmter Schaltungsblöcke auf der Hochspannungsseite 220. Die Hochspannungsinsel 220 weist einen CMOS-Ausgangstreiber auf, wie derselbe schon anhand von 1C beispielhaft beschrieben wurde. Die Niederspannungsinsel 210 weist einen CMOS-Eingangstreiber 250 mit dem pMOS-Teil 252 und dem nMOS-Teil 254 auf, unter denen eine durchgehende p-Wanne und/oder Halbleitersubstratstruktur 256 eines zweiten Leitfähigkeitstyps angeordnet ist. Die Halbleiteranordnung weist zudem einen Hochspannungspegelwandler 162' auf, der die Niederspannungsinsel 210 und die Hochspannungsinsel 220 verbindet. Im Gegensatz zu dem Hochspannungspegelwandler gemäß 1D weist der Hochspannungspegelwandler 162' zusätzlich Feldzonen 264 und Feldplatten 266 zur Verbesserung der Schaltcharakteristika auf.
  • Aus den p-Inseln 132, 134 in dem n–-Substrat 112 ergibt sich die zuvor erläuterte parasitäre PNP-Struktur 148. Dieselbe könnte bei hohen Sperrschichttemperaturen zu einem unerwünschten Anstieg des Leckstroms im Sperrbetrieb führen, wie derselbe bei Bipolarstrukturen üblich ist. Zusätzlich sind die erzielte Sperrspannung und damit auch der Leckstrom abhängig von der n–-Dotierung des Basismaterials, die aufgrund des Fertigungsverfahrens relativ stark schwanken kann. Durch die dritte Halbleitersubstratstruktur in der ersten Halbleitersubstratstruktur 132, beispielsweise eine n+-Implantation 133 in die p-Wanne 132, unter den pMOS-Transistoren 152 der Hochspannungsinsel, kann ein unterschiedliches Spannungspotential zwischen den gezeigten p-Wannen 132, 134 und/oder zwischen der ersten und zweiten Halbleitersubstratstruktur 132 und 134 vermieden werden. Somit kann der Einfluss des parasitären PNP-Transistors 148 weitestgehend unterdrückt werden.
  • Ausführungsbeispiele weisen somit eine Struktur auf, durch die der Effekt des parasitären PNP beispielsweise in Brückentreiberanwendungen reduziert werden kann.
  • In dem in 2A gezeigten Beispiel entspricht das erste Spannungspotential 136 der Hochspannungs-Versorgungsspannung VB und das zweite Spannungspotential entspricht der Hochspannungs-Masse VS. Die Halbleitersubstratstruktur 256 sowie die Halbleitersubstratstruktur 268 und der Sourcebereich des Hochspannungspegelwandlers 162' sind an ein drittes Spannungspotential angeschlossen, nämlich die Niederspannungs-Masse VCOM.
  • Somit verbessern Ausführungsbeispiele gemäß 2A herkömmliche Konzepte für eine Hochspannungs-IC-Technologie (HV-IC-Technologie; HV – high voltage – Hochspannung) auf der Basis einer Dünnfilm-SOI-Technologie dahingehend, dass der Einfluss des parasitären PNP-Transistors unter dem/den HV-Schaltungsblock/blöcken 152, 154 minimiert wird. Durch ein Verwenden einer zusätzlichen n-Wanne 133 in den p-Inseln, z. B. 132, unter den pMOS-Transistoren 152 der Hochspannungsseite wird sichergestellt, dass die p-Inseln unter den HV-Blöcken alle auf dem gleichem Potential liegen.
  • Die anhand von 1C erläuterte Halbleiteranordnung kann jedoch nicht lediglich in dem Hochspannungsbereich 220 eingesetzt werden, wie in 2A gezeigt, sondern auch in dem Niederspannungsbereich 210, wenn statt der einen durchgehenden Halbleitersubstratstruktur 256 zwei getrennte Halbleitersubstratstrukturen des gleichen und/oder zweiten Leitfähigkeitstyps unter dem pMOS-Transistorteil 252 bzw. dem nMOS-Transistorteil 254 angeordnet sind. Dann würde auch in dem Niederspannungsbereich zwischen diesen zwei Halbleitersubstratbereichen ein parasitärer Bipolartransistor bestehen, dessen Einfluss gemäß 1A–1C reduziert werden kann.
  • Diese Struktur der n-Wanne 133 in der p-Insel 132 kann darüber hinaus als ein ESD-Schutzelement eingesetzt werden. Dies ist von besonderer Bedeutung, da in der Dünnschicht-SOI-Technologie die maximal umsetzbare ESD-Energie aufgrund des geringen in dem Film 114 zur Verfügung stehenden Si-Volumens deutlich unter derjenigen des Bahn-Si 112 liegt und darüber hinaus die Erwärmung aus dem ESD-Puls (insbesondere im Fall eines repetetiven Pulses) durch das vergrabene Oxid (BOX) lediglich schlechter abgeführt werden kann.
  • Da sich die Transistorstruktur 148 unter der Isolatorschicht und/oder BOX 114 befindet, gelten hier die beschriebenen Einschränkungen nicht. Unter Verwendung dieser Struktur kann entweder die ESD-Festigkeit erhöht werden oder die Fläche für die Schutzstrukturen reduziert werden.
  • Da die Schutzstrukturen 148 unter dem BOX 114 liegen, können dieselben auch ohne weiteres unter einer Kontakt-Fläche und/oder PAD-Fläche angeordnet werden, so dass sich weitere Flächenersparnisse ergeben. In herkömmlichen SOI-Technologien ist dies nicht möglich, da dieselbe eine Technologie mit nur einer Metallisierungsebene ist.
  • 2B zeigt eine Halbleiteranordnung gemäß 1C, bei der eine vierte Halbleitersubstratstruktur 233 eines ersten Leitfähigkeitstyps in dem Halbleitersubstrat, an die Isolatorschicht 114 angrenzend, angeordnet ist und ansonsten von der ersten Halbleitersubstratstruktur 132 umgeben ist, wobei die vierte Halbleitersubstratstruktur 233 getrennt von der dritten Halbleitersubstratstruktur 133 und von derselben lateral beabstandet ist. Ferner ist eine Zener-Diode 270, abgekürzt Z-Diode, in der Halbleiterschicht 216 gebildet.
  • Wie aus 2B ersichtlich, bestehen in der Halbleiteranordnung abgesehen von dem parasitären PNP-Transisotr 148 ein vertikaler NPN-Transistor 258 und ein lateraler NPN-Transistor 268. Der dritte Halbleitersubstratbereich 133 bil det den Emitter, der erste Halbleitersubstratbereich 132 bildet die Basis und das Halbleitersubstrat 112 bildet den Kollektor des vertikalen Bipolartransistors. In Bezug auf den lateralen Bipolartransistor 268 bildet die dritte Halbleitersubstratschicht 233 den Emitter desselben, der erste Halbleitersubstratbereich 132 bildet die Basis desselben und der vierte Halbleitersubstratbereich 233 bildet den Kollektor desselben.
  • Diese Bipolartransistorstrukturen 148, 258 und 268 können als ESD-Schutzelemente verwendet werden, wie anhand der folgenden 2C–2E erläutert werden wird.
  • Dabei besteht die Möglichkeit, den „parasitären Bipolartransistor" als ESD-Schutzelement zu verwenden, unabhängig von der Existenz der dritten und/oder vierten Halbleitersubstratstruktur 130 und 233, und die Möglichkeit, den vertikalen Bipolartransistor 258 als ESD-Schutzelemente zu verwenden, unabhängig von der Existenz der vierten Halbleitersubstratstruktur 233.
  • 2C zeigt eine Schaltskizze eines ersten ESD-Elements mit einem ersten Kontakt 272 und einem zweiten Kontakt 274, zwischen die der vertikale Bipolartransistor 258 oder alternativ der laterale Bipolartransistor 268 geschaltet ist, bei der optional eine Z-Diode 270 zwischen den ersten Kontakt 272 und das Gate des Bipolartransistors 258 oder 268 gekoppelt ist. Das Bezugszeichen 258R und/oder 268R bezeichnet den Schichtwiderstand und/oder Basiswiderstand des vertikalen und/oder lateralen Transistors 258 und/oder 268. In der in 2B dargestellten Implementierung sind die vertikalen und horizontalen Bipolartransistoren 258 und 268 NPN-Transistoren, entsprechend bezeichnen die Bezugszeichen 258R/268R einen p-Schichtwiderstand. Der erste Kontakt 262 kann beispielsweise ein Bonddrahtkontakt oder eine Bondanschlussfläche sein, und der zweite Kontakt 274 kann beispielsweise als ein Anschluss an das Spannungspotential VS dienen. In Bezug auf 2C findet sich linksseitig die Eingangsseite und rechtsseitig die Eingangsstufe.
  • 2D zeigt ein zweites Ausführungsbeispiel eines ESD-Elements, bei dem der ursprüngliche „parasitäre" Bipolartransistor 148 bei dem Entwurf der Halbleiteranordnung berücksichtigt wurde und als ESD-Schutzelement dimensioniert verwendet wird. 2D zeigt einen ersten Kontakt 272, einen zweiten Kontakt 274 und einen dritten Kontakt 276, wobei der Bipolartransistor 246 zwischen den ersten Kontakt 272 und den zweiten Kontakt 274 geschaltet ist und das Bezugszeichen 248R ähnlich wie in 2C den Schicht- und/oder Basiswiderstand des Bipolartransistors 148 bezeichnet. Der erste Kontakt 272 kann beispielsweise als ein Bonddrahtkontakt oder eine Bondanschlussfläche implementiert sein, der zweite Kontakt 274 kann mit der Hochspannungs-Masse VS verbunden sein, und der dritte Kontakt 276 kann mit der Hochspannungs-Versorgungsspannung VB verbunden sein. In Bezug auf 2D befindet sich linksseitig die Eingangsseite und rechtsseitig die Eingangs-/Ausgangsstufe.
  • 2E zeigt ein drittes Ausführungsbeispiel eines ESD-Elements mit einem ersten Kontakt 272 und einem zweiten Kontakt 274, wobei ein lateraler Bipolartransistor 268 zusammen mit einem lateralen oder vertikalen Bipolartransistor 258/268 in Reihe zwischen den ersten Kontakt 272 und den zweiten Kontakt 274 geschaltet ist und zusätzlich eine Z-Diode 270 parallel zu dem zweiten Kontakt 274 und dem Knoten zwischen den Kollektoren des lateralen Transistors 268 und des lateralen oder vertikalen Transistors 258/268 geschaltet ist. Der erste Kontakt 272 gemäß 2E kann beispielsweise als ein Bonddrahtkontakt und/oder eine Bondanschlussfläche implementiert sein, und der zweite Kontakt 274 kann beispielsweise an das Potential VS anschließbar sein. Die Bezugszeichen 258R und/oder 268R bezeichnen wie zuvor die Basis- und/oder Schichtwiderstände der Bipolartransistoren.
  • Die Spannungs- und/oder Potentialdifferenz, bei der der Bipolartransistor schaltet, das heißt, in Durchlassrichtung oder Durchlassbetrieb geschaltet wird, hängt vor allem von dem Abstand zwischen der Emitterstruktur und der Kollektorstruktur und/oder sowie von den Dotierungen der Emitterstruktur, der Kollektorstruktur und der Basisstruktur ab. Häufig sind die Dotierungen dieser Halbleitersubstratstrukturen vorbestimmt, beispielsweise als globale Herstellungsparameter, da in dem gleichen Herstellungsprozess, in dem diese Halbleitersubstratstrukturen hergestellt werden, andere gleichartig und gleichstark dotierte Halbleitersubstratstrukturen desselben Leitfähigkeitstyps für andere Funktionen in der Dünnfilm-SOI-Struktur erzeugt werden. In diesem Fall, das heißt bei einer vorbestimmten und/oder unveränderten Dotierung der Halbleitersubstratstrukturen, können die lateralen Bipolartransistorstrukturen 268 dennoch flexibel dimensioniert werden, indem der Abstand der vierten Halbleitersubstratstruktur zu der dritten Halbleitersubstratstruktur so gewählt wird, dass die Bipolartransistorstruktur 268 bei einer vorbestimmten Spannungsdifferenz schaltet.
  • 3A zeigt ein Ausführungsbeispiel einer Halbleiteranordnung 110 in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat 112 eines ersten Leitfähigkeitstyps, einer Isolatorschicht 114 und einer Halbleiterschicht 116, wobei die Isolatorschicht 114 auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet ist. Die Halbleiteranordnung 110 weist ferner eine erste Halbleitersubstratstruktur 122 eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat auf. Zudem weist die Halbleiteranordnung 110 eine zweite Halbleitersubstratstruktur 124 des zweiten Leitfähigkeitstyps auf, die getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur 122 in dem Halbleitersubstrat angeordnet ist. Somit ist die erste Halbleitersubstratstruktur 122 an ein erstes Spannungspotential 126 und/oder einen ersten Anschluss 126 anschließbar und die zweite Halbleitersubstratstruktur 124 an ein von dem ersten Spannungspotential 126 unterschiedliches zweites Spannungspotential 128 und/oder einen unterschiedlichen zweiten Anschluss 128 anschließbar.
  • Die erste Halbleitersubstratstruktur 122, die zweite Halbleitersubstratstruktur 124 und das Halbleitersubstrat 112 bilden einen Bipolartransistor 118.
  • In dem in 3A gezeigten Ausführungsbeispiel ist der erste Leitfähigkeitstyp allgemein eine p-Dotierung und der zweite Leitfähigkeitstyp allgemein eine n-Dotierung. Insbesondere weist das Halbleitersubstrat 112 eine n-Dotierung als einen ersten Leitfähigkeitstyp auf, und die erste Halbleitersubstratstruktur 122 und die zweite Halbleitersubstratstruktur 124 weisen eine p-Dotierung als einen zweiten Leitfähigkeitstyp auf. Entsprechend bilden die erste Halbleitersubstratstruktur 122 den Emitter, die zweite Halbleitersubstratstruktur 124 den Kollektor und das Halbleitersubstrat 112 die Basis des pnp-Bipolartransistors 118.
  • In alternativen Ausführungsbeispielen kann das Halbleitersubstrat 112 eine n-Dotierung aufweisen, und/oder die erste und zweite Halbleitersubstratstruktur 122, 124 weisen eine p+- oder p++-Dotierung auf.
  • In noch anderen Ausführungsbeispielen ist der erste Leitfähigkeitstyp allgemein eine p-Dotierung und der zweite Leitfähigkeitstyp allgemein eine n-Dotierung. Die Erklärung zu den Dotierungen gelten entsprechend, und die erste Halbleitersubstratstruktur 122, die zweite Halbleitersubstratstruktur 124 und das Halbleitersubstrat 112 bilden einen npn-Transistor 118.
  • Die elektrischen Charakteristika, wie z. B. der Basisbahnwiderstand 113 und die Schaltspannung des Bipolartransistors 118, werden von der Dotierung des Halbleitersubstrats 112, den Dotierungen der ersten und zweiten Halbleitersubstratstruktur 122, 124, dem Abstand 119 zwischen der ersten Halbleitersubstratstruktur 122 und der zweiten Halbleitersubstratstruktur 124 und der Tiefe 117 der ersten und zweiten Halbleitersubstratstruktur 122 und 124 beeinflusst, wobei die Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur 122 und der zweiten Halbleitersubstratstruktur 124, bei der der Bipolartransistor schaltet, das heißt, in Durchlassrichtung oder in Durchlassbetrieb geschaltet wird, vor allem von dem Abstand 119 und den Dotierungen des Halbleitersubstrats 112 und der Halbleitersubstratstrukturen 122, 124 abhängt.
  • Häufig sind die Dotierungen des Halbleitersubstrats 112 und die Dotierung der ersten und zweiten Halbleitersubstratstrukturen 122, 124 vorbestimmt, beispielsweise als globale Herstellungsparameter, da beispielsweise in dem gleichen Herstellungsschritt, in dem die erste und zweite Halbleitersubstratstruktur 122, 124 hergestellt werden, andere gleichartig und gleichstark dotierte Halbleitersubstratstrukturen desselben Leitfähigkeitstyps für andere Funktionen in der Dünnfilm-SOI-Struktur erzeugt werden. In diesem Fall, das heißt bei einer vorbestimmten und/oder unveränderlichen Dotierung der Halbleitersubstratstruktur des Halbleitersubstrats, wird der Abstand 119 derart gewählt, dass der Bipolartransistor bei einer vorbestimmten Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur 122 und der zweiten Halbleitersubstratstruktur 124 schaltet.
  • Somit ermöglichen Ausführungsbeispiele der zuvor beschriebenen Halbleiteranordnungen eine einfache und gleichzeitig robuste Weise, ESD-Schutzelemente in der Form von Bipolartransistoren 118 mit vorbestimmten Schaltspannungen und/oder Durchlassspannungen in Dünnfilm-SOI-Strukturen, auch in existierende, effizient zu implementieren.
  • In Ausführungsbeispielen, die anhand von 3A beschrieben wurden, kann das Halbleitersubstrat 112 an ein definiertes drittes Spannungspotential anschließbar sein und/oder angeschlossen sein, oder an kein definiertes Potential angeschlossen sein.
  • 3B zeigt ein Ausführungsbeispiel gemäß 3A als ESD-Schutzelemente für einen Hochspannungspegelwandler 162', wie derselbe schon anhand von 2A erläutert wurde.
  • Die zweite Halbleitersubstratstruktur 124 ist an das zweite Spannungspotential 128 angeschlossen, das in diesem Fall dem Potential der Niederspannungs-Masse VCOM entspricht. Durch ein entsprechendes Wählen des Abstandes 119 bei einer vorbestimmten Dotierung der Halbleitersubstratbereiche und des Halbleitersubstrats kann eine Potentialdifferenz zwischen dem ersten Spannungspotential VS und/oder 126 und dem zweiten Spannungspotential VCOM und/oder 128 durch diese Anordnung flexibel eingestellt werden, wobei der Bipolartransistor 118 leitet und so den Hochspannungspegelwandler 162' schützt.
  • Die zweite Halbleitersubstratstruktur 124 kann dabei eine zusätzliche, speziell für die ESD-Schutzfunktion eingebrachte Halbleitersubstratstruktur oder eine existierende sein, die beispielsweise hinsichtlich ihres Abstandes zu der ersten Halbleitersubstratstruktur 122 so angeordnet wird, dass die vorbestimmte Schutzwirkung erreicht wird.
  • 3C zeigt eine Schaltskizze eines Ausführungsbeispiels eines ESD-Schutzelements für den Hochspannungspegelwandler 162' mit einem ersten Kontakt 372, einem zweiten Kontakt 374, zwischen die der Hochspannungspegelwandler 162' und der parasitäre Bipolartransistor 118 parallel zueinander geschaltet sind. Das Bezugszeichen 118R bezeichnet den Basis- und/oder Schichtwiderstand des Bipolartransistors 118. An den ersten Kontakt 372 ist beispielsweise die Hochspannungs-Masse VS an schließbar, und an den zweiten Kontakt 374 ist die Niederspannungs-Masse VCOM anschließbar.
  • Der Anschluss der Halbleitersubstratstrukturen 122, 124, 132, 133 und/oder 134 an die jeweiligen Spannungspotentiale kann beispielsweise durch entsprechende Leiterstrukturen innerhalb der Halbleiteranordnung und/oder durch Kontaktanschlussflächen auch extern erfolgen.
  • Ausführungsbeispiele der Halbleiteranordnungen können auch durch die verschiedensten Herstellungsverfahren erzeugt werden. Im folgenden werden beispielhaft drei verschiedene Herstellungsverfahren als Beispiele für die Herstellung von Halbleiteranordnungen gemäß den 1A bis 2E beschrieben.
  • Bei einem ersten Ausführungsbeispiel eines Verfahrens zur Herstellung einer Halbleiteranordnung 130, 130', 130'', 130''', 200, 200' in Dünnfilm-SOI-Technologie wird gemäß 4 zuerst 410 eine Dünnfilm-SOI-Struktur bereitgestellt, wobei die Dünnfilm-SOI-Struktur ein Halbleitersubstrat 112 eines ersten Leitfähigkeitstyps, eine Isolatorschicht 114 und eine Halbleiterschicht 116 aufweist, wobei die Isolatorschicht 114 auf dem Halbleitersubstrat 112 angeordnet ist und die Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet ist.
  • Zudem wird 420 eine erste Halbleitersubstratstruktur 132 eines zum ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat 112 erzeugt, und eine zweite Halbleitersubstratstruktur 134 des zweiten Leitfähigkeitstyps, die von der ersten Halbleitersubstratstruktur 132 lateral beabstandet ist, wird in dem Halbleitersubstrat 112 erzeugt 430.
  • Ferner wird 440 eine dritte Halbleitersubstratstruktur 133 des ersten Leitfähigkeitstyps, die von der ersten Halbleiter substratstruktur 132 umgeben ist, in der ersten Halbleitersubstratstruktur 132 erzeugt.
  • Weiterhin wird 450 eine erste Halbleiterschichtstruktur 142, 152S, 162S, die über der dritten Halbleitersubstratstruktur 133 angeordnet ist, in der Halbleiterschicht 116 erzeugt, und eine zweite Halbleiterschichtstruktur 144, 154S, 162D, die über der zweiten Halbleitersubstratstruktur 134 angeordnet und von der ersten Halbleiterschichtstruktur 142, 152S, 162S getrennt und lateral beabstandet ist, wird in der Halbleiterschicht 116 erzeugt 460.
  • Bei diesem Ausführungsbeispiel wird eine fertige SOI-Struktur 112, 114, 116 bereitgestellt, und die Halbleitersubstratstrukturen 132, 133, 134 werden durch die Halbleiterschicht 116 und die Isolatorschicht 114 hindurch erzeugt, z. B. durch entsprechende Dotierung. Dies ist z. B. bei Anordnungen mit Halbleiterschichten 116 und Isolatorschichten 114 möglich, deren Schichtdicke ausreichend dünn ist, so dass das Halbleitersubstrat 112 durch dieselben hindurch dotiert werden kann.
  • Bei einem zweiten Ausführungsbeispiel eines Verfahrens zur Herstellung einer Halbleiteranordnung 130, 130', 130'', 130''' in Dünnfilm-SOI-Technologie werden gemäß 5 ein Halbleitersubstrat 112 eines ersten Leitfähigkeitstyps und eine Isolatorschicht 114 bereitgestellt 510, wobei die Isolatorschicht auf dem Halbleitersubstrat 112 angeordnet ist.
  • Davon ausgehend wird 520 eine erste Halbleitersubstratstruktur 132 eines zum ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat 112 erzeugt, eine zweite Halbleitersubstratstruktur 134 des zweiten Leitfähigkeitstyps, die von der ersten Halbleitersubstratstruktur 132 lateral beabstandet ist, wird in dem Halbleitersubstrat 112 erzeugt 530, und eine dritte Halbleitersubstratstruktur 133 des ersten Leitfähigkeitstyps, die von der ersten Halb leitersubstratstruktur 132 umgeben ist, wird in der ersten Halbleitersubstratstruktur 132 erzeugt 540.
  • Zusätzlich wird 550 eine Halbleiterschicht 116 auf der Isolatorschicht 114 erzeugt, um eine SOI-Struktur zu erhalten, und eine erste Halbleiterschichtstruktur 142, 152S, 162S, die über der dritten Halbleitersubstratstruktur 133 angeordnet ist, wird in der Halbleiterschicht 116 erzeugt 560, und eine zweite Halbleiterschichtstruktur 144, 154S, 162D, die über der zweiten Halbleitersubstratstruktur 134 angeordnet ist, von dem ersten Halbleiterschichtbereich 142, 152S, 162S, getrennt und lateral beabstandet, wird in der Halbleiterschicht 116 erzeugt 570.
  • Bei diesem Ausführungsbeispiel werden nur das Halbleitesubstrat 112 und die Isolatorschicht 114 bereitgestellt, und die Halbleitersubstratstrukturen 132, 133, 134 werden durch die Isolatorschicht hindurch erzeugt, z. B. durch entsprechende Dotierung. Diese Ausführungsbeispiele können beispielsweise bei „Wafer-Bonding" Verfahren eingesetzt werden, wobei auf ein erstes Substrat 112 mit der Isolatorschicht 114 ein zweites Substrat, das die Halbleiterschicht 116 bildet, aufgebracht wird, und dann von dem zweiten Substrat die Anteile, die nicht die Halbleiterschicht 116 bilden, wieder entfernt werden.
  • Bei einem dritten Ausführungsbeispiel eines Verfahrens zur Herstellung einer Halbleiteranordnung 130, 130', 130'', 130''', 200, 200' in Dünnfilm-SOI-Technologie wird gemäß 6 eine Dünnfilm-SOI-Struktur bereitgestellt 610, die ein Halbleitersubstrat 112 eines ersten Leitfähigkeitstyps, eine Isolatorschicht 114 und eine Halbleiterschicht 116 aufweist, wobei die Isolatorschicht 114 auf dem Halbleitersubstrat 112 angeordnet ist und die Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet ist.
  • Basierend auf der Dünnfilm-SOI-Struktur wird 620 eine erste Halbleitersubstratstruktur 132 eines zum ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat 112 erzeugt, eine zweite Halbleitersubstratstruktur 134 des zweiten Leitfähigkeitstyps, die von der ersten Halbleitersubstratstruktur 132 lateral beabstandet ist, wird in dem Halbleitersubstrat 112 erzeugt 630, und eine dritte Halbleitersubstratstruktur 133 des ersten Leitfähigkeitstyps, die von der ersten Halbleitersubstratstruktur 132 umgeben ist, wird in der ersten Halbleitersubstratstruktur 132 erzeugt 640.
  • Ferner wird 650 eine Dicke der Halbleiterschicht 116 auf der Isolatorschicht erhöht, eine erste Halbleiterschichtstruktur 142, 152S, 162S, die über der dritten Halbleitersubstratstruktur 133 angeordnet ist, wird in der Halbleiterschicht 116 erzeugt 660, und eine zweite Halbleiterschichtstruktur 144, 154S, 162D, die über der zweiten Halbleitersubstratstruktur 134 angeordnet ist und von dem ersten Halbleiterschichtbereich 142, 152S, 162S, getrennt und lateral beabstandet ist, wird in der Halbleiterschicht 116 erzeugt 670.
  • Bei diesem Ausführungsbeispiel wird beispielsweise eine Dünnfilm-SOI-Struktur bereitgestellt, bei der die Isolatorschicht 114 und die Halbleiterschicht 116 ausreichend dünn sind, um die Halbleitersubstratstrukturen 132, 133, 134 durch dieselben hindurch zu erzeugen, z. B. durch Dotierung, und bei der erst danach die Halbleiterschicht auf ihre endgültige Dicke gebracht wird. Dies kann beispielsweise vorteilhaft sein, wenn SOI-Strukturen benötigt werden, deren Dicke der Isolatorschicht 114 und der Halbleiterschicht 116 eigentlich zu groß ist, um wie in dem ersten Ausführungsbeispiel durch dieselben hindurch eine Dotierung vorzunehmen.
  • Bei einem Ausführungsbeispiel eines Verfahrens zur Herstellung einer Halbleiteranordnung 110, 300 in Dünnfilm-SOI- Technologie gemäß den 3A bis 3C, z. B. einer Hochspannungspegelwandleranordnung 162, wird gemäß 7 zuerst 710 eine Dünnfilm-SOI-Struktur bereitgestellt, die ein Halbleitersubstrat 112 eines ersten Leitfähigkeitstyps aufweist und eine Isolatorschicht 114 und eine Halbleiterschicht 116 aufweist, wobei die Isolatorschicht 114 auf dem Halbleitersubstrat 112 angeordnet ist und die Halbleiterschicht 116 auf der Isolatorschicht 114 angeordnet ist.
  • Darauf basierend wird 720 eine erste Halbleitersubstratstruktur 122 in dem Halbleitersubstrat 112 erzeugt, wobei die erste Halbleitersubstratstruktur 122 einen zum ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyp aufweist, und wobei die erste Halbleitersubstratstruktur 122 an ein erstes Spannungspotential 126 anschließbar ist.
  • Ferner wird 730 eine zweite Halbleitersubstratstruktur 124 in dem Halbleitersubstrat 112 erzeugt, wobei die zweite Halbleitersubstratstruktur 124 getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur 122 angeordnet ist, wobei die zweite Halbleitersubstratstruktur 124 den zweiten Leitfähigkeitstyp aufweist, und wobei die zweite Halbleitersubstratstruktur 124 an ein von dem ersten Spannungspotential 126 unterschiedliches zweites Spannungspotential 128 anschließbar ist, und wobei die erste Halbleitersubstratstruktur 122 und die zweite Halbleitersubstratstruktur 124 derart beabstandet 119 erzeugt werden, dass ein Bipolartransistor 118, der durch die erste Halbleitersubstratstruktur 124 und das Halbleitersubstrat 112 gebildet wird, bei einer vorbestimmten Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur 122 und der zweiten Halbleitersubstratstruktur 124 schaltet.
  • Dieses Ausführungsbeispiel entspricht dem grundsätzlichen Verfahren, wie es in dem ersten Ausführungsbeispiel gemäß 4 für 1A bis 2E beschreiben wurde. Alternativ können auch Verfahren gemäß dem zweiten (siehe 5) und drit ten Ausführungsbeispiel (siehe 6) in Analogie für die Herstellung von Halbleiteranordnungen gemäß den 3A bis 3C verwendet werden.
  • Zusammenfassend kann gesagt werden, dass Ausführungsbeispiele der Halbleiteranordnung durch ein Einbringen einer anderen n-Wanne in den p-Inseln ermöglichen, dass alle p-Wannen innerhalb der Hochspannungsseite auf einem Potential liegen.
  • Diese Struktur (n-Wanne 133 in p-Insel 132 unter dem BOX 114) kann dann zusätzlich für eine Verbesserung der ESD-Festigkeit und/oder Chipflächenreduktion (kleinere Flächen für die ESD-Schutzstrukturen) verwendet werden. Aufgrund der dünnen Siliziumfilmdicke der SOI-Technologie ist die ESD-Festigkeit konzeptionell beschränkt, da die Energie des ESD-Pulses typischerweise in dem Siliziumfilm 116 abgebaut werden muss, welcher zudem aufgrund des BOX 114 eine schlechte thermische Kopplung aufweist. Der ESD-Schutz wird herkömmlicherweise durch großflächige Z-Dioden an den Eingangs-/Ausgangskontaktanschlussflächen und/oder -kontakten realisiert. Die Spannungspegelwandlungsstrukturen sind herkömmlicherweise nicht ESD-geschützt. Durch die vorgeschlagene Struktur ist es nun möglich, einen Teil der ESD-Energie in das Siliziumsubstrat 112 unter dem BOX 114 abzuleiten. Somit kann der Platzbedarf von ESD-Schutzstrukturen reduziert werden und/oder die ESD-Festigkeit erhöht werden. Ausführungsbeispiele ermöglichen ESD-Schutzfunktionen für eine Vielzahl von Anwendungen, einschließlich Hochspannungstreiberstufen und Hochspannungspegelwandlern.
  • Zuvor wurden insbesondere Ausführungsbeispiele beschrieben, bei denen der erste Leitfähigkeitstyp eine n-Dotierung und der zweite Leitfähigkeitstyp eine p-Dotierung ist. Die entsprechenden Erläuterungen gelten jedoch gleichermaßen für Ausführungsbeispiele, bei denen der erste Leitfähigkeitstyp eine p-Dotierung und der zweite Leitfähigkeitstyp eine n-Dotierung ist.
  • Obwohl hierin spezifische Ausführungsbeispiele dargestellt und beschrieben worden sind, werden Fachleute erkennen, dass eine Vielfalt von abwechselnden und/oder äquivalenten Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsbeispiele ersetzen kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der hierin erörterten spezifischen Ausführungsbeispiele abdecken. Somit soll diese Erfindung lediglich durch die Ansprüche und die Äquivalente derselben eingeschränkt sein.

Claims (36)

  1. Integrierte Schaltung mit: einer Halbleiteranordnung in Dünnfilm-Silizium-auf-Isolator-Technologie mit: einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht; einer ersten Halbleitersubstratstruktur eines zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat unter einer ersten Halbleiterschichtstruktur angeordnet ist; einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat unter einer zweiten Halbleiterschichtstruktur angeordnet ist; und einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps, die unter der ersten Halbleiterschichtstruktur in dem Halbleitersubstrat angeordnet ist.
  2. Integrierte Schaltung nach Anspruch 1, wobei: die erste Halbleiterschichtstruktur in der Halbleiterschicht an ein erstes Spannungspotential anschließbar ist; und die zweite Halbleiterschichtstruktur in der Halbleiterschicht von der ersten Halbleiterschichtstruktur beabstandet und an ein zweites Spannungspotential anschließbar ist.
  3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei die dritte Halbleitersubstratstruktur vollständig von der ersten Halbleitersubstratstruktur umgeben ist.
  4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, wobei der erste Leitfähigkeitstyp eine n-Dotierung ist und der zweite Leitfähigkeitstyp eine p-Dotierung ist.
  5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4 mit: einer Komponente, die durch die Halbleiteranordnung gebildet ist.
  6. Integrierte Schaltung nach Anspruch 4 oder 5, wobei: die Komponente ein Transistor ist.
  7. Halbleiteranordnung in Dünnfilm-SOI-Technologie (SOI – Silicon an Insulator – Silizium auf Halbleiter) mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, ferner mit: einer ersten Halbleiterschichtstruktur (142) in der Halbleiterschicht (116), wobei die erste Halbleiterschichtstruktur an ein erstes Spannungspotential (136) anschließbar ist; einer zweiten Halbleiterschichtstruktur (144) in der Halbleiterschicht (116), die von der ersten Halbleiterschichtstruktur (142) getrennt und lateral beabstandet ist, wobei die zweite Halbleiterschichtstruktur (144) an ein zweites Spannungspotential (138) anschließbar ist; einer ersten Halbleitersubstratstruktur (132) eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat (112) unter der ersten Halbleiterschichtstruktur (142) angeordnet ist; einer zweiten Halbleitersubstratstruktur (134) des zweiten Leitfähigkeitstyps, die in dem Halbleitersubstrat (112) unter der zweiten Halbleiterschichtstruktur (144) angeordnet ist und von der ersten Halbleitersubstratstruktur (132) lateral beabstandet ist; und einer dritten Halbleitersubstratstruktur (133) des ersten Leitfähigkeitstyps, die unter der ersten Halbleiterschichtstruktur (142) in dem Halbleitersubstrat (112) angeordnet ist und ansonsten von der ersten Halbleitersubstratstruktur (132) umgeben ist.
  8. Halbleiteranordnung nach Anspruch 7, wobei die dritte Halbleitersubstratstruktur (133) vollständig von der ersten Halbleitersubstratstruktur (132) umgeben ist.
  9. Halbleiteranordnung nach Anspruch 7 oder 8, wobei der erste Leitfähigkeitstyp eine n-Dotierung ist und der zweite Leitfähigkeitstyp eine p-Dotierung ist.
  10. Halbleiteranordnung nach einem der Ansprüche 7 bis 9, wobei das Halbleitersubstrat eine n–-Dotierung aufweist, die erste und zweite Halbleitersubstratstruktur eine p-Dotierung aufweisen und die dritte Halbleitersubstratstruktur eine n- oder n+-Dotierung aufweist.
  11. Halbleiteranordnung nach einem der Ansprüche 7 bis 10, wobei die erste Halbleiterschichtstruktur und die zweite Halbleiterschichtstruktur Teile eines Halbleiterbauelements sind.
  12. Halbleiteranordnung nach Anspruch 10 oder 11, wobei das Halbleiterbauelement ein Spannungspegelwandler ist.
  13. Halbleiteranordnung nach einem der Ansprüche 7 bis 12, wobei die erste Halbleiterschichtstruktur eine Source-Struktur oder Feldstruktur eines Spannungspegelwandlers ist und die zweite Halbleiterschichtstruktur eine Drain-Struktur oder Feldstruktur eines Spannungspegelwandlers ist.
  14. Halbleiteranordnung nach einem der Ansprüche 7 bis 13, die eine CMOS-Anordnung (CMOS – Complementary Metall Oxide Semiconductor – komplementärer Metalloxidhalbleiter) (154) mit einem pMOS-Transistor (152) und einem nMOS-Transistor ist, wobei die erste Halbleiterschichtstruktur Teil des pMOS-Transistors (152) und die zweite Halbleiterschichtstruktur Teil des nMOS-Transistors (154) ist oder umgekehrt.
  15. Halbleiteranordnung nach Anspruch 14, bei der die erste Halbleiterschichtstruktur Teil des pMOS-Transistors ist, der erste Leitfähigkeitstyp eine n-Dotierung ist und der zweite Leitfähigkeitstyp eine p-Dotierung ist.
  16. Halbleiteranordnung nach Anspruch 14 oder 15, bei der die erste Halbleiterschichtstruktur Teil des nMOS-Transistors ist, der erste Leitfähigkeitstyp eine p-Dotierung und der zweite Leitfähigkeitstyp eine n-Dotierung ist.
  17. Halbleiteranordnung nach einem der Ansprüche 7 bis 16, bei der die erste Halbleitersubstratstruktur (132) und die zweite Halbleitersubstratstruktur (134) elektrisch gekoppelt sind.
  18. Halbleiteranordnung nach einem der Ansprüche 7 bis 17, bei der an die erste Halbleitersubstratstruktur und an die zweite Halbleitersubstratstruktur das gleiche Spannungspotential angelegt ist.
  19. Halbleiteranordnung nach einem der Ansprüche 7 bis 18, bei der die dritte Halbleitersubstratstruktur implementiert ist, um bei einem Anlegen des ersten Spannungspotentials an dieselbe einen pn-Übergang zwischen der ersten Halbleitersubstratstruktur und der dritten Halbleitersubstratstruktur in Sperrrichtung zu erhalten.
  20. Halbleiteranordnung nach einem der Ansprüche 7 bis 19, bei der die dritte Halbleitersubstratstruktur (133), die erste Halbleitersubstratstruktur (132) und das Halbleitersubstrat (112) einen vertikalen Bipolartransistor (258) bilden, der als ein ESD-Schutzelement (ESD – Electrostatic Discharge – Elektrostatische Entladung) implementiert ist.
  21. Halbleiteranordnung nach einem der Ansprüche 7 bis 20 mit: einer vierten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps, die in dem Halbleitersubstrat, an die Isolatorschicht angrenzend, angeordnet ist und ansonsten von der ersten Halbleitersubstratstruktur umgeben ist, wobei die vierte Halbleitersubstratstruktur von der dritten Halbleitersubstratstruktur getrennt und von derselben lateral beabstandet ist.
  22. Halbleiteranordnung nach Anspruch 21, bei der die vierte Halbleitersubstratstruktur (233), die erste Halbleitersubstratstruktur (132) und die dritte Halbleitersubstratstruktur (133) einen lateralen Bipolartransistor (268) bilden, der als ein ESD-Schutzelement implementiert ist.
  23. CMOS-Halbleiteranordnung in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat mit einer n–-Dotierung, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, ferner mit: einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, die Teil eines pMOS-Transistors der CMOS-Halbleiteranordnung ist; einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, die Teil eines nMOS-Transistors der CMOS-Halbleiteranordnung ist; einer ersten Halbleitersubstratstruktur, die eine p-Dotierung aufweist, die in dem Halbleitersubstrat unter der ersten Halbleiterschichtstruktur angeordnet ist; einer zweiten Halbleitersubstratstruktur, die eine p-Dotierung aufweist, die in dem Halbleitersubstrat unter der zweiten Halbleiterschichtstruktur angeordnet ist und von der ersten Halbleitersubstratstruktur getrennt und lateral beabstandet ist; einer dritten Halbleitersubstratstruktur, die eine n+-Dotierung aufweist, die unter der ersten Halbleiterschichtstruktur in dem Halbleitersubstrat angeordnet ist und ansonsten von der ersten Halbleitersubstratstruktur vollständig umgeben ist.
  24. Verfahren zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie, mit: Bereitstellen einer Dünnfilm-SOI-Struktur mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist; Erzeugen einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat; Erzeugen einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat, die von der ersten Halbleitersubstratstruktur lateral beabstandet ist; Erzeugen einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps in der ersten Halbleitersubstratstruktur, die von der ersten Halbleitersubstratstruktur umgeben ist; Erzeugen einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, die über der dritten Halbleitersubstratstruktur angeordnet ist; Erzeugen einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, die über der zweiten Halbleitersubstratstruktur angeordnet ist von der ersten Halbleiterschichtstruktur getrennt und lateral beabstandet ist.
  25. Verfahren zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie, mit: Bereitstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps und einer Isolatorschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist; Erzeugen einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat; Erzeugen einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat, die von der ersten Halbleitersubstratstruktur lateral beabstandet ist; Erzeugen einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps in der ersten Halbleitersubstratstruktur, die von der ersten Halbleitersubstratstruktur umgeben ist; Erzeugen einer Halbleiterschicht auf der Isolatorschicht, um eine SOI-Struktur zu erhalten; Erzeugen einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, die über der dritten Halbleitersubstratstruktur angeordnet ist; Erzeugen einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, die über der zweiten Halbleitersubstratstruktur von dem ersten Halbleiterschichtbereich getrennt und lateral beabstandet angeordnet ist.
  26. Verfahren zur Herstellung einer Halbleiteranordnung in Dünnfilm-SOI-Technologie, mit: Bereitstellen einer Dünnfilm-SOI-Struktur mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist; Erzeugen einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat; Erzeugen einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat, die von der ersten Halbleitersubstratstruktur lateral beabstandet ist; Erzeugen einer dritten Halbleitersubstratstruktur des ersten Leitfähigkeitstyps in der ersten Halbleitersubstratstruktur, die von der ersten Halbleitersubstratstruktur umgeben ist; Erhöhen einer Dicke der Halbleiterschicht auf der Isolatorschicht; Erzeugen einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, die über der dritten Halbleitersubstratstruktur angeordnet ist; Erzeugen einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, die über der zweiten Halbleitersubstratstruktur von dem ersten Halbleiterschichtbereich getrennt und lateral beabstandet angeordnet ist.
  27. Halbleiteranordnung (110; 300) in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat (112) eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat (112) angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, ferner mit: einer ersten Halbleitersubstratstruktur eines zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat (112), wobei die erste Halbleitersubstratstruktur an ein erstes Spannungspotential anschließbar ist; einer zweiten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps, die getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur in dem Halbleitersubstrat (112) angeordnet ist, wobei die zweite Halbleitersubstratstruktur an ein von dem ersten Spannungspotential unterschiedliches zweites Spannungspotential anschließbar ist, wobei die erste Halbleitersubstratstruktur, die zweite Halbleitersubstratstruktur und das Halbleitersubstrat (112) einen Bipolartransistor bilden, und wobei die erste Halbleitersubstratstruktur und die zweite Halbleitersubstratstruktur derart beabstandet sind, dass der Bipolartransistor bei einer vorbestimmten Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur und der zweiten Halbleitersubstratstruktur schaltet.
  28. Halbleiteranordnung nach Anspruch 27, bei der der erste Leitfähigkeitstyp eine n-Dotierung ist und der zweite Leitfähigkeitstyp eine p-Dotierung ist.
  29. Halbleiteranordnung nach Anspruch 27 oder 28, bei der die erste (122) und zweite Halbleitersubstratstruktur (124) sowie das Halbleitersubstrat (112) derart dotiert sind, dass der Bipolartransistor einen vorbestimmten Basisbahnwiderstand (118R) und/oder vorbestimmte Schaltcharakteristika aufweist.
  30. Halbleiteranordnung nach einem der Ansprüche 27 bis 29, ferner mit: einer Spannungspegelwandlungsanordnung mit: der ersten Halbleitersubstratstruktur; und einer dritten Halbleitersubstratstruktur des zweiten Leitfähigkeitstyps, die getrennt und lateral beabstandet von der ersten und zweiten Halbleitersubstratstruktur in dem Halbleitersubstrat angeordnet ist; und wobei an die dritte Halbleitersubstratstruktur das gleiche Spannungspotential wie an die zweite Halbleitersubstratstruktur angelegt werden kann.
  31. Halbleiteranordnung nach Anspruch 30, wobei die zweite (124) und die dritte Halbleitersubstratstruktur (268) elektrisch miteinander verbunden sind.
  32. Halbleiteranordnung nach Anspruch 30 oder 31, ferner mit: einer ersten Halbleiterschichtstruktur in der Halbleiterschicht, wobei die erste Halbleiterschichtstruktur über der ersten Halbleitersubstratstruktur angeordnet ist und eine Drain-Struktur des Spannungspegelwandlers bildet; einer zweiten Halbleiterschichtstruktur in der Halbleiterschicht, wobei die zweite Halbleiterschichtstruktur über der dritten Halbleitersubstratstruktur angeordnet ist, eine Sour ce-Struktur des Spannungspegelwandlers bildet und an das zweite Spannungspotential anschließbar ist.
  33. Halbleiteranordnung nach einem der Ansprüche 30 bis 32, ferner mit: zumindest einer Feldstruktur des zweiten Leitfähigkeitstyps, die getrennt von und in einer lateralen Richtung zwischen der ersten und dritten Halbleitersubstratstruktur in dem Halbleitersubstrat angeordnet ist.
  34. Halbleiteranordnung nach einem der Ansprüche 30 bis 33, ferner mit: zumindest einer Feldelektrode, die in einer lateralen Richtung zwischen der ersten und dritten Halbleitersubstratstruktur auf der von ersten Isolatorschicht abgewandten Seite der Halbleiterschicht angeordnet ist.
  35. Halbleiteranordnung in Dünnfilm-SOI-Technologie mit einem Halbleitersubstrat mit einer n--Dotierung, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist, ferner mit: einer ersten Halbleitersubstratstruktur in dem Halbleitersubstrat, die einen Hochspannungsbereich der Hochspannungspegelwandlungsanordnung bildet, die eine p-Dotierung aufweist und an ein erstes Spannungspotential anschließbar ist; einer zweiten Halbleitersubstratstruktur in dem Halbleitersubstrat und in dem Hochspannungsbereich der Hochspannungspegelwandlungsanordnung, die eine p-Dotierung aufweist und an ein von dem ersten Spannungspotential unterschiedliches zweites Spannungspotential anschließbar ist, wobei die zweite Halbleitersubstratstruktur getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur angeordnet ist; und einer dritten Halbleitersubstratstruktur, die getrennt und lateral beabstandet von der zweiten Halbleitersubstratstruktur in dem Halbleitersubstrat angeordnet ist, die einen Niederspannungsbereich der Hochspannungspegelwandlungsanordnung bildet, eine p-Dotierung aufweist und an das zweite Spannungspotential anschließbar ist.
  36. Verfahren (700) zu Herstellung einer Halbleiteranordnung einer Hochspannungspegelwandungsanordnung (162) in Dünnfilm-SOI-Technologie, mit: Bereitstellen (710) einer Dünnfilm-SOI-Struktur mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Isolatorschicht und einer Halbleiterschicht, wobei die Isolatorschicht auf dem Halbleitersubstrat angeordnet ist und die Halbleiterschicht auf der Isolatorschicht angeordnet ist; Erzeugen (720) einer ersten Halbleitersubstratstruktur in dem Halbleitersubstrat, wobei die erste Halbleitersubstratstruktur einen zu dem ersten Leitfähigkeitstyp inversen zweiten Leitfähigkeitstyp aufweist, und wobei die erste Halbleitersubstratstruktur an ein erstes Spannungspotential anschließbar ist; Erzeugen (730) einer zweiten Halbleitersubstratstruktur in dem Halbleitersubstrat, wobei die zweite Halbleitersubstratstruktur getrennt und lateral beabstandet von der ersten Halbleitersubstratstruktur angeordnet ist, wobei die zweite Halbleitersubstratstruktur den zweiten Leitfähigkeitstyp aufweist, und wobei die zweite Halbleitersubstratstruktur an ein von dem ersten Spannungspotential unterschiedliches zweites Spannungspotential anschließbar ist, und wobei die erste Halbleitersubstratstruktur und die zweite Halbleitersubstratstruktur derart beabstandet erzeugt werden, dass ein Bipolartransistor, der durch die erste Halbleitersubstratstruktur und das Halbleitersubstrat gebildet ist, bei einer vorbestimmten Potentialdifferenz zwischen der ersten Halbleitersubstratstruktur und der zweiten Halbleitersubstratstruktur schaltet.
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