DE102005044165A1 - Halbleiterbauelement mit einem pn-Übergang und Verfahren zum Herstellen desselben - Google Patents

Halbleiterbauelement mit einem pn-Übergang und Verfahren zum Herstellen desselben Download PDF

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Abstract

Ein Halbleiterbauelement (51) weist eine lateral verlaufende Halbleiterschicht (55) mit einem pn-Übergang auf, eine Isolationsschicht (57) und einen ersten Halbleiterbereich (59) und einen zweiten Halbleiterbereich (61) eines ersten Leitfähigkeitstyps, die auf einem dritten Halbleiterbereich eines zweiten Leitfähigkeitstyps aufgebracht sind, auf, wobei der zweite Halbleiterbereich (61) an den ersten Halbleiterbereich (59) angrenzt und einen ersten und einen zweiten Dotierungsbereich aufweist und der erste Dotierungsbereich zwischen dem ersten Halbleiterbereich (59) und einem zweiten Dotierungsbereich angeordnet ist und eine höhere Dotierung aufweist als der zweite Dotierungsbereich.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit einem pn-Übergang und ein Verfahren zum Herstellen desselben.
  • Immer häufiger werden zur Ansteuerung von Elektromotoren, wie z. B. drei-phasigen Motoren, Halbleiterbauelemente, wie z. B. Hochvoltbauelemente eingesetzt, die einen pn-Übergang aufweisen. Die Halbleiterbauelemente dienen dabei z. B. als Schalter und stellen einen Verlauf der Spannungsversorgung an dem Motor ein. Insbesondere werden solche Hochvoltbauelemente häufig sowohl als High-Side-Schalter (High-Side-Schalter = Hoch-Seite-Schalter) und/oder als Low-Side-Schalter (Low-Side-Schalter = Niedrig-Seite-Schalter) eingesetzt.
  • In 4a ist eine schematische Querschnittsansicht eines SOI-Transistors 11 (SOI = Silicon-on-Insulator = Silizium auf Isolator) gezeigt, der z.B. zur Ansteuerung einer Last, wie z. B. einem dreiphasigen Motor, oder zur Übertragung des Steuersignals an einen solchen, die Last schaltenden Transistor eingesetzt werden kann.
  • Der SOI-Transistor 11 ist in einem SOI-Substrat aus einer strukturierten Epi-Schicht 12, einer vergrabenen Oxidschicht 13a und in einem Siliziumwafer enthaltenen Trägersubstrat 15 gebildet. Die strukturierte Epi-Schicht 12 weist eine Source-Region 23, ein Body-Gebiet 25, eine Driftzone 27 und eine Drain-Region 29 auf, die von der oberen Oxidschicht 13a bedeckt sind. In dem Substrat 15 sind eine Wannenregion 17, hier exemplarisch drei ringförmige Randabschlusszonen 19 bzw. Randabschlussbereiche bzw. Randabschlussregionen bzw. Ringregionen 19 und eine Dotierungsregion 41 gebildet.
  • Die Epi-Schicht 12 ist von der vergrabenen Oxidschicht 13a und der oberen Oxidschicht 13b umgeben, die die strukturierte Epi-Schicht bzw. epitaktische Siliziumschicht 12 bedeckt. In der oberen Oxidschicht 13b sind eine Durchkontaktierung 31, eine Source-Kontaktierung 33, eine Gateoxid-Region 35, eine Gate-Elektroden-Region 37 eine Drainkontaktierung 34 und eine Dotierungsregion-Kontaktierung 43 angeordnet. Auf einer Unterseite des möglichen SOI-Transistors 11 ist ein Substratanschluss 44 angeordnet. Beim Anlegen einer Sperrspannung zwischen der Wannenregion 17 und der Substratregion 15 bildet sich eine Raumladungszone 21 aus, deren Bildung und Verlauf später noch detaillierter erläutert werden. Die Ringregionen 19 sind in einer Region mit einer lateralen Ausdehnung bzw. lateralen Abmessung bzw. Breite 45 angeordnet.
  • 4b zeigt eine Schnittdraufsicht auf den SOI-Transistor 11 entlang einer Schnittfläche parallel zur Waferebene. Zu erkennen sind in der Substratregion 15 die hier exemplarisch kreisförmig ausgeführte Wannenregion 17 und die entsprechend runden Ringregionen 19, die konzentrisch angeordnet sind.
  • Über dem Substrat 15 ist eine relativ dünne, häufig einige 10 Nanometer bis wenige 100 Nanometer dicke Isolatorschicht bzw. Oxidmaterialschicht aus z. B. SiO2 erzeugt und darüber eine z. B. etwa 0,5-1 μm dicke Si-Epi-Schicht 12, deren Dotierung für die dotierte Schaltung angepasst ist, angeordnet. Anders ausgedrückt sind auf der Wannenregion 17, den Ringregionen 19, dem Substrat 15 und der Dotierungsregion 41 die vergrabene Oxidschicht 13a und die obere Oxidschicht 13b angeordnet, wobei die Epi-Schicht 12 zwischen der vergrabenen Oxidschicht 13a und der oberen Oxidschicht 13b angeordnet ist.
  • In dem Substrat 15, das n-dotiert ist, sind die p-dotierte Wannenregion 17, p-dotierten Ringregion 19 und die p-dotierte Dotierungsregion 41 so gebildet, dass sie an die vergrabene Oxidschicht 13a oder die obere Oxidschicht 13b angrenzen.
  • Dabei sind die Ringregionen 19 von der Wannenregion 17 durch das Substrat 15 getrennt. In der Epi-Schicht 12 ist eine Feldeffekttransistor gebildet, der die Source-Region 23, das Body-Gebiet 25, die Driftzone 27 und die Drain-Region 29 aufweist, die in dieser Reihenfolge lateral nebeneinander angeordnet sind. Die Source-Region 23 weist hier eine n+-Dotierung auf, das Body-Gebiet 25 eine p-Dotierung, die Driftzone 27 eine n–-Dotierung und die Drain-Region eine n+-Dotierung auf. Dabei symbolisiert das hochgestellte „+"-Zeichen eine hohe Dotierungsdichte und das hochgestellte „–„-Zeichen eine niedrige Dotierungsdichte.
  • Über den Substratanschluss 44 kann ein Potential an dem Substrat 15 angelegt werden. Über die Durchkontaktierung 31 kann an der Wannenregion 17 ein Bezugspotential eingestellt werden, wobei die Wannenregion 17 mit einem Kontakt an der Oberfläche der Oxidschicht 13b elektrisch verbunden ist. Wird kein externes Potential an den Substratanschluss 44 angelegt, stellt sich das Substrat entsprechend dem höchsten an einer Wannenregion 17 oder einem anderen an der Vorderseite gelegenem p-Gebiet ein – lediglich reduziert um die Diffusionsspannung des zugehörigen pn-Übergangs. Zugleich ist die Source-Region 23 über die Source-Kontaktierung 33 mit einem Kontakt an der Oxidschicht-Oberfläche verbunden, und die Drain-Region 29 über die Drainkontaktierung 39 mit einem Kontakt an der Oberfläche der oberen Oxidschicht 13b verbunden. Außerdem ist die Dotierungsregion 41 über die Dotierungsregion-Kontaktierung 43 mit einem Kontakt an der Oberfläche der oberen Oxidschicht 13b elektrisch verbunden.
  • In einem Betriebsmodus des SOI-Transistors 11 liegt eine Sperrspannung an den pn-Übergang zwischen der Wannenregion 17 und dem Rest des Substrats 15 an, beispielsweise indem ein höheres positives Potential an den Substratanschluss 44 als an die Wannenregion 17 angelegt wird. Damit der pn-Übergang Sperrfähigkeit erreicht, bzw. gegen ein ungewünschtes Durchbrechen abgesichert ist, sind um den pn-Übergang zwischen der Wannenregion 17 und dem Substrat 15 die p-Ringe bzw. Ringregionen 19 als Randabschluss angebracht.
  • Die Ringregionen 19 floaten, d.h. sie werden auf kein von außen vorgegebenem Potential gehalten. Die Potentiale der Ringregionen 19 sind bei gegebener anliegender Sperrspannung zwischen der Wannenregion 17 und dem Substrat 15 vielmehr durch die Breiten und Abstände der einzelnen Ringe 19 und die Substratdotierung bzw. die Grunddotierung des Substrates 15 bestimmt. Die floatenden Ringregionen 19 weisen die gleiche Dotierungsart und vorzugsweise die selbe Dotierungshöhe wie die Wannenregion 17 auf und wirken bei angelegter Sperrspannung zwischen der Wannenregion 17 und dem Substrat 15 mit ihrer der Wannenregion 17 zugewandten Seite als in Durchflussrichtung geschaltete Dioden, so dass sich dadurch die Raumladungszone 21 in das Substrat 15 weiter erstreckt. Die laterale Ausdehnung der Raumladungszone 21 hängt dabei von der Geometrie der Ringregionen 19 und der anliegenden Sperrspannung ab. Insbesondere wird der Verlauf der elektrischen Feldstärke in dem Substrat 15 entlang der der Epi-Schicht 12 bzw. dem SOI-Transistor 11 zugewandten Seite von der Wannenregion 17 weg deutlich flacher, da die Ringregionen 19 die laterale Ausdehnung der Raumladungszone 21 erhöhen, wodurch gleichzeitig wegen der reduzierten Spitze des elektrischen Feldes an der Krümmung der Wannenregion 17 die Sperrfähigkeit der Wannenregion 17 deutlich zunimmt. Die Dotierungen sowohl der Wannenregion 17 als auch der Ringregionen 19 sollten dabei so hoch sein, dass bei der durch Lawinenmultiplikation bestimmten maximalen Sperrspannung zwischen Kontaktierung 31 und Substratanschluss 44 bzw. der Substratregion 15 außerhalb der Raumladungszone die Raumladungszone 21 in diesen p-Gebieten 19 nicht bis zur Oberfläche des Substrates 15 bzw. der Isolationsschicht 13a durchgreift. Die integrale Dotierstoffdosis in der Wannenregion 17 und der Ringregion 19 beträgt gemäß einem konkreten Beispiel mehr als 1,5·1012 Dotierstoffatome pro cm2, vorzugsweise mehr als 1013 Dotierstoffatome pro cm2. Durch eine geeignete Anordnung der Ring regionen 19 und eine geeignete Dimensionierung der Driftzone 27 und des Substrats 15 lässt sich auf diese Weise der laterale Potentialverlauf in der Driftzone 27 an den im Substrat 15 anpassen und die maximal auftretende Spannung zwischen der Driftzone 27 und dem Substrat 15 unter der Durchbruchsspannung der vergrabenen Oxidschicht 13a halten. Die Verteilung der elektrischen Feldstärke in der Driftzone 27 wird dadurch stabilisiert und Feldstärkespitzen reduziert, da durch die obigen Vorkehrungen möglichst jedem ionisierten Dotierstoffatom in der Driftzone 27 unterhalb der vergrabenen Oxidschicht 13a eine entsprechende Spiegelladung in den Ringregionen 19 gegenübergestellt wird. Anders ausgedrückt beeinflusst die Feld- und Potentialverteilung in der Raumladungszone 21 an der Grenze zur vergrabenen Oxidschicht 13a die Feld- und Potentialverteilung in der darüber liegenden Driftzone 27, wodurch sich eine ungewollte zu geringe Sperrfähigkeit der Driftzone 27 infolge z. B. eines ansonsten beispielsweise floatenden Substrats 15 vermeiden lässt und damit die Funktion des möglichen SOI-Transistors 11 vor allem hinsichtlich seines Durchbruchverhaltens stabilisieren lässt.
  • Nachteilhaft ist an dem in 4a gezeigten Aufbau jedoch, dass die Anordnung der Ringregionen 19 um die Wannenregion 17 herum zu einem erhöhten lateralen Platzbedarf auf dem Chip, auf dem der SOI-Transistor 11 implementiert ist, führt. Außerdem lassen sich aufgrund der unzureichenden elektroaktiven Eigenschaften der vergrabenen Oxidschicht 13a in der Nähe der vergrabenen Oxidschicht 13a Spitzen der elektrischen Feldstärke in der Raumladungszone 21 nicht vermeiden, so dass die Raumladungszone 21 lateral lokal keinen homogenen Verlauf der elektrischen Feldstärke sondern immer noch ausgeprägte Spitzen aufweist. Diese lokalen Spitzen im Verlauf der elektrischen Feldstärke können bevorzugt an den pn-Übergängen zwischen den floatenden Ringregionen 19 und dem Substrat 15 auftreten und zu einem Durchbruch über die vergrabene Oxidschicht 13a und/oder zu einer nicht ausreichenden Sperrfä higkeit des zwischen der Wannenregion 17 und dem Substrat 15 gebildeten pn-Übergangs führen.
  • Insbesondere kann die inhomogene Feld- und Potentialverteilung in der Raumladungszone 21 bzw. eine ungünstige Verteilung der Potentiale auf den einzelnen Ringen 19 zu einer inhomogenen Ladungsverteilung sowie Feldspitzen in der Driftzone 27 führen, da sich in dieser ja Spiegelladungen zu den Ladungen in den einzelnen Ringen 19 in der Nähe der vergrabenen Oxidschicht 13a befinden. Solche auftretenden Feldspitzen können wiederum zu einer Instabilität des SOI-Transistors 11 und damit z. B. zu ungewünschten Spannungsfrühdurchbrüchen führen, falls der SOI-Transistor 11 mit der Sourcekontaktierung 33 und der Drainkontaktierung 39 an eine hohe Spannung angeschlossen ist. Um die ungewollten Spannungsfrühdurchbrüche zu vermeiden, ist der SOI-Transistor 11 so auszulegen, dass die in ihm auftretende elektrische Feldstärke in den lateral sich erstreckenden Regionen reduziert ist. Dabei sind die lateralen Abmessungen bzw. die Breite der Region 45 entsprechend hoch auszulegen, um unerwünschte Frühdurchbrüche infolge lokaler Spitzen in der elektrischen Feldstärkeverteilung zu vermeiden. Somit ist der Platzbedarf des SOI-Transistors 11 erhöht.
    •
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauelement zu schaffen, das verbesserte elektrische Eigenschaften und/oder einen geringeren Platzbedarf aufweist, und ein Verfahren zum Herstellen eines Halbleiterbauelements, das verbesserte elektrische Eigenschaften und/ oder einen geringeren Platzbedarf aufweist, zu schaffen.
  • Diese Aufgabe wird durch ein Halbleiterbauelement gemäß Anspruch 1 und gemäß Anspruch 15 und ein Verfahren zum Herstellen gemäß Anspruch 23 und gemäß Anspruch 24 gelöst.
  • Die vorliegende Erfindung schafft ein Halbleiterbauelement mit einer Halbleiterschicht mit einem ersten Halbleiterbe reich eines ersten Leitfähigkeitstyps und einem zweiten Halbleiterbereich eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, wobei der erste Halbleiterbereich lateral benachbart zu dem zweiten Halbleiterbereich angeordnet ist, um an den zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden, einem Substrat das einen dritten Halbleiterbereich, der den zweiten Leitfähigkeitstyp aufweist, aufweist, einer Isolationsschicht, die zwischen dem Substrat und der Halbleiterschicht angeordnet ist, einem vierten Halbleiterbereich, der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht angeordnet ist, um die Isolationsschicht und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich über einen ersten Teil der Isolationsschicht dem ersten Halbleiterbereich und dem pn-Übergang gegenüberliegt, und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht dem zweiten Halbleiterbereich gegenüberliegt, und einem fünften Halbleiterbereich, der an den dritten Halbleiterbereich und den vierten Halbleiterbereich angrenzt, den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und dem zweiten Teil der Isolationsschicht angeordnet ist, und einen ersten Dotierungsbereich und einen zweiten Dotierungsbereich aufweist, wobei der erste Dotierungsbereich zwischen dem vierten Halbleiterbereich und dem zweiten Dotierungsbereich angeordnet ist, und der zweite Dotierungsbereich eine niedrigere Dotierung aufweist als der erste Dotierungsbereich, und der erste und der zweite Dotierungsbereich eine niedrigere Dotierung aufweisen als der vierte Halbleiterbereich.
  • Außerdem schafft die vorliegende Erfindung ein Halbleiterbauelement, mit einer Halbleiterschicht mit einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps und einem zweiten Halbleiterbereich eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, wobei der erste Halbleiterbereich lateral benachbart zu dem zweiten Halblei terbereich angeordnet ist, um an den zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden, einem Substrat, das einen dritten Halbleiterbereich aufweist, der den zweiten Leitfähigkeitstyp aufweist, einer Isolationsschicht, die zwischen dem Substrat und der Halbleiterschicht angeordnet ist, und ein amorphes Kohlenstoffmaterial mit einem Wasserstoffanteil aufweist, einem vierten Halbleiterbereich, der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht angeordnet ist, um die Isolationsschicht und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich über einen ersten Teil der Isolationsschicht dem ersten Halbleiterbereich und dem pn-Übergang gegenüberliegt, und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht dem zweiten Halbleiterbereich gegenüberliegt, und einem fünften Halbleiterbereich, der den ersten Leitfähigkeitstyp aufweist und zwischen der Isolationsschicht und dem dritten Halbleiterbereich angeordnet ist, um die Isolationsschicht und den dritten Halbleiterbereich zumindest teilweise zu trennen, wobei der fünfte Halbleiterbereich den zweiten Halbleiterbereich über den zweiten Teil der Isolationsschicht gegenüberliegt und von dem vierten Halbleiterbereich beabstandet ist, wobei ein Teil des dritten Halbleiterbereichs zwischen dem vierten und dem fünften Halbleiterbereich angeordnet ist.
  • Ferner schafft die vorliegende Erfindung ein Verfahren zum Herstellen eines Halbleiterbauelements mit den Schritten des Bereitstellens einer Halbleiterschicht, eines Substrats und einer Isolationsschicht, die zwischen dem Substrat und der Halbleiterschicht angeordnet ist, des Erzeugens, in der Halbleiterschicht, eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps und eines zweiten Halbleiterbereich eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, so dass der erste Halbleiterbereich lateral benachbart zu dem zweiten Halbleiterbereich angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden, eines Erzeugens, in dem Substrat, eines dritten Halbleiterbereichs, der den zweiten Leitfähigkeitstyp aufweist, eines Erzeugens eines vierten Halbleiterbereichs, der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht angeordnet ist, um die Isolationsschicht und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich über einen ersten Teil der Isolationsschicht dem ersten Halbleiterbereich und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht dem zweiten Halbleiterbereich gegenüberliegt, und eines Erzeugen eines fünften Halbleiterbereichs, der an den dritten Halbleiterbereich und den vierten Halbleiterbereich angrenzt, den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und dem zweiten Teil der Isolationsschicht angeordnet ist und einen ersten Dotierungsbereich und einen zweiten Dotierungsbereich aufweist, derart, dass der erste Dotierungsbereich zwischen dem vierten Halbleiterbereich und dem zweiten Dotierungsbereich angeordnet ist, und der zweite Dotierungsbereich eine niedrigere Dotierung aufweist als der erste Dotierungsbereich und der erste und der zweite Dotierungsbereich eine niedrigere Dotierung aufweisen als der vierte Halbleiterbereich.
  • Ferner schafft die vorliegende Erfindung ein Verfahren zum Herstellen eines Halbleiterbauelements (101), wobei das Verfahren folgende Schritte aufweist: Bereitstellen einer Halbleiterschicht, eines Substrats und einer Isolationsschicht, die zwischen dem Substrat und der Halbleiterschicht angeordnet ist und ein amorphes Kohlenstoffmaterial mit einem Wasserstoffanteil aufweist; Erzeugen, in der Halbleiterschicht, eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps und eines zweiten Halbleiterbereichs eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, so dass der erste Halbleiterbereich lateral be nachbart zu dem zweiten Halbleiterbereich angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden; Erzeugen, in dem Substrat, eines dritten Halbleiterbereichs, der den zweiten Leitfähigkeitstyp aufweist; Erzeugen eines vierten Halbleiterbereichs, der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht angeordnet ist, um den dritten Halbleiterbereich und die Isolationsschicht zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich über einen ersten Teil der Isolationsschicht dem ersten Halbleiterbereich und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht dem zweiten Halbleiterbereich gegenüberliegt; Erzeugen eines fünften Halbleiterbereichs, der den ersten Leitfähigkeitstyp aufweist und zwischen der Isolationsschicht und dem dritten Halbleiterbereich angeordnet ist, um die Isolationsschicht und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der fünfte Halbleiterbereich dem zweiten Halbleiterbereich über den zweiten Teil der Isolationsschicht gegenüberliegt und von dem vierten Halbleiterbereich beabstandet ist, und ein Teil des dritten Halbleiterbereichs zwischen dem vierten und dem fünften Halbleiterbereich angeordnet ist.
  • Gemäß einem ersten Aspekt liegt der vorliegenden Erfindung die Erkenntnis zugrunde, dass in einem lateralen Halbleiterbauelement mit zwei Halbleiterbereichen und einem pn-Übergang zwischen den beiden Halbleiterbereichen oberhalb einer vergrabenen Isolationsschicht und einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps und einem angrenzenden zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps unterhalb der vergrabenen Isolationsschicht ein lateral angeordneter an den ersten Halbleiterbereich angrenzender und eine von dem ersten Halbleiterbereich lateral weg abnehmende Dotierungsdichte aufweisender Dotierungsbereich des ersten Leitfähigkeitstyps zum Einstellen eines Verlaufs einer Raumladungszone beim Anlegen einer Sperrspannung zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich eine Erhöhung der Durchbruchsspannung des pn-Übergangs bewirken kann.
  • Gemäß einem zweiten Aspekt liegt der vorliegenden Erfindung die Erkenntnis zugrunde, dass in einem lateralen Halbleiterbauelement mit zwei Halbleiterbereichen und einem pn-Übergang zwischen den beiden Halbleiterbereichen oberhalb einer vergrabenen Isolationsschicht und einem ersten Halbleiterbereich eines ersten Leitfähigkeitstyps und einer Mehrzahl von lateralen nebeneinander angeordneten zweiten Halbleiterbereichen eines ersten Leitfähigkeitstyps, die voneinander und von dem zweiten Halbleiterbereich durch einen dritten Halbleiterbereich des zweiten Leitfähigkeitstyps getrennt sind, die Ausführung der vergrabenen Isolationsschicht aus einem amorphen Kohlenstoffmaterial mit einem Wasserstoffanteil dazu führen kann, dass beim Anlegen einer Sperrspannung zwischen den ersten Halbleiterbereich und den dritten Halbleiterbereich in einer sich ausbildenden Raumladungszone eine Wahrscheinlichkeit von ungewollten Spitzen in der elektrischen Feldstärkeverteilung in der Raumladungszone in der Nähe der vergrabenen Isolationsschicht reduziert ist, was eine Erhöhung der Durchbruchsspannung des pn-Übergangs bewirken kann.
  • Aufgrund einer Reduktion der Höhe von ungewollten Spitzen in der elektrischen Feldstärkeverteilung lassen sich Halbleiterbauelemente gemäß einem Ausführungsbeispiel der vorliegenden Erfindung herstellen, mit einem pn-Übergang oberhalb einer Isolationsschicht und der erfindungsgemäßen Anordnung von Halbleiterbereichen unterhalb der Isolationsschicht bzw. der erfindungsgemäßen Ausführung der Isolationsschicht aus amorphem Kohlenstoff mit Wasserstoffanteilen, die eine erhöhte Durchbruchsspannung aufweisen. Zugleich lassen sich damit dann SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung herstellen, die für eine höhere mittlere und/oder integrale Feldstärke in den Halbleiterberei chen unterhalb der Isolationsschicht ausgelegt sind als der in der Beschreibungseinleitung erläuterte SOI-Transistor.
  • Da in SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung höhere elektrische Feldstärken auftreten können, können die lateralen Abmessungen der SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung bei gleichbleibender Durchbruchsfestigkeit gegenüber dem in der Beschreibungseinleitung erläuterten SOI-Transistor reduziert werden. Somit lassen sich SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung herstellen, die einen geringeren Platzbedarf aufweisen und damit auf einer geringeren Chipfläche implementiert werden können als der in der Beschreibungseinleitung erläuterte SOI-Transistor. Aufgrund der geringeren benötigten Chipfläche sind die Herstellungskosten der SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung damit reduziert.
  • Zugleich können SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung für höhere Spannungen in Halbleiterbauelementen ausgelegt werden als SOI-Transistoren, die in der Beschreibungseinleitung erläutert worden sind, mit den gleichen lateralen Abmessungen. Grund hierfür ist wiederum, dass in den SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufgrund der Reduktion der Höhe von ungewollten Feldstärkespitzen insgesamt höhere elektrische Feldstärken auftreten können, ohne dass es zu einem Durchbruch in den SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kommt. Dies ermöglicht SOI-Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung auf einem Chip mit einer vorbestimmten Fläche zu implementieren, die für höhere Spannungen ausgelegt sind und flexibler eingesetzt werden können als der SOI-Transistor, der in der Beschreibungseinleitung erläutert worden ist.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine schematische Querschnittsansicht eines SOI-Transistors gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine schematische Querschnittsansicht eines SOI-Transistors gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 eine Ansteuerschaltung für einen Drei-Phasen-Motor;
  • 4a eine schematische Querschnittsansicht eines herkömmlichen SOI-Transistors; und
  • 4b eine Schnittansicht parallel zu einem Wafer auf den herkömmlichen SOI-Transistor.
  • 1 zeigt einen SOI-Transistor 51 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Der SOI-Transistor 51 ist in einem SOI-Substrat aus einer Halbleiterschicht 55 bzw. einer strukturierten Epi-Schicht und einer vergrabenen Isolationsschicht 57 und einem auf einem Siliziumwafer enthaltenen Trägersubstrat 53 gebildet. In dem Substrat 53 sind eine Wanne 59 sowie ein Randabschlussbereich mit veränderlicher Dotierung 61 gebildet. Die Halbleiterschicht 55 umfasst einen Feldeffekttransistor 72, der aus einem Source-Bereich 73, einem Gate-Bereich 75, einer Driftzone 77 und einem Drain-Bereich 79 besteht. Der Feldeffekttransistor hat einen Source-Anschluss 65, eine Gate-Elektrode 67, einen Gate-Elektroden-Anschluss 69 und einen Drain-Anschluss 71. Auf einer Unterseite des Substrats 53 ist der Unterseitenanschluss 63 angeordnet. Dotierbereich 41 und zugehöriger durch einen Isolationsmaterialabschnitt der Schicht 55 verlaufender Kontakt 43 sind der Vollständigkeit halber ebenfalls gezeigt.
  • Auf dem Substrat 53, der Wanne 59 und dem Randabschlussbereich 61 mit veränderlicher Dotierung ist die vergrabene Isolationsschicht 57 angeordnet, so dass die Wanne 59 und der Randabschlussbereich 61 zwischen dem Substrat 53 und der vergrabenen Isolationsschicht 57 angeordnet sind. Auf der vergrabenen Isolationsschicht 57 ist die Halbleiterschicht 55 angeordnet. In der Halbleiterschicht 55 ist der Feldeffekttransistor 72 ausgeführt, der ja den Source-Bereich 73, den Gate-Bereich 75, die Driftzone 77 und den Drain-Bereich 79 umfasst, die in dieser Reihenfolge lateral aneinandergrenzend angeordnet sind.
  • Der Source-Bereich 73 ist mit dem Source-Anschluss 65 elektrisch leitend verbunden, während der Drain-Anschluss 71 mit dem Drain-Bereich 79 elektrisch leitend verbunden ist. Die Gate-Elektrode 67 ist über dem Gate-Bereich 75 angeordnet und mit dem Gate-Elektroden-Anschluss 69 elektrisch leitend verbunden.
  • Die Wanne 59 ist dabei wie in dem in 4b gezeigten möglichen Transistor als eine runde Insel oder als eine rechteckige Insel mit abgerundeten Ecken in dem Substrat 53 ausgeführt, um die herum der Randabschlussbereich 61 als ein konzentrischer Ring angeordnet ist. Der Randabschlussbereich 61 grenzt an die Wanne 59 an und ist mit dieser elektrisch leitend verbunden.
  • Das Substrat 53 weist hier z. B. eine n-Dotierung, vorzugsweise eine schwache n-Dotierung, auf und ist mit dem Unterseitenanschluss 63 elektrisch leitend verbunden. Die Wanne 59 weist hier eine p-Dotierung auf. Der Randabschlussbereich 61 weist hier z. B. eine p-Dotierung auf, wobei hier die Dotierungsdichte in dem Randabschlussbereich 61 lateral von einer Grenze zu der Wanne 59 weg abnimmt. Die Dotierung ist dabei in dem gesamten Randabschlussbereich 61 geringer als in der Wanne 59.
  • Der Source-Bereich 73 weist hier z. B. eine hohe n-Dotierung auf, während der Gate-Bereich 75 eine p-Dotierung aufweist. Die Driftzone 77 ist hier schwach n-dotiert, während der Drain-Bereich 79 hier z. B. eine hohe n-Dotierung aufweist.
  • Der Source-Bereich 73, das Body-Gebiet 75, die Driftzone 77 und der Drain-Bereich 79 bilden wie bereits oben erwähnt den Feldeffektransistor 72, der über ein Potential an der Gate-Elektrode 67 gesteuert wird. Während des Betriebs des SOI-Transistors 51 wird an die Wanne 59 z. B. über einen hier nicht gezeigten Anschluss eine Spannung angelegt, die einen niedrigeren Wert aufweist, als die optionale an dem Unterseiten-Anschluss 63 anliegende Spannung. Das Substrat 53 kann dabei z. B. an seiner Unterseite mit dem in dem SOI-Transistor 51 bzw. einem elektrischen Bauelement vorkommenden elektrischen Potential, wie z. B. 600 V verbunden werden, um die Sperrspannung zwischen der Wanne 59 und dem Substrat 53 einzustellen. Die auf der Substratvorderseite z. B. als großflächige p-Gebiete eingebrachten Wannen 59 liegen dabei vorzugsweise immer oder zumindest zeitweise auf einem niedrigeren Potential, wie z. B. 300V oder 0V, als die Spannung an der Unterseite bzw. die Spannung an dem Unterseitenanschluss 63. Wird kein externes Potential am Unterseitenanschluss 63 angelegt, stellt sich das Potential entsprechend dem höchsten an einem p-Gebiet oder einer Dotierungsregion 41 oder einer p-Wanne 59 anliegendem Potential ein, reduziert lediglich um die Diffusionsspannung des durch dieses p-Gebiet bzw. die Dotierungsregion 41 bzw. die p-Wanne 59 und dem Substrat 53 gebildeten pn-Übergangs.
  • Durch den Potentialunterschied zwischen dem Substrat 53 und der Wanne 59 bildet sich in dem Substrat 53 und dem Randabschlussbereich 61 mit veränderlicher Dotierung bzw. VLD-Randbereich (VLD-Randbereich = Variation of lateral doping- Randbereich = Variation der lateralen Dotierung-Bereich) eine nicht gezeigte Raumladungszone aus, die sich, je nach Höhe dieses Potentialunterschieds, vorzugsweise lateral über den gesamten Rand bzw. Randabschlussbereich 61 bzw. VLD-Bereich (VLD-Bereich = Variation of lateral doping-Bereich 61 = Variation der lateralen Dotierung-Bereich) erstreckt. Das laterale Dotierungsprofil des Randabschlussbereichs 61 ist vorzugsweise derart eingestellt, dass bei angelegter Betriebsspannung zwischen dem Substrat 53 und der Wanne 59 ein lateraler Potentialverlauf in dem Substrat 53 entlang der vergrabenen Isolationsschicht 57 von der Wanne 59 weg einstellt werden kann, der den Potentialverlauf bestimmt, wie er sich im Sperrfall lateral in der Driftzone 77 einstellt, so dass lateral eine Potentialdifferenz zwischen der Driftzone 77 und dem Substrat 53 immer unterhalb der Durchbruchsspannung der vergrabenen Isolationsschicht 57 erzielt werden kann. Gegenüber der Verwendung von ringförmigen floatenden Randabschluss-Ringen besteht ein Vorteil darin, dass der laterale Potentialverlauf unterschiedlich über den Verlauf der Dotierungskonzentration in dem Randabschlussbereich bzw. VLD-Bereich 61 kontinuierlich einstellbar ist, so dass auch die Länge 81 der Driftzone 77 zwischen dem Body-Gebiet 75 und dem Drain-Bereich 79 so kurz wie möglich eingestellt werden kann. Insbesondere kann die Dotierungsdichte der Driftzone 77 hoch eingestellt werden, was für den eingeschalteten Zustand des SOI-Transistors 51 vorteilhaft ist, solange die Dosis bzw. die Flächenladungsdichte der Dotierung der Driftzone 77 kleiner als die Durchbruchsladung der vergrabenen Isolationsschicht 57 ist.
  • Anders ausgedrückt lässt sich die Ausbildung dieses elektrischen Feldstärkeverlaufs in der Raumladungszone durch die Dotierstoffverteilung in der an die vergrabene Isolationsschicht 57 angrenzenden Wanne 59 und dem an die vergrabene Isolationsschicht 57 angrenzenden Randabschlussbereich 61 einstellen. Diese Einstellung der Dotierstoffverteilung dient dazu, einen Verlauf der elektrischen Feldstärke in der dem Randabschlussbereich 61 über die vergrabene Isolationsschicht 57 gegenüberliegenden Driftzone 77 einzustellen. In der Driftzone 77 bilden sich hierbei sogenannte Spiegelladungen bzw. also Ladungen mit entgegengesetzten Vorzeichen zu den in dem Randabschlussbereich 61 angeordneten festen Ladungen der ionisierten Dotierstoffatome aus. Diese Einstellung des Verlaufs der elektrischen Feldstärke in der Driftzone 77 führt dazu, dass sich unerwünschte Spitzen in der elektrischen Feldstärkeverteilung in der Driftzone 77 vermeiden lassen, wodurch das elektrische Verhalten des SOI-Transistors 51 stabilisiert werden kann. Somit lassen sich unerwünschte verfrühte Durchbrüche in der Halbleiterschicht 55 in dem SOI-Transistor 51 vermeiden.
  • Im Vergleich zu dem in 4a gezeigten SOI-Transistor 11 ist eine Breite 81 des Randabschlussbereichs 61 mit veränderlicher Dotierung geringer als die Breite 45 einer Region mit Ringregionen 19. Der Grund hierfür ist, dass sich durch eine geeignete Einstellung des Dotierungsprofils wie bereits oben erläutert in dem Randabschlussbereich mit veränderlicher Dotierung, der Verlauf der elektrischen Feldlinien so einstellen lässt, so dass die Breite 81 des Randabschlussbereichs 61 nahe einem Minimalwert für den an dem pn-Übergang zwischen dem Substrat 53 und der Wanne 59 anliegenden Potentialunterschied ausgelegt werden kann. Ein Grund hierfür ist, dass eine Wahrscheinlichkeit eines Auftretens einer ungewollten elektrischen Feldstärkespitze in dem Randabschlussbereich 61 mit veränderlicher Dotierung geringer ist als in der Raumladungszone 21 in der Nähe der Ringregionen 19 in dem SOI-Transistor 11. Der Minimalwert für die Breite 81 des Randabschlussbereichs 81 ergibt sich dabei aus der maximal zulässigen elektrischen Feldstärke in Silizium und einer Sperrspannung zwischen dem Substrat 53 und der Wanne 59, für die der SOI-Transistor 51 ausgelegt ist.
  • 1 zeigt nur einen Ausschnitt eines Chips, auf dem der SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorlie genden Erfindung implementiert ist. Dabei können weitere auf dem Chip implementierte Schaltungselemente und Strukturen vorhanden sein, die hier nicht gezeigt sind. Während solche Schaltungselemente und Strukturen mit den üblichen Methoden geshrinkt werden bzw. kleiner gemacht werden, können die lateralen Hochvolt-Bauelemente, z. B. der in 1 gezeigte SOI-Transistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung nicht in gleichem Maße geshrinkt werden, da seine Länge bzw. laterale Abmessung von der Breite des Randabschlussbereiches in dem Substrat abhängt. Durch einen Ersatz des p-Ring-Rands bzw. der Ringregionen 19 in dem in 4a gezeigten SOI-Transistor 11, der an den einzelnen pn-Übergängen der Wannenregion 17 und den Ringregionen 19 beim Anlegen der Sperrspannung ausgeprägte Feldspitzen aufweisen kann, durch den Randabschlussbereich 61 mit veränderlicher Dotierung bzw. Variation of lateral Doping (Variation of lateral Doping = Variation der lateralen Dotierung) lässt sich die beanspruchte Chipfläche reduzieren, da eine Wahrscheinlichkeit eines Auftretens unerwünschter elektrischer Feldstärkespitzen bzw. unerwünschter Feldspitzen in dem SOI-Transistor 51 reduziert ist. Dabei wird in dem Randabschlussbereich 61 mit veränderlicher Dotierung ausgehend von dem sperrenden pn-Übergang bzw. weg von der Grenze zwischen der Wanne 59 und dem Randabschlussbereich 61 eine lateral auslaufende, immer niedriger werdende p-Dotierung eingebracht. Durch eine Anpassung der lokalen Dotierstoffhöhen bzw. der Dotierungsdichten lässt sich lateral z. B. ein dreieckförmiger Verlauf des elektrischen Feldes erzeugen. Häufig wird dabei für einen Gatetreiber bzw. den hier gezeigten SOI-Transistor 51 ein SOI-Grundmaterial verwendet, dessen Trägersubstanz aus einem hochohmigen mit der Dotierung an die Sperrfähigkeit angepassten Si-Wafer besteht, der z. B. ein Grundmaterial in einem Bauelement aufweist, das für 600V ausgelegt ist und eine Dotierstoffkonzentration von 1·1014/cm3 aufweist. Die kritische Feldstärke Ekrit für ein Substrat mit gegebener Dotierstoffkonzentration des Grundmaterials NSubstrat kann dabei entsprechend S.M. Sze, Physics of Semiconductor Devices, 2. Auflage, John Wiley und Sons, New York, 1981, Seite 102, Formel 78 berechnet werden:
    Figure 00190001
  • Für die Grundmaterialdotierung des Beispiels 1·1019/cm3 erhält man einen Wert für Ekrit von ca. 240 kV/cm. Bei einer elektrischen Feldstärke von z. B. 200 kV/cm an der Wanne 59 ergibt sich eine minimale Breite des Randabschlusses bzw. die minimale Breite 81 des Randabschlussbereichs 61 von
    Figure 00190002
  • Dadurch dass die Breite 81 des Randabschlussbereichs 61 so ausgelegt werden kann, dass die in dem SOI-Transistor 51 auftretende elektrische Feldstärke keine ausgeprägte Spitze besitzt, sondern einen möglichst gleichmäßigen Verlauf aufweist, lässt sich die benötigte Chipfläche in dem SOI-Transistor 51 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung gegenüber dem SOI-Transistor 11 reduzieren, wodurch sich ein erhebliches Potential zum Shrinken ergibt. Wenn man nun in einem typischen IC für eine Ansteuerschaltung eine Chipfläche von 3,17 mm2 annimmt, und davon ausgeht, dass eine Randbreite für einen lateralen Transistor 70 μm beträgt, so erhält man eine Gesamtfläche von 4,4 mm2 für diesen Chip. Die 70 μm setzen sich aus einem Wert von 60 μm für die minimale Breite 81 des Rands bzw. Randabschlussbereichs 61 und einem Sicherheitsfaktor von 10 μm zusammen. Hiermit ergibt sich eine Reduzierung der Chipfläche von 15 aufgrund des optimierten Randdesigns, gegenüber einem Chip, der den in 4a gezeigten SOI-Transistor 11 einsetzt. Bei diesem beträgt die Breite 45 der Region mit den Ringregionen 19 bzw. die Länge der lateralen Hochvolt-Bauelemente knapp unter 110 μm. Somit ergibt sich eine gesamte Chipfläche von 5,2 mm2 bzw. eine Bruttochipfläche von 5,2 mm2 für z. B. einen Vollbrückentreiber, bei dem, wie bereits erwähnt, 3,17 mm2 für die Ansteuerschaltungen verwendet werden und der Rest, der dann ungefähr 40% der verbleibenden Chipfläche beträgt, für Levelshift-Transistoren eingesetzt wird, die gemäß dem in 4a gezeigten SOI-Transistor 11 ausgeführt sind.
  • Somit lässt sich durch einen Einsatz des SOI-Transistors 51 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung die Länge der jeweiligen Levelshift-Strukturen deutlich reduzieren. Diese Reduzierung ist ähnlich einer Verringerung der Breite 81 von Randabschlüssen bzw. Randabschlussbereichen, bei denen ausgeprägte Feldspitzen im Rand bzw. Randabschlussbereich vermieden werden. Durch die Reduzierung der benötigten Chipfläche mittels der in 1 gezeigten SOI-Transistorstruktur 51 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung lassen sich in den lateralen Bauelementen gleichzeitig die Längen der Driftstrecken reduzieren, so dass diese zugleich niedrigere Durchlassverluste aufweisen. Dabei können auch die lateralen Bauelemente, wie z. B. der aus dem Source-Bereich 73, dem Body-Gebiet 75, der Driftzone 77 und dem Drain-Bereich 79 gebildete Feldeffekttransistor mit geringerem Querschnitt, also geringerem Flächenbedarf, ausgelegt werden.
  • Jedoch ist, wie bereits in obiger Formel erläutert, eine minimale Breite des Rands 81 in Abhängigkeit von dem zwischen der Wanne 59 und dem Substrat 53 anliegenden Potentialunterschied festgelegt, so dass bei weiterer Miniaturisierung bzw. Reduzierung der Chipfläche der nicht gezeigten aber auf dem Chip implementierten Ansteuerschaltungen, der Anteil der lateralen SOI-Transistoren 51 wieder stärker ins Gewicht fallen würde.
  • Eine Veränderung des Dotierungsprofils in dem Randabschlussbereich 61 mit veränderlicher Dotierung lässt sich dabei durch angepasste Implantationen einstellen, wodurch sich, wie bereits erwähnt, die Fläche von Lateraltransistoren in Hochvolt-SOI-Ics (HochVolt-SOI-IC = Hochvolt Silicon on Insulator Integrated Circuit = Hochvolt-Silizium-auf-Isolatorintegrierte Schaltung) durch eine Optimierung der Grenzfläche des Substrats bzw. der Breite 81 des Randabschlussbereichs 61 reduzieren lässt.
  • In 2 ist eine schematische Querschnittsansicht eines SOI-Transistors 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gezeigt. In der nachfolgenden Beschreibung des SOI-Transistors 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung werden gleiche oder gleich wirkende Elemente zu dem in 1 gezeigten SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit den gleichen Bezugszeichen versehen, wobei bezüglich dieser Elemente auch auf die vorhergehende Beschreibung verwiesen wird.
  • Der SOI-Transistor 101 ist in einem SOI-Substrat aus einer vergrabenen aCH-Schicht bzw. einer vergrabene Schicht aus amorphem Kohlenstoff mit Wasserstoffanteilen 105a, aus der Halbleiterschicht 55 bzw. strukturierten Epi-Schicht und einem auf einem Siliziumwafer enthaltenen Trägersubstrat 53 gebildet. Die Halbleiterschicht 55 umfasst den Sourcebereich 73, das Body-Gebiet 75, die Driftzone 77 und den Drain-Bereich 79 und ist zwischen der vergrabenen aCH-Schicht 105a und einer oberen aCH-Schicht 105b angeordnet. In dem Substrat 53 sind die Wanne 59 und ringförmige Randabschlusszonen bzw. Ringregionen 103 gebildet.
  • Die vergrabene aCH-Schicht 105a ist zwischen der Halbleiterschicht 55 und dem Substrat 53 angeordnet. Die Wanne 59 und die ringförmigen Randabschlusszonen grenzen dabei an die vergrabene aCH-Schicht 105a an.
  • In der oberen aCH-Schicht sind die Gateelektrode 67, eine Gate-Isolationsschicht 106, ein Kontaktloch 107, ein Source-Kontaktloch 109, ein Drain-Kontaktloch 111 und ein Kontaktloch 113 für einen stark dotierten Bereich 104 angeordnet. An der Unterseite des Substrats 53 ist der optionale Unterseitenanschluss 63 angeordnet.
  • Bei einem Anlegen einer Sperrspannung zwischen dem Substrat 53 und der Wanne 59 bildet sich eine Raumladungszone 115 aus.
  • Da die Ringe 103 von der Wanne 59 durch das Substrat 53 getrennt sind, sind sie beim Anlegen der Sperrspannung zwischen das Substrat 53 und die Wanne 59 floatend, bzw. weisen kein definiertes Potential auf. Das Substrat befindet sich auf einem höheren Potential als die Wanne 59, beispielsweise durch Anlegen einer Sperrspannung an den Unterseitenanschluss 63, so dass der pn-Übergang zwischen der Wanne 59 und dem Substrat 53 in Sperrrichtung gepolt ist.
  • Oberhalb des Body-Gebiets 75 ist die Gate-Elektrode 67 angeordnet, wobei zwischen dem Body-Gebiet 75 und der Gate-Elektrode 67 die Gate-Isolationsschicht 106 angeordnet ist. Über das Kontaktloch 107 ist die Wanne 59 mit einem Kontakt an einer Oberfläche der oberen aCH-Schicht 105b elektrisch verbunden, über den ein Potential der Wanne 59 eingestellt werden kann. Zugleich ist über das Source-Kontaktloch 109 der Source-Bereich 73 mit einem an der Oberfläche der oberen aCH-Schicht 105b angeordneten Kontakt elektrisch verbunden. Über das Drain-Kontaktloch 111 ist der Drain-Bereich 79 mit einem Kontakt an der Oberfläche der oberen aCH-Schicht 105b verbunden, während zugleich der stark dotierte Channelstopper-Bereich 104 mit dem Kontaktloch 113 für den stark dotierten Bereich mit einem Kontakt an der Oberfläche der oberen aCH-Schicht 105b elektrisch verbunden ist. Der wie bereits erläutert aus dem Source-Bereich 73, dem Body-Gebiet 75, der Driftzone 77 und dem Drain-Bereich 79 gebildete Feldeffekttransistor kann durch ein an der Gate-Elektrode 67 anliegendes Potential gesteuert werden.
  • Die vergrabene aCH-Schicht 105a bzw. DLC-Schicht (DLC = diamond-like carbon = Diamant-ähnlicher Kohlenstoff) in dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung weist eine höhere Elektroaktivität, also Zustandsdichte von lad- bzw. umladbaren Traps, auf als die vergrabene Oxidschicht 13a in dem in der Beschreibungseinleitung beschriebenen SOI-Transistor 11. Diese höhere Elektroaktivität führt dazu, dass Spitzen der elektrischen Feldstärke in den Ringen 103 und dem Substrat 53 in der Nähe der vergrabenen aCH-Schicht 105a in dem elektroaktiven Material der vergrabenen aCH-Schicht 105a zum Laden bzw. Umladen von Traps der vergrabenen aCH-Schicht 105a führen. Somit lassen sich Spitzen der elektrischen Feldstärkein der Raumladungszone 115 bzw. in dem Substrat 53 und den Ringen 103 in der Nähe der vergrabenen aCH-Schicht 105a verhindern bzw. lateral abmildern. Damit ergibt sich eine verbesserte homogene Feldstärkeverteilung in der Raumladungszone 115, vor allem in der Nähe der vergrabenen aCH-Schicht 105a. Diese verbesserte homogene Feldstärkeverteilung führt zu einer Stabilisierung des Verhaltens des SOI-Transistors 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • Durch die verbesserte homogene Ladungsträger Feldstärkeverteilung bzw. die Reduzierung von Feldstärkespitzen in dem SOI-Transistor 101 gegenüber dem SOI-Transistor 11 ist eine Breite 117 eines Bereichs mit den Ringen 103 in dem SOI-Transistor 101 geringer als die Breite 45 der Region mit den Ringregionen 19 in dem SOI-Transistor 11. Die Breite 117 entspricht eher einem Minimalwert, der sich aus dem Wert der Sperrspannung zwischen der Wanne 59 und dem Substrat 53 und einem Wert für die Durchbruchsfeldstärke in Silizium ermitteln lässt. Der Grund hierfür ist wie bereits erwähnt, dass durch das elektroaktive Verhalten der vergrabenen aCH-Schicht 105a unerwünschte Feldstärkespitzen in der Nähe der vergrabenen aCH-Schicht 105a vermieden werden können. Vorhandene Feldstärkespitzen führen zum Laden bzw. Umladen von den Traps in der vergrabenen aCH-Schicht 105a, die wiederum der Feldstärkespitze entgegenwirken, so dass sich eine verbesserte homogene Verteilung der elektrischen Feldstärke in der Raum ladungszone 115 einstellt. Hierdurch lassen sich Spitzen der elektrischen Feldstärke vermeiden, so dass der SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung in seinem elektrischen Verhalten stabilisiert wird. Selbstverständlich ist auch die Kombination elektroaktiver aCH-Schichten 105a und/oder 105b mit einem Randabschlussbereich 61 möglich. Auch ist im Unterbau die Kombination eines Randabschlussbereiches 61 mit Ringen 103 möglich – jeweils unter Verwendung einer elektroaktiven Schicht 105a und/oder 105b bzw. einer Isolatorschicht 13a und/oder 13b.
  • Über den Wannen 59 bzw. großflächigen Inseln, die hier exemplarisch eine p-Dotierung aufweisen, befinden sich die integrierten Schaltungen. Diese können beispielsweise zur Ansteuerung für sogenannte High-Side- und Low-Side-Transistoren in Wechselrichtern oder Schaltnetzteilen dienen. Der SOI-Transistor 101 kann beispielsweise zur Kopplung von Signalen und Versorgungsspannungen, z. B. in einer später noch erläuterten Schaltung zur Ansteuerung eines Drei-Phasen-Motors oder Schaltnetzteils dienen. Dazu wird die Kopplung von der Low-Side zur High-Side über laterale Transistoren, wie z. B. einen Transistor der in der Halbleiterschicht 55 ausgeführt ist, hergestellt. Zugleich können aber auch sogenannte laterale Bootstrap-Dioden, ebenfalls über den Ringen 103 bzw. dem Randabschlussbereich 61 angeordnet werden.
  • Dabei findet ein Großteil der Ladung der Donatoren in der Epi-Schicht, die hier z. B. n-dotiert ist, die Gegenladung bzw. Spiegelladung in den p-Ringen des Randabschlusses bzw. im Randabschlussbereich 61 im Substrat, so dass die lateralen Bauelemente ebenfalls eine Sperrspannung von z. B. 600 Volt aufnehmen können. Vorteilhaft ist, wenn die Driftzone 77 in vertikaler Richtung weniger Donatoren als die Durchbruchsladung enthält. Zugleich ist damit die Spannung, die zwischen der Driftzone 77 und dem Substrat 53 bzw. dem Randabschlussbereich 61 anliegt, begrenzt, da dieser Maximalwert etwa durch den Quotienten der integralen Dotierstoffladung und der Kapazität zwischen diesen Gebieten bzw. deren flächenbezogenen Äquivalenten gegeben ist.
  • Wie bereits erläutert, ist in dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung die vergrabene aCH-Schicht 105a zwischen der Driftzone 77 und dem Substrat 53 so angeordnet, so dass eine Isolation zwischen der Halbleiterschicht 55 und der Driftzone 77 nicht mehr wie in dem in 4 gezeigten SOI-Transistor 11 über eine SiO2 bzw. Isolatorschicht bzw. die vergrabene Oxidschicht 13a erfolgt, sondern über die vergrabene aCH-Schicht 105a mit amorphem Kohlenstoffmaterial mit Wasserstoffanteil. Durch die elektroaktiven Eigenschaften der vergrabenen aCH-Schicht 105a werden dabei, wie bereits oben erläutert, Feldspitzen im Randabschluss bzw. in dem Bereich, in dem die Ringe 103 angeordnet sind, reduziert, so dass eine Breite des p-Ring-Rands bzw. eine Breite des Bereichs mit den Ringen 103 reduziert ist.
  • Vorzugsweise ist eine Zustandsdichte in der vergrabenen aCH-Schicht 105a jedoch nicht zu hoch auslegt, so dass die Dotierung in dem Substrat die sich ausbildende Anzahl der Donatoren in der Epi-Schicht noch kompensieren kann. Hierbei können eine Zustandsdichte und eine Leitfähigkeit in der vergrabenen aCH-Schicht 105a über Abscheidebedingungen des Kohlenstoffs in der vergrabenen aCH-Schicht 105a oder eine Zugabe von Dotierstoffen in geeigneter Weise beeinflusst werden. Dabei haben Schichten mit einer niedrigeren Zustandsdichte meist auch niedrigere Leckströme in der vergrabenen aCH-Schicht 105a, was häufig erwünscht ist.
  • Vorteilhafterweise können die in 2 gezeigte obere aCH-Schicht 105b und die vergrabene aCH-Schicht 105a vollständig von einem halbleitenden Material, wie z. B. Silizium umgeben werden, so dass eine Gefahr von Korrosion in feuchter Umgebung und eine damit einhergehende Reduzierung bzw. Änderung der elektroaktiven Eigenschaften vermieden werden können.
  • Ein weiterer Vorteil resultiert aus der besseren Wärmeleitung der vergrabenen aCH-Schicht 105a und der oberen aCH-Schicht 105b in dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gegenüber dem SOI-Transistor 11, der in der Beschreibungseinleitung erläutert ist, der ja eine Oxidmaterialschicht bzw. vergrabene Oxidschicht zur Isolation einsetzt. Aufgrund der besseren Wärmeableitung ergibt sich ein weiteres Shrinkpotential bzw. die Möglichkeit, die Chipfläche des SOI-Transistors 101 weiter zu reduzieren. Zusätzlich vorteilhaft ist dabei auch, dass die Halbleiterschicht 55 vollständig von der vergrabenen aCH-Schicht 105a und der oberen aCH-Schicht 105b umgeben ist, so dass die vergrabene aCH-Schicht 105a und die obere aCH-Schicht 105b zur Passivierung der Halbleiterschicht 55 eingesetzt werden können.
  • 3 zeigt eine Ansteuerschaltung 151 für einen Drei-Phasen-Motor 151. Die Ansteuerschaltung 151 weist dabei drei High-Side-Transistoren 155 und drei Low-Side-Transistoren 157 auf, die, wie in 3 gezeigt ist, angeordnet sind. Ein Abgriff der drei Phasen für den Motor 153 erfolgt jeweils an dem Anschluss, an dem der High-Side-Transistor 155 mit dem Low-Side-Transistor 157 verbunden ist. Sämtliche Transistoren, also die 3 Highside-Transistoren 155 und die drei Low-Side Transistoren 157 können durch einen einzigen Chip angesteuert werden, wobei die Treibertransistoren der High-Side-Schalter über jeweils einer Wanne 59 und die Low-Side-Schalter über einer gemeinsamen Wanne 59 implementiert werden. In einer Layout-Darstellung eines solchen Vollbrückentreibers sind die High-Side-Transistoren als drei ovale Ringe zu erkennen, in deren Zentrum die ihnen zugeordneten Schaltungen angeordnet sind. In einem zweiten Bereich eines solchen Vollbrückentreibers sind die Low-Side-Transistoren und die ihnen zugeordneten Schaltungen angeordnet, die für eine niedrigere Spannung als die High-Side-Transistoren ausgelegt sind, und um die keine ovalen Ringe in einer Layout- Darstellung zu erkennen sind. Um die gesamte integrierte Schaltungsanordnung herum verläuft ein gemeinsamer ovaler Ring, da sich das Substrat und damit auch der Rand des Chips immer auf dem höchsten, vorkommenden Potential befindet.
  • In einem Ansteuerchip für die in 3 gezeigten Schaltung können der High-Side-Transistor 155 und der Low-Side-Transistor 157 jeweils als ein SOI-Transistor 51 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung oder als ein SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ausgeführt werden. Bei dem in 1 gezeigten SOI-Transistor 51 kann die Struktur auf einem SOI-Material implementiert werden, dessen isolierende Schicht beispielsweise durch ein Waferbonding oder eine Implantation von Sauerstoff hergestellt worden ist. Jedoch sind beliebige Verfahren zur Herstellung der vergrabenen Isolationsschicht 57 hierzu Alternativen. Auch kann die vergrabene Isolationsschicht 57 nicht in einem Oxidmaterial ausgeführt sein, sondern alternativ z. B. ebenfalls wie in dem in 2 gezeigten SOI-Transistor 101 aus einer aCH-Schicht ausgeführt sein. Bei einer Verwendung von einem aCH-Material als Grenzschicht bzw. Isolationsschicht wird das Wafermaterial vorzugsweise mittels Waferbonding hergestellt. Solche Waferbondingverfahren werden beispielsweise in den Applied Physics Letter, Vol. 85, Nr. 13 (2004) Seite 2532-2534 von M. Zhu u. a. mit dem Titel „Formation of Silicon on Diamond by direct Bonding of Plasma Synthesized Diamond-Like Carbon to Silicon" erläutert. Jedoch sind beliebige Verfahren zum Herstellen der aCH-Schicht hierzu Alternativen.
  • In dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weist der Source-Bereich 73 eine n-Dotierung, das Body-Gebiet 75 eine p-Dotierung, die Driftzone 77 eine n-Dotierung, der Drain-Bereich 79 eine n-Dotierung, die Wanne 59 eine p-Dotierung, der Rand 61 eine p-Dotierung und das Substrat 53 eine n-Dotierung auf. Jedoch können auch sämtliche Leitfähigkeitstypen bzw. Dotierungsarten alternativ dazu vertauscht werden, so dass der Source-Bereich 73 eine p-Dotierung, das Body-Gebiet 75 eine n-Dotierung, die Driftzone 77 eine p-Dotierung, der Drain-Bereich 79 eine p-Dotierung, die Wanne 59 eine n-Dotierung, der Randabschlussbereich 61 eine n-Dotierung und das Substrat 53 eine p-Dotierung aufweisen. Auch kann die Dotierungsdichte beliebig variiert werden, solange die Dotierungsdichte in dem Randabschlussbereich 61 geringer ist, als die Dotierungsdichte in der Wanne 59 und ein erster Bereich des Randabschlussbereichs 61, der zwischen der Wanne 59 und einem zweiten Bereich des Randabschlussbereichs 61 angeordnet ist, eine höhere Dotierungsdichte aufweist als der zweite Bereich. Auch können alternativ in dem in 2 gezeigten SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung der Source-Bereich 73, das Body-Gebiet 75, die Driftzone 77, der Drain-Bereich 79, die Wanne 59, das Substrat 53 und die Ringe 103 jeweils in dem dazu inversen Leitfähigkeitstyp ausgeführt werden.
  • Des weiteren könnte in den SOI-Transistoren, die in 1 und in 2 gezeigt sind, jeweils der Source-Bereich 73 weggelassen werden, so dass sich eine erfindungsgemäße Diode ergeben würde, die einen pn-Übergang aufweist. Hierbei würde ebenfalls durch den Randabschlussbereich 61 bzw. die Ringe 103 in Kombination mit dem elektroaktiven Verhalten der vergrabenen aCH-Schicht 105a das Verhalten der Diode mit dem pn-Übergang stabilisiert. Auch können in dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung jeweils der Source-Bereich 73 mit der Wanne 59 und/oder mit dem Body-Gebiet 75 elektrisch leitend verbunden werden, so dass sich an der Wanne 59 dasselbe Potential wie in dem Source-Bereich 73 einstellt.
  • In dem in 1 gezeigten Transistor 51 liegt die Dicke der vergrabenen Isolationsschicht, die z. B. als Oxidschicht ausgeführt sein kann, in einem Bereich von 25 nm bis 3 μm. Jedoch sind beliebige Dicken der vergrabenen Isolationsschicht 57 hierzu Alternativen.
  • Die in 1 und 2 gezeigten Transistoren 51, 101 können beispielsweise in sogenannten Vollbrückentreiberschaltungen eingesetzt werden. Hierbei weisen die drei lateralen SOI-Transistoren 51, 101 jeweils eine Form eines Rechtecks mit abgerundeten Ecken auf. Zugleich können auf dem Chip auch noch die Low-Side-Transistoren in einem weiteren Schaltungsblock angeordnet werden. Jedoch sind beliebige Einsatzmöglichkeiten der SOI-Transistoren 51, 101 hierzu Alternativen.
  • In dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung nimmt eine Dotierung bzw. eine Dotierungsdichte in dem Randabschlussbereich 61 von einer Grenze zu der Wanne 59 weg kontinuierlich ab, jedoch sind beliebige Verläufe der Dotierungsdichte in dem Randabschlussbereich 61 hierzu Alternativen, solange ein erster Bereich des Randabschlussbereichs 61, der zwischen der Wanne 59 und einem zweiten Bereich des Randabschlussbereichs 61 angeordnet ist, eine höhere Dotierungsdichte aufweist als der zweite Bereich. Dabei kann die Dotierungsdichte beispielsweise in einem ersten Bereich nahe der Grenze zu der Wanne 59 stark von der Wanne weg abnehmen, und in einem zweiten Bereich fern der Grenze annähernd konstant sein.
  • In dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weist der Randabschlussbereich 61 vorzugsweise einen solchen Verlauf der Dotierungsdichte auf, dass sich beim Anlegen eines Potentialunterschieds in Sperrrichtung zwischen der Wanne 59 und dem Substrat 53 ein Feldstärkenverlauf ergibt, der von der Grenze zwischen der Wanne 59 und dem Randabschlussbereich 61 weg kontinuierlich, z. B. linear abnimmt. Jedoch sind beliebige Verläufe der Dotierungsdichte in dem Randabschlussbereich 61 hierzu Alternativen, solange ein erster Bereich des Randabschlussbereichs 61, der zwischen einem zweiten Bereich des Randabschlussbereichs 61 und der Wanne 59 angeordnet ist, eine höhere Dotierung aufweist als der zweite Bereich.
  • In obigen Ausführungsbeispielen sind die SOI-Transistoren ausgelegt, in einem Hochvoltbauelement eingesetzt zu werden, bei dem beispielsweise zwischen der Wanne 59 und dem Substrat 53 eine Spannung in einem Bereich von 100 V bis 2.000 V auftreten kann. Jedoch sind beliebige Einsatzmöglichkeiten der SOI-Transistoren 51, 101 hierzu Alternativen, die auch Einsatzmöglichkeiten in Niedervoltbauelementen umfassen.
  • In dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung liegt die Breite 117 des Bereichs mit den Ringen 103 vorzugsweise in einem Bereich von 10 μm bis 200 μm, jedoch sind beliebige Breiten 117 des Bereichs mit den Ringen hierzu Alternativen, und damit auch beliebige laterale Ausdehnungen des Rands bzw. Randabschlusses, der hier den Bereich mit den Ringen 103 umfasst, hierzu Alternativen.
  • In dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung liegt die Breite 81 des Randabschlussbereichs 61 vorzugsweise in einem Bereich von 10 μm bis 200 μm, jedoch sind beliebige Breiten des Randabschlussbereichs 61 hierzu Alternativen.
  • In dem SOI-Transistor 51 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung grenzen die Wanne 59 und der Randabschlussbereich 61 an die vergrabene Isolationsschicht 57 an, jedoch kann auch alternativ das Substrat 53 oder eine beliebige Schicht zwischen der Wanne 59 und der vergrabenen Isolationsschicht angeordnet sein, oder das Substrat 53 oder eine beliebige Schicht könnte zwischen dem Randabschlussbereich 61 und der vergrabenen Isolationsschicht 57 angeordnet sein, so dass die Wanne 59 oder der Randabschlussbereich 61 nicht an die vergrabene Isolationsschicht 57 angrenzen.
  • In dem SOI-Transistor 101 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung grenzen die Wanne 59, oder die Ringe 103 an die vergrabene aCH-Schicht 105a an, jedoch könnte alternativ auch das Substrat 53 oder eine beliebige Schicht zwischen der Wanne 59 und der vergrabenen aCH-Schicht 105a angeordnet sein, oder das Substrat 53 oder eine beliebige Schicht könnte alternativ zwischen den Ringen 103 und der vergrabenen aCH-Schicht 105a angeordnet sein, so dass die Wanne 59 oder die Ringe 103 nicht an die vergrabene aCH-Schicht 105a angrenzen.
  • In den SOI-Transistoren 51, 101, die in 1 und 2 gezeigt sind, sind der Source-Bereich 73 und die Wanne 59 elektrisch voneinander getrennt. Jedoch könnte alternativ hierzu auch der Source-Bereich 73 und/oder Body-Gebiet 75 mit der Wanne 59 über eine Leiterbahn oder ein Kontaktloch elektrisch verbunden sein, so dass ein Potential an der Wanne 59 einem Potential in dem Source-Bereich 73 entspricht.
  • In obigen Ausführungsbeispielen sind die in 1 und in 2 gezeigten SOI-Transistoren auf einem Siliziumwafer gebildet und die Halbleiterschicht 55 und die in dem Substrat angeordneten Wanne 59, der Randabschlussbereich 61 und die Ringregionen 103 als dotierte Bereiche in dem Siliziumgrundmaterial ausgeführt. Jedoch könnten die Halbleiterbauelemente auf einem Halbleiterwafer aus einem beliebigen Halbleitergrundmaterial ausgeführt sein.
    •
    • 11
    SOI-Transistor
    13a
    vergrabene Oxidschicht
    13b
    obere Oxidschicht
    15
    Substratregion
    17
    Wannenregion
    19
    Ringregion
    21
    Raumladungszone
    23
    Source-Region
    25
    Body-Gebiet
    27
    Driftzone
    29
    Drain-Region
    31
    Durchkontaktierung
    33
    Source-Kontaktierung
    35
    Gateoxid-Region
    37
    Gate-Elektroden-Region
    39
    Drain-Kontaktierung
    41
    Dotierungsregion
    43
    Dotierungsregion-Kontaktierung
    44
    Substratanschluss
    45
    Breite einer Region mit Ringregionen
    51
    SOI-Transistor gemäß einem ersten
    Ausführungsbeispiel der vorliegenden Erfindung
    53
    Substrat
    55
    Halbleiterschicht
    57
    vergrabene Isolationsschicht
    59
    Wanne
    61
    Randabschlussbereich mit veränderlicher Dotierung
    63
    Unterseitenanschluss
    65
    Source-Anschluss
    67
    Gateelektrode
    69
    Gate-Elektroden-Anschluss
    71
    Drain-Anschluss
    73
    Source-Bereich
    75
    Body-Gebiet
    77
    Driftzone
    79
    Drain-Bereich
    81
    Breite des Rands
    101
    SOI-Transistor gemäß einem weiteren
    Ausführungsbeispiel der vorliegenden Erfindung
    103
    Ringe
    104
    Stark dotierter Bereich
    105a
    vergrabene aCH-Schicht
    105b
    obere aCH-Schicht
    106
    Gate-Isolationsschicht
    107
    Kontaktloch
    109
    Source-Kontaktloch
    111
    Drain-Kontaktloch
    113
    Kontaktloch für stark dotierten Bereich
    115
    Raumladungszone
    117
    Breite des Bereichs mit den Ringen 103
    151
    Ansteuerschaltung für Dreiphasenmotor
    155
    High-Side-Transistor
    157
    Low-Side-Transistor

Claims (24)

  1. Halbleiterbauelement (51) mit: einer Halbleiterschicht (55) mit einem ersten Halbleiterbereich (75) eines ersten Leitfähigkeitstyps und einem zweiten Halbleiterbereich (77) eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, wobei der erste Halbleiterbereich (75) lateral benachbart zu dem zweiten Halbleiterbereich (77) angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden; einem Substrat (53), das einen dritten Halbleiterbereich aufweist, der den zweiten Leitfähigkeitstyp aufweist; einer Isolationsschicht (57), die zwischen dem Substrat (53) und der Halbleiterschicht (55) angeordnet ist; einem vierten Halbleiterbereich (59), der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht (57) angeordnet ist, um die Isolationsschicht (57) und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich (59) über einen ersten Teil der Isolationsschicht (57) dem ersten Halbleiterbereich (75) und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht (57) dem zweiten Halbleiterbereich (77) gegenüberliegt; und einem fünften Halbleiterbereich (61), der an den dritten Halbleiterbereich und den vierten Halbleiterbereich (59) angrenzt, den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und dem zweiten Teil der Isolationsschicht (57) angeordnet ist und einen ersten Dotierungsbereich und einen zweiten Dotierungsbereich aufweist, wobei der erste Dotierungsbereich zwischen dem vierten Halbleiterbereich (59) und dem zweiten Dotierungsbereich angeordnet ist, und der zweite Dotierungsbereich eine niedrigere Dotierung aufweist als der erste Dotierungsbereich und der erste und der zweite Dotierungsbereich eine niedrigere Dotierung aufweisen als der vierte Halbleiterbereich (59).
  2. Halbleiterbauelement (51) gemäß Anspruch 1, bei dem der fünfte Halbleiterbereich (61) einen Dotierungsverlauf aufweist, bei dem die Dotierung von einer Grenze zu dem vierten Halbleiterbereich weg kontinuierlich abnimmt.
  3. Halbleiterbauelement (51) gemäß Anspruch 1 oder 2, bei dem ein Dotierungsverlauf in dem fünften Halbleiterbereich (61) so ausgelegt ist, dass eine Potentialdifferenz zwischen dem dritten und vierten (59) Halbleiterbereich eine elektrische Feldstärke in dem fünften Halbleiterbereich (61) erzeugt, die mit zunehmender Entfernung von der Grenze zwischen dem vierten und dem fünften Halbleiterbereich kontinuierlich abnimmt.
  4. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 3, bei dem der vierte Halbleiterbereich (59) über ein Kontaktloch durch die Isolationsschicht (57) mit einem Kontaktierungsbereich zum Kontaktieren des vierten Halbleiterbereichs auf einer dem Substrat (53) abgewandten Seite der Isolationsschicht (57) elektrisch leitend verbunden ist.
  5. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 4, bei dem ein Anschluss (63) zum Kontaktieren des dritten Halbleiterbereichs auf einer der Isolationsschicht (57) abgewandten Oberfläche des dritten Halbleiterbereichs eingeordnet ist.
  6. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 5, bei dem die Isolationsschicht (57) ein Halbleiteroxidmaterial aufweist.
  7. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 6, bei dem die Isolationsschicht (57) ein amorphes Kohlenstoffmaterial mit einem Wasserstoffanteil aufweist.
  8. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 7, bei dem das Halbleiterbauelement (51) als ein Silicon-on-Insulator-Bauelement ausgeführt ist.
  9. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 8, bei dem das Halbleiterbauelement (51) als ein Hochvoltbauelement ausgeführt ist, und ausgelegt ist, um mit einer Potentialdifferenz zwischen dem dritten und dem vierten (59) Halbleiterbereich in einem Bereich von 100 Volt bis 2.000 Volt betrieben zu werden.
  10. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 9, bei dem eine laterale Ausdehnung des fünften Halbleiterbereichs (61) in Richtung von dem vierten Halbleiterbereich weg in einem Bereich von 10 μm bis 200 μm liegt.
  11. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 10, bei dem der vierte Halbleiterbereich (59) und der fünfte Halbleiterbereich (60) jeweils an die Isolationsschicht (57) angrenzen.
  12. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 11, bei dem eine Außenkante des vierten Halbleiterbereichs und eine Außenkante des fünften Halbleiterbereichs in einer Ebene parallel zu einer Waferoberfläche jeweils eine runde Form oder eine Rechteckform mit abgerundeten Ecken aufweisen, und die Außenkante des fünften Halbleiterbereichs (61) außerhalb des vierten Halbleiterbereichs (59) liegt.
  13. Halbleiterbauelement (51) gemäß einem der Ansprüche 1 bis 12, bei dem ein sechster Halbleiterbereich (73) eines zweiten Leitfähigkeitstyps in der Halbleiterschicht (55) so angeordnet ist, dass der erste Halbleiterbereich (75) zwischen dem sechsten Halbleiterbereich (73) und dem zweiten Halbleiterbereich (77) angeordnet ist und dem vierten Halbleiterbereich (59) über den ersten Teil der Isolationsschicht (57) gegenüberliegt, und der sechste Halbleiterbereich (73) an den ersten Halbleiterbereich (75) angrenzt, wobei der sechste Halbleiterbereich (73), der erste Halbleiterbereich (75) und der zweite Halbleiterbereich (77) einen lateralen Transistor bilden.
  14. Halbleiterbauelement (51) gemäß Anspruch 13, bei dem der sechste Halbleiterbereich (73) und der vierte Halbleiterbereich (59) über eine Leiterbahn oder ein Kontaktloch elektrisch verbunden sind.
  15. Halbleiterbauelement (101) mit: einer Halbleiterschicht (55) mit einem ersten Halbleiterbereich (75) eines ersten Leitfähigkeitstyps und einem zweiten Halbleiterbereich (77) eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, wobei der erste Halbleiterbereich (75) lateral benachbart zu dem zweiten Halbleiterbereich (77) angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden; einem Substrat (53), das einen dritten Halbleiterbereich aufweist, der den zweiten Leitfähigkeitstyp aufweist; einer Isolationsschicht (105), die zwischen dem Substrat (53) und der Halbleiterschicht (55) angeordnet ist und ein amorphes Kohlenstoffmaterial mit einem Wasserstoffanteil aufweist; einem vierten Halbleiterbereich (59), der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht (105) angeordnet ist, um den dritten Halbleiterbereich und die Isolationsschicht (105) zumindest teilweise zu trennen, so dass der vierte Halblei terbereich (59) über einen ersten Teil der Isolationsschicht (105) dem ersten Halbleiterbereich (75) und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht (105) dem zweiten Halbleiterbereich (77) gegenüberliegt; einem fünften Halbleiterbereich (103), der den ersten Leitfähigkeitstyp aufweist und zwischen der Isolationsschicht (105) und dem dritten Halbleiterbereich angeordnet ist, um die Isolationsschicht (105) und den dritten Halbleiterbereich zumindest teilweise zu trennen, wobei der fünfte Halbleiterbereich (103) dem zweiten Halbleiterbereich über den zweiten Teil der Isolationsschicht (105) gegenüberliegt und von dem vierten Halbleiterbereich (59) beabstandet ist, und ein Teil des dritten Halbleiterbereichs zwischen dem vierten (59) und dem fünften (103) Halbleiterbereich angeordnet ist.
  16. Halbleiterbauelement (101) gemäß Anspruch 15, bei dem der vierte Halbleiterbereich (59) über ein Kontaktloch (107) durch die Isolationsschicht (105) mit einem Kontaktierungsbereich zum Kontaktieren des vierten Halbleiterbereichs auf einer dem Substrat (53) abgewandten Seite der Isolationsschicht (105) elektrisch leitend verbunden ist.
  17. Halbleiterbauelement (101) gemäß Anspruch 15 oder 16, bei dem ein Anschluss (63) zum Kontaktieren des dritten Halbleiterbereichs auf einer der Isolationsschicht (105) abgewandten Oberfläche des dritten Halbleiterbereichs angeordnet ist.
  18. Halbleiterbauelement (101) gemäß einem der Ansprüche 15 bis 17, bei dem das Halbleiterbauelement (101) als ein Silicon-on-Insulator-Bauelement ausgeführt ist.
  19. Halbleiterbauelement (101) gemäß einem der Ansprüche 15 bis 18, bei dem das Halbleiterbauelement (101) als ein Hochvoltbauelement ausgeführt ist und ausgelegt ist, mit einer Potentialdifferenz zwischen dem dritten und dem vierten Halbleiterbereich in einem Bereich von 100 Volt bis 2.000 Volt betrieben zu werden.
  20. Halbleiterbauelement (101) gemäß einem der Ansprüche 15 bis 19, bei dem der vierte Halbleiterbereich (59) und der fünfte Halbleiterbereich (103) jeweils an die Isolationsschicht (105) angrenzen.
  21. Halbleiterbauelement (101) gemäß einem der Ansprüche 15 bis 20, bei dem ein sechster Halbleiterbereich (73) eines zweiten Leitfähigkeitstyps in der Halbleiterschicht (55) so angeordnet ist, dass der erste Halbleiterbereich (75) zwischen dem sechsten Halbleiterbereich (73) und dem zweiten Halbleiterbereich (77) angeordnet ist, und dem vierten Halbleiterbereich (59) über den ersten Teil der Isolationsschicht gegenüberliegt und der sechste Halbleiterbereich an den ersten Halbleiterbereich (75) angrenzt, wobei der sechste Halbleiterbereich (73), der erste Halbleiterbereich (75) und der zweite Halbleiterbereich (77) einen Transistor bilden.
  22. Halbleiterbauelement (51) gemäß Anspruch 21, bei dem der sechste Halbleiterbereich (73) und der vierte Halbleiterbereich (59) über eine Leiterbahn oder ein Kontaktloch elektrisch verbunden sind.
  23. Ein Verfahren zum Herstellen eines Halbleiterbauelements (51) mit folgenden Schritten: Bereitstellen einer Halbleiterschicht (55), eines Substrats (53) und einer Isolationsschicht (57), die zwischen dem Substrat (53) und der Halbleiterschicht (55) angeordnet ist; Erzeugen, in der Halbleiterschicht (55), eines ersten Halbleiterbereichs (75) eines ersten Leitfähigkeitstyps und eines zweiten Halbleiterbereich (77) eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, so dass der erste Halbleiterbereich (75) lateral benachbart zu dem zwei ten Halbleiterbereich (77) angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden; Erzeugen, in dem Substrat, eines dritten Halbleiterbereichs, der den zweiten Leitfähigkeitstyp aufweist; Erzeugen eines vierten Halbleiterbereich (59), der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht (57) angeordnet ist, um die Isolationsschicht (57) und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich (59) über einen ersten Teil der Isolationsschicht (57) dem ersten Halbleiterbereich (75) und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht (57) dem zweiten Halbleiterbereich (77) gegenüberliegt; und Erzeugen eines fünften Halbleiterbereichs (61), der an den dritten Halbleiterbereich und den vierten Halbleiterbereich (59) angrenzt, den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und dem zweiten Teil der Isolationsschicht (57) angeordnet ist und einen ersten Dotierungsbereich und einen zweiten Dotierungsbereich aufweist, derart, dass der erste Dotierungsbereich zwischen dem vierten Halbleiterbereich (59) und dem zweiten Dotierungsbereich angeordnet ist, und der zweite Dotierungsbereich eine niedrigere Dotierung aufweist als der erste Dotierungsbereich und der erste und der zweite Dotierungsbereich eine niedrigere Dotierung aufweisen als der vierte Halbleiterbereich (59).
  24. Ein Verfahren zum Herstellen eines Halbleiterbauelements (101) mit folgenden Schritten: Bereitstellen einer Halbleiterschicht (55), eines Substrats (53) und einer Isolationsschicht (57), die zwischen dem Substrat (53) und der Halbleiterschicht (55) angeordnet ist und ein amorphes Kohlenstoffmaterial mit einem Wasserstoffanteil aufweist; Erzeugen, in der Halbleiterschicht (55), eines ersten Halbleiterbereichs (75) eines ersten Leitfähigkeitstyps und eines zweiten Halbleiterbereichs (77) eines zweiten zu dem ersten Leitfähigkeitstyp inversen Leitfähigkeitstyps, so dass der erste Halbleiterbereich (75) lateral benachbart zu dem zweiten Halbleiterbereich (77) angeordnet ist, um an dem zweiten Halbleiterbereich anzugrenzen, um einen pn-Übergang zu bilden; Erzeugen, in dem Substrat, eines dritten Halbleiterbereichs, der den zweiten Leitfähigkeitstyp aufweist; Erzeugen eines vierten Halbleiterbereichs (59), der den ersten Leitfähigkeitstyp aufweist und zwischen dem dritten Halbleiterbereich und der Isolationsschicht (105) angeordnet ist, um den dritten Halbleiterbereich und die Isolationsschicht (105) zumindest teilweise zu trennen, so dass der vierte Halbleiterbereich (59) über einen ersten Teil der Isolationsschicht (105) dem ersten Halbleiterbereich (75) und dem pn-Übergang gegenüberliegt und der dritte Halbleiterbereich über einen zweiten Teil der Isolationsschicht (105) dem zweiten Halbleiterbereich (77) gegenüberliegt; Erzeugen eines fünften Halbleiterbereichs (103), der den ersten Leitfähigkeitstyp aufweist und zwischen der Isolationsschicht (105) und dem dritten Halbleiterbereich angeordnet ist, um die Isolationsschicht (105) und den dritten Halbleiterbereich zumindest teilweise zu trennen, so dass der fünfte Halbleiterbereich (103) dem zweiten Halbleiterbereich über den zweiten Teil der Isolationsschicht (105) gegenüberliegt und von dem vierten Halbleiterbereich (59) beabstandet ist, und ein Teil des dritten Halbleiterbereichs zwischen dem vierten (59) und dem fünften (103) Halbleiterbereich angeordnet ist.
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