DE112011104408T5 - Halbleitervorrichtungen mit rückseitiger Isolierung - Google Patents

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Alexander Lidow
Jianjun Cao
Robert Beach
Johan Strydom
Alana Nakata
Guang Yuan Zhao
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Abstract

Schaltkreise, Strukturen und Techniken zum unabhängigen Verbinden eines umgebenden Materials in einem Teil einer Halbleitervorrichtung mit einem Kontakt seiner jeweiligen Vorrichtung. Um dies zu erreichen, wird eine Kombination aus einer oder mehreren leitenden Wannen, die elektrisch in wenigstens einer Polarität der Vorspannung isoliert sind, bereitgestellt.

Description

  • HINTERGRUND DER ERFINDUNG
  • Halbleitervorrichtungen machen sich die leitenden Eigenschaften von Halbleitermaterialien zunutze. Zu diesen Halbleitermaterialen können z. B. Silicium (Si) oder Si-haltige Materialien, Germanium (Ge) oder Galliumnitrid (GaN) enthaltende Materialien gehören.
  • Insbesondere GaN-Halbleitervorrichtungen sind zunehmend wünschenswert für Leistungshalbleitervorrichtungen aufgrund ihrer Fähigkeit, hohe Ströme zu leiten und hohe Spannungen zu unterstützen. Die Entwicklung dieser Vorrichtungen richtete sich im Allgemeinen auf Hochleistungs-/Hochfrequenzanwendungen. Für diese Arten von Anwendungen hergestellte Vorrichtungen basieren auf allgemeinen Vorrichtungsstrukturen, die eine hohe Elektronenbeweglichkeit aufweisen und verschiedentlich als Heterostruktur-Feldeffekttransistoren (HFET), Transistoren mit hoher Elektronenbeweglichkeit (HEMT) oder modulationsdotierte Feldeffekttransistoren (MODFET) bezeichnet werden. Diese Arten von Vorrichtungen können typischerweise hohen Spannungen standhalten, während sie bei hohen Frequenzen arbeiten.
  • Ein Beispiel für eine GaN-HEMT-Vorrichtung ist ein Halbleitersubstrat (z. B. ein Si-Substrat) mit wenigstens zwei inneren Schichten. Die verschiedenen inneren Schichten weisen unterschiedliche Bandlücken auf, was eine Polarisierung zur Folge hat, die zu einem leitenden zweidimensionalen Elektronengas-(2DEG)Bereich in der Nähe der Grenzfläche der beiden Schichten beiträgt, insbesondere in der Schicht mit der schmaleren Bandlücke. In einer GaN-Halbleitervorrichtung umfassen die Schichten, die eine Polarisierung herbeiführen, typischerweise eine Sperrschicht aus AlGaN, die angrenzend an eine stromleitende GaN-Schicht ausgebildet ist. Die Polarisierung erzeugt den 2DEG-Bereich in der stromleitenden Schicht, wodurch Ladung durch die Vorrichtung fließen kann. Diese Sperrschicht kann dotiert oder undotiert sein.
  • Da ein 2DEG-Bereich typischerweise unterhalb des Gates einer GaN-Transistorvorrichtung vorliegt, wenn das Gate eine Gatevorspannung von null aufweist, sind die meisten GaN-Vorrichtungen selbstleitend oder Vorrichtungen vom Verarmungstyp. Wenn der 2DEG-Bereich verarmen, d. h. entfernt werden, kann, wenn am Gate eine Gatevorspannung von null anliegt, kann die GaN-Vorrichtung als Vorrichtung vom Anreicherungstyp arbeiten. Vorrichtungen vom Anreicherungstyp sind selbstsperrend und aufgrund der zusätzlichen Sicherheit, die sie bereitstellen, wünschenswert. Eine Vorrichtung vom Anreicherungstyp erfordert zum Leiten von Strom eine positive Vorspannung am Gate.
  • 1 veranschaulicht eine herkömmliche GaN-Transistorvorrichtung 100. Die Vorrichtung 100 umfasst: ein Substrat 11, das z. B. aus Silicium (Si), Siliciumcarbid (SiC), Saphir oder anderem Material bestehen kann; ein oder mehrere über dem Substrat 11 ausgebildete Übergangsschichten 12, die aus Schichten von Aluminiumnitrid (AlN) und Aluminiumgalliumnitrid (AlGaN) mit einer Dicke von jeweils etwa 0,1 bis etwa 1,0 μm bestehen können; eine über der einen oder den mehreren Übergangsschichten 12 ausgebildete Pufferschicht 13, die typischerweise aus GaN besteht und typischerweise eine Dicke von etwa 0,5 bis etwa 3 μm aufweist; einen über der Pufferschicht 13 ausgebildeten stromleitenden Bereich 14 zur Bereitstellung eines stromleitenden Kanals, der aus GaN oder Indiumgalliumnitrid (InGaN) mit einer Dicke von typischerweise etwa 0,01 bis etwa 0,1 μm bestehen kann; über oder neben dem stromleitenden Bereich 14 ausgebildete Kontaktbereiche 15, die typischerweise aus AlGaN, Al, Titan (Ti) und Si bestehen und typischerweise eine Dicke von etwa 0,01 bis etwa 0,03 μm aufweisen; eine über dem stromleitenden Bereich 14 und zwischen den Kontaktbereichen 15 ausgebildete Sperrschicht 16, die typischerweise aus AlGaN besteht, wobei das Verhältnis von Al zu Ga bei etwa 0,1 bis etwa 1 bei einer Dicke von etwa 0,01 bis etwa 0,03 μm liegt; eine über der Sperrschicht 16 ausgebildete Gatestruktur 17, die aus p-leitendem GaN mit einem Nickel-(Ni) und Gold-(Au)Metallkontakt besteht; und über den Kontaktbereichen 15 ausgebildete ohmsche Kontaktmetalle 18, 19 in einem Source- bzw. einem Drain-Kontaktbereich, die aus Ti und Al mit einem Deckmetall wie z. B. Ni und Au bestehen können. Der stromleitende Bereich 14, die Kontaktbereiche 15 und die Sperrschicht 16 bilden zusammen eine Vorrichtungsschicht, die eine elektrische Verbindung zur und eine Steuerung der Vorrichtung 100 bereitstellt.
  • 2 veranschaulicht eine weitere herkömmliche GaN-Transistorvorrichtung 200. Die Vorrichtung 200 umfasst das Substrat 21, die Übergangsschichten 22, die Pufferschichten 24, die Kanalschicht 25, den Kontaktbereich 26, die Sperrschicht 27, die Gatestruktur 28 und die Source- und Drain-Kontakte 29 und 30. Diese Schichten können ähnliche Parameter wie die für 1 beschriebenen aufweisen. Darüber hinaus verfügt die Vorrichtung 200 über eine Waferdurchkontaktierung 20, die sich von einem oberseitigen Kontakt (d. h. von Source-Kontakt 30, wie in 2 dargestellt, oder von Drain-Kontakt 29) und durch alle Materialschichten, einschließlich des Substrats, zu einer Metallschicht 31 an der Unterseite des Substrats 21 erstreckt. Bei der Metallschicht 31 kann es sich z. B. um eine Wärmesenke handeln.
  • 3 veranschaulicht eine weitere GaN-Transistorvorrichtung 300. Die Vorrichtung 300 umfasst das Substrat 41, die Übergangsschichten 42, die Pufferschichten 43, den stromleitenden Bereich 44 einschließlich einer Kanalschicht, den Kontaktbereich 45, die Sperrschicht 47, die Gatestruktur 48 und die Source- und Drain-Kontakte 46 und 49. Diese Schichten können ähnliche Parameter wie die für die 1 und 2 beschriebenen aufweisen. Die Vorrichtung 300 umfasst eine Substratdurchkontaktierung 40, die das Substrat 41 mit dem Source-Kontakt 49 verbindet. Anders als die Durchkontaktierung 20 der Halbleitervorrichtung 200 (2) endet die Durchkontaktierung 40 der Halbleitervorrichtung 300 in dem Substrat 41, ohne sich ganz bis zur Rückseite des Substrats 41 zu erstrecken.
  • Durchkontaktierungen wie jene, die im Zusammenhang mit den 2 und 3 beschrieben werden, stellen eine sehr geringe Induktivität und einen niederohmigen Pfad von der Rückseite der Halbleitervorrichtung (z. B. der Rückseite des Substrats) zu einem vorderseitigen Anschluss der Vorrichtung (z. B. einem Source- oder Drain-Kontakt, einer Gatestruktur oder einem anderen Element) bereit. Dies ist für den Hochfrequenzbetrieb wichtig, für den diese Vorrichtungen vorgesehen sind. Die herkömmlichen GaN-Transistorvorrichtungen 100, 200 und 300 haben Nachteile. Die Vorrichtung 100 (1) weist ein Floatingpotential des Substrats auf, wenn leitende Substrate 11, wie z. B. Si, eingesetzt werden. Dies kann zu einem ungewollten Abschalten der Vorrichtung führen, wenn die Substratspannung zu positiv wird. Überdies kann eine negative Substratspannung eine Erhöhung des Widerstands der Vorrichtung 100 zur Folge haben. Die Vorrichtungen 200 und 300 (2, 3) umgehen dieses Problem, indem sie die jeweiligen Substrate 21, 41 an die entsprechenden Kontakte 30, 49 koppeln. Bei integrierten Vorrichtungen kann sich jedoch das gewünschte Substratpotential bei jeder Vorrichtung unterscheiden. Das elektrische Verbinden des Substrats mit dem Kontakt kann bei einigen integrierten Vorrichtungen dazu führen, dass sie nicht optimale Substratpotentiale aufweisen.
  • Darüber hinaus ist es häufig wünschenswert, über eine an der Rückseite einer Vorrichtung angeschlossene Wärmesenke zu verfügen, wie dies z. B. bei Wärmesenke 31 von Vorrichtung 200 gezeigt wird (2). Das elektrische Verbinden des Substrats 21 mit dem Kontakt 30 kann dazu führen, dass eine unerwünschte Spannung an der Wärmesenke 31 anliegt, sofern kein hinderndes Isoliermaterial zwischen der Wärmesenke 31 und dem Substrat 21 eingebracht wird. Das Einbringen von Isoliermaterial zwischen der Wärmesenke 31 und dem Substrat 21 kann sich jedoch nachteilig auf den Wirkungsgrad der Wärmesenke 31 auswirken. Isoliermaterial erhöht den Wärmewiderstand und das Isoliermaterial zwischen 31 und 21 hält Wärme im Inneren der Vorrichtung. Es ist häufig notwendig, dieses Material dennoch einzubringen, wie z. B. wenn mehrere Vorrichtungen zur Bildung eines Schaltkreises verwendet werden und dieselbe Wärmesenke nutzen.
  • Ein Beispiel, bei dem es unerwünscht, jedoch häufig notwendig ist, Isoliermaterial zwischen der Wärmesenke 31 und dem Substrat 21 einzubringen, liegt vor, wenn zwei GaN-Feldeffekttransistoren („FETs”) in Reihe geschaltet werden, um einen Abwärtswandler zu bilden. Bei einem ersten FET in einem Abwärtswandler wird ein Source-Anschluss an Masse geschaltet und ein Drain-Anschluss wird an einen Schaltknoten angeschlossen. Bei der zweiten Vorrichtung ist ein Source-Anschluss mit dem Schaltknoten und ein Drain-Anschluss mit einer hohen Spannung verbunden. Somit sind die beiden FET-Vorrichtungen an dasselbe Potential am Schaltknoten angeschlossen und werden abwechselnd eingeschaltet, so dass die Schaltknotenspannung zwischen Masse und hohem Potential wechselt. Wenn das gesamte Substrat an Masse geschaltet ist (d. h. das Source-Potential der ersten FET-Vorrichtung), wird das Potential des Source-Anschlusses der zweiten Vorrichtung hoch im Verhältnis zum Substrat, was eine starke Erhöhung des Widerstands in dieser zweiten FET-Vorrichtung zur Folge hat. Wenn das Substratpotential auf eine Schaltknotenspannung eingestellt wird, so weist die erste Vorrichtung ein hohes negatives Potential im Verhältnis zum Substrat unterhalb des Source-Anschlusses auf und sein Widerstand wird hoch.
  • Es wäre deshalb wünschenswert, das Potential unter jedem Kontakt einer integrierten Halbleitervorrichtung unabhängig steuern zu können, während man ferner die Flexibilität hat, die Rückseite der Halbleitervorrichtung auf ein unabhängiges Potential einzustellen.
  • Die GaN-Materialfamilie, einschließlich AlGaN, InGaN und InAlGaN, besteht gänzlich aus Materialien mit direkter Bandlücke. Dies führt zu einem einzigartigen Verhalten der Vorrichtung, wie z. B. Lichterzeugung, wenn Elektronen mit Defektelektronen rekombinieren, sehr kurze Lebensdauern von Minoritätsladungsträgern und schnelle Erzeugung von Ladungsträgern bei Lawinenereignissen. Durch die letztere Eigenschaft lassen sich GaN-Vorrichtungen nur schwer steuern, wenn ein Lawinenereignis eintritt, was im Allgemeinen zur Zerstörung des Teils führt. Si verfügt dahingegen über eine indirekte Bandlücke, die eine gleichmäßige und kontrollierte Lawine sowie einen sicheren Betrieb der Vorrichtung unter Lawinenbedingungen ermöglicht.
  • Daher wäre es wünschenswert, die vorteilhaften Lawineneigenschaften der Si-basierten Vorrichtungen mit den verbesserten Geschwindigkeits- und Widerstandseigenschaften von GaN in einer einzigen Vorrichtung zu vereinen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die im Folgenden beschriebenen Ausführungsformen richten sich auf die oben erörterten Probleme sowie andere Probleme, indem die unabhängige Verbindung eines Substratbereichs in einem Teil einer Halbleitervorrichtung mit einem Kontakt seiner entsprechenden Vorrichtung bereitgestellt wird. Um dies zu erreichen, wird eine Kombination aus einer oder mehreren implantierten Wannen oder diffundierten leitenden Bereichen und Durchkontaktierungen beschrieben, welche die Isolierung des Substrats und anderer Elemente voneinander ermöglichen, während andere Elemente elektrisch gebunden werden können. 45
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Querschnittsdarstellung einer herkömmlichen GaN-Transistorvorrichtung.
  • 2 zeigt eine Querschnittsdarstellung einer herkömmlichen GaN-Transistorvorrichtung, die eine Waferdurchkontaktierung nutzt.
  • 3 zeigt eine Querschnittsdarstellung einer herkömmlichen GaN-Transistorvorrichtung, die eine Substratdurchkontaktierung nutzt.
  • 4A zeigt eine Querschnittsdarstellung einer gemäß einer ersten Ausführungsform der vorliegenden Erfindung hergestellten Transistorvorrichtung.
  • Die 4B–4G veranschaulichen ein Verfahren zur Herstellung der Transistorvorrichtung aus 4A.
  • 5 zeigt eine Querschnittsdarstellung einer gemäß einer zweiten Ausführungsform hergestellten Transistorvorrichtung.
  • 6 zeigt eine Querschnittsdarstellung einer gemäß einer dritten Ausführungsform hergestellten Transistorvorrichtung.
  • 7A zeigt eine Querschnittsdarstellung einer gemäß einer vierten Ausführungsform der vorliegenden Erfindung hergestellten Transistorvorrichtung.
  • Die 7B–7G veranschaulichen ein Verfahren zur Herstellung der Transistorvorrichtung aus 7A.
  • 8 zeigt eine Querschnittsdarstellung einer gemäß einer fünften Ausführungsform hergestellten Transistorvorrichtung.
  • Die 9A–C zeigen eine Querschnittsdarstellung einer gemäß einer sechsten Ausführungsform hergestellten Transistorvorrichtung.
  • 10 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 11 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 12 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 13 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 14 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 15 zeigt eine Draufsicht einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 16 zeigt eine Draufsicht einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 17 zeigt schematische Darstellungen von integrierten Halbleitervorrichtungen gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 18 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 19 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 20 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 21 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 22A zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 22B zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 23 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 24 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 25A zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 25B zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 26 zeigt eine Querschnittsdarstellung einer Transistorvorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • 27 zeigt eine Querschnittsdarstellung einer integrierten Halbleitervorrichtung gemäß in dieser Schrift beschriebenen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • In der folgenden detaillierten Beschreibung wird auf bestimmte Ausführungsformen Bezug genommen. Diese Ausführungsformen werden hinreichend genau beschrieben, so dass der Fachmann in die Lage versetzt wird, diese zu praktizieren. Es versteht sich, dass andere Ausführungsformen eingesetzt werden können und dass verschiedene strukturelle, logische und elektrische Veränderungen vorgenommen werden können. Ferner werden verschiedene Verfahren und Prozesse beschrieben, die jeweils aus mehreren Schritten bestehen. Es versteht sich, dass die Schritte in der beschriebenen Reihenfolge oder einer beliebigen anderen Reihenfolge durchgeführt werden können, sofern nicht anders angegeben.
  • Während die hier beschriebenen Ausführungsformen GaN-Halbleitervorrichtungen umfassen, versteht sich, dass die Erfindung nicht auf GaN-Halbleitervorrichtungen beschränkt ist. Beispielsweise können die beschriebenen Ausführungsformen auf Halbleitervorrichtungen und andere Vorrichtungen anwendbar sein, die andere leitfähige Materialen verwenden, wie z. B. Si- oder SiC-Halbleitervorrichtungen und Halbleitervorrichtungen aus Ge-Material, um nur einige zu nennen.
  • Darüber hinaus versteht sich, dass, während implantierte und diffundierte leitende Bereiche oder Wannen beschrieben werden, es sich dabei lediglich um zwei Verfahren handelt, um Bereiche unterschiedlicher Polarität innerhalb eines Substrats bereitzustellen. Während sich also die beschriebenen Ausführungsformen auf implantierte oder diffundierte Bereiche oder Wannen beziehen können, versteht sich, dass andere Arten von Bereichen mit entgegengesetzter Polarität und Verfahren zu deren Herstellung eingesetzt werden können.
  • Die beschriebenen Ausführungsformen umfassen einen Transistor oder eine andere Halbleitervorrichtung, wie z. B. einen GaN-Transistor oder einen Transistoren enthaltenden integrierten Schaltkreis, der oder die eine leitende Wanne aufweist, die elektrisch in wenigstens einer Polarität der Vorspannung von den umgebenden Schichten oder dem Substrat isoliert ist. In einigen Ausführungsformen verfügt eine Vorrichtung über ein leitendes Substrat, wobei Bereiche des Substrats mit einer Leitfähigkeit entgegengesetzter Polarität zu derjenigen des Substrats dotiert sind. Die Bereiche entgegengesetzter Polarität können z. B. ein n-leitendes Material in einem p-leitenden Substrat sein. Die Vorrichtung weist eine elektrische Verbindung, wie z. B. über eine Durchkontaktierung, von einem Kontakt an ihrer Vorderseite zu den Bereichen entgegengesetzter Polarität auf. In anderen Ausführungsformen können die Bereiche über dieselbe Dotierungsart wie das Substrat verfügen und können von einer oder mehreren Isolierschichten umgeben sein. In anderen Ausführungsformen kann das Substrat im Wesentlichen nichtleitend sein, während die Bereiche entweder eine p-leitende oder n-leitende Dotierung aufweisen. In anderen Ausführungsformen werden ferner Silicium-auf-Isolator-(SOI)Ausführungsformen und parallele leitende Kanäle umfassende Ausführungsformen beschrieben. Die elektrische Isolierung ermöglicht die unabhängige Ansteuerung des Substrats oder anderer Materialien unter jeder Vorrichtung und/oder unter einzelnen Kontakten innerhalb einer einzelnen Vorrichtung sowie andere Vorteile.
  • 4A zeigt eine Querschnittsdarstellung einer GaN-Transistorvorrichtung 400. Die Vorrichtung 400 umfasst: ein Substrat 52, das aus einem oder mehreren Si-, SiC-, GaN-, GaAs-, Aluminiumnitrid-(AlN) und/oder Saphir-basierten Materialen bestehen kann; über dem Substrat 52 ausgebildete Pufferschichten 53, die aus einer oder mehreren Schichten aus Verbundhalbleitermaterialien (z. B. AlN-Material) mit einer Dicke im Bereich von 0,1–0,5 μm, einer oder mehreren Schichten AlGaN mit einer Dicke von 0,1 bis 2 μm und einer oder mehreren Schichten GaN mit einer Dicke von 0,01 bis 5 μm bestehen können; und eine über den Pufferschichten 53 ausgebildete Vorrichtungsschicht 54, die eine Schicht AlGaN mit einer Dicke von 0,005 bis 0,03 μm mit 15–100% Al umfassen kann, die als eine Sperrschicht 16 (1) dient. Obwohl diese zum Zwecke einer übersichtlicheren Erklärung anderer Aspekte der Ausführungsformen in dieser Schrift nicht dargestellt wurden, versteht sich, dass Elemente zur Bereitstellung einer elektrischen Verbindung mit und zur Ansteuerung von Vorrichtung 400 typischerweise in der Vorrichtungsschicht 54 ausgebildet sein würden, einschließlich eines einen primären stromleitenden Kanal bereitstellenden stromleitenden Bereichs 14 (1) und Kontaktbereichen 15 (1) unter einem oder beiden Kontakten 55 und 56. Der stromleitende Bereich kann aus GaN oder Indiumgalliumnitrid (InGaN) vorzugsweise mit einer Dicke im Bereich von etwa 0,01 bis etwa 0,5 μm oder anderen geeigneten, im Stand der Technik bekannten Materialien bestehen. Die Kontaktbereiche können aus AlGaN, Al und Titan (Ti), das Si aufweisen kann, vorzugsweise mit einer Dicke im Bereich von etwa 0,01 bis etwa 0,03 μm, oder anderen geeigneten, im Stand der Technik bekannten Materialien bestehen. Die Vorrichtungsschicht 54 kann ferner eine Sperr-/Kanal-/Sperrschicht-Anordnung aufweisen, wobei eine Kanalschicht zwischen zwei Sperrschichten vorliegt.
  • Die Vorrichtung 400 umfasst die Kontakte 55 und 56 (z. B. Source- und Drain-Kontakte) und eine über der Vorrichtungsschicht 54 ausgebildete Gatestruktur 57. Die Kontakte 55, 56 können aus einem Gemisch aus Ti und Al bestehen und die Gatestruktur 57 kann aus p-leitendem GaN und TiN oder Ni und Au bestehen.
  • Die Vorrichtung 400 umfasst ferner eine in das Substrat 52 implantierte leitende Wanne 51 und eine in der leitenden Wanne 51 endende Durchkontaktierung 50. In einer Ausführungsform kann das Substrat 52 ein n-leitendes Substrat mit einer Dotierung von zwischen 1e14 und 1e16 Elektronen/cm3 sein und kann die leitende Wanne 51 eine p-leitende Wanne sein, die aus einem mit Bor implantierten Bereich mit einer Borkonzentration von zwischen 1e17 und 1e20 Atomen/cm3 bestehen kann. Eine derartige Vorrichtung arbeitet bei einem negativen Potential im Verhältnis zu dem Substrat. In einer weiteren Ausführungsform kann das Substrat 52 ein p-leitendes Substrat sein und kann die Wanne 51 eine n-leitende Wanne sein, was eine Vorrichtung ergibt, die bei einem positiven Potential im Verhältnis zu dem Substrat arbeitet. In einer weiteren Ausführungsform kann die leitende Wanne 51 vom p-Typ oder n-Typ sein und kann das Substrat 52 ein im Wesentlichen nichtleitendes (d. h. intrinsisches) Substrat sein. Die unterschiedlichen Polaritäten isolieren die leitende Wanne 51 und das Substrat 52 elektrisch. Die Durchkontaktierung 50 kann aus Al-Material mit einer Dicke im Bereich von 1 bis 5 μm und einer dünnen Schicht TiN mit einer Dicke im Bereich von 0,01 bis 0,1 μm bestehen. SiO2 kann ebenfalls in oder über der Durchkontaktierung 50 verwendet werden. Alternativ dazu können Wolfram-(W) oder Kupfer-(Cu)Plug-Techniken zum Füllen kleiner Durchkontaktierungen mit hohem Seitenverhältnis genutzt werden, während dünne Schichten TiN mit einer Dicke im Bereich von 0,01 bis 0,1 μm zur Kontaktierung der Si-Wanne eingesetzt werden. Die Fähigkeit zur Verwendung der Wolfram- oder Kupfertechniken für die Durchkontaktierung 50 ermöglicht den Einbezug von bestehenden Verfahrensschritten zur Herstellung von Charge-coupled Devices („CCD”) bei der Ausbildung der Durchkontaktierung 50.
  • Die Durchkontaktierung 50 stellt eine sehr geringe Induktivität und einen niederohmigen Pfad von der Rückseite der Halbleitervorrichtung 400 zu einer Vorderseite der Vorrichtung (z. B., wie dargestellt, zu einem Kontakt 56 an der Vorderseite) bereit, was für den Hochfrequenzbetrieb von Vorrichtung 400 vorteilhaft ist. Das Vorhandensein der Wanne 51 unterhalb der Vorrichtung und der Pufferschichten 54, 53 an der Rückseite der Vorrichtung 400 isoliert das Rückseitenpotential vom Substratpotential. Ein Vorteil der Isolierung des Substratpotentials besteht darin, dass diese es ermöglicht, dass eine Wärmesenke 31 (2) an einer Rückseite des Substrats 52 ein anderes Potential als die Vorrichtung 400 aufweist.
  • Ein Verfahren zur Herstellung der Vorrichtung 400 wird nun in Verbindung mit den 4B–4G beschrieben. In 4B wird ein Substrat 52 bereitgestellt, wie z. B. auf einem Wafersubstrat, und ein implantierter Wannenbereich 51 wird in einer Oberfläche des Substrats 52 ausgebildet. Der implantierte Wannenbereich 51 kann durch Durchführen einer Si-Oxidation auf dem Substrat 52, Entwickeln einer Fotolackstruktur über dem Substrat 52 unter Verwendung von Fotolithographie, Aussetzen des Substrats 52 gegenüber einem Dotierungsmittel, wie z. B. hochenergetischen Boratomen, unter Verwendung einer Implantationsanlage, Ablösen des verbleibenden Fotolacks, Tempern des Wafers bei hohen Temperaturen (z. B. 1100°C) für eine geeignete Zeitdauer (z. B. 3 Stunden) und anschließend Ablösen von Oberflächenoxid durch Eintauchen in Fluorwasserstoff enthaltende Säure ausgebildet werden.
  • Die Pufferschicht 53, die Vorrichtungsschicht 54 und die Gatestruktur 57 können auf Substrat 52 aufgewachsen werden, wobei die Gatestruktur 57 und die Source- und Drain-Kontakte 55, 56 mittels Materialbearbeitung ausgebildet werden können. Beispielsweise können, wie in 4C dargestellt, die Pufferschichten 53, bestehend aus einer oder mehreren Schichten AlN- und/oder AlGaN-Materialien vorzugsweise mit einer Dicke von etwa 0,1 bis etwa 1,0 μm und einer oder mehreren Schichten GaN-Material vorzugsweise mit einer Dicke von etwa 0,5 bis etwa 3,0 μm, auf dem Substrat 52 unter Verwendung von Keimbildungs- und Aufwachsverfahren ausgebildet werden.
  • Wie in 4D dargestellt, kann die Vorrichtungsschicht 54 anschließend auf den Pufferschichten 53 ausgebildet werden. Die Vorrichtungsschicht 54 kann eine Sperrschicht 66 umfassen, die über einem stromleitenden Bereich 64 ausgebildet ist, der als primärer Stromkanal dient. Die Ausbildung der Vorrichtungsschicht 54 kann das Abscheiden einer Schicht GaN- oder InGaN-Material mit einer Dicke von typischerweise etwa 0,01 bis etwa 0,5 μm zur Bildung eines stromleitenden Bereichs 64 und das Abscheiden einer Schicht von aus AlGaN bestehendem Material, bei dem der Al-Anteil (wobei es sich um den Al-Gehalt handelt, so dass Al-Anteil plus Ga-Anteil gleich 1 ist) im Bereich von etwa 0,1 bis etwa 1,0 und die Dicke im Bereich von zwischen etwa 0,01 und etwa 0,03 μm liegt, zur Bildung der Sperrschicht 66 umfassen. Die Vorrichtungsschicht 54 kann ferner das Abscheiden einer Schicht Mg-dotierten GaN-Materials über der Schicht 66 zur Bildung eines Elektronenabsorptionsbereichs 66b umfassen. Die Kontaktbereiche 65 können durch Implantieren von Si in Seitenbereiche der abgeschiedenen Sperrschicht 66 ausgebildet werden.
  • Wie in 4E gezeigt, werden anschließend die Gatestruktur 57 und die ohmschen Kontakte 55 und 56 über der Vorrichtungsschicht 54 ausgebildet (zur besseren Übersichtlichkeit in 4E als einzelne Schicht dargestellt). Die Gatestruktur 57 kann z. B. durch Abscheiden von p-leitendem GaN-Material auf eine Oberfläche der Vorrichtungsschicht 54 (z. B. über dem Elektronenabsorptionsbereich 66b aus 4D), Ätzen der Gatestruktur 57 aus dem p-leitenden GaN-Material und Ausbilden eines Kontakts aus hochschmelzendem Metall, wie z. B. Tantal (Ta), Titan (Ti), Titannitrid (TiN), Wolfram (W) oder Wolframsilicid (WSi2), über dem GaN-Material ausgebildet werden. Es versteht sich, dass andere bekannte Verfahren und Materialien zur Bereitstellung einer Gatestruktur 57 ebenfalls verwendet werden können. Die ohmschen Kontakte 55, 56 können aus beliebigen ohmschen Kontaktmetallen, wie z. B. Ti und/oder Al, zusammen mit einem Deckmetall, wie z. B. Ni, Au, Ti oder TiN, ausgebildet werden. Die Metall- und die Gateschicht verfügen jeweils vorzugsweise über eine Dicke von etwa 0,01 bis etwa 1,0 μm und werden dann bei hoher Temperatur, wie z. B. 800°C für 60 Sekunden, getempert.
  • Wie in 4F dargestellt, kann eine Öffnung 67 für die Durchkontaktierung 50 (4G) durch Abdecken der Vorrichtungsschicht 54 (zur besseren Übersichtlichkeit in 4F als einzelne Schicht dargestellt) mit SiO2 und einem Fotolack überall außer an der Stelle der Durchkontaktierung 50 und anschließend Aussetzen des abgedeckten Bereichs gegenüber einem hochenergetischen Plasma in einer Ätzkammer hergestellt werden. Das hochenergetische Plasma enthält typischerweise Gase auf Chlorbasis, wie z. B. BCl3 oder Cl2, und wird durch in der Ätzkammer erzeugte hochfrequente Schwingungsfelder gebildet. Nach dem Ätzen durch die Vorrichtungs- und Pufferschichten wird der Fotolack von der Vorrichtungsschicht 54 unter Verwendung von Strippern, Sauerstoffplasma oder Kombinationen dieser Techniken abgelöst.
  • Wie in 4G dargestellt, wird die leitende Durchkontaktierung 50 anschließend in der Öffnung 67 (4F) ausgebildet. TiN und Al können in die Öffnung 67 zur Ausbildung der Durchkontaktierung 50 aufgebracht werden, wobei das TiN-Material eine äußere Schicht entlang der Wände der Öffnung 67 mit einer Dicke im Bereich von etwa 100–200 A bildet und das Al-Material das Innere der Durchkontaktierung 50 mit einer Dicke im Bereich von etwa 1–5 μm bildet. Die äußere TiN-Schicht fördert die Anhaftung eines Al-Materials. Anschließend kann Metall für die Leitungsführung aufgebracht und zur Ausbildung von Verbindungen zwischen der Durchkontaktierung 50 und anderen Anschlüssen, z. B. dem Source-Kontakt eines GaN-FETs, geätzt werden.
  • Mit Bezug auf 5 wird eine weitere Halbleitervorrichtung 500 dargestellt, die ein Substrat 52, die Pufferschichten 53, die Vorrichtungsschicht 54, die Gatestruktur 57 sowie die Source- und Drain-Kontakte 55 und 56 umfasst. Die Vorrichtung 500 umfasst ferner die Durchkontaktierung 50 und die Wanne 51. Diese Elemente können ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden, wie jene, die für die Vorrichtung 400 in 4 beschrieben werden.
  • Die Vorrichtung 500 umfasst ferner eine Mehrzahl von Isolierschichten 58, 59, 60 zwischen der Wanne 51 und dem Substrat 52. Die Isolierschichten 58, 59, 60 bilden eine Diodenstruktur zusammen mit dem Substrat 52 und der Wanne 51. Insbesondere kann es sich bei der Wanne 51 und dem Substrat 52 um Materialen gleicher Polarität (z. B. n oder p) handeln, wobei die Isolierschichten 58, 59, 60 eine Schicht entgegengesetzter Polarität bilden. Die durch die Wanne 51, das Substrat 52 und die Isolierschichten 58, 59, 60 gebildete Diodenstruktur sorgt für die Isolierung der Spannung in der Wanne 51 von dem Substrat 52 bei jeder Spannungspolarität und ermöglicht es der Vorrichtung 500 so, mit entweder einem positiven oder einem negativen Potential im Verhältnis zu dem Substrat 52 konfiguriert zu werden. Während in 5 drei Isolierschichten dargestellt sind, können mehr oder weniger Isolierschichten zwischen der Wanne 51 und dem Substrat 52 vorhanden sein, einschließlich einer einzigen Isolierschicht. In einer bevorzugten Ausführungsform umfasst wenigstens eine Isolierschicht 58, 59, 60 zwischen der Wanne 51 und dem Substrat 52 ein Dotierungsmittel zur Rekombination von Minoritätsladungsträgern, z. B. Platin (Pt), um einen Latch-Up der Diodenstruktur zu verhindern.
  • Mit Bezug auf 6 wird eine weitere Halbleitervorrichtung 600 dargestellt, die ein Substrat 52, die Pufferschichten 53, die Vorrichtungsschicht 54, die Gatestruktur 57 sowie die Source- und Drain-Kontakte 55 und 56 umfasst. Die Vorrichtung 500 umfasst ferner die Durchkontaktierung 50 und die Wanne 51. Diese Elemente können ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden, wie jene, die für die Vorrichtung 400 in 4 beschrieben werden.
  • Die Vorrichtung 600 umfasst die entgegengesetzt dotierten Isolierschichten 68 und 69, die einen Thyristor zusammen mit der Wanne 51 und dem Substrat 52 bilden. Beispielsweise kann die Wanne 51 ein n-dotiertes Material sein, kann das Substrat 52 ein p-dotiertes Material sein, kann die Isolierschicht 68 ein n-dotiertes Material sein und kann die Isolierschicht 69 ein p-dotiertes Material sein, wobei sie einen n-p-n-p-Übergang bilden. Der Thyristor ist dadurch gekennzeichnet, dass er einen sperrenden p-n-Übergang in jeder Richtung aufweist. In einer bevorzugten Ausführungsform ist eine der Isolierschichten 68 und 69 ein leicht dotierter Bereich und bildet den Sperrbereich (d. h. entweder 68 oder 69 sind niedrig dotierte Bereiche, typischerweise im Bereich von 1e14 bis 1e16 Atomen/cm3).
  • Die Vorrichtung 600 ermöglicht die Steuerung des Rückseitenpotentials des Substrats 52. Der gebildete n-p-n-p- oder p-n-p-n-Übergang ermöglicht ferner das Isolieren jeder Spannungspolarität, so dass die Kontakte 55, 56 und die Gatestruktur 57 entweder auf positivem oder negativem Potential im Verhältnis zum Substrat 52 gehalten werden können. In einer weiteren Ausführungsform kann, z. B. wenn es wünschenswert ist, dass die Wanne 51 und das Substrat 52 die gleiche Dotierungsart aufweisen (d. h. entweder beide p oder beide n), ein dritter Isolierbereich (nicht dargestellt) zwischen dem Substrat 51 und der Wanne 52 hinzugefügt werden.
  • Mit Bezug auf 7A wird eine weitere Halbleitervorrichtung 700 dargestellt, welche die Pufferschichten 53, die Vorrichtungsschicht 54, die Gatestruktur 57, die Source- und Drain-Kontakte 55 und 56 und die Durchkontaktierung 50 umfasst. Diese Elemente können ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden, wie jene, die für die Vorrichtung 400 in 4 beschrieben werden. Die Vorrichtung 700 umfasst ferner ein Substrat 72, die Isolierschichten 78 und 79 und die Wanne 71, die jeweils aus den gleichen Materialien wie das Substrat 52, die Isolierschichten 68 und 69 bzw. die Wanne 51 in der Vorrichtung 600 (6) bestehen können, die jedoch als flache Schichten ausgebildet sind. Die Vorrichtung 700 umfasst ferner die Isolierbereiche 70, die auf den jeweiligen Seiten der Vorrichtung 700 ausgebildet sind, die eine Isolierung zwischen benachbarten Halbleitervorrichtungen bereitstellen. Wie weiter unten erörtert wird, ist der Aufbau der Vorrichtung 700 operativ ähnlich zur Vorrichtung 600, ist jedoch leichter in der Herstellung. In einem Beispiel kann die Vorrichtung 700 unter Verwendung von Silicium-auf-Isolator-(„SOI”)Materialien ausgebildet werden. Beispielsweise kann die Schicht 78 aus einem Isoliermaterial, wie z. B. SiO2, hergestellt werden und kann die Schicht 79 aus dem Si des SOI-Substrats bestehen.
  • Ein Verfahren zur Herstellung der Vorrichtung 700 wird nun im Zusammenhang mit den 7B–7G beschrieben. Es ist zu beachten, dass das hier beschriebene Herstellungsverfahren leicht auf einzelne Halbleitervorrichtungen oder auf mehrere integrierte Halbleitervorrichtungen auf einem einzigen Wafersubstrat anwendbar ist.
  • In 7B wird das Substrat 72 bereitgestellt und werden die Isolierschichten 78 und 79 als im Wesentlichen flache Materialschichten über dem Substrat 72 z. B. mittels epitaktischer Abscheidung von Si oder anderen geeigneten Materialien, wie oben beschrieben, oder ein aus einer Si-Schicht 79 über einer SiO2-Schicht 78 bestehendes SOI-Substrat über einem leitenden Substrat 72 ausgebildet.
  • In 7C wird dann die Wanne 71 über den Isolierschichten 78, 79 z. B. mittels epitaktischer Abscheidung eines Bor-dotierten Si-Materials ausgebildet. Alternativ dazu ist, wenn SOI-Substrate in der Vorrichtung 700 eingesetzt werden, die Ausbildung der Wanne 71 möglicherweise nicht zur Isolierung des Substrats 72 erforderlich.
  • In 7D können dann die Pufferschichten 53 und die Vorrichtungsschicht 54 epitaktisch unter Verwendung von GaN-Materialien oder anderen geeigneten Materialen in ähnlicher Form, wie dies oben im Zusammenhang mit den Pufferschichten 53 bzw. der Vorrichtungsschicht 54 der 4C und 4D erörtert wurde, ausgebildet werden.
  • Wie in 7E dargestellt ist, werden anschließend die Gatestruktur 57 und die ohmschen Kontakte 55 und 56 über der Vorrichtungsschicht 54 und der Durchkontaktierung 50 in der oben im Zusammengang mit 4E beschriebenen Weise ausgebildet.
  • Wie in 7F dargestellt, wird daraufhin eine Durchkontaktierung 50 durch die Vorrichtungsschicht 54 und die Pufferschichten 53, die sich bis in die Wanne 71 erstreckt, in der oben im Zusammengang mit den 4F und 4G beschriebenen Weise ausgebildet. Alternativ dazu kann sich, wenn SOI-Materialien verwendet werden und keine gesonderte Wanne 71 in der Vorrichtung 700 ausgebildet wird, die Durchkontaktierung 50 bis in die Si-Schicht 79 oder die SiO2-Schicht 78 erstrecken.
  • Wie in 7G dargestellt, können dann die Isolierbereiche 70 zur Isolierung der Wanne 71 der Vorrichtung 700 von benachbarten Vorrichtungen ausgebildet werden. Die Isolierbereiche 70 können durch Abdecken des Teils der Vorrichtungsschicht 54 zwischen dem Bereich, in dem die Kontakte 55 und 56 (7E) ausgebildet werden, mit einem Fotolack und anschließendes Abätzen der exponierten Schichten wenigstens bis unter die Wanne 71 und vorzugsweise bis zur Isolierschicht 78 ausgebildet werden. Die geätzten Bereiche können dann mit Oxid oder anderen geeigneten Isoliermaterialien gefüllt werden.
  • Mit Bezug auf 8 wird eine Halbleitervorrichtung 800 mit einem Silicium-auf-Isolator-(„SOI”)Aufbau dargestellt. Die Vorrichtung 800 umfasst die Pufferschichten 53, die Vorrichtungsschicht 54 und die Source- und Drain-Kontakte 55 und 56 sowie die Gatestruktur 57. Diese Elemente können ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden, wie jene, die für die Vorrichtung 600 in 6 beschrieben werden. Die Vorrichtung 700 umfasst ferner ein Substrat 72, das als eine im Wesentlichen flache Schicht oder in einer anderweitig geeigneten Form ausgebildet ist.
  • Die Vorrichtung 800 umfasst ferner eine SOI-Schicht 89 und eine vergrabene Oxidschicht 82 zwischen der SOI-Schicht 89 und dem Substrat 72. Die SOI-Schicht 89 kann z. B. aus einem dotierten Si-Material mit einer Konzentration im Bereich von ca. 1e14 bis 1e19 Atomen/cm3 bestehen. Die SOI-Schicht 89 kann je nach dem gewünschten Aufbau der Vorrichtung 800 entweder eine p- oder eine n-leitende Dotierung aufweisen. Die Vorrichtung 800 umfasst eine Durchkontaktierung 80, welche einen oder mehrere Vorrichtungskontakte (z. B., wie dargestellt, den Kontakt 55) elektrisch mit der SOI-Schicht 89 verbindet. Die vergrabene Oxidschicht 82 isoliert das Substrat 72 elektrisch von der SOI-Schicht 89.
  • Wie in 8 dargestellt, können die Isolationsimplantate 88 zur Isolierung jeweiliger SOI-Bereiche 89 von benachbarten Vorrichtungen genutzt werden. Die Isolationsimplantate 88 werden mit einem Material ausgebildet, das zu dem zur Ausbildung der SOI-Schicht 89 verwendeten Material entgegengesetzt dotiert ist, um so ein Leiten durch die jeweiligen SOI-Bereiche 89 von benachbarten integrierten Vorrichtungen zu verhindern. Während die Isolationsimplantate 88, sofern sie dick genug sind, dazu fähig sein können, eine elektrische Isolierung zur SOI-Schicht 89 in beiden Richtungen bereitzustellen, besteht die Möglichkeit, dass die Isolationsimplantate 88, die eine entgegengesetzte Polarität zur SOI-Schicht 89 aufweisen würden, eine n-p-n-Diode mit der SOI-Schicht 89 bilden könnten. Dies könnte dazu führen, dass die n-p-n-Diode, da sie eine offene Basis aufweist, zwischen benachbarten SOI-Bereichen leitend ist. Entsprechend kann in einer weiteren Ausführungsform ein die Lebendauer von Minoritätsladungsträgern verringerndes Dotierungsmittel, wie z. B. Pt, oder ein anderes geeignetes, im Stand der Technik bekanntes Dotierungsmittel zu den Isolationsimplantaten 88 hinzugefügt werden.
  • Mit Bezug auf 9A wird eine weitere Halbleitervorrichtung 900 dargestellt, die eine Substratisolierung mit epitaktisch aufgewachsener Basis umfasst. Die Vorrichtung 900 umfasst ein Substrat 72 und die Pufferschichten 94, die aus ähnlichen Materialen wie das Substrat 72 und die Pufferscichten 53 in der Vorrichtung 700 (7A) ausgebildet sein können. Beispielsweise können die Pufferschichten 94 aus AlN-Material mit einer Dicke im Bereich von 0,1–0,5 μm, einer oder mehreren Schichten AlGaN mit einer Dicke von 0,1 bis 2 μm und GaN mit einer Dicke von 0,01 bis 5 μm bestehen. Das Substrat 72 kann aus einem oder mehreren Si-, SiC- oder GaAs-basierten Materialien bestehen.
  • Die Vorrichtung 900 umfasst eine oder mehrere Substratisolierschichten 92 auf dem Substrat 72. Die Substratisolierschicht 92 kann mit einem Material wie etwa AlN oder einem AlGaN-Material mit hohem Al-Gehalt oder einem anderen geeigneten Material ausgebildet werden. Die bevorzugte Dicke der Substratisolierschichten 92 hängt von der gewünschten Nennspannung für die Vorrichtung 900 ab und kann vorzugsweise im Bereich von 0,5 bis 1 μm pro zu sperrenden 100 V liegen.
  • Die Vorrichtung 900 umfasst ferner einen stromleitenden Bereich 95, der einen primären stromleienden Kanal bereitstellt, und eine Sperrschicht 96 über dem stromleitenden Bereich 95. Der stromleitende Bereich 95 kann aus GaN, InGaN oder anderen geeigneten, im Stand der Technik bekannten Materialien bestehen und weist vorzugsweise eine Dicke im Bereich von etwa 0,01 bis etwa 0,1 μm auf. Die Sperrschicht 96 kann aus AlGaN, wobei das Verhältnis von Al zu Ga vorzugsweise im Bereich von etwa 0,1 bis etwa 1 liegt, mit einer Dicke im Bereich von vorzugsweise etwa 0,01 bis 0,03 μm, oder anderen geeigneten, im Stand der Technik bekannten Materialien bestehen. Obwohl dies zur übersichtlicheren Erklärung anderer Aspekte der Ausführungsform nicht dargestellt wurde, versteht sich, dass die Vorrichtung 900 ferner die Kontaktbereiche 15 (1) unter einem oder beiden Kontakten 55 und 56 aufweisen kann, die aus AlGaN, Al und Titan (Ti), das Si aufweisen kann, vorzugsweise mit einer Dicke im Bereich von etwa 0,01 bis etwa 0,03 μm, oder anderen geeigneten, im Stand der Technik bekannten Materialien bestehen können.
  • Die Vorrichtung 900 umfasst ferner eine leitende Wanne 93, die als paralleler stromleitender Bereich dient, der einen parallelen Kanal zwischen den Substratisolierschichten 92 und den Pufferschichten 94 bildet. Der parallele stromleitende Bereich 93 kann aus einem n-leitenden GaN-Material mit Si-Dotierung im Bereich von 1e17 bis 1e19 Si/cm3 ausgebildet werden. In einer weiteren Ausführungsform kann der parallele stromleitende Bereich 93 mit einem AlGaN-Material zusätzlich zu einem GaN-Material in ähnlicher Weise wie der stromleitende Bereich 95 ausgebildet werden. Aufgrund des Piezoeffekts in Nitridmaterialien wird ein 2DEG am Grund jeder AlGaN-Schicht gebildet. In einer derartigen Ausführungsform weist das AlGaN-Material vorzugsweise eine Dicke im Bereich von etwa 0,02 bis 0,03 μm und eine Al-Konzentration im Bereich von etwa 20% bis 30% auf. Das GaN-Material hat vorzugsweise eine Dicke von ca. 0,1 μm.
  • Die Vorrichtung 900 umfasst ferner eine Kanalverbindung 90 in den Pufferschichten 94 zwischen dem stromleitenden Beriech 95 und dem parallelen stromleitenden Bereich 93. Die Kanalverbindung 90 kann durch Implantieren von Si-Atomen in die Pufferschichten 94 vorzugsweise mit einer Dichte im Bereich von etwa 1e17 bis 1e19 Atomen/cm3 ausgebildet werden. In anderen Ausführungsformen kann die Kanalverbindung 90 aus Wolfram oder Aluminium mit Titannitrid bestehen. Die Vorrichtung 900 kann gegebenenfalls ferner die Isolierbereiche 97 umfassen, die aus ähnlichen Materialen bestehen und in ähnlicher Weise ausgebildet sein können wie die Isolierbereiche 70 der Vorrichtung 700 (7) oder mittels anderer geeigneter Materialien und Verfahren. Beispielsweise können die Isolierbereiche 97 durch Ätzen der äußeren Teile der Vorrichtung 900 auf eine Tiefe bis wenigstens unter dem parallelen stromleitenden Bereich 93 und vorzugsweise bis in die Substratisolierschichten 92 und Füllen der geätzten Bereiche mit Oxid ausgebildet werden.
  • 9B zeigt einen Vergleich von simulierten Leitungswegen zwischen einer herkömmlichen Halbleitervorrichtung (z. B. der Vorrichtung 100 aus 1), dargestellt in Simulation 920, und einer Halbleitervorrichtung 900, dargestellt in Simulation 930. Die Simulation 920 veranschaulicht einen Leitungsweg mit nur einem einzigen stromleitenden Bereich 14, der einen einzigen Kanal bereitstellt und über den Pufferschichten 13 ausgebildet ist. Die Simulation 930 veranschaulicht einen Leitungsweg einer Halbleitervorrichtung, wie z. B. der Halbleitervorrichtung 900, die einen primären stromleitenden Bereich 95, die Pufferschichten 94, einen parallelen stromleitenden Bereich 93, der einen parallelen Kanal bildet, und eine Substratisolierschicht 92 aufweist.
  • 9C gibt in graphischer Form einen Vergleich der Stromleitungswege 940, 950 in den Simulationen 920 bzw. 930 wieder. Der Stromleitungsweg 940 in 9C zeigt durch einen einzigen primären Kanal in dem stromleitenden Bereich 14 fließenden Strom, während der Stromleitungsweg 950 den von einem primären Kanal in einem ersten primären stromleitenden Bereich 95 über eine Pufferschicht 94 und zu einem parallelen Kanal in einem parallelen stromleitenden Bereich 93 fließenden Strom darstellt.
  • Mit Bezug auf 10 wird eine integrierte Halbleitervorrichtung 1000 dargestellt. Die integrierte Vorrichtung 1000 umfasst zwei benachbarte, auf einem einzigen Substrat 102 integrierte Halbleitervorrichtungen: eine erste über die Kontakte 105, 107 und das Gate 106 angesteuerte Vorrichtung und eine zweite über die Kontakte 108, 110 und das Gate 109 angesteuerte Vorrichtung. Bei der ersten und der zweiten Halbleitervorrichtung kann es sich z. B. um eine GaN-Halbleitervorrichtung ähnlich der oben im Zusammenhang mit 4A beschriebenen Halbleitervorrichtung 400 handeln. Beispielswiese kann in der Vorrichtung 1000 das Substrat 102 aus einem oder mehreren Si-, SiC-, GaAs und/oder Saphir-basierten Materialien bestehen. Die Pufferschichten 103 können aus AlN-Material mit einer Dicke im Bereich von 0,1 bis 0,5 μm, einer oder mehreren Schichten AlGaN mit einer Dicke im Bereich von 0,1 bis 2 μm und GaN mit einer Dicke im Bereich von 0,01 bis 5 μm bestehen. Die Vorrichtungsschicht 104 kann aus AlGaN mit einer Dicke im Bereich von 0,01 bis 0,03 μm und mit einer Al-Konzentration im Bereich von ca. 15–30% bestehen. Die Kontakte 105, 107, 108, 110 können aus einem Gemisch aus Ti und Al bestehen. Die Gatestrukturen 106, 109 können aus p-leitendem GaN und TiN oder Ni und Au bestehen. Es versteht sich, dass die jeweiligen Komponenten jeder Halbleitervorrichtung in der integrierten Vorrichtung 1000 keine identischen oder sogar ähnlichen Eigenschaften aufweisen müssen, obwohl Halbleitervorrichtungen mit ähnlichen Eigenschaften eine einfachere Herstellung und andere Vorteile bieten können.
  • Die integrierte Vorrichtung 1000 umfasst die jeweiligen Wannenbereiche 101 unterhalb jeder Halbleitervorrichtung und die jeweiligen Durchkontaktierungen 100, die von den Kontakten 110, 107 jeder Halbleitervorrichtung zu den jeweiligen Wannenbereichen 101 führen. Wie oben erörtert, kann das Substrat 102 ein n-leitendes Substrat sein und kann die implantierte Wanne 101 eine p-leitende Wanne sein, woraus sich eine Vorrichtung ergibt, die bei einem negativen Potential im Verhältnis zum Substrat 102 arbeitet. In einer weiteren Ausführungsform kann das Substrat 102 ein p-leitendes Substrat sein und kann der Wannenbereich 101 eine n-leitende Wanne sein, woraus sich eine Vorrichtung ergibt, die bei einem positiven Potential im Verhältnis zum Substrat 102 arbeitet. Die Durchkontaktierung 100 kann aus Al-Material mit einer Dicke im Bereich von 1 bis 5 μm und einer dünnen Schicht TiN mit einer Dicke im Bereich von 0,01 bis 0,1 μm sowie SiO2 zum Auffüllen der Durchkontaktierung 100 bestehen.
  • In der integrierten Vorrichtung 1000 stellt die Durchkontaktierung 100 eine sehr geringe Induktivität und einen niederohmigen Pfad von der Rückseite der Halbleitervorrichtung zu einem vorderseitigen Anschluss der Vorrichtung (z. B., wie dargestellt, den Kontakten 107, 110) bereit. Diese Eigenschaften können für den Hochfrequenzbetrieb vorteilhaft sein. Die Anordnung der Wannen 101 unterhalb der Vorrichtung und der Pufferschichten 104, 103 an der Rückseite der Vorrichtung 1000 stellt diese Eigenschaften bereit, während gleichzeitig das Rückseitenpotential vom Substratpotential isoliert wird. Jede der jeweiligen Halbleitervorrichtungen in der integrierten Vorrichtung 1000 weist somit ein unabhängig angesteuertes Rückseitenpotential auf, das vom Substratpotential isoliert ist sowie von dem Potential an den jeweiligen Gate-, Source- und Drain-Kontakten 105–110, wodurch völlig unabhängige Halbleitervorrichtungen bereitgestellt werden.
  • Während die integrierte Vorrichtung 1000 bedeutende Vorteile bietet, besteht ein mögliches Problem bei den leitenden Wannen 101 darin, dass benachbarte Wannen einen n-p-n- oder p-n-p-Übergang bilden können, der einen unerwünschten Kurzschlusszustand, als Latch-Up bezeichnet, zwischen den Wannen 101 verursachen könnte. Mit Bezug auf 11 umfasst eine andere integrierte Vorrichtung 1100 Elemente, die zu den hinsichtlich der Vorrichtung 1000 (10) erörterten Elementen ähnlich sind, und umfasst ferner einen Unterdrückungsbereich 111 zwischen den jeweiligen Wannen 101 der benachbarten Halbleitervorrichtungen in der integrierten Vorrichtung 1100. Der Unterdrückungsbereich 111 kann als ein Bereich zur Rekombination von Minoritätsladungsträgern ausgeführt sein und kann unter Verwendung von Pt oder anderen für Rekombinationszentren geeigneten Materialien ausgebildet werden. Der Unterdrückungsbereich 111 unterdrückt den Latch-Up-Zustand zwischen den jeweiligen benachbarten Wannen 101.
  • Mit Bezug auf 12 wird die integrierte Halbleitervorrichtung 1200 mit einem Silicium-auf-Isolator-(„SOI”)Aufbau dargestellt. Die Vorrichtung 1200 umfasst die Pufferschichten 123 und die Vorrichtungsschicht 124. Diese Elemente können ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden, wie jene, die oben für die Vorrichtung 800 (8) beschrieben werden. Die Vorrichtung 1200 kann ferner ein Substrat 122, eine SOI-Schicht 121 und eine vergrabene Oxidschicht 130 zwischen den Pufferschichten 123 und dem Substrat 122 umfassen, die ähnliche Parameter aufweisen und mittels ähnlicher Herstellungsverfahren ausgebildet werden können, wie jene, die oben für die Vorrichtung 800 (8) beschrieben werden. Die Vorrichtung 1200 umfasst die Durchkontaktierungen 120, die elektrische Kontakte (z. B., wie dargestellt, die Kontakte 129, 127) mit der SOI-Schicht 121 verbinden. Die vergrabene Oxidschicht 130 isoliert das Substrat 122 elektrisch von der SOI-Schicht, so dass die Substratspannung unabhängig von der Spannung der SOI-Schicht ist.
  • Die Vorrichtung 1200 umfasst die Source- und Drain-Kontakte 125, 127, 129 sowie die Gatestrukturen 126, 128. In dieser Ausführungsform teilen die beiden benachbarten Halbleitervorrichtungen in der integrierten Vorrichtung 1200 einen gemeinsamen Kontakt 127, der als ein Drain-Source-Kontakt 129 und ein Source-Drain-Kontakt 125 dient und eine Halbbrückenschaltvorrichtung bildet.
  • Die Isolationsimplantate 131 werden zum Isolieren der Bereiche der SOI-Schicht 121 verwendet, die den jeweiligen Transistorvorrichtungen in der integrierten Vorrichtung 1200 entsprechen. Die Isolationsimplantate 131 werden mit Material ausgebildet, das zu dem zur Ausbildung der SOI-Schicht 121 verwendeten Material entgegengesetzt dotiert ist, um so die Leitung durch die jeweiligen SOI-Bereiche von benachbarten integrierten Vorrichtungen zu verhindern. Wie bereits in Bezug auf die Vorrichtung 800 erörtert, kann in anderen Ausführungsformen ein die Lebendauer von Minoritätsladungsträgern verringerndes Dotierungsmittel, wie z. B. Pt, oder ein anderes geeignetes, im Stand der Technik bekanntes Dotierungsmittel zu den Isolationsimplantaten 131 hinzugefügt werden.
  • Mit Bezug auf 13 wird eine integrierte Halbleitervorrichtung 1300 mit einer parallelen Kanalanordnung dargestellt. Die Vorrichtung 1300 umfasst mehrere Halbleitervorrichtungen, wie z. B. die Halbleitervorrichtung 900 (9). Die integrierte Vorrichtung 1300 umfasst einen ersten stromleitenden Bereich 135, der jeweilige primäre Kanäle für jede entsprechende Halbleitervorrichtung in der integrierten Vorrichtung 1300 bereitstellt, und eine Sperrschicht 136 über jedem primären Kanal 135 und unter den Kontakten 137, 138, 141, 142. Diese Elemente können ähnliche Eigenschaften aufweisen und mittels ähnlicher Verfahren ausgebildet werden, wie jene Elemente, die oben für die Vorrichtung 900 (9) beschrieben werden.
  • Die integrierte Vorrichtung 1300 umfasst ferner eine leitende Wanne 133, die jeweilige parallele leitende Kanäle für jede Vorrichtung zwischen den Substratisolierschichten 132 und den Pufferschichten 134 bereitstellt. Die parallelen stromleitenden Bereiche 133 können aus einem n-leitenden GaN-Material mit Si-Dotierung oder mit einem AlGaN-Material zusätzlich zu einem GaN-Material oder mittels eines anderen geeigneten Halbleitermaterials ausgebildet werden, wie oben in Bezug auf die Vorrichtung 900 (9) erörtert wurde. Die jeweiligen Kanalverbindungen 140 in den Pufferschichten 134 werden zwischen den stromleitenden Bereichen 135 und den parallelen stromleitenden Bereichen 133 ausgebildet. Die Kanalverbindungen 140 können entweder durch das selektive Implantieren von Si-Atomen in die Pufferschichten 134, vorzugsweise mit einer Dichte im Bereich von etwa 1e17 bis 1e19 Atomen/cm3 und besonders bevorzugt mit einer Dichte von ca. 1e18 Atomen/cm3, und zweistündiges Tempern bei 1150°C ausgebildet werden. Vorzugsweise sind die stromleitenden Bereiche 135, die parallelen stromleitenden Bereiche 133 und die Kanalverbindungen 140 alle aus n-leitendem Material. Die jeweiligen stromleitenden Bereiche 135 und die parallelen stromleitenden Bereiche 133 sind elektrisch über die Kanalverbindungen 140 verbunden.
  • Die integrierte Vorrichtung 1300 umfasst ferner einen oder mehrere auf dem Substrat 131 ausgebildete Substratisolierbereiche 132. Die Substratisolierschichten 132 können aus einem Material wie etwa AlN oder einem AlGaN-Material mit hohem Al-Gehalt oder einem anderen geeigneten Material ausgebildet werden. Wie oben in Bezug auf die Vorrichtung 900 (9) erörtert wurde, kann die bevorzugte Dicke der Substratisolierschichten 132 je nach der für die integrierte Vorrichtung 1300 gewünschten Nennspannung variiert werden.
  • Die Vorrichtung 1300 kann gegebenenfalls ferner die Isolierbereiche 143 umfassen, die aus ähnlichen Materialien bestehen und in einer ähnlichen Weise ausgebildet werden können wie die Isolierbereiche 70 der Vorrichtung 700 (7) oder mittels anderer geeigneter Materialien und Verfahren. Beispielsweise können die Isolierbereiche 143 durch Ätzen der angegebenen Teile der Vorrichtung 1300 auf eine Tiefe bis wenigstens unter dem parallelen stromleitenden Bereich 133 und vorzugsweise bis in die Substratisolierschichten 132 und Füllen der geätzten Bereiche mit Oxid ausgebildet werden. Die Kanalverbindungen 140 stellen eine sehr geringe Induktivität und einen niederohmigen Pfad von der Rückseite der Halbleitervorrichtung zu einem vorderseitigen Anschluss der Vorrichtung (z. B., wie dargestellt, den Kontakten 142, 138) bereit, während es die Anordnung der Isolierbereiche 143 zwischen benachbarten Vorrichtungen und den Substratisolierschichten 132 an der Rückseite der Vorrichtung ermöglicht, dass jede jeweilige Halbleitervorrichtung ein unabhängig angesteuertes Rückseitenpotential aufweist, das von dem Substratpotential und von dem Potential der Kanäle von benachbarten Vorrichtungen isoliert ist.
  • Mit Bezug auf 14 wird eine weitere integrierte Halbleitervorrichtung 1400 mit einer parallelen Kanalkonfiguration dargestellt, die ähnlich der oben im Zusammenhang mit 13 beschriebenen Halbleitervorrichtung 1300 mehrere Halbleitervorrichtungen aufweist. Die integriert Vorrichtung 1400 umfasst ferner eine rückseitige Sperrschicht 144 zwischen der parallelen stromleitenden Schicht 133 und den Pufferschichten 134. Die rückseitige Sperrschicht kann aus einem AlGaN- oder AlN-Material mit hohem Al-Anteil bestehen. Das Bereitstellen der rückseitigen Sperrschicht 144 zwischen der parallelen stromleitenden Schicht 133 und den Pufferschichten 134 erhöht die Durchbruchspannung der integrierten Vorrichtung 1400, indem Elektronen daran gehindert werden, von dem parallelen stromleitenden Bereich 133 zu den Kontakten 137, 138, 141, 142 zu wandern.
  • Die integrierte Halbleitervorrichtung 1400 umfasst ferner die Metallkanalverbindungen 145, die aus einem Metallmaterial bestehen und vom parallelen stromleitenden Bereich 133 zu den Kontakten 138, 142 verlaufen. Die Metallkanalverbindungen 145 können Vorteile gegenüber anderen Arten von Kanalverbindungen (wie z. B. Si-Kanalverbindungen) bei Vorrichtungen aufweisen, die Materialien mit hohem Al-Gehalt für die parallele stromleitende Schicht 133 nutzen, da das Implantieren von Si in AlGaN-Material mit hohem Al-Gehalt in nichtleitendem Material und somit in einer fehlerhaften Verbindung resultieren kann. Die Metallkanalverbindungen 145 können durch Ätzen der ausgewählten Bereiche für die Metallkanalverbindungen 145 aus der Oberfläche der integrierten Vorrichtung 1400 bis zum parallelen stromleitenden Bereich 133 und Füllen des geätzten Bereichs mit Metall ausgebildet werden. Bei dem zum Füllen der Metallkanalverbindungen 145 verwendeten Metall kann es sich um das gleiche Metall handeln, das für die Kontakte 137, 138, 141, 142 verwendet wurde, wie z. B. Ti, Al, TiN, W oder ein anderes geeignetes Metall oder Kombinationen davon.
  • Mit Bezug auf 15 wird eine Draufsicht einer integrierten Halbleitervorrichtung 1500 dargestellt. Die integrierte Halbleitervorrichtung 1500 umfasst vier einzelne Halbleitervorrichtungen 1551, 1552, 1553, 1554, die auf einem einzigen Substrat 1500 integriert sind. Jede Halbleitervorrichtung in der integrierten Halbleitervorrichtung 1500 umfasst einen jeweiligen Implantationsbereich 1502, 1505, 1508, 1511, von denen in jedem eine entsprechende implantierte Wanne 51 (4) unterhalb einer Oberfläche ausgebildet wird, und die aktiven Vorrichtungsbereiche 1503, 1506, 1509, 1512, wobei die Vorrichtungsschicht 54 (4) und die elektrischen Anschlüsse (z. B. die Kontakte 55, 57 und das Gate 56 aus 4) für jede Vorrichtung ausgebildet werden. Innerhalb jedes Implantationsbereichs 1502, 1505, 1508, 1511, jedoch außerhalb der entsprechenden aktiven Vorrichtungsbereiche 1503, 1506, 1509, 1512, befinden sich die Durchkontaktierungen 1501, 1504, 1507, 1510, die zur Bereitstellung einer sehr geringen Induktivität und eines niederohmiges Pfads von einer jeweiligen implantierten Wanne zu einem vorderseitigen Anschluss der entsprechenden Halbleitervorrichtung (z. B. einem Source- und/oder Drain-Kontakt) verwendet werden können. Die Halbleitervorrichtungen 1551, 1552, 1553, 1554 können wie oben in Bezug auf eine beliebige der 1 bis 14 beschriebene Halbleitervorrichtungen umfassen und umfassen vorzugsweise wenigstens eine Halbleitervorrichtung, wie sie in Bezug auf eine beliebige der 4 bis 14 beschrieben wurde. Vorstehend in Bezug auf die 4 bis 14 beschriebene Merkmale können verwendet werden, um jede jeweilige Halbleitervorrichtung mit einem unabhängig angesteuerten Rückseitenpotential, das vom Substratpotential isoliert ist, und/oder leitenden Bereichen, die von jenen der benachbarten Vorrichtungen isoliert sind, zu versehen.
  • Mit Bezug auf 16 wird eine Draufsicht einer weiteren integrierten Halbleitervorrichtung 1600 dargestellt. Die integrierte Halbleitervorrichtung 1600 umfasst zwei einzelne Halbleitervorrichtungen 1651, 1652, die auf einem einzigen Substrat integriert sind. Jede Halbleitervorrichtung umfasst einen aktiven Bereich 1610, 1620 mit mehreren (in diesem Fall vier) Durchkontaktierungen 1601–1608 an Anschlüssen für die Halbleitervorrichtungen 1651, 1652. Die Halbleitervorrichtungen 1651, 1652 können wie oben in Bezug auf eine beliebige der 1 bis 14 beschriebene Halbleitervorrichtungen umfassen und umfassen vorzugsweise wenigstens eine Halbleitervorrichtung, wie sie in Bezug auf eine beliebige der 4 bis 14 beschrieben wurde. Vorstehend in Bezug auf die 4 bis 14 beschriebene Merkmale können verwendet werden, um jede jeweilige Halbleitervorrichtung mit einem unabhängig angesteuerten Rückseitenpotential, das vom Substratpotential isoliert ist, und/oder leitenden Bereichen, die von jenen der benachbarten Vorrichtungen oder von anderen leitenden Bereichen innerhalb derselben Vorrichtung isoliert sind, zu versehen.
  • Die oben beschriebenen Halbleitervorrichtungen können zu zahlreichen Zwecken eingesetzt werden. Beispielsweise können die oben beschriebenen Strukturen und Prozesse zur Bildung aktiver Vorrichtungen in einem Substrat verwendet werden, das als Teil eines integrierten Schaltkreises betrieben wird. Zu allgemeinen Kategorien derartiger Vorrichtungen können Dioden, Bipolartransistoren („BJT”) und Feldeffekttransistoren („FET”) gehören.
  • Mit Bezug auf 17 werden schematische Darstellungen von Beispielen für integrierte Halbleitervorrichtungen gezeigt. Die schematischen Darstellungen umfassen (a) einen einzelnen Transistor; (b) ein Paar aus in Reihe zur Bildung einer Halbbrücke geschalteten Transistoren, (c) eine Gruppe aus vier zur Bildung einer Vollbrückenschaltung verbundenen Transistoren und (d) eine Gruppe aus sechs zur Bildung einer Drehstrombrücke verbundenen Transistoren. Parallel ausgebildete Transistorgruppen (d. h. wie in Anordnung (c) dargestellt) können zur Bildung von Hochgeschwindigkeitsschaltungen verwendet werden.
  • Mit Bezug auf 18 wird eine integrierte GaN-Halbleitervorrichtung 1800 dargestellt. Die Vorrichtung 1800 umfasst ein Substrat 202, die Pufferschichten 203 und eine Vorrichtungsschicht 204, die unter Verwendung der oben beschriebenen Materialien und Verfahren ausgebildet werden können. Die Vorrichtung 1800 umfasst ferner einen Drain-Kontakt 205, einen Source-Kontakt 206 und eine Gatestruktur 207, ausgebildet auf der Vorrichtungsschicht 204, die unter Verwendung der oben beschriebenen Materialien und Verfahren hergestellt werden können. Die Vorrichtung 1800 umfasst ferner eine Durchkontaktierung 200, die den Source-Kontakt 206 mit einer in dem Substrat 202 an der Rückseite der Vorrichtung 1800 ausgebildeten Wanne 201 verbindet.
  • Die Vorrichtung 1800 umfasst ferner eine Gateschutzdiode, die zwischen einer zweiten leitenden Wanne 211 in dem Substrat 202 ausgebildet ist, die auch als Gatewanne bezeichnet werden kann. Die Gateschutzdiode ist mit der Gatestruktur 207 über die Durchkontaktierung 212, das Gate-Pad 208 und den Metall-Leitungsweg 209 (oder andere Strukturen) verbunden. Die Gateschutzdiode schützt die Gatestruktur 207 vor hohen Spannungen, welche die Oxid-Durchbruchspannung des Gates überschreiten. Das Gate-Pad 208 wird auf einem Bereich der Vorrichtung 1800 ausgebildet, der von der Vorrichtungsschicht 204 durch eine Isolierschicht 210 isoliert ist. Der Isolierbereich 210 kann durch Abätzen der Vorrichtungsschicht 204 in dem gewünschten Bereich und/oder durch Implantieren von aus hochenergetischen Atomen bestehenden Materialien, wie z. B. Ni, Fe, V, oder einem anderen geeigneten Material in den Bereich in der Vorrichtungsschicht 204 ausgebildet werden, wodurch die Vorrichtungsschicht 204 beschädigt wird, um die Leitung zu verhindern. Der Metall-Leitungsweg 209, welcher die Gatestruktur 207 mit dem Gate-Pad 208 verbindet, kann z. B. aus mit Si und/oder Cu dotiertem Al bestehen. Alternativ dazu kann der Metall-Leitungsweg 209 aus dem gleichen Metallmaterial, das zur Herstellung der oben beschriebenen Drain- und Source-Kontakte 205, 206 verwendet wurde, oder einem Poly-Si-Material, das besonders vorteilhaft sein kann, wenn im Herstellungsprozess anschließend hohe Temperaturen eingesetzt werden, bestehen.
  • Die Durchkontaktierung 212 verläuft vom Gate-Pad 208 zur Gatewanne 211. Bei der Gatewanne 211 handelt es sich um einen leitenden Wannenbereich, der vorzugsweise aus einem Material mit zum Substrat 202 entgegengesetzter Dotierung besteht. Beispielsweise kann die Gatewanne 211 aus n-leitendem Material bestehen und kann das Substrat 202 ein p-leitendes Substrat sein, wodurch eine p-n-Zenerdiode zwischen der Gatewanne 211 und dem Substrat 202 als Gateschutzdiode entsteht. In einer bevorzugten Ausführungsform besteht die Gatewanne 211 aus einem stark dotierten n-leitenden Material, das über einem stark dotierten p-leitenden Material ausgebildet ist, das sich über dem p-leitenden Substrat 202 befindet. Eine derartige Diode kann verwendet werden, um zwischen dem Gate-Pad 208 und dem Substrat 202 fließenden Strom zu blockieren, bis eine kritische Spannung erreicht ist, woraufhin Strom zwischen dem Gate-Pad 208 und dem Substrat 202 fließt. Negative Spannung an der Gatestruktur 207 erzeugt einen Strom mit einer niedrigen Vorspannung von der in Durchlassrichtung vorgespannten p-n-Diode. Anders als herkömmliche Gateschutzdioden, welche die Gatestruktur 207 mit einem Source-Kontakt 206 verbinden können, ermöglicht die in Vorrichtung 1800 gezeigte Anordnung, dass ein Überstrom zum Substrat 202 über die Durchkontaktierungen 200, 212 statt zum Source-Kontakt 206 fließt.
  • Während die Vorrichtung 1800, die mit Bezug auf 8 beschrieben wurde, Schutz für die Gatestruktur 207 und andere Elemente der Vorrichtung 1800 bereitstellt, kann es zu Problemen kommen, da die Spannung, bei welcher der Strom durch die Gateschutzdiode fließt, auf der Spannung zwischen der Gatestruktur 207 und dem Substrat 202 basiert. Somit geht beim Vorspannen des Substrats 202 ein gewisser Grad an Unabhängigkeit verloren.
  • Mit Bezug auf 19 wird eine weitere integrierte GaN-Halbleitervorrichtung 1900 dargestellt, wobei eine Gateschutzdiode durch eine Gatewanne 211 gebildet wird, die in der Wanne 221 enthalten ist. Die Gateschutzspannung der Gateschutzdiode wird durch die Gate-Source-Vorspannung der Vorrichtung 1900 statt durch die Gate-Substrat-Vorspannung (wie in der Vorrichtung 1800 aus 18) eingestellt, so dass eine unabhängige Substratvorspannung möglich wird. Obwohl dies nicht in 19 dargestellt ist, versteht sich, dass die oben in Bezug auf die 1 bis 17 beschriebenen Isoliertechniken und -strukturen genutzt werden können, um die Wanne 221 weiter von dem Substrat 202 und den Pufferschichten 203 zu isolieren.
  • Mit Bezug auf 20 wird eine weitere integrierte aktive GaN-Halbleitervorrichtung 2000 dargestellt. Die Vorrichtung 2000 umfasst mehrere in Durchlassrichtung vorgespannte, in Reihe geschaltete Dioden in einer SOI-Schicht 224 zur Bildung einer Gateschutzschaltung. Die Vorrichtung 2000 wird auf einem SOI-Substrat ausgebildet, das ein Substrat 202, eine vergrabene Oxidschicht 223 und eine SOI-Schicht 224 umfasst.
  • Die SOI-Schicht 224 kann ein n-leitendes Material sein. Dioden werden in der SOI-Schicht 224 aus (z. B. p-leitenden) implantierten leitenden Bereichen 225 und stark dotierten (z. B. n-leitenden) Tunnelbereichen 226 ausgebildet, so dass der Übergang zwischen den leitenden Bereichen 225 und den Tunnelbereichen 226 eine tunnelartige Anordnung bildet. Bei einem Tunnelkontakt handelt es sich um einen Kontakt, bei dem die Dotierung im p-n-Übergang so hoch ist (z. B. ca. 1e20 Atome/cm3), dass keine Spannung gesperrt werden kann. Ein derartiger Kontakt kann vorliegen, wenn Elektronen im n-Bereich direkt (also wie durch einen Tunnel) in das Valenzband des p-Bereichs übergehen können. So tritt er, obwohl ein p-n-Übergang vorliegt, als eine ohmsche oder leitende Verbindung auf. In einer bevorzugten Ausführungsform kann jede Diode einen Spannungsabfall von ca. einem Volt erzeugen, so dass fünf in Reihe geschaltete Dioden einen Spannungsabfall von ca. fünf Volt erzeugen würden. Obwohl ein SOI-Substrat die Kosten für die Herstellung der Vorrichtung 2000 erhöhen kann, erfordert die oben beschriebene Anordnung weniger Implantationsschritte als alternative Anordnungen und stellt eine natürliche Isolierung für die aktiven Elemente der Vorrichtung 2000 vom Substrat 202 bereit.
  • Mit Bezug auf 21 wird eine weitere integrierte aktive GaN-Halbleitervorrichtung 2100 dargestellt. Die Vorrichtung 2100 umfasst ein Substrat 202, das ein p-leitendes Substrat sein kann, und eine leitende Wanne 201 und eine Gatewanne 211, bei denen es sich um implantierte leitende Wannen des n-Typs handeln kann.
  • Die Vorrichtung 2100 umfasst mehrere GaN-Schichten, die als Gate-Dielektrika zur Bildung einer eingelassenen FET-Vorrichtung mit einem zwischen der Gatewanne 211 und der Wanne 201 ausgebildeten Rückkanalbereich 228 verwendet werden. Die Vorrichtung 2100 kann so konfiguriert sein, dass sie ähnlich einer herkömmlichen MOSFET-Vorrichtung arbeitet. In der Vorrichtung 2100 fungieren der Wannenbereich 201 und der Gatewannenbereich 211 als ein Drain- bzw. ein Source-Anschluss für den eingelassenen FET, während das Gate-Pad 208 als ein Gate für den eingelassenen FET fungiert. Die Durchkontaktierung 222 schließt das Gate-Pad 208 zur Gatewanne 211 kurz und die Durchkontaktierung 227 schließt die Wanne 201 zum Substrat 202 kurz. In dieser Konfiguration fungiert die Wanne 201 als ein Source-Anschluss für den vergrabenen FET. Ein an das Gate-Pad 208 angelegtes Potential verursacht die Ansammlung von Elektronen in dem Rückkanalbereich 228, wodurch der eingelassene FET auf einen „Ein”-Zustand gestellt wird, so dass Strom zwischen dem Anschluss 205 oder dem Substrat 202 und dem Gate-Pad 208 fließen kann und eine an dem Gate-Pad 208 anliegende Spannung begrenzt wird.
  • Mit Bezug auf 22A wird eine weitere integrierte aktive GaN-Halbleitervorrichtung 2200 dargestellt. Bei der Vorrichtung 2200 handelt es sich um eine GaN-FET-Vorrichtung mit zwei Durchkontaktierungen 230, 231, die sich bis in die leitende Wanne 221 erstrecken. Eine erste mit einem Source-Kontakt 206 verbundene Durchkontaktierung 230 erstreckt sich bis in einen ohmschen Bereich 232, der in der leitenden Wanne 221 ausgebildet ist. Der ohmsche Bereich 232 kann mittels einer hochdosierten Implantation eines Materials mit der gleichen Ladungsträgerart (d. h. n-leitendes oder p-leitendes Material) wie jene, die zur Ausbildung der leitenden Wanne 221 verwendet wurde, ausgebildet werden. Beispielsweise kann die leitende Wanne 221 aus einem p-leitenden Material mit einer Konzentration von ca. 1e16 Atomen/cm3 ausgebildet werden und kann der ohmsche Bereich 232 mit einer Konzentration von 5e18 Atomen/cm3 ausgebildet werden. Eine zweite mit einem Drain-Kontakt 205 verbundene Durchkontaktierung 231 erstreckt sich bis in und erzeugt einen Schottky-Kontakt mit der leitenden Wanne 221.
  • Bei einer Sperrvorspannung der Vorrichtung 2200 (z. B. wenn der Drain-Kontakt 205 positiv im Vergleich zum Source-Kontakt 206 ist und die Gatestruktur 207 eine Vorspannung von null aufweist) sperrt die durch die leitende Wanne 221 und den Bereich 231 gebildete Schottky-Diode den Stromfluss von der Durchkontaktierung 231 in den Wannenbereich 221. Wenn die Vorspannung des Drain-Kontakts 205 negativ im Vergleich zu der des Source-Kontakts 206 wird, fließt Strom durch den ohmschen Bereich 232 in und durch die leitende Wanne 221 und bis zum Drain-Kontakt 205, während die Gatevorspannung bei null bleibt (und der FET in einem „Aus”-Zustand bleibt).
  • Die Vorrichtung 2200 stellt einen Stromfluss zwischen dem Source-Kontakt 206 und dem Drain-Kontakt 205 mit einem geringeren Leistungsverlust her, wenn das Gate 207 auf „Aus” steht. Beispielsweise kann eine herkömmliche Schwellenspannung für einen GaN-FET ca. 2,1 Volt betragen. Der Spannungsabfall an der durch den Bereich 231 und die Wanne 221 gebildeten Diode liegt hingegen lediglich bei ca. 0,7 Volt, während der Source-Kontakt 206 elektrisch mit der leitenden Wanne 221 über die Durchkontaktierung 230 verbunden ist. Somit führt bei konstantem Strom der Stromfluss durch die Vorrichtung 2200, wenn sich das Gate in einem „Aus”-Zustand befindet, zu einem Spannungsabfall, der ca. 33% von dem beträgt, der bei einer herkömmlichen GaN-FET-Vorrichtung festzustellen ist.
  • Mit Bezug auf 22B wird eine weitere integrierte aktive GaN-Halbleitervorrichtung 2200B dargestellt. Die Vorrichtung 2200B umfasst ähnliche Merkmale wie jene, die im Zusammenhang mit der Vorrichtung 2200 erörtert wurden, umfasst jedoch ferner einen zweiten ohmschen Bereich 232B, der in der Wanne 221 unter der Durchkontaktierung 231 ausgebildet ist. Der zweite ohmsche Bereich 232B kann mittels einer hochdosierten Implantation eines Materials mit der entgegengesetzten Ladungsträgerart (d. h. n-leitendes oder p-leitendes Material) als jene, die zur Ausbildung der leitenden Wanne 221 und des ohmschen Bereichs 232 verwendet wurde, ausgebildet werden, wodurch ein PIN-Übergang gebildet wird.
  • Mit Bezug auf 23 wird eine weitere integrierte GaN/Si-Halbleitervorrichtung 2300 dargestellt. Die Vorrichtung 2300 umfasst einen eingelassenen Si-FET unter Verwendung der Pufferschichten 203 als Gateisolatoren. Die Vorrichtung 2300 umfasst ein Substrat 202, die Pufferschichten 203, die Vorrichtungsschicht 204, die Kontakte 205, 206, die Gatestruktur 207 und die leitende Wanne 201, die mit ähnlichen Materialien und Verfahren ausgebildet werden können wie die oben in Bezug auf die Vorrichtung 2100 (21) beschriebenen Elemente. Die Vorrichtung 2300 umfasst ferner einen Isolierbereich 210, eine erste Durchkontaktierung 222, eine zweite Durchkontaktierung 227, eine Si-FET-Wanne 241 und einen Rückkanalbereich 228 zwischen der leitenden Wanne 201 und der Si-FET-Wanne 241, die ebenfalls mit ähnlichen Materialien und Verfahren ausgebildet werden können wie die oben in Bezug auf die Vorrichtung 2100 (21) beschriebenen Elemente. Die Vorrichtung 2300 umfasst ferner eine unabhängige Drain- und Gatestruktur für den Si-FET. Die Si-Gatestruktur 243 und der Si-FET-Drain 242 können mit ähnlichen Materialien und Verfahren wie das oben in Bezug auf die Vorrichtung 1800 (18) beschriebene Gate-Pad 208 oder mittels anderer bekannter geeigneter Materialien und Verfahren ausgebildet werden.
  • Die Vorrichtung 2300 umfasst weiterhin die Isolierstruktur 240, die für eine oder mehrere der oben in Bezug auf die 4 bis 22 beschriebenen Isolieranordnungen, wie z. B. den Unterdrückungsbereich 111 (11), das Isolationsimplantat 131 (12) oder den Isolierbereich 143 (13), steht. Es versteht sich jedoch, dass die Isolierstruktur 240 für beliebige andere der oben beschriebenen Isolieranordnungen sowie herkömmliche im Stand der Technik bekannte Isoliermethoden stehen kann.
  • Mit Bezug auf 24 wird eine weitere integrierte GaN/Si-Halbleitervorrichtung 2400 dargestellt. Die Vorrichtung 2400 umfasst ein Substrat 202, die Pufferschichten 203, die Vorrichtungsschicht 204, die Kontakte 205, 206, die GaN-Gatestruktur 207 und die leitende Wanne 201, die mit oben beschriebenen Materialien und Verfahren ausgebildet werden können. Die Vorrichtung 2400 umfasst ferner den Isolierbereich 210, die Durchkontaktierung 222, die Durchkontaktierung 227, die FET-Wanne 241 und den Rückkanalbereich 228 zwischen der leitenden Wanne 251 und der FET-Wanne 241, die ebenfalls mit oben beschriebenen Materialien und Verfahren ausgebildet werden können.
  • Die Vorrichtung 2400 umfasst einen unabhängigen FET-Source-Kontakt 244 und -Drain-Kontakt 242 sowie ein unabhängiges MOS-Gate 243, das in die Vorrichtungsschicht 204 und die Pufferschichten 203 eingelassen ist. Das Gate 243 kann durch Ätzen durch die Vorrichtungsschicht 204 und teilweise durch die Pufferschichten 203, bis eine AlN-Keimbildungsschicht in den Pufferschichten 203 erreicht ist, erzielt werden. Selektives Ätzen von GaN kann durch die Zugabe von O2 während des Ätzschritts oder durch ein beliebiges anderes geeignetes, im Stand der Technik bekanntes Verfahren erreicht werden.
  • Die Vorrichtung 2400 umfasst ferner einen niedrig dotierten Verarmungsbereich 250 zwischen der FET-Wanne 241 und einem Rückkanalbereich 228. Vorzugsweise weist der Verarmungsbereich 250 eine niedrigere Dotierungsmittelmenge (z. B. im Bereich von etwa 1e14 bis 1e17/cm2) als die FET-Wanne 241 und die FET-Source-Wanne 251 auf (z. B. können die Wannen 241 und 251 mit 1e17 bis 1e19/cm2 dotiert sein). Dadurch erhöht sich die Durchbruchspannung des integrierten Si-FET. Die Vorrichtung 2400 stellt die Fähigkeit bereit, p-Kanal-Transistoren in Si mit n-Kanal-Transistoren in GaN zu integrieren, so dass Schaltungen vom CMOS-Typ (Complementary Metal Oxide Semiconductor) möglich sind. Beispielsweise kann die Wanne 202 durch Implantation von Antimon mit einer Dosis von 4–8e16/cm3 zur Bildung einer n-leitenden Wanne ausgebildet werden. In den Bereich 250 können 1e17/cm3 Bor zur Bildung einer p-leitenden Drift-Wanne implantiert werden, woraus sich eine Drift-Wanne mit einer p-leitenden Nettodotierung von 2e16/cm3 ergibt. In die Bereiche 241 und 251 können 1e18 Bor zur Bildung von stark dotierten ohmschen Kontaktbereichen implantiert werden. Der zwischen der Drift-Wanne 250 und der Wanne 202 gebildete p-n-Übergang sperrt die Spannung, wenn die an den Kontakt 242 angelegte Si-FET-Drainspannung negativ ist und sich der Rückkanalbereich 228 in der „Aus”-Stellung befindet. Eine negative Vorspannung an Gate 243 führt zur Ansammlung von Defektelektronen im Bereich 228, so dass die Vorrichtung auf „Ein” geschaltet wird. Strom kann dann vom Anschluss 244 durch die p-leitende Wanne 251, durch den Rückkanalbereich 228, in die Drift-Wanne 250 und hinaus durch den Kontaktbereich 241 und den Anschluss 242 fließen.
  • Die Vorrichtung 2400 umfasst die Isolierstrukturen 240, welche die leitende Wanne 201 und die Wannen 241, 251 trennen. Die Isolierstrukturen 240 in 24 stehen jeweils für eine oder mehrere der oben in Bezug auf die 4 bis 22 beschriebenen Isolieranordnungen, wie z. B. den Unterdrückungsbereich 111 (11), das Isolationsimplantat 131 (12) oder den Isolierbereich 143 (13). Es versteht sich jedoch, dass die Isolierstruktur 240 für beliebige andere der oben beschriebenen Isolieranordnungen sowie herkömmliche im Stand der Technik bekannte Isoliermethoden stehen kann.
  • Mit Bezug auf 25A wird eine weitere integrierte GaN/Si-Halbleitervorrichtung 2500 dargestellt. Die Vorrichtung 2500 umfasst ähnliche Elemente wie oben in Bezug auf die Vorrichtung 2400 (24) beschrieben und die Beschreibung dieser Elemente wird an dieser Stelle nicht wiederholt. Die Vorrichtung 2500 umfasst ferner ein Dielektrikum mit hoher Dielektrizitätszahl („High-k”) 260 um das Si-Gate 243. Das High-k-Dielektrikum 260 bezieht sich auf jenes Material, das eine höhere Dielektrizitätszahl aufweist als das Siliciumdioxid oder ähnliche Materialien, die typischerweise bei der Ausbildung von Gatestrukturen verwendet werden. Die Hinzufügung des High-k-Dielektrikums 260 erhöht die Gatekapazität, während sie die Möglichkeit eines Leckstroms verringert. Das High-k-Dielektrikum 260 kann aus bekannten geeigneten Materialien ausgebildet werden und wird vorzugsweise aus Materialien aus der Familie der AlHfSiOx-Materialien, wie z. B. Aluminiumhafniumsilicat, Aluminiumhalfniumdioxid, ausgebildet. Die geeignetsten Zusammensetzungen aus Al, Hafnium (Hf) und Si in dem High-k-Dielektrikum 260 können variieren. Das High-k-Dielektrikum 260 kann mittels eines Niedertemperaturverfahrens, z. B. unter Verwendung von Verfahren wie etwa Atomlagenabscheidung („ALD”), plasmaunterstützter chemischer Gasphasenabscheidung („PECVD”) oder anderen geeigneten Abscheidungsverfahren, vor der Ausbildung der Gatestruktur 243 abgeschieden werden. In einer weiteren Ausführungsform der Vorrichtung 2500 kann eine mit der Abscheidung eines Dielektrikums kombinierte Si-Oxidationsmethode oder Niedertemperatur-Oxidationsmethode verwendet werden, um ähnliche Vorteile bei der Si-Gatestruktur 243 bereitzustellen.
  • In einer weiteren in 25B dargestellten Ausführungsform umfasst die Vorrichtung 2500B eine Gatestruktur 243B mit einem High-k-Isolator 260B, die vollständig durch die Puffschichten 203 geätzt ist. Daraus ergibt sich eine Gatestruktur, die ohne Pufferschichtmaterial zwischen dem High-k-Gateoxid und der Gatestruktur 243 ausgebildet ist. Zu den Vorteilen gehören, dass zum Einschalten der Vorrichtung eine niedrigere Gatespannung erforderlich ist und dass der Versenkungsschritt mit dem Ätzschritt der Durchkontaktierung 222 kombiniert werden kann, wodurch sich die Kosten und Komplexität der Herstellung verringern lassen.
  • Mit Bezug auf 26 wird eine weitere GaN-Transistorvorrichtung 2600 dargestellt. Die Vorrichtung 2600 umfasst ein Substrat 302, bei dem es sich z. B. um Si, SiC oder ein anderes Halbleitermaterial handeln kann, und eine in dem Substrat 302 ausgebildete leitende Wanne 301, die mit einem Source-Kontakt 309 über eine erste Durchkontaktierung 300 verbunden ist. Die leitende Wanne 301 deckt den Bereich unterhalb des aktiven Teils der Vorrichtungsschicht 304 ab. Die Vorrichtung 2600 umfasst ferner eine zweite Durchkontaktierung 307, die einen ohmschen Kontakt mit dem die leitende Wanne 301 umgebenden Bereich herstellt, so dass eine benachbarte ohmsche Wanne 305 entsteht. Die leitende Wanne 301 kann aus einem hochdotierten p-leitenden Si-Material ausgebildet werden und die ohmsche Wanne 305 kann aus einem hochdotierten n-leitenden Si-Material ausgebildet werden, so dass der nicht implantierte Teil des Substrats 302 zwischen der leitenden Wanne 301 und der ohmschen Wanne 305 ein niedriger dotiertes Material ist.
  • Die Vorrichtung 2600 nutzt vorteilhafterweise die Halbleitereigenschaften des Substrats 302, um die Vorrichtung 2600 vor hohen Spannungsspitzen zum Drain-Kontakt 306 zu schützen. Die leitende Wanne 301, die ohmsche Wanne 305 und der Teil des Substrats 302 zwischen der leitenden Wanne 301 und der ohmschen Wanne 305 bilden eine pin-Diode. Bei hohen Spannungsspitzen an Drain-Kontakt 306 würden an der zwischen der leitenden Wanne 301 und der ohmschen Wanne 305 gebildeten pin-Diode Lawinenbedingungen eintreten, die dazu führen, dass Ladung über das Substrat 302 zur leitenden Wanne 301 übertragen wird. Die leitende Wanne 301, die ohmsche Wanne 305 und das Substrat 301 können so dotiert sein, dass die Lawinenbedingungen über die pin-Diode ausgelöst würden, bevor die Energie der hohen Spannungsspitzen eine kritische Spannung erreicht, die zur Beschädigung oder Zerstörung der Vorrichtung 2600 führen könnte. Es versteht sich, dass oben in Bezug auf die 1 bis 25 beschriebene Isolierstrukturen ebenfalls in die Vorrichtung 2600 eingefügt werden können, um die Vorrichtung 2600 sowie die leitende und die ohmsche Wanne 301, 305 von benachbarten Strukturen und Vorrichtungen zu isolieren.
  • Mit Bezug auf 27 wird eine weitere integrierte aktive GaN-Halbleitervorrichtung 2700 dargestellt. Die Vorrichtung 2700 umfasst eine in eine GaN-Vorrichtung integrierte bipolare Transistorvorrichtung, welche die Durchkontaktierungen 400, 473, 474 nutzt. Der GaN-Teil der integrierten Vorrichtung 2700 wird aus dem GaN-Drain 466, der GaN-Source 468 und dem GaN-Gate 469 gebildet, die gemäß oben beschriebenen Ausführungsformen ausgebildet und betrieben werden können. In der Vorrichtung 2700 befindet sich die Wanne 401 in der SOI-Schicht 224 in dem Bereich unter dem aktiven Bereich der Vorrichtungsschicht 204 der GaN-Vorrichtung und isoliert das Rückseitenpotential der GaN-Vorrichtung.
  • Wie in 27 dargestellt, umfasst die Vorrichtung 2700 eine SOI-Isolierstruktur, wie oben in Bezug auf die Vorrichtung 2000 (20) beschrieben. In einer Ausführungsform ist die Wanne 401 eine p-leitenden Wanne und wird die SOI-Schicht 224 aus einem n-leitenden Material ausgebildet. Es versteht sich jedoch, dass eine beliebige der oben mit Bezug auf die 1–26 beschriebenen Isolierstrukturen stattdessen oder zusätzlich verwendet werden kann. Ferner kann in einer alternativen Ausführungsform die Vorrichtung 2700 die Wanne 401 auch nicht enthalten oder kann andere Arten der rückseitigen Isolierung umfassen.
  • Der bipolare Teil der integrierten Vorrichtung 2700 wird durch einen bipolaren Drain-Kontakt 472 und einen bipolaren Basiskontakt 471 gebildet. Obwohl dies in 27 nicht dargestellt ist, können der bipolare Basiskontakt 471 und der bipolare Drain-Kontakt 472 von den aktiven GaN-Bereichen der Vorrichtungsschicht 204 durch eine oder mehrere der oben mit Bezug auf die 4–26 beschriebenen Isolieranordnungen, wie z. B. den Unterdrückungsbereich 111 (11), das Isolationsimplantat 131 (12) oder den Isolierbereich 143 (13), isoliert sein.
  • Der bipolare Teil der integrierten Vorrichtung 2700 wird unter Verwendung der Durchkontaktierungen 473 und 474 „vergraben”. Der bipolare Drain 472 der Vorrichtung 2700 wird unter Verwendung einer implantierten Wanne 470 mit einer Dotierung im Bereich von 1e16 bis 1e19/cm2 gebildet, in welche sich die Durchkontaktierung 474 von dem bipolaren Drain-Kontakt 472 aus erstreckt. Die Wanne 470 kann ein p-leitendes Material in der n-leitenden SOI-Schicht 224 sein. In einer alternativen Ausführungsform kann eine weitere Wanne (nicht dargestellt) unter dem bipolaren Basisanschluss 471 implantiert sein, um den Kontakt weiter zu verbessern, oder die Wanne 401 kann aus hoch und niedrig dotierten Bereichen bestehen, um die Durchbruchspannung zu erhöhen. Ein Beispiel sind Wannenbereiche 401 und 470, in die Bor mit einer Dichte von 1e18/cm3 implantiert wurde, mit einer zu 1e17/cm3 dotierten SOI-Schicht. Die Durchkontaktierung 474 stellt den Kontakt mit der SOI-Schicht her, während die Durchkontaktierungen 400 und 474 mit den Kollektor- und Emitterbereichen 401 bzw. 470 verbunden sind. Wenn eine negative Vorspannung an Anschluss 471 angelegt wird, wird die SOI-Schicht im Verhältnis zu den Emitter- und Kollektorbereichen 470 und 401 negativ vorgespannt. Defektelektronen können dann durch die SOI-Schicht in den Bereich zwischen Wanne 401 und 470 leiten.
  • Die vorstehende Beschreibung und die Zeichnungen sind lediglich als veranschaulichend für konkrete Ausführungsformen zu betrachten, welche die in dieser Schrift beschriebenen Merkmale und Vorteile umsetzen. Es können Änderungen und Ersetzungen gegenüber den konkreten Verfahrensbedingungen vorgenommen werden. Demnach gelten die Ausführungsformen der Erfindung nicht als durch die vorstehende Beschreibung und die Zeichnungen, sondern lediglich als durch die Elemente in den Ansprüchen eingeschränkt.

Claims (45)

  1. Transistorvorrichtung, die Folgendes umfasst: ein Substrat; wenigstens eine innere Schicht, umfassend ein Verbundhalbleitermaterial; eine Vorrichtungsschicht, umfassend einen stromleitenden Bereich; wenigstens einen auf der Vorrichtungsschicht ausgebildeten Kontakt und eine leitende Wanne, die elektrisch mit dem Kontakt durch die innere Schicht verbunden ist, wobei die leitende Wanne elektrisch in wenigstens einer Polarität der Vorspannung von dem umgebenden Material isoliert ist.
  2. Transistorvorrichtung nach Anspruch 1, wobei die leitende Wanne eine Dotierung von zum umgebenden Material entgegengesetzter Polarität aufweist.
  3. Transistorvorrichtung nach Anspruch 1, wobei die leitende Wanne eine Dotierung aufweist und das umgebende Material im Wesentlichen undotiert ist.
  4. Transistorvorrichtung nach Anspruch 1, wobei das Verbundhalbleitermaterial der wenigstens einen inneren Schicht Folgendes umfasst: Aluminiumnitrid; Aluminiumgalliumnitrid und Galliumnitrid.
  5. Transistorvorrichtung nach Anspruch 1, wobei das Substrat wenigstens eines der Folgenden umfasst: Silicium; Siliciumcarbid; Saphir; Aluminiumnitrid; Galliumnitrid und Galliumarsenid.
  6. Transistorvorrichtung nach Anspruch 1, ferner umfassend eine auf dem Substrat ausgebildete Isolierschicht und ein auf der Isolierschicht ausgebildetes dotiertes leitendes Material.
  7. Transistorvorrichtung nach Anspruch 1, wobei das umgebende Material ein p-leitendes Substrat umfasst und die leitende Wanne ein n-leitendes Material umfasst.
  8. Transistorvorrichtung nach Anspruch 1, wobei das umgebende Material ein n-leitendes Substrat umfasst und die leitende Wanne ein p-leitendes Material umfasst.
  9. Transistorvorrichtung nach Anspruch 1, wobei das umgebende Material im Wesentlichen nichtleitend ist und die leitende Wanne ein leitendes Material umfasst.
  10. Transistorvorrichtung nach Anspruch 1, wobei die leitende Wanne in das Substrat implantiertes leitendes Material umfasst.
  11. Transistorvorrichtung nach Anspruch 1, wobei die leitende Wanne eine Schicht aus über dem Substrat ausgebildetem leitenden Material umfasst.
  12. Transistorvorrichtung nach Anspruch 1, ferner umfassend eine leitende Durchkontaktierung, die von der Oberseite der Vorrichtungsschicht zur leitenden Wanne verläuft und den Kontakt elektrisch mit der leitenden Wanne verbindet.
  13. Transistorvorrichtung nach Anspruch 12, wobei die leitende Durchkontaktierung Wolfram oder Kupfer umfasst.
  14. Transistorvorrichtung nach Anspruch 12, wobei die leitende Durchkontaktierung Aluminium, Silicium oder Gold umfasst.
  15. Transistorvorrichtung nach Anspruch 12, ferner umfassend eine Mehrzahl von leitenden Wannen.
  16. Transistorvorrichtung nach Anspruch 15, ferner umfassend: einen Source-Kontakt und einen Drain-Kontakt, die auf der Vorrichtungsschicht ausgebildet sind; und eine zwischen dem Source-Kontakt und dem Drain-Kontakt auf der Vorrichtungsschicht ausgebildete Gatestruktur, wobei die Mehrzahl von leitenden Wannen eine pin-Diode bildet und wobei jeweilige leitende Wannen elektrisch mit den Source- und Drain-Kontakten verbunden sind.
  17. Transistorvorrichtung nach Anspruch 15, ferner umfassend: einen Source-Kontakt und einen Drain-Kontakt, die auf der Vorrichtungsschicht ausgebildet sind; und eine zwischen dem Source-Kontakt und dem Drain-Kontakt auf der Vorrichtungsschicht ausgebildete Gatestruktur, wobei die Mehrzahl von leitenden Wannen eine Reihe von P-N-Dioden bildet und wobei jeweilige leitende Wannen elektrisch mit einem der Source- und Drain-Kontakte und der Gatestruktur verbunden sind.
  18. Transistorvorrichtung nach Anspruch 17, wobei abwechselnde P-N-Dioden in der Reihe von P-N-Dioden einen Tunnelübergang umfassen.
  19. Transistorvorrichtung nach Anspruch 15, wobei wenigstens eine aus der Mehrzahl von leitenden Wannen eine Schottky-Verbindung zu einer leitenden Durchkontaktierung aufweist.
  20. Transistorvorrichtung nach Anspruch 15, wobei wenigstens eine aus der Mehrzahl von leitenden Wannen einen ohmschen Bereich an einer Verbindung zu einer leitenden Durchkontaktierung aufweist.
  21. Transistorvorrichtung nach Anspruch 1, ferner umfassend eine zwischen dem Substrat und der leitenden Wanne ausgebildete Mehrzahl von leitenden Schichten, wobei die Mehrzahl von leitenden Schichten abwechselnd dotierte Polaritäten aufweist.
  22. Transistorvorrichtung nach Anspruch 1, ferner umfassend: einen ersten stromleitenden Bereich in der Vorrichtungsschicht und einen zweiten stromleitenden Bereich in der leitenden Wanne.
  23. Transistorvorrichtung nach Anspruch 22, ferner umfassend eine durch die inneren Schichten verlaufende Kanalverbindung, welche den ersten mit dem zweiten stromleitenden Bereich verbindet.
  24. Transistorvorrichtung nach Anspruch 23, wobei die Kanalverbindung wenigstens eines von Wolfram, Aluminium mit Titannitrid oder Silicium umfasst.
  25. Transistorvorrichtung nach Anspruch 1, wobei die Transistorvorrichtung Teil eines integrierten Schaltkreises ist, der eine Mehrzahl von Transistorvorrichtungen umfasst.
  26. Transistorvorrichtung nach Anspruch 25, wobei jeweilige Substrate unterhalb der Transistorvorrichtungen elektrisch in wenigstens einer Polarität isoliert sind.
  27. Transistorvorrichtung nach Anspruch 25, wobei der integrierte Schaltkreis eine Mehrzahl von jeweiligen stromleitenden Bereichen für jede Transistorvorrichtung aufweist, wobei die Mehrzahl der jeweiligen stromleitenden Bereiche voneinander durch Isolierstrukturen isoliert sind.
  28. Transistorvorrichtung nach Anspruch 25, wobei die Mehrzahl von Transistorvorrichtungen eine zweite Transistorvorrichtung beinhaltet, die Folgendes umfasst: einen auf der Vorrichtungsschicht ausgebildeten Kontakt, der elektrisch mit einem anderen jeweiligen stromleitenden Bereich verbunden ist; und eine zweite leitende Wanne, die elektrisch mit dem Kontakt der zweiten Transistorvorrichtung durch die innere Schicht verbunden ist.
  29. Transistorvorrichtung nach Anspruch 27, wobei die Isolierstrukturen in einer stromleitenden Schicht ausgebildete Dioden umfassen, um die jeweiligen stromleitenden Bereiche zu trennen.
  30. Transistorvorrichtung nach Anspruch 29, wobei die Dioden implantierte leitende Bereiche mit einer ersten Dotierungspolarität und Tunnelbereiche mit einer zweiten Dotierungspolarität umfassen.
  31. Transistorvorrichtung nach Anspruch 25, wobei sich wenigstens zwei der Mehrzahl von Transistorvorrichtungen einen gemeinsamen Kontakt teilen
  32. Transistorvorrichtung nach Anspruch 1, ferner umfassend einen Source-Kontakt, einen Drain-Kontakt und eine Metalloxid-Halbleitergatestruktur, wobei die Metalloxid-Halbleitergatestruktur über einem Rückkanalbereich zur Ansammlung von Elektronen positioniert ist.
  33. Transistorvorrichtung nach Anspruch 1, ferner umfassend: einen Source-Kontakt, wobei der Source-Kontakt elektrisch mit der leitenden Wanne durch die innere Schicht verbunden ist; einen Drain-Kontakt, der elektrisch mit einer zweiten leitenden Wanne durch die innere Schicht verbunden ist; eine geätzte Öffnung in der Vorrichtungsschicht zwischen dem Source- und dem Drain-Kontakt; eine zumindest teilweise in der geätzten Öffnung ausgebildete Gatestruktur und einen Rückkanal-Verarmungsbereich zur Ansammlung von zwischen der leitenden Wanne und der zweiten leitenden Wanne gebildeten Elektronen.
  34. Transistorvorrichtung nach Anspruch 33, ferner umfassend einen zwischen entweder der leitenden Wanne oder der zweiten leitenden Wanne und dem Rückkanalbereich gebildeten Verarmungsbereich, wobei der Verarmungsbereich eine niedrigere Dotierungsmittelmenge aufweist als die leitende Wanne.
  35. Transistorvorrichtung nach Anspruch 34, ferner umfassend ein die geätzte Öffnung überziehendes Dielektrikum, wobei das Dielektrikum eine höhere Dielektrizitätszahl aufweist als die Gatestruktur.
  36. Verfahren zum Herstellen einer Transistorvorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats; Ausbilden einer leitenden Wanne, wobei die leitende Wanne elektrisch in wenigstens einer Polarität der Vorspannung vom umgebenden Material isoliert ist; Ausbilden von wenigstens einer inneren Schicht über dem Substrat und der leitenden Wanne; Ausbilden einer Vorrichtungsschicht über der inneren Schicht; Ausbilden eines Kontakts auf einer Oberfläche der Vorrichtungsschicht; Ausbilden einer leitenden Durchkontaktierung, die durch die Vorrichtungsschicht und die innere Schicht zur leitenden Wanne verläuft und den Kontakt elektrisch mit der leitenden Wanne verbindet.
  37. Verfahren nach Anspruch 36, wobei das Ausbilden der leitenden Wanne das Implantieren eines Dotierungsmittels in das Substrat umfasst.
  38. Verfahren nach Anspruch 37, wobei das Dotierungsmittel Bor umfasst.
  39. Verfahren nach Anspruch 36, wobei das Ausbilden der leitenden Wanne ferner Folgendes umfasst: Durchführen einer Siliciumoxidation auf dem Substrat; Ausbilden einer Fotolackstruktur über dem Substrat; Entfernen von Siliciumoxid von innerhalb des strukturierten Bereichs; Implantieren des Dotierungsmittels in das Substrat; Ablösen der Fotolackstruktur und des verbleibenden Oxids und Tempern des Wafers bei hohen Temperaturen.
  40. Verfahren nach Anspruch 36, wobei das Ausbilden der leitenden Wanne und des Substrats Teil eines Silicium-auf-Isolator-Wafers sind.
  41. Verfahren nach Anspruch 40, ferner umfassend das Ausbilden einer Isolierstruktur in der leitenden Wanne.
  42. Verfahren nach Anspruch 41, wobei das Ausbilden der Isolierstruktur Folgendes umfasst: Abscheiden eines Oxidationsbarrierematerials über der leitenden Wanne; Ausbilden einer Fotolackstruktur über dem Barrierematerial; Entfernen des Oxidationsbarrierematerials in exponierten Bereichen der Fotolackstruktur; Ablösen der Fotolackstruktur und Oxidieren exponierter Teile der leitenden Wanne bis hinunter zu einer vergrabenen Oxidschicht des Silicium-auf-Isolator-Wafers durch Aussetzen der exponierten Teile gegenüber Hochtemperaturdampf.
  43. Verfahren nach Anspruch 41, wobei das Ausbilden der Isolierstruktur Folgendes umfasst: Abscheiden eines Implantatbarierematerials; Ausbilden einer Fotolackstruktur über dem Barrierematerial; Entfernen des Implantatbarrierematerials in exponierten Bereichen der Fotolackstruktur; Ablösen der Fotolackstruktur und des Implantatbarrierematerials und Tempern der leitenden Wanne bei hohen Temperaturen.
  44. Verfahren nach Anspruch 36, ferner umfassend: Ausbilden einer integrierten Vorrichtung, die eine Mehrzahl von Transistorvorrichtung auf dem Substrat umfasst; und Ausbilden einer Mehrzahl von leitenden Wannen entsprechend jeweiliger Transistorvorrichtungen, wobei jede leitende Wanne elektrisch in wenigstens einer Polarität der Vorspannung vom umgebenden Material isoliert ist.
  45. Verfahren nach Anspruch 44, ferner umfassend das elektrische Isolieren der jeweiligen Transistorvorrichtungen.
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