DE102023114052A1 - Thyristor in Silicon-on-Insulator-Technologie - Google Patents

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Abstract

Strukturen für einen Thyristor und Verfahren zur Herstellung einer Struktur für einen Thyristor. Die Struktur umfasst ein Halbleitersubstrat, eine dielektrische Schicht auf dem Halbleitersubstrat und eine erste Wanne und eine zweite Wanne in dem Halbleitersubstrat unter der dielektrischen Schicht. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf, die zweite Wanne weist einen zweiten Leitfähigkeitstyp auf, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, und die zweite Wanne grenzt an die erste Wanne entlang eines p-n-Übergangs an. Die Struktur umfasst ferner einen ersten Anschluss und einen zweiten Anschluss über der dielektrischen Schicht, eine erste Verbindung, die sich durch die dielektrische Schicht von dem ersten Anschluss zu der ersten Wanne erstreckt, und eine zweite Verbindung, die sich durch die dielektrische Schicht von dem zweiten Anschluss zu der zweiten Wanne erstreckt.

Description

  • Hintergrund
  • Die Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und die Herstellung integrierter Schaltungen und insbesondere auf Strukturen für einen siliziumgesteuerten Gleichrichter bzw. Thyristor und Verfahren zur Herstellung einer Struktur für einen Thyristor.
  • Eine integrierte Schaltung kann zufälligen elektrostatischen Entladungen (ESD) ausgesetzt sein, die potenziell große und schädliche ESD-Ströme zu den empfindlichen Bauteilen der integrierten Schaltung leiten können. Ein ESD-Ereignis ist eine unvorhersehbare elektrische Entladung eines positiven oder negativen Stroms von kurzer Dauer, bei der eine große Strommenge zu der integrierten Schaltung gerichtet wird. Ein ESD-Ereignis kann während der Handhabung der Chips nach der Herstellung oder nach dem Einbau der Chips auf einer Leiterplatte oder einem anderen Träger auftreten. Ein ESD-Ereignis kann von einer Vielzahl von Quellen ausgehen, z. B. vom menschlichen Körper, einer Maschinenkomponente oder einem Chipträger.
  • Es können Vorkehrungen getroffen werden, um die integrierte Schaltung vor einem ESD-Ereignis zu schützen. Eine solche Vorsichtsmaßnahme ist eine On-Chip-Schutzschaltung, die dazu dient, Schäden an den empfindlichen Bauteilen der integrierten Schaltung während eines ESD-Ereignisses abzuwenden. Tritt ein ESD-Ereignis ein, wird eine Schutzvorrichtung der Schutzschaltung ausgelöst, um in einen Zustand niedriger Impedanz einzutreten, der den ESD-Strom zu Masse leitet und dadurch den ESD-Strom von den empfindlichen Bauteilen der integrierten Schaltung wegleitet. Die Schutzvorrichtung bleibt in ihrem niederohmigen Zustand, bis der ESD-Strom abgeleitet und die ESD-Spannung auf ein akzeptables Niveau entladen ist.
  • Ein herkömmlicher Typ von Schutzvorrichtung, der in einer ESD-Schutzschaltung eingesetzt wird, ist ein siliziumgesteuerter Gleichrichter (silicon-controlled rectifier, SCR) bzw. Thyristor. In seinem hochohmigen Ruhezustand beschränkt der SCR die Stromleitung auf den Leckstrom. Ein Spannungsimpuls, der einen festgelegten Schwellenwert, die so genannte Triggerspannung, überschreitet, löst jedoch die Leitung eines Durchlassstroms zwischen der Anode und der Kathode des SCR aus. Auch nach dem Wegfall der Triggerspannung bleibt der SCR in seinem niederohmigen Zustand, um den Durchlassstrom zu leiten, solange der Durchlassstrom über einem anderen technischen Schwellenwert, dem Haltestrom, liegt. Wenn der Durchlassstrom aus dem ESD-Ereignis unter den Haltestrom fällt, kehrt der SCR in seinen ruhenden hochohmigen Zustand zurück.
  • Es sind verbesserte Strukturen für einen siliziumgesteuerten Gleichrichter bzw. Thyristor und Verfahren zur Herstellung einer Struktur für einen Thyristor erforderlich.
  • Zusammenfassung
  • In einer Ausführungsform wird eine Struktur für einen siliziumgesteuerten Gleichrichter bzw. Thyristor bereitgestellt. Die Struktur umfasst ein Halbleitersubstrat, eine dielektrische Schicht auf dem Halbleitersubstrat und eine erste Wanne und eine zweite Wanne in dem Halbleitersubstrat unterhalb der dielektrischen Schicht. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf, die zweite Wanne weist einen zweiten Leitfähigkeitstyp auf, der zum ersten Leitfähigkeitstyp entgegengesetzt ist, und die zweite Wanne grenzt an die erste Wanne entlang eines p-n-Übergangs. Die Struktur umfasst ferner einen ersten Anschluss und einen zweiten Anschluss über der dielektrischen Schicht, eine erste Verbindung, die sich durch die dielektrische Schicht von dem ersten Anschluss zu der ersten Wanne erstreckt, und eine zweite Verbindung, die sich durch die dielektrische Schicht von dem zweiten Anschluss zu der zweiten Wanne erstreckt.
  • In einer Ausführungsform wird ein Verfahren zur Herstellung einer Struktur für einen siliziumgesteuerten Gleichrichter bzw. Thyristor bereitgestellt. Das Verfahren umfasst ein Bilden einer ersten Wanne und einer zweiten Wanne in einem Halbleitersubstrat unter einer dielektrischen Schicht auf dem Halbleitersubstrat. Die erste Wanne weist einen ersten Leitfähigkeitstyp auf, die zweite Wanne weist einen zweiten Leitfähigkeitstyp auf, der zum ersten Leitfähigkeitstyp entgegengesetzt ist, und die zweite Wanne grenzt an die erste Wanne entlang eines p-n-Übergangs. Das Verfahren umfasst ferner ein Bilden eines ersten Anschlusses und eines zweiten Anschlusses über der dielektrischen Schicht. Der erste Anschluss ist mit der ersten Wanne durch eine erste Verbindung gekoppelt, die sich von dem ersten Anschluss durch die dielektrische Schicht zu der ersten Wanne erstreckt, und der zweite Anschluss ist mit der zweiten Wanne durch eine zweite Verbindung gekoppelt, die sich von dem zweiten Anschluss durch die dielektrische Schicht zu der zweiten Wanne erstreckt.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, die ein Bestandteil dieser Beschreibung sind, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit der allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten dazu, die Ausführungsformen der Erfindung zu erklären. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um gleiche Merkmale in den verschiedenen Ansichten zu bezeichnen.
    • 1-6 stellen Querschnittsansichten einer Struktur in aufeinanderfolgenden Herstellungsphasen eines Verfahrens gemäß Ausführungsformen der Erfindung dar.
    • 7 stellt eine schematische Draufsicht auf ein Layout für eine Struktur gemäß Ausführungsformen der Erfindung dar.
    • 8 stellt eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung dar.
  • Detaillierte Beschreibung
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung ist eine Struktur 10 für einen siliziumgesteuerten Gleichrichter bzw. Thyristor unter Verwendung eines Halbleitersubstrats 12, einer dielektrischen Schicht 14 und einer Halbleiterschicht 16 gebildet, die von dem Halbleitersubstrat 12 durch die dielektrische Schicht 14 getrennt ist. Das Halbleitersubstrat 12 kann aus einem Halbleitermaterial gebildet sein, z. B. aus einkristallinem Silizium. Die dielektrische Schicht 14 kann aus einem dielektrischen Material gebildet sein, wie z. B. Siliziumdioxid, das ein elektrischer Isolator ist. Die Halbleiterschicht 16 kann aus einem Halbleitermaterial gebildet sein, z. B. aus einkristallinem Silizium. Die dielektrische Schicht 14 weist eine obere Grenzfläche mit der Halbleiterschicht 16 auf, die dielektrische Schicht 14 weist eine untere Grenzfläche mit dem Halbleitersubstrat 12 auf und die obere Grenzfläche und die untere Grenzfläche sind durch die Dicke der dielektrischen Schicht 14 getrennt. In einer Ausführungsform können das Halbleitersubstrat 12, die dielektrische Schicht 14 und die Halbleiterschicht 16 in ein Silicon-on-Insulator (SOI) -Substrat integriert sein.
  • Flache Grabenisolationsbereiche 15 können gebildet werden, indem flache Gräben in der Halbleiterschicht 16 strukturiert werden, die sich bis zur dielektrischen Schicht 14 erstrecken, ein dielektrisches Material, wie z.B. Siliziumdioxid, abgeschieden wird, um die flachen Gräben zu füllen, und das abgeschiedene dielektrische Material planarisiert und/oder ausgespart wird. Die flachen Grabenisolationsbereiche 15 umgeben einen Abschnitt der Halbleiterschicht 16, die bei der Herstellung der Struktur 10 verwendet wird.
  • Mit Bezug auf 2, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, können in einer nachfolgenden Herstellungsphase dotierte Bereiche 18, 20 in der Halbleiterschicht 16 gebildet werden und in dem Halbleitersubstrat 12 können Wannen 22, 24 gebildet werden. Die Wannen 22, 24 befinden sich im Halbleitersubstrat 12 unterhalb (d. h. unter) der dielektrischen Schicht 14 und sind in vertikaler Richtung neben der dielektrischen Schicht 14 angeordnet. In einer Ausführungsform können die Wannen 22, 24 an der unteren Grenzfläche mit dem Halbleitersubstrat 12 an die dielektrische Schicht 14 angrenzen. Der dotierte Bereich 20 und die Wanne 24 sind so dotiert, dass sie einen anderen Leitfähigkeitstyp aufweisen als der dotierte Bereich 18 und die Wanne 22. Die Wanne 22 kann entlang einer Grenzfläche 26, an der sich der Leitfähigkeitstyp ändert, an die Wanne 24 angrenzen, um einen p-n-Übergang zu bilden, und die dotierten Bereiche 18, 20 können entlang einer Grenzfläche 19 aneinandergrenzen, an der sich der Leitfähigkeitstyp ändert. In einer Ausführungsform kann die Wanne 22 eine Breite W1 aufweisen, die größer ist als eine Breite W2 der Wanne 24.
  • Die Wanne 22 kann durch Einbringen eines Dotierstoffs, z. B. durch Ionenimplantation, in das Halbleitersubstrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann auf der oberen Oberfläche der Halbleiterschicht 16 gebildet werden, um einen ausgewählten Bereich festzulegen, der für die Implantation freigelegt wird. Die Implantationsmaske kann eine Schicht aus einem organischen Fotolack umfassen, die aufgebracht und strukturiert wird, um eine Öffnung zu bilden, die den ausgewählten Bereich auf der oberen Oberfläche der Halbleiterschicht 16 freilegt und zumindest teilweise die Lage und die horizontalen Abmessungen der Wanne 22 im Halbleitersubstrat 12 bestimmt. Die Implantationsmaske weist eine ausreichende Dicke und Haltekraft auf, um die Implantation in den maskierten Bereichen zu blockieren. Die Implantationsbedingungen (z. B. Ionenart, Dosis, kinetische Energie) können so gewählt werden, dass die elektrischen und physikalischen Eigenschaften der Wanne 22 abgestimmt werden. In einer Ausführungsform kann die Wanne 22 mit einer Konzentration eines Dotierstoffs vom n-Typ (z. B. Arsen oder Phosphor) dotiert werden, um eine Leitfähigkeit vom n-Typ zu erzielen. Der dotierte Bereich 18 der Halbleiterschicht 16 kann gleichzeitig mit der Wanne 22 gebildet werden und der dotierte Bereich 18 kann sich über einen oder mehrere der flachen Grabenisolationsbereiche 15 erstrecken.
  • Die Wanne 24 kann durch Einbringen eines Dotierstoffs, z. B. durch Ionenimplantation, in das Halbleitersubstrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann auf der oberen Oberfläche der Halbleiterschicht 16 gebildet werden, um einen ausgewählten Bereich festzulegen, der für die Implantation freigelegt wird. Die Implantationsmaske kann eine Schicht aus einem organischen Fotolack umfassen, die aufgebracht und strukturiert wird, um eine Öffnung zu bilden, die den ausgewählten Bereich auf der oberen Oberfläche der Halbleiterschicht 16 freilegt und zumindest teilweise die Lage und die horizontalen Abmessungen der Wanne 24 im Halbleitersubstrat 12 bestimmt. Die Implantationsmaske weist eine ausreichende Dicke und Haltekraft auf, um die Implantation in den maskierten Bereichen zu blockieren. Die Implantationsbedingungen (z. B. Ionenart, Dosis, kinetische Energie) können so gewählt werden, dass die elektrischen und physikalischen Eigenschaften der Wanne 24 eingestellt werden. In einer Ausführungsform kann die Wanne 24 mit einer Konzentration eines Dotierstoffs vom p-Typ (z. B. Bor) dotiert werden, um eine Leitfähigkeit vom p-Typ zu erreichen. Der dotierte Bereich 20 der Halbleiterschicht 16 kann gleichzeitig mit einer Bildung der Wanne 24 gebildet werden und der dotierte Bereich 20 kann sich über eine oder mehrere der flachen Grabenisolationsbereiche 15 erstrecken.
  • Mit Bezug auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 2 beziehen, werden in einer nachfolgenden Herstellungsphase Gräben 28, 30 durch Lithographie- und Ätzverfahren gebildet, die durch die dielektrische Schicht 14 und die Halbleiterschicht 16 bis zum Halbleitersubstrat 12 dringen. Der Graben 28 ist in einer seitlichen Richtung vom Graben 30 beabstandet und die Gräben 28, 30 können parallel zueinander ausgerichtet und voneinander getrennt sein. Der Graben 28 erstreckt sich durch den dotierten Bereich 18 der Halbleiterschicht 16 und die dielektrische Schicht 14, um einen Abschnitt der Wanne 22 in dem Halbleitersubstrat 12 zu schneiden. Der Graben 30 erstreckt sich durch den dotierten Bereich 20 der Halbleiterschicht 16 und die dielektrische Schicht 14, um einen Abschnitt der Wanne 24 im Halbleitersubstrat 12 zu schneiden. In einer Ausführungsform können die Böden der Gräben 28, 30 zu der unteren Grenzfläche zwischen dem Halbleitersubstrat 12 und der dielektrischen Schicht 14 koplanar sein. Die Gräben 28, 30 sind nach innen von den flachen Grabenisolationsbereichen 15 beabstandet, und in dieser Hinsicht weisen die Gräben 28, 30 eine nicht überlappende Beziehung zu den flachen Grabenisolationsbereichen 15 auf. Die Gräben 28, 30 sind von der Grenzfläche 19 zwischen den dotierten Abschnitten 18, 20 und der Grenzfläche 26 zwischen den Wannen 22, 24 nach außen beabstandet.
  • Mit Bezug auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, werden in einer nachfolgenden Herstellungsphase Halbleiterschichten 32, 34 in den Gräben 28, 30 gebildet. In einer Ausführungsform können die Halbleiterschichten 32, 34 durch Abscheiden einer Materialschicht, wie z. B. Polysilizium, in den Gräben 28, 30 und Planarisieren der abgeschiedenen Schicht durch chemisch-mechanisches Polieren gebildet werden. In einer alternativen Ausführungsform können die Halbleiterschichten 32, 34 durch epitaktisches Aufwachsen einer Materialschicht, z. B. von einkristallinem Silizium, innerhalb der Gräben 28, 30 gebildet werden. In einer Ausführungsform können die Halbleiterschichten 32, 34 einen Dotierstoff vom p-Typ, wie z. B. Bor, umfassen, der während des Abscheidens oder des Aufwachsens eingebracht wird. In einer Ausführungsform können die Halbleiterschichten 32, 34 einen Dotierstoff vom n-Typ, wie Arsen oder Phosphor, umfassen, der während der Abscheidung oder des Wachstums eingebracht wird.
  • In einer alternativen Ausführungsform können die Wannen 22, 24 gebildet werden, nachdem die Gräben 28, 30 gebildet und durch die Halbleiterschichten 32, 34 gefüllt wurden.
  • Mit Bezug auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 4 beziehen, kann in einer nachfolgenden Herstellungsphase eine Ausrichtungsstruktur 36 auf der oberen Oberfläche der Halbleiterschicht 16 gebildet werden. In einer Ausführungsform kann die Ausrichtungsstruktur 36 mit einem Abschnitt des dotierten Bereichs 18 der Halbleiterschicht 16 überlappen, der an den dotierten Bereich 20 der Halbleiterschicht 16 angrenzt. In einer Ausführungsform kann die Ausrichtungsstruktur 36 ein Gate 50, ein Gatedielektrikum 51 und dielektrische Seitenwandabstandshalter 52 umfassen, die für eine Gatestruktur eines planaren Feldeffekttransistors charakteristisch sind. Das Gate 50 kann aus einem Leiter, z. B. dotiertem Polysilizium, gebildet sein, das Gatedielektrikum 51 kann aus einem dielektrischen Material, z. B. Siliziumdioxid, gebildet sein und die dielektrischen Seitenwandabstandshalter 52 können aus einem dielektrischen Material, z. B. Siliziumnitrid, gebildet sein, das ein elektrischer Isolator ist. Die Ausrichtungsstruktur 36 kann eine Seitenwand 37 aufweisen und die Seitenwand 37 kann mit der Grenzfläche 19 zwischen dem dotierten Bereich 18 und dem dotierten Bereich 20 der Halbleiterschicht 16 sowie mit der Grenzfläche 26 zwischen den Wannen 22, 24 ausgerichtet sein. In einer Ausführungsform kann die Seitenwand 37 eine Seitenfläche eines der dielektrischen Seitenwandabstandshalter 52 sein.
  • Ein Abschnitt des dotierten Bereichs 18 der Halbleiterschicht 16, ein Abschnitt des dotierten Bereichs 20 der Halbleiterschicht 16 und Abschnitte der Halbleiterschichten 32, 34 können durch einen Ätzprozess geätzt werden, der selbst auf die Ausrichtungsstruktur 36 und die flachen Grabenisolationsbereiche 15 ausgerichtet ist, um Gräben 38, 40 festzulegen. Ein Abschnitt des dotierten Bereichs 18 der Halbleiterschicht 16 bleibt während des Ätzvorgangs aufgrund des Schutzes durch die Ausrichtungsstruktur 36 erhalten und behält die volle ursprüngliche Dicke. Die Gräben 38, 40 können die Halbleiterschicht 16 teilweise durchdringen, so dass ein gedünnter Abschnitt des dotierten Bereichs 18 am Boden des Grabens 38 und ein gedünnter Abschnitt des dotierten Bereichs 20 am Boden des Grabens 40 verbleibt. In einer Ausführungsform kann die Bildung des Grabens 40 die Grenzfläche 19 mit Ausnahme eines Abschnitts der Grenzfläche 19 beseitigen, der zwischen dem gedünnten Abschnitt des dotierten Bereichs 20 und dem benachbarten erhaltenen Abschnitt des dotierten Bereichs 18 verbleibt. Die Halbleiterschichten 32, 34 umfassen obere Oberflächen, die innerhalb der Gräben 38, 40 an den Grabenböden freigelegt sind. In einer Ausführungsform können die Oberseiten der Halbleiterschichten 32, 34 zu den gedünnten Abschnitten der dotierten Bereiche 18, 20 koplanar sein. In einer alternativen Ausführungsform können sich die Gräben 38, 40 in der Tiefe bis zur oberen Oberfläche der dielektrischen Schicht 14 erstrecken, so dass die gedünnten Abschnitte der dotierten Bereiche 18, 20 fehlen.
  • Mit Bezug auf 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, werden in einer nachfolgenden Herstellungsphase Halbleiterschichten 42, 44 angrenzend an die gegenüberliegenden Seiten der Ausrichtungsstruktur 36 und über (d.h. oberhalb) der dielektrischen Schicht 14 gebildet. Die Halbleiterschichten 42, 44 können die Anschlüsse (d. h. eine Anode und eine Kathode) des Thyristors bilden. Die Halbleiterschichten 42, 44 können aus einem Halbleitermaterial gebildet sein, z. B. aus einkristallinem Silizium. Die Halbleiterschicht 42 weist einen zu der Wanne 22 entgegengesetzten Leitfähigkeitstyp auf und die Halbleiterschicht 44 weist einen zu der Wanne 24 entgegengesetzten Leitfähigkeitstyp. In einer Ausführungsform kann die Halbleiterschicht 42 mit einer Konzentration eines Dotierstoffs, wie einem Dotierstoff vom p-Typ (z. B. Bor), dotiert (z. B. stark dotiert) sein, um eine Leitfähigkeit vom p-Typ bereitzustellen und die Halbleiterschicht 44 kann mit einer Konzentration eines Dotierstoffs, wie einem Dotierstoff vom n-Typ (z. B. Phosphor oder Arsen), dotiert (z. B. stark dotiert) sein, um eine Leitfähigkeit vom n-Typ bereitzustellen.
  • Die Halbleiterschicht 42 und die Halbleiterschicht 44 können durch getrennte epitaktische Wachstumsprozesse gebildet und während des epitaktischen Wachstums dotiert werden. Die Halbleiterschicht 42 kann innerhalb des Grabens 38 aus dem gedünnten Abschnitt des dotierten Bereichs 18 der Halbleiterschicht 16 und der oberen Oberfläche der Halbleiterschicht 32 am Boden des Grabens 38 epitaktisch aufgewachsen werden. Die Halbleiterschicht 44 kann innerhalb des Grabens 40 aus dem gedünnten Abschnitt des dotierten Bereichs 20 der Halbleiterschicht 16 und der oberen Oberfläche der Halbleiterschicht 34 am Boden des Grabens 40 epitaktisch aufgewachsen werden.
  • Einer der dielektrischen Seitenwandabstandshalter 52 ist in einer seitlichen Richtung zwischen dem Gate 50 und der Halbleiterschicht 42 angeordnet. Ein weiterer dielektrischer Seitenwandabstandshalter 52 ist in einer seitlichen Richtung zwischen dem Gate 50 und der Halbleiterschicht 44 angeordnet. Der erhaltene Abschnitt des dotierten Bereichs 18 der Halbleiterschicht 16, der in vertikaler Richtung zwischen der Ausrichtungsstruktur 36 und der dielektrischen Schicht 14 angeordnet ist, befindet sich in lateraler Richtung zwischen der Halbleiterschicht 42 und der Halbleiterschicht 44. Die Halbleiterschicht 42 ist so dotiert, dass sie einen Leitfähigkeitstyp aufweist, der zu dem des erhaltenen Abschnitts des dotierten Bereichs 18 der Halbleiterschicht 16 entgegengesetzt ist.
  • Die Halbleiterschicht 42 ist in vertikaler Richtung oberhalb der dielektrischen Schicht 14 angeordnet und die Wanne 22 ist in vertikaler Richtung unterhalb der dielektrischen Schicht 14 angeordnet. Die Halbleiterschicht 32 legt eine Verbindung in Form einer leitfähigen Säule fest, die sich durch die dielektrische Schicht 14 von der Halbleiterschicht 42 zur Wanne 22 erstreckt. Die Halbleiterschicht 32 verbindet die Halbleiterschicht 42 physikalisch und elektrisch mit der Wanne 22. In einer Ausführungsform kann die von der Halbleiterschicht 32 bereitgestellte Verbindung eine direkte Verbindung sein.
  • Die Halbleiterschicht 44 ist in vertikaler Richtung oberhalb der dielektrischen Schicht 14 angeordnet und die Wanne 24 ist in vertikaler Richtung unterhalb der dielektrischen Schicht 14 angeordnet. Die Halbleiterschicht 34 legt eine Verbindung in Form einer leitfähigen Säule fest, die sich durch die dielektrische Schicht 14 von der Halbleiterschicht 44 zur Wanne 24 erstreckt. Die Halbleiterschicht 34 verbindet die Halbleiterschicht 44 physikalisch und elektrisch mit der Wanne 24. In einer Ausführungsform kann die von der Halbleiterschicht 34 bereitgestellte Verbindung eine direkte Verbindung sein.
  • Ein p-n-Übergang ist in vertikaler Richtung zwischen der Halbleiterschicht 32 und entweder der Halbleiterschicht 42 oder der Wanne 22 festgelegt, abhängig von der Leitfähigkeitsart der Halbleiterschicht 32. Ein p-n-Übergang ist auch in vertikaler Richtung zwischen der Halbleiterschicht 34 und entweder der Halbleiterschicht 44 oder der Wanne 24 festgelegt, abhängig vom Leitfähigkeitstyp der Halbleiterschicht 34. Die p-n-Übergänge, die die Halbleiterschichten 32, 34 einschließen, können in einer lateralen Richtung ausgerichtet sein, während die Schnittstelle 26 in einer vertikalen Richtung quer zur lateralen Richtung ausgerichtet sein kann.
  • Es folgen die Middle-of-Line-Verarbeitung und die Back-End-of-Line-Verarbeitung, die eine Bildung einer Verbindungsstruktur mit elektrischen Verbindungen umfasst, die mit der Struktur 10 verbunden sind. Insbesondere wird eine dielektrische Schicht 45 über den Halbleiterschichten 42, 44 und der Ausrichtungsstruktur 36 gebildet, der von der Halbleiterschicht 42 bereitgestellte Anschluss ist physikalisch und elektrisch mit einem in der dielektrischen Schicht 45 gebildeten Kontakt 46 gekoppelt und der von der Halbleiterschicht 44 bereitgestellte Anschluss ist physikalisch und elektrisch mit einem in der dielektrischen Schicht 45 gebildeten Kontakt 48 gekoppelt. Die Kontakte 46, 48 können aus einem Metall, z. B. Wolfram, gebildet sein und die dielektrische Schicht 45 kann aus einem dielektrischen Material, z. B. Siliziumdioxid, gebildet sein. In einer Ausführungsform können die Wannen 22, 24 auch physisch und elektrisch mit Kontakten 47, 49 (7) gekoppelt sein, die den Kontakten 46, 48 ähnlich sind, die ebenfalls in der dielektrischen Schicht 45 ausgebildet sind. In einer Ausführungsform kann die Ausrichtungsstruktur 36 innerhalb der Verbindungsstruktur berührungslos sein.
  • Die Struktur 10 kann eine Vorrichtungsstruktur für einen Thyristor verkörpern, der als Schutzvorrichtung gegen elektrostatische Entladungen verwendet werden kann. Die Struktur 10 kann kompakt aufgebaut sein und im Vergleich zu herkömmlichen Thyristoren eine hohe Leistung aufweisen. Die Halbleiterschichten 32, 34 legen jeweilige Verbindungen fest, die sich durch die dielektrische Schicht 14 hindurch erstrecken und es ermöglichen, dass sich die Wannen 22, 24 auf einer den Halbleiterschichten 42, 44 gegenüberliegenden Seite der dielektrischen Schicht 14 befinden. Infolgedessen befinden sich verschiedene Abschnitte des Thyristors auf gegenüberliegenden Seiten der dielektrischen Schicht 14 in vertikaler Richtung.
  • Mit Bezug auf 7 und gemäß alternativen Ausführungsformen der Erfindung können die Kontakte 47, 49, die physikalisch und elektrisch mit den Wannen 22, 24 gekoppelt sind, in einer seitlichen Richtung von den Kontakten 46, 48, die physikalisch und elektrisch mit den Halbleiterschichten 42, 44 gekoppelt sind, versetzt sein. Durch den seitlichen Versatz werden die Kontakte 47, 49 von den Kontakten 46, 48 beabstandet. In einer Ausführungsform kann ein planarer Feldeffekttransistor 54 mit einem dicken Gatedielektrikum, das durch die dielektrische Schicht 14 bereitgestellt wird, gebildet werden, der mit dem Thyristor in der Verbindungsstruktur gekoppelt ist und der bei Auslösung des Thyristors Unterstützung bieten kann. In einer Ausführungsform kann die Gate-Struktur des planaren Feldeffekttransistors 54 mit einem oder mehreren der gleichen Verfahren hergestellt werden, die zur Herstellung der Ausrichtungsstruktur 36 verwendet werden. Die Wanne 22 kann einen stark dotierten Bereich desselben Leitfähigkeitstyps umfassen, der die elektrische Verbindung zwischen dem Kontakt 47 und der Wanne 22 erleichtert. In ähnlicher Weise kann die Wanne 24 einen stark dotierten Bereich desselben Leitfähigkeitstyps umfassen, der die elektrische Verbindung zwischen dem Kontakt 49 und der Wanne 24 erleichtert.
  • Mit Bezug auf 8 und gemäß alternativen Ausführungsformen kann die Struktur 10 ohne die Ausrichtungsstruktur 36 auf der oberen Oberfläche der Halbleiterschicht 16 ausgebildet sein. Die Halbleiterschichten 42, 44 können in den seitlich beabstandeten Gräben 38, 40 durch separate selektive Epitaxieprozesse aufgewachsen werden.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die daraus resultierenden integrierten Schaltungschips können vom Hersteller in Form eines Rohwafers (z. B. als einzelner Wafer, der mehrere unverpackte Chips umfasst), als nackter Chip oder in verpackter Form vertrieben werden. Der Chip kann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil eines Zwischenprodukts oder eines Endprodukts integriert werden. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungschips umfasst, wie z. B. Computerprodukte mit einem Zentralprozessor oder Smartphones.
  • Eine Bezugnahme in diesem Dokument auf Begriffe, die durch eine ungefähre Sprache modifiziert sind, wie z. B. „ungefähr“, „etwa“ und „im Wesentlichen“, soll nicht auf den genauen angegebenen Wert beschränkt sein. Die ungefähre Sprache kann der Genauigkeit eines zur Messung des Wertes verwendeten Instruments entsprechen und, sofern nicht anders von der Genauigkeit des Instruments abhängig, einen Bereich von +/- 10 % des angegebenen Wertes/der angegebenen Werte bezeichnen.
  • Eine Bezugnahme auf Begriffe wie „vertikal“, „horizontal“ usw. dient nur als Beispiel und nicht zur Beschränkung, um einen Bezugsrahmen zu schaffen. Der hier verwendete Begriff „horizontal“ ist als eine Ebene parallel zu einer herkömmlichen Ebene eines Halbleitersubstrats definiert, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur eben definierten horizontalen Richtung. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Ein Merkmal, das mit einem anderen Merkmal „verbunden“ oder „gekoppelt“ ist, kann mit dem anderen Merkmal direkt verbunden oder gekoppelt sein, oder es können stattdessen ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Ein Merkmal, das sich „auf‟ einem anderen Merkmal oder damit „in Kontakt“ befindet, kann sich direkt auf dem anderen Merkmal befinden oder damit in direktem Kontakt sein oder es können stattdessen ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann sich „direkt auf“ einem anderen Merkmal oder damit in „direktem Kontakt“ befinden, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann sich „indirekt auf“ einem anderen Merkmal befinden oder damit „indirekt in Kontakt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Verschiedene Merkmale „überlappen“, wenn sich ein Merkmal über ein anderes Merkmal erstreckt und einen Teil davon bedeckt.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung dient zur Veranschaulichung, ohne jedoch vollständig oder auf die beschriebenen Ausführungsformen beschränkt zu sein. Es sind dem Fachmann viele Modifizierungen und Abwandlungen ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie soll die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien bestmöglich erläutern oder es soll anderen als dem Fachmann ermöglichen, die hier beschriebenen Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur für einen Thyristor, wobei die Struktur umfasst: ein Halbleitersubstrat; eine erste dielektrische Schicht auf dem Halbleitersubstrat; eine erste Wanne in dem Halbleitersubstrat unterhalb der ersten dielektrischen Schicht, wobei die erste Wanne einen ersten Leitfähigkeitstyp aufweist; eine zweite Wanne in dem Halbleitersubstrat unterhalb der ersten dielektrischen Schicht, wobei die zweite Wanne einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, und die zweite Wanne an die erste Wanne entlang eines ersten p-n-Übergangs angrenzt; einen ersten Anschluss über der ersten dielektrischen Schicht; einen zweiten Anschluss über der ersten dielektrischen Schicht; eine erste Verbindung, die sich durch die erste dielektrische Schicht von dem ersten Anschluss zu der ersten Wanne erstreckt; und eine zweite Verbindung, die sich durch die erste dielektrische Schicht von dem zweiten Anschluss zu der zweiten Wanne erstreckt.
  2. Struktur nach Anspruch 1, wobei die erste Verbindung eine erste leitfähige Säule ist, die ein dotiertes Halbleitermaterial umfasst.
  3. Struktur nach Anspruch 2, wobei die zweite Verbindung eine zweite leitfähige Säule ist, die das dotierte Halbleitermaterial umfasst.
  4. Struktur nach Anspruch 3, wobei das dotierte Halbleitermaterial dotiertes Polysilizium ist.
  5. Struktur nach Anspruch 3, wobei das dotierte Halbleitermaterial dotiertes einkristallines Silizium ist.
  6. Struktur nach Anspruch 3, wobei die erste leitfähige Säule einen zweiten p-n-Übergang entweder mit dem ersten Anschluss oder der ersten Wanne bildet.
  7. Struktur nach Anspruch 6, wobei die zweite leitfähige Säule einen dritten p-n-Übergang entweder mit dem zweiten Anschluss oder mit der zweiten Wanne bildet.
  8. Struktur nach Anspruch 1, wobei der erste Anschluss eine erste Halbleiterschicht umfasst, die so dotiert ist, dass sie den zweiten Leitfähigkeitstyp aufweist.
  9. Struktur nach Anspruch 8, wobei der zweite Anschluss eine zweite Halbleiterschicht umfasst, die so dotiert ist, dass sie den zweiten Leitfähigkeitstyp aufweist.
  10. Struktur nach Anspruch 9, ferner umfassend: eine zweite dielektrische Schicht über der ersten Halbleiterschicht und der zweiten Halbleiterschicht; einen ersten Kontakt in der zweiten dielektrischen Schicht, wobei der erste Kontakt mit der ersten Halbleiterschicht gekoppelt ist; und einen zweiten Kontakt in der zweiten dielektrischen Schicht, wobei der zweite Kontakt mit der zweiten Halbleiterschicht gekoppelt ist.
  11. Struktur nach Anspruch 10, wobei der erste Kontakt und der zweite Kontakt ein Metall umfassen.
  12. Struktur nach Anspruch 11, ferner umfassend: einen dritten Kontakt in der zweiten dielektrischen Schicht, wobei der dritte Kontakt mit der ersten Wanne gekoppelt ist; und einen vierten Kontakt in der zweiten dielektrischen Schicht, wobei der vierte Kontakt mit der zweiten Wanne gekoppelt ist.
  13. Struktur nach Anspruch 12, wobei der dritte Kontakt und der vierte Kontakt seitlich von dem ersten Kontakt und dem zweiten Kontakt versetzt sind.
  14. Struktur nach Anspruch 9, wobei der erste p-n-Übergang zwischen der ersten Wanne und der zweiten Wanne seitlich in dem Halbleitersubstrat zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist.
  15. Struktur nach Anspruch 9, wobei die erste Halbleiterschicht in einer vertikalen Richtung relativ zu der ersten Wanne und die zweite Halbleiterschicht in der vertikalen Richtung relativ zu der ersten Wanne angeordnet ist.
  16. Struktur nach Anspruch 9, ferner umfassend: eine Ausrichtungsstruktur, die in einer vertikalen Richtung über der ersten dielektrischen Schicht angeordnet ist, wobei die Ausrichtungsstruktur in einer lateralen Richtung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist.
  17. Struktur nach Anspruch 16, wobei die Ausrichtungsstruktur ein Gate, einen ersten dielektrischen Seitenwandabstandshalter, der in der lateralen Richtung zwischen dem Gate und der ersten Halbleiterschicht angeordnet ist, und einen zweiten dielektrischen Seitenwandabstandshalter umfasst, der in der lateralen Richtung zwischen dem Gate und der zweiten Halbleiterschicht angeordnet ist.
  18. Verfahren zum Herstellen einer Struktur für einen Thyristor, wobei das Verfahren umfasst: ein Bilden einer ersten Wanne in einem Halbleitersubstrat unter einer dielektrischen Schicht auf dem Halbleitersubstrat, wobei die erste Wanne einen ersten Leitfähigkeitstyp aufweist; ein Bilden einer zweiten Wanne in dem Halbleitersubstrat unter der dielektrischen Schicht, wobei die zweite Wanne einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, und die zweite Wanne an die erste Wanne entlang eines p-n-Übergangs angrenzt; ein Bilden eines ersten Anschlusses über der dielektrischen Schicht, wobei der erste Anschluss mit der ersten Wanne durch eine erste Verbindung gekoppelt ist, die sich von dem ersten Anschluss durch die dielektrische Schicht zu der ersten Wanne erstreckt; und ein Bilden eines zweiten Anschlusses über der dielektrischen Schicht, wobei der zweite Anschluss mit der zweiten Wanne durch eine zweite Verbindung gekoppelt ist, die sich von dem zweiten Anschluss durch die dielektrische Schicht zu der zweiten Wanne erstreckt.
  19. Verfahren nach Anspruch 18, ferner umfassend: ein Bilden eines ersten Grabens, der sich durch die dielektrische Schicht zu der ersten Wanne erstreckt; und ein Bilden einer ersten leitfähigen Säule in dem ersten Graben, wobei die erste leitfähige Säule die erste Verbindung zwischen dem ersten Anschluss und der ersten Wanne herstellt und die erste leitfähige Säule ein dotiertes Halbleitermaterial umfasst.
  20. Verfahren nach Anspruch 19, ferner umfassend: ein Bilden eines zweiten Grabens, der sich durch die dielektrische Schicht zu der zweiten Wanne erstreckt; und ein Bilden einer zweiten leitfähigen Säule in dem zweiten Graben, wobei die zweite leitfähige Säule die zweite Verbindung zwischen dem zweiten Anschluss und der zweiten Wanne herstellt und die zweite leitfähige Säule das dotierte Halbleitermaterial umfasst.
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