CN117316945A - 绝缘体上硅技术中的可控硅整流器 - Google Patents
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Abstract
用于可控硅整流器的结构和形成用于可控硅整流器的结构的方法。结构包括半导体衬底、位于半导体衬底上的电介质层、以及位于电介质层下方的半导体衬底中的第一阱和第二阱。第一阱具有第一导电类型，第二阱具有与第一导电类型相反的第二导电类型，以及第二阱沿p‑n结邻接第一阱。结构还包括位于电介质层上方的第一端子和第二端子、从第一端子延伸穿过电介质层到达第一阱的第一连接、以及从第二端子延伸穿过电介质层到达第二阱的第二连接。
Description
技术领域
本公开一般地涉及半导体器件和集成电路制造，更具体地说，涉及用于可控硅整流器的结构和形成用于可控硅整流器的结构的方法。
背景技术
集成电路可能会暴露于随机静电放电(ESD)事件下，该事件可能会将潜在的有害大ESD电流引向集成电路的敏感器件。ESD事件是指在短时段内不可预测的正或负电流放电，在此期间大量电流被引向集成电路。ESD事件可能发生在制造后的芯片处理期间或发生在将芯片安装在电路板或其他载体上之后。ESD事件可能来自多种来源，例如人体、机器部件或芯片载体。
可采取预防措施保护集成电路免受ESD事件的影响。一种这样的预防措施是片上保护电路，该电路被设计为在ESD事件期间避免对集成电路的敏感器件的损坏。如果发生ESD事件，则触发保护电路的保护器件以进入低阻抗状态，该低阻抗状态将ESD电流传导至地并从而将ESD电流分流离开集成电路的敏感器件。保护器件保持钳位在其低阻抗状态，直到ESD电流被耗尽并且ESD电压被放电到可接受的水平。
部署在ESD保护电路中的一种常见类型的保护器件是可控硅整流器(SCR)。在其静态高阻抗状态下，SCR将电流传导限制为漏电流。然而，超过设计的阈值(称为触发电压)的电压脉冲会启动在SCR的阳极和阴极之间正向电流的传导。即使在去除触发电压之后，只要正向电流保持在另一设计的阈值(被称为保持电流)之上，SCR仍保持钳位在其低阻抗状态以传导正向电流。当得自ESD事件的正向电流下降到保持电流以下时，SCR返回到其静态高阻抗状态。
需要改进的用于可控硅整流器的结构和形成用于可控硅整流器的结构的方法。
发明内容
在一个实施例中，提供了一种用于可控硅整流器的结构。所述结构包括：半导体衬底；第一电介质层，其位于所述半导体衬底上；以及第一阱和第二阱，其位于所述第一电介质层下方的所述半导体衬底中。所述第一阱具有第一导电类型，所述第二阱具有与所述第一导电类型相反的第二导电类型，并且所述第二阱沿第一p-n结邻接所述第一阱。所述结构还包括：第一端子和第二端子，其位于所述第一电介质层上方；第一连接，其从所述第一端子延伸穿过所述电介质层到达所述第一阱；以及第二连接，其从所述第二端子延伸穿过所述电介质层到达所述第二阱。
在一个实施例中，提供了一种形成用于可控硅整流器的结构的方法。所述方法包括在半导体衬底上的电介质层下方的所述半导体衬底中形成第一阱和第二阱。所述第一阱具有第一导电类型，所述第二阱具有与所述第一导电类型相反的第二导电类型，并且所述第二阱沿p-n结邻接所述第一阱。所述方法还包括在所述电介质层上方形成第一端子和第二端子。所述第一端子通过从所述第一端子延伸穿过所述电介质层到达所述第一阱的第一连接耦合到所述第一阱，以及所述第二端子通过从所述第二端子延伸穿过所述电介质层到达所述第二阱的第二连接耦合到所述第二阱。
附图说明
并入本说明书并构成本说明书的一部分的附图示出了本发明的各种实施例，并与上面给出的本发明的一般描述和下面给出的实施例的详细描述一起用于解释本发明的实施例。在附图中，相同的参考标号用于指示各个视图中的相同特征。
图1-6是根据本发明的实施例的处理方法的连续制造阶段的结构的截面图。
图7是根据本发明的实施例的结构的布局的示意性俯视图。
图8是根据本发明的替代实施例的结构的截面图。
具体实施方式
参考图1，并且根据本发明的实施例，使用半导体衬底12、电介质层14和通过电介质层14与半导体衬底12分离的半导体层16形成用于可控硅整流器的结构10。半导体衬底12可以由诸如单晶硅之类的半导体材料构成。电介质层14可以由作为电绝缘体的例如二氧化硅的电介质材料构成。半导体层16可以由诸如单晶硅之类的半导体材料构成。电介质层14具有与半导体层16的上界面，电介质层14具有与半导体衬底12的下界面，上界面和下界面通过电介质层14的厚度分离。在实施例中，半导体衬底12、电介质层14和半导体层16可以集成到绝缘体上硅(SOI)衬底中。
浅沟槽隔离区15可以通过在半导体层16中图案化延伸至电介质层14的浅沟槽、沉积例如二氧化硅的电介质材料以填充浅沟槽、以及平坦化和/或凹陷所沉积的电介质材料来形成。浅沟槽隔离区15围绕在结构10的形成期间使用的半导体层16的一部分。
参考图2，其中相同的参考标号表示图1中的相同特征，并且在随后的制造阶段，可以在半导体层16中形成掺杂分段(section)18、20，并且可以在半导体衬底12中形成阱22、24。阱22、24位于电介质层14下方(即，下面)的半导体衬底12中，并且在竖直方向上邻近电介质层14定位。在实施例中，阱22、24可以在与半导体衬底12的下界面处邻接电介质层14。掺杂分段20和阱24被掺杂以具有与掺杂分段18和阱22相反的导电类型。阱22可以沿着界面26邻接阱24，其中跨该界面26，导电类型发生改变以限定p-n结的，掺杂分段18、20可以沿着界面19邻接，其中跨该界面19，导电类型发生改变。在实施例中，阱22可以具有大于阱24的宽度W2的宽度W1。
例如可以通过到半导体衬底12中的离子注入引入掺杂剂来形成阱22。可以在半导体层16的顶表面上形成图案化的注入掩模以限定被暴露用于注入的选定区域。注入掩模可以包括有机光致抗蚀剂层，该层被施加并图案化以形成开口，这些开口暴露半导体层16的顶表面上的选定区域并且至少部分地确定在半导体衬底12中的阱22的位置和水平尺寸。注入掩模具有足以阻挡在掩蔽区域中的注入的厚度和停止能力。可以选择注入条件(例如，离子种类、剂量、动能)来调节阱22的电特性和物理特性。在实施例中，阱22可以掺杂有一定浓度的n型掺杂剂(例如，砷或磷)以提供n型导电性。当形成阱22时，可以同时形成半导体层16的掺杂分段18，并且掺杂分段18可以与浅沟槽隔离区15中的一个或多个共同延伸。
阱24例如可以通过到半导体衬底12中的离子注入而引入掺杂剂来形成。可以在半导体层16的顶表面上形成图案化的注入掩模以限定被暴露用于注入的选定区域。注入掩模可以包括有机光致抗蚀剂层，该层被施加并图案化以形成开口，这些开口暴露半导体层16的顶表面上的选定区域并且至少部分地确定在半导体衬底12中的阱24的位置和水平尺寸。注入掩模具有足以阻挡在掩蔽区域中的注入的厚度和停止能力。可以选择注入条件(例如，离子种类、剂量、动能)来调节阱24的电特性和物理特性。在实施例中，阱24可以被掺杂有一定浓度的p型掺杂剂(例如，硼)以提供p型导电性。当形成阱24时，可以同时形成半导体层16的掺杂分段20，并且掺杂分段20可以与浅沟槽隔离区15中的一个或多个共同延伸。
参考图3，其中相同的参考标号表示图2中的相同特征，并且在随后的制造阶段，通过光刻和蚀刻工艺形成贯穿电介质层14和半导体层16到达半导体衬底12的沟槽28、30。沟槽28在横向方向上与沟槽30间隔开，并且沟槽28、30可以具有平行排列(alignment)且彼此断开连接。沟槽28延伸穿过半导体层16的掺杂分段18和电介质层14，以与半导体衬底12中的阱22的一部分相交。沟槽30延伸穿过半导体层16的掺杂分段20和电介质层14，以与半导体衬底12中的阱24的一部分相交。在实施例中，沟槽28、30的底部可以与半导体衬底12和电介质层14之间的下界面共面。沟槽28、20相对于浅沟槽隔离区15朝内(inward)间隔开，在这方面，沟槽28、30与浅沟槽隔离区15具有非重叠的关系。沟槽28、30相对于掺杂分段18、20之间的界面19和阱22、24之间的界面26朝外(outward)间隔开。
参考图4，其中相同的参考标号表示图3中的相同特征，并且在随后的制造阶段，半导体层32、34分别形成在沟槽28、30中。在实施例中，半导体层32、34可以通过在沟槽28、30内沉积诸如多晶硅之类的材料层并通过化学机械抛光使沉积的层平面化来形成。在替代实施例中，半导体层32、34可以通过在沟槽28、30内外延生长诸如单晶硅之类的材料层来形成。在实施例中，半导体层32、34可以包含在沉积或生长期间引入的p型掺杂剂，例如硼。在实施例中，半导体层32、34可以包含在沉积或生长期间引入的n型掺杂剂，例如砷或磷。
在替代实施例中，阱22、24可以在沟槽28、30形成并由半导体层32、34填充之后形成。
参考图5，其中相同的参考标号表示图4中的相同特征，并且在随后的制造阶段，可以在半导体层16的顶表面上形成对准结构36。在实施例中，对准结构36可以与半导体层16的掺杂分段18的跟半导体层16的掺杂分段20相邻的一部分重叠。在实施例中，对准结构36可以包括具有平面场效应晶体管的栅极结构的特征的栅极50、栅极电介质51和电介质侧壁隔离物52。栅极50可以由例如掺杂多晶硅的导体构成，栅极电介质51可以由例如二氧化硅的电介质材料构成，以及电介质侧壁隔离物52可以由作为电绝缘体的例如氮化硅的电介质材料构成。对准结构36可以具有侧壁37，并且侧壁37可以与半导体层16的掺杂分段18和掺杂分段20之间的界面19对准且与阱22、24之间的界面26对准。在实施例中，侧壁37可以是电介质侧壁隔离物52中的一个的侧表面。
半导体层16中的掺杂分段18的一部分、半导体层16中的掺杂分段20的一部分、以及半导体层32、34的多个部分可以通过被自对准到对准结构36和浅沟槽隔离区15的蚀刻工艺而被蚀刻，以限定沟槽38、40。由于对准结构36提供的保护，半导体层16中的掺杂分段18的一部分在蚀刻工艺期间被保留，并且保留完整的原始厚度。沟槽38、40可以部分地贯穿半导体层16，使得掺杂分段18的减薄部分留在沟槽38的底部并且掺杂分段20的减薄部分留在沟槽40的底部。在实施例中，形成沟槽40可以消除界面19，而不消除留在掺杂分段20的减薄部分和相邻的掺杂分段18的保留部分之间的界面19的一部分。半导体层32、34包括在沟槽38、40内在沟槽底部暴露的顶表面。在实施例中，半导体层32、34的顶表面可以与掺杂分段18、20的减薄部分共面。在替代实施例中，沟槽38、40可以在深度方面延伸到电介质层14的顶表面，使得不存在掺杂分段18、20的减薄部分。
参考图6，其中相同的参考标号表示图5中的相同特征，并且在随后的制造阶段，半导体层42、44与对准结构36的相对侧相邻地并在电介质层14之上(即，上方)形成。半导体层42、44可以提供可控硅整流器的端子(即，阳极和阴极)。半导体层42、44可以由诸如单晶硅之类的半导体材料构成。半导体层42具有与阱22相反的导电类型，半导体层44具有与阱24相反的导电类型。在实施例中，半导体层42可以掺杂(例如，重掺杂)有一定浓度的掺杂剂，例如p型掺杂剂(例如，硼)以提供p型导电性，并且半导体层44可以掺杂(如，重掺杂)有一定浓度的掺杂剂，例如n型掺杂剂(例如，磷或砷)以提供n型导电性。
半导体层42和半导体层44可以通过单独的外延生长工艺形成，并且可以在外延生长期间被掺杂。半导体层42可以在沟槽38内从半导体层16中的掺杂分段18的减薄部分和沟槽38底部的半导体层32的顶表面外延生长。半导体层44可以在沟槽40内从半导体层16中的掺杂分段20的减薄部分和沟槽40底部的半导体层34的顶表面外延生长。
电介质侧壁隔离物52中的一个沿横向方向定位在栅极50和半导体层42之间。电介质侧壁隔离物52中的另一个沿横向方向定位在栅极50和半导体层44之间。沿竖直方向设置在对准结构36和电介质层14之间的半导体层16中的掺杂分段18的保留部分沿横向方向定位在半导体层42和半导体层44之间。半导体层42被掺杂以具有与半导体层16中的掺杂分段18的保留部分相反的导电类型。
半导体层42沿竖直方向定位在电介质层14上方，以及阱22沿竖直方向定位在电介质层12下方。半导体层32限定了导电柱形式的连接，该导电柱从半导体层42延伸穿过电介质层14到达阱22。半导体层32将半导体层42物理和电耦合到阱22。在实施例中，由半导体层32提供的连接可以是直接连接。
半导体层44沿竖直方向定位在电介质层14上方，以及阱24沿竖直方向定位在电介质层12下方。半导体层34限定了导电柱形式的连接，该导电柱从半导体层44延伸穿过电介质层14到达阱24。半导体层34将半导体层44物理和电耦合到阱24。在实施例中，由半导体层34提供的连接可以是直接连接。
根据半导体层32的导电类型，沿竖直方向在半导体层32与半导体层42或阱22之间限定p-n结。根据半导体层34的导电类型，沿竖直方向在半导体层34与半导体层44或阱24之间限定p-n结。包括半导体层32、34的p-n结可以沿横向方向定向，而界面26可以沿横向于横向方向的竖直方向定向。
随后进行中段制程处理和后段制程处理，包括形成具有被耦合到结构10的电连接的互连结构。具体而言，在半导体层42、44和对准结构36上方形成电介质层45，由半导体层42提供的端子物理和电耦合到在电介质层45中形成的接触46，以及由半导体层44提供的端子物理和电耦合到在电介质层45中形成的接触48。接触46、48可以由诸如钨之类的金属构成，以及电介质层45可以由诸如二氧化硅之类的电介质材料构成。在实施例中，阱22、24也可以物理耦合和电耦合到与接触46、48类似的接触47、49(图7)，接触47、49同样形成在电介质层45中。在实施例中，对准结构36在互连结构内可以是非接触的。
结构10可以体现为可用作静电放电保护器件的可控硅整流器的器件结构。结构10在设计上可以是紧凑的，并且与常规可控硅整流器相比表现出高性能。半导体层32、34限定了延伸穿过电介质层14的各个连接，这些连接允许阱22、24定位在电介质层14的与半导体层42、44的相反侧。结果，可控硅整流器的不同部分沿竖直方向位于电介质层14的相对侧。
参考图7，并且根据本发明的替代实施例，物理和电耦合到阱22、24的接触47、49可以沿横向方向从物理和电耦合到半导体层42、44的接触46、48偏移。横向偏移使得接触47、49与接触46、48间隔开。在实施例中，可以形成具有由电介质层14提供的厚栅极电介质的平面场效应晶体管54，其以互连结构耦合到可控硅整流器，并且可以关于触发可控硅整流器提供辅助。在实施例中，用于形成对准结构36的相同工艺中的一个或多个可用于形成平面场效应晶体管54的栅极结构。阱22可以包括具有相同导电类型的重掺杂区域，该重掺杂区域有助于接触47和阱22之间的电连接。类似地，阱24可以包括具有相同导电类型的重掺杂区域，该重掺杂区域有助于接触49和阱24之间的电连接。
参考图8，并且根据替代实施例，结构10可以被形成为不具有在半导体层16的顶表面上的对准结构36。半导体层42、44可以通过单独的选择性外延生长工艺在横向间隔开的沟槽38、40中生长。
上述方法用于集成电路芯片的制造。由此产生的集成电路芯片可以由制造商以原始晶片形式(例如，作为具有多个未封装芯片的单个晶片)、作为裸管芯或以封装形式进行分发。芯片可以与其他芯片、分立电路元件和/或其他信号处理器件集成，作为中间产品或最终产品的一部分。最终产品可以是任何包括集成电路芯片的产品，例如具有中央处理器的计算机产品或智能手机。
本文中对由诸如“大约”、“约”、“基本上”的近似语言修饰的术语的引用不限于所规定的精确值。近似语言可对应于用于测量该值的仪器的精度，并且，除非依赖于仪器精度，否则可以指示所述值的+/-10％的范围。
本文中对诸如“竖直”、“水平”等的术语的引用是通过示例而非限制来建立参考系的。如本文所用，术语“水平”被定义为与半导体衬底的常规平面平行的平面，而不管其实际的三维空间取向如何。术语“竖直”和“法向”是指与刚刚定义的水平方向垂直的方向。术语“横向”是指水平平面内的方向。
“连接”或“耦合”到另一特征或与另一特征“连接”或“耦合”的特征可以直接连接或耦合到其他特征或与其他特征连接或耦合，或者可以存在一个或多个中间特征。如果不存在中间特征，则一特征可以“直接连接”或“直接耦合”到另一特征或与另一特征“直接连接”或“直接耦合”。如果存在至少一个中间特征，则一特征可以“间接连接”或“间接耦合”到另一特征或与另一特征“间接连接”或“间接耦合”。在另一特征“上”或“接触”另一特征的特征可以直接在其他特征上或与其他特征直接接触，或者可以存在一个或多个中间特征。如果不存在中间特征，则一特征可以“直接在”另一特征“上”或与另一特征“直接接触”。如果存在至少一个中间特征，则一特征可以“间接在”另一特征“上”或与另一特征“间接接触”。如果一特征在另一特征上方延伸并且覆盖另一特征的一部分，则不同的特征可以“重叠”。
本发明的各种实施例的描述是为了说明的目的而给出的，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员来说将是显而易见的。本文使用的术语是为了最好地解释实施例的原理、实际应用或相对于市场上发现的技术的技术改进，或者使本领域的其他普通技术人员能够理解本文所公开的实施例。
Claims (20)
1.一种用于可控硅整流器的结构，所述结构包括：
半导体衬底；
第一电介质层，其位于所述半导体衬底上；
第一阱，其位于所述第一电介质层下方的所述半导体衬底中，所述第一阱具有第一导电类型；
第二阱，其位于所述第一电介质层下方的所述半导体衬底中，所述第二阱具有与所述第一导电类型相反的第二导电类型，并且所述第二阱沿第一p-n结邻接所述第一阱；
第一端子，其位于所述第一电介质层上方；
第二端子，其位于所述第一电介质层上方；
第一连接，其从所述第一端子延伸穿过所述第一电介质层到达所述第一阱；以及
第二连接，其从所述第二端子延伸穿过所述第一电介质层到达所述第二阱。
2.根据权利要求1所述的结构，其中，所述第一连接是包括掺杂半导体材料的第一导电柱。
3.根据权利要求2所述的结构，其中，所述第二连接是包括所述掺杂半导体材料的第二导电柱。
4.根据权利要求3所述的结构，其中，所述掺杂半导体材料是掺杂多晶硅。
5.根据权利要求3所述的结构，其中，所述掺杂半导体材料是掺杂单晶硅。
6.根据权利要求3所述的结构，其中，所述第一导电柱限定与所述第一端子或所述第一阱的第二p-n结。
7.根据权利要求6所述的结构，其中，所述第二导电柱限定与所述第二端子或所述第二阱的第三p-n结。
8.根据权利要求1所述的结构，其中，所述第一端子包括被掺杂以具有所述第二导电类型的第一半导体层。
9.根据权利要求8所述的结构，其中，所述第二端子包括被掺杂以具有所述第二导电类型的第二半导体层。
10.根据权利要求9所述的结构，还包括：
第二电介质层，其位于所述第一半导体层和所述第二半导体层上方；
第一接触，其位于所述第二电介质层中，所述第一接触耦合到所述第一半导体层；以及
第二接触，其位于所述第二电介质层中，所述第二接触耦合到所述第二半导体层。
11.根据权利要求10所述的结构，其中，所述第一接触和所述第二接触包括金属。
12.根据权利要求11所述的结构，还包括：
第三接触，其位于所述第二电介质层中，所述第三接触耦合到所述第一阱；以及
第四接触，其位于所述第二电介质层中，所述第四接触耦合到所述第二阱。
13.根据权利要求12所述的结构，其中，所述第三接触和所述第四接触从所述第一接触和所述第二接触横向偏移。
14.根据权利要求9所述的结构，其中，所述第一阱和所述第二阱之间的所述第一p-n结横向地定位在所述第一半导体层和所述第二半导体层之间的所述半导体衬底中。
15.根据权利要求9所述的结构，其中，所述第一半导体层沿竖直方向相对于所述第一阱定位，以及所述第二半导体层沿所述竖直方向相对于所述第一阱定位。
16.根据权利要求9所述的结构，还包括：
对准结构，其沿竖直方向定位在所述第一电介质层上方，所述对准结构沿横向方向定位在所述第一半导体层和所述第二半导体层之间。
17.根据权利要求16所述的结构，其中，所述对准结构包括栅极、沿所述横向方向定位在所述栅极和所述第一半导体层之间的第一电介质侧壁隔离物、以及沿所述横向方向定位在所述栅极和所述第二半导体层之间的第二电介质侧壁隔离物。
18.一种形成用于可控硅整流器的结构的方法，所述方法包括：
在半导体衬底上的电介质层下方的所述半导体衬底中形成第一阱，其中所述第一阱具有第一导电类型；
在所述电介质层下方的所述半导体衬底中形成第二阱，其中所述第二阱具有与所述第一导电类型相反的第二导电类型，并且所述第二阱沿p-n结邻接所述第一阱；
在所述电介质层上方形成第一端子，其中所述第一端子通过从所述第一端子延伸穿过所述电介质层到达所述第一阱的第一连接耦合到所述第一阱；以及
在所述电介质层上方形成第二端子，其中所述第二端子通过从所述第二端子延伸穿过所述电介质层到达所述第二阱的第二连接耦合到所述第二阱。
19.根据权利要求18所述的方法，还包括：
形成延伸穿过所述电介质层到达所述第一阱的第一沟槽；以及
在所述第一沟槽中形成第一导电柱，
其中，所述第一导电柱在所述第一端子和所述第一阱之间提供第一连接，并且所述第一导电柱包括掺杂半导体材料。
20.根据权利要求19所述的方法，还包括：
形成延伸穿过所述电介质层到达所述第二阱的第二沟槽；以及
在所述第二沟槽中形成第二导电柱，
其中，所述第二导电柱在所述第二端子和所述第二阱之间提供第二连接，并且所述第二导电柱包括所述掺杂半导体材料。
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