DE102005006121A1 - Vertikalthyristor zum ESD-Schutz und Verfahren zur Herstellung eines Vertikalthyristor zum ESD-Schutz - Google Patents
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Abstract
Ein Vertikalthyristor für ESD-Schutz umfasst eine Anode (10), eine Kathode (16), eine erste Gate-Elektrode (12) und eine zweite Gate-Elektrode (14). Die erste (12) und zweite (14) Gate-Elektrode sind zwischen der Anode (10) und der Kathode (16) angeordnet, wobei die erste Gate-Elektrode (12) eine auf der Anode (10) gebildete epitaktische Siliziumschicht (20) ist und die zweite Gate-Elektrode (14) eine auf der ersten Gate-Elektrode (12) gebildete epitaktische Silizium-Germanium-Schicht (24) ist. Das Verfahren zur Herstellung eines solchen Vertikalthyristors umfasst die Schritte der Aufbringung einer epitaktischen Siliziumschicht (20) auf der Anode (10) und das Aufbringen einer epitaktischen Silizium-Germanium-Schicht (24) auf der epitaktischen Siliziumschicht (20), wobei die epitaktische Siliziumschicht (20) die erste Gate-Elektrode (12) bildet und die eptaktische Silizium-Germanium-Schicht (24) die zweite Gate-Elektrode (14) des Vertikalthyristors bildet.
Description
- Die vorliegende Erfindung bezieht sich auf einen Vertikalthyristor zum ESD-Schutz, der eine Anode, eine Kathode, eine erste Gate-Elektrode und eine zweite Gate-Elektrode, die zwischen der Anode und der Kathode angeordnet sind, umfasst.
- Die vorliegende Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung eines Vertikalthyristors zum ESD-Schutz.
- Elektrostatische Entladung (ESD) ist ein verbreitetes Phänomen, das während des Umgangs mit Halbleiter-IC-Bauteilen (IC = integrierte Schaltung) auftritt. Elektrostatische Ladungen können sich aus unterschiedlichen Gründen ansammeln und Beschädigungen an einem IC-Bauteil verursachen. Typischerweise kann eine Beschädigung während einer Testphase der IC-Herstellung auftreten, während der Montage des IC auf der Leiterplatte, sowie während der Verwendung von Geräten, in denen der IC installiert wurde. Die aufgebaute elektrostatische Ladung kann schnell entladen werden, wodurch dem IC erheblicher Schaden zugefügt wird, z.B. auf Grund von Durchschlag von Oxiden und/oder auf Grund von hohen Leitungspegeln durch relativ kleine Bereiche der Schaltung hindurch, die sich aus Durchbrüchen in Sperrichtung von PN-Übergängen der Schaltung ergeben.
- Um die Empfindlichkeit von integrierten Schaltungen bezüglich elektrostatischer Entladung zu verringern, werden integrierte Schaltungen mit Schutzvorrichtungen an ihren externen Anschlüssen gebaut, die einen „sicheren" Pfad bereitstellen, dem die elektrostatische Ladung folgen kann. Ein solcher sicherer Pfad ist so konzipiert, dass kein Schaden entsteht, wenn ein geladener Körper elektrostatische Ladung an die integrierte Schaltung abgibt. Bei Auftreten einer ESD wird die aufgebaute elektrostatische Ladung über die ESD-Schutzvorrichtung entladen, wodurch eine Beschädigung der zu schützenden integrierten Schaltung verhindert wird. Aus Kostengründen ist es wünschenswert, dass die Herstellung einer solchen Schutzvorrichtung in bestehende Fertigungsabläufe integriert werden kann. Ferner sollte die ESD-Schutzvorrichtung Beschädigungen des zu schützenden IC-Bauteils bei allen Begebenheiten und für die gesamte Zeitdauer der Herstellung und der Verwendung der integrierten Schaltung zuverlässig vermeiden.
- Die vorliegende Erfindung stellt einen Vertikalthyristor zum ESD-Schutz bereit, der Beschädigungen der zu schützenden integrierten Schaltung zuverlässig vermeidet.
- Gemäß der vorliegenden Erfindung ist die erste Gate-Elektrode eine auf der Anode gebildete epitaktische Siliziumschicht, und die zweite Gate Elektrode ist eine auf der epitaktischen Siliziumschicht gebildete epitaktische Silizium-Germanium-(SiGe-)Schicht. Die epitaktische Silizium-Germanium-Schicht steuert die Schaltgeschwindigkeit des Thyristors. Die elektrischen Eigenschaften des SiGe, d.h. die hohe Elektronen- und Löcherbeweglichkeit, führen zu deutlich verbesserten Eigenschaften im Vergleich zu ESD-Schutzvorrichtungen, die aus dem Stand der Technik bekannt sind, besonders zu hohen Schaltgeschwindigkeiten und hoher Strombelastbarkeit. Die hohe Schaltgeschwindigkeit garantiert, dass die elektrostatische Ladung im Falle eines ESD-Ereignisses mehr oder weniger unmittelbar durch den Thyristor entladen wird, bevor die zu schützende elektronische Schaltung beschädigt werden könnte. Die hohe Strombelastbarkeit garantiert, dass die Vorrichtung die hohen Strompegel während des ESD-Ereignisses aushält. Auf Grund der vertikalen Kombination der NPN- und PNP-Übergänge kann die Anordnungsdichte im Vergleich zu Anordnungen, in denen die NPN- und PNP-Übergänge separat verwendet werden, erhöht werden. Ferner wird auf Grund der vertikalen Anordnung die Kapazität des Thyristors verringert, was für RF-Anwendungen vorteilhaft ist, z.B. für RF-Eingangskontaktstellen. Außerdem ergibt sich aus der allgemein höheren Stromverstärkung hFE der vertikalen Anordnung im Vergleich zu derjenigen einer lateralen Anordnung ein niedrigerer Widerstand während eines ESD-Ereignisses, wodurch die Leistungsaufnahme verringert wird, so dass die Vorrichtung höhere Spannungen aushalten kann.
- Die vorliegende Erfindung stellt ferner ein Verfahren zur Herstellung eines Vertikalthyristors zum ESD-Schutz mit verbesserten Eigenschaften bereit.
- Gemäß dem Verfahren der vorliegenden Erfindung wird eine epitaktische Siliziumschicht auf der Anode aufgebracht, und eine epitaktische Silizium-Germanium-Schicht wird auf der epitaktischen Siliziumschicht aufgebracht, wobei die epitaktische Siliziumschicht die erste Gate-Elektrode und die epitaktische Silizium-Germanium-Schicht die zweite Gate-Elektrode des Vertikalthyristors bildet. Da die erste und zweite Gate-Elektrode durch das Aufbringen von epitaktischen Schichten hergestellt werden, können Schichten mit höchster Qualität gewachsen werden, deren Eigenschaften, wie zum Beispiel die Dicke und der Dotierungsgradient, wie gewünscht gewählt werden können. Die epitaktische SiGe-Schicht wird vorzugsweise so aufgebracht, dass sie im Vergleich zu der epitaktischen Siliziumschicht sehr dünn ist. Die Dicke der epitaktischen SiGe-Schicht beträgt vorzugsweise circa 100 nm. Die elektrischen Eigenschaften des SiGe-Materials, d.h. die hohe Elektronen- und Löcherbeweglichkeit, führen zu einer hohen Schaltgeschwindigkeit des Thyristors.
- Die vorliegende Erfindung bezieht sich ferner auf eine integrierte Schaltung, die sowohl einen NPNP-Thyristor als auch einen PNPN-Thyristor gemäß der vorliegenden Erfindung umfasst. Auf Grund der Kombination der zwei Thyristortypen wird ein zuverlässiger Schutz sowohl gegen positive als auch gegen negative Ladung erreicht. Als Beispiel ist einer der Thyristoren dann mit VCC verbunden, und der andere Thyristor ist mit Masse verbunden, oder alternativ sind beide Thyristoren parallel mit Masse verbunden.
- Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels in Übereinstimmung mit der vorliegenden Erfindung und unter Bezugnahme auf die Zeichnungen, in denen:
-
1 schematisch den grundsätzlichen Aufbau eines bevorzugten Vertikalthyristors gemäß der vorliegenden Erfindung zeigt, -
2 bis7 schematisch die bevorzugten Verfahrensschritte zur Herstellung des bevorzugten Vertikalthyristors zeigen, -
8 in schematischer Weise den bevorzugten Thyristor in einer Draufsicht zeigt. -
1 zeigt schematisch ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Vertikalthyristors zum ESD-Schutz. Die Vorrichtung umfasst eine Anode10 , eine erste Gate-Elektrode12 , eine zweite Gate-Elektrode14 und eine Kathode16 . Die Anode10 wird durch eine P-dotierte Unterschichtdiffusionsschicht (PDUF) gebildet. Auf der Anode10 wird eine schwach N-dotierte epitaktische Siliziumschicht gebildet, die die erste Gate-Elektrode12 der Vorrichtung ist. Auf der ersten Gate-Elektrode12 wird eine P-dotierte epitaktische Silizium-Germanium-Schicht gebildet, die die zweite Gate-Elektrode14 der Vorrichtung ist. Die Kathode16 wird durch eine N-dotierte Polysiliziumschicht gebildet. -
2 bis7 veranschaulichen schematisch das bevorzugte Verfahren zur Herstellung des bevorzugten Vertikalthyristors gemäß der vorliegenden Erfindung. - Wie in den
2 und3 der Zeichnungen zu sehen ist, wird eine P-dotierte Unterschichtdiffusionsschicht (PDUF)18 in einem Siliziumsubstrat17 durch einen Implantationsschritt und nachfolgende Diffusion der implantierten P-Dotanten geschaffen. Die PDUF-Schicht18 fungiert als Anode10 der Schutzvorrichtung. Nach Bildung der PDUF-Schicht18 wird eine relativ dicke N dotierte epitaktische Siliziumschicht20 aufgebracht. Die epitaktische Siliziumschicht20 wird schwach in-situ dotiert. Der nächste Verfahrensschritt ist die Feldisolation, in der dicke Oxid-Pads22 thermisch gewachsen werden, um den elektrisch aktiven Bereich des Thyristors von benachbarten Bauteilen zu isolieren. Typische Verfahren zur Feldisolation sind das LOCOS- (Local Oxidation Of Silicon) Verfahren und das STI- (Shallow Trench Isolation) Verfahren. Im LOCOS-Verfahren wird zum Beispiel Siliziumnitrid als Maske verwendet, und Oxid wächst in den Bereichen, die nicht durch das Siliziumnitrid geschützt sind. Nach der Feldisolation wird eine N-Wanne23 in der epitaktischen Siliziumschicht20 durch Implantation von N-Dotanten in den elektrisch aktiven Bereich zwischen den dicken Oxid-Pads22 (wie durch die Pfeile in1 angedeutet) gebildet, während die anderen Bereiche durch eine strukturierte Photolackschicht21 geschützt werden, die hinterher entfernt wird. Die N-Wanne23 bildet die erste Gate-Elektrode12 der Vorrichtung. - Wie in den
4 und5 der Zeichnungen zu sehen ist, folgt auf das Feldisolationsverfahren eine Aufbringung einer epitaktischen P-dotierten Silizium-Germanium-Schicht24 , die die zweite Gate-Elektrode14 der Vorrichtung bildet. Auf dem Isolationsoxid wächst diese Epi als Polysilizium (nicht-selektive Epi). Die Silizium-Germanium-Schicht24 hat vorzugsweise eine Dicke von circa 100 nm. Die Silizium-Germanium-Schicht24 wird durch Aufbringen einer Photolackschicht26 auf der P-dotierten Silizium-Germanium-Schicht24 , Belichten des nicht durch eine Maske (hier nicht gezeigten) bedeckten Photolacks26 , Entwickeln des Photolacks26 , Ätzen der Bereiche der Silizium-Germanium-Schicht24 , die nicht durch den Photolack26 bedeckt sind, und Entfernen des restlichen Photolacks26 strukturiert. Danach wird eine Polysiliziumschicht28 (6 ) aufgebracht und N-dotiert (entweder in-situ oder durch Implantation), die die Kathode16 des Thyristors bildet. Die Polysiliziumschicht28 wird durch Aufbringen eines Photolacks29 so gemustert, dass die epitaktische Silizium-Germanium-Schicht24 teilweise bedeckt ist. Die laterale Isolation zwischen der Kathode16 und der zweiten Gate-Elektrode14 wird hier der Einfachheit halber nicht gezeigt (Standard-Spacer-Konzepte können verwendet werden). Metallische Zwischenverbindungen30 ,32 ,34 ,36 zur Außenseite des Thyristorbauteils werden mit einem Standard-Einschichtmetallverfahren, wie es aus dem Stand der Technik bekannt ist, hergestellt. Die metallischen Zwischenverbindungen30 ,32 ,34 ,36 sind voneinander durch eine isolierende Schicht38 getrennt, die zum Beispiel aus BPSG (Bor-Phosphorsilikatglas) besteht. -
8 zeigt eine Draufsicht des hergestellten Vertikalthyristors. Wie ersichtlich ist, bedeckt die strukturierte Silizium-Germanium-Schicht24 teilweise die darunter liegende N-dotierte Wanne23 der Siliziumschicht20 und die dicken Oxid-Pads22 , und die Polysiliziumschicht28 bedeckt teilweise die darunter liegende Silizium-Germanium-Schicht24 . Ferner kann man die metallische Zwischenverbindung36 zu der Siliziumschicht, die metallische Zwischenverbindung30 zu der Silizium-Germanium-Schicht und die metallische Zwischenverbindung32 zu der Polysiliziumschicht sehen. - Die oben beschriebene Vorrichtung ist ein NPNP-Thyristor, d.h. ein Thyristor mit einer P-dotierten Anode. Alternativ ist der Thyristor gemäß der vorliegenden Erfindung ein PNPN-Thyristor, d.h. ein Thyristor mit einer N-dotierten Anode. Der PNPN-Thyristor gemäß der vorliegenden Erfindung wird mit denselben Verfahrensschritten hergestellt, die oben für den NPNP-Thyristor beschrieben sind, es wird lediglich der Dotantentyp ausgetauscht, d.h. N-Dotant durch P-Dotant und umgekehrt.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine integrierte Schaltung bereitgestellt, die sowohl einen NPNP-Thyristor als auch einen PNPN-Thyristor gemäß der vorliegenden Erfindung umfasst. Auf Grund der Kombination der zwei Thyristortypen wird ein zuverlässiger Schutz sowohl gegen positive als auch gegen negative Ladung erreicht. Einer der Thyristoren ist beispielsweise mit VCC verbunden, und der andere Thyristor ist mit Masse verbunden, oder beide Thyristoren sind alternativ parallel mit Masse verbunden.
- Der Vertikalthyristor gemäß der vorliegenden Erfindung ermöglicht im Vergleich zu ESD-Schutzvorrichtungen, die aus dem Stand der Technik bekannt sind, eine viel höhere Schaltgeschwindigkeit bei hoher Strombelastbarkeit. Die hohe Schaltgeschwindigkeit und die hohe Strombelastbarkeit der ESD-Schutzvorrichtung gemäß der vorliegenden Erfindung werden durch die sehr dünne Silizium-Germanium-Schicht
24 , die die zweite Gate-Elektrode14 bildet, erreicht. Die elektrischen Eigenschaften des SiGe-Materials, d.h. die hohe Elektronen- und Löcherbeweglichkeit, führen zu deutlich verbesserten Eigenschaften hinsichtlich der Geschwindigkeit. - Die hohe Schaltgeschwindigkeit garantiert, dass die elektrostatische Ladung im Falle eines ESD-Ereignisses unmittelbar durch den Vertikalthyristor, der als ESD-Schutzvorrichtung dient, entladen wird, bevor die zu schützende elektronische Schaltung beschädigt werden könnte. Die hohe Strombelastbarkeit garantiert, dass das Thyristorbauteil die normalerweise mit einem ESD-Ereignis einhergehenden hohen Strompegel aushält.
- Auf Grund der vertikalen Kombination der NPN- und PNP-Übergänge (Thyristor) kann die Anordnungsdichte im Vergleich zu Anordnungen, in denen die NPN- und PNP-Übergänge separat verwendet werden (bipolar), erhöht werden. Der Vertikalthyristor gemäß der vorliegenden Erfindung kommt somit dem Hauptziel einer verringerten Strukturgröße nach, um die internationale Wettbewerbsfähigkeit beizubehalten. Außerdem ergibt sich aus der allgemein höheren Stromverstärkung hFE der vertikalen Anordnung im Vergleich zu derjenigen einer lateralen Anordnung ein niedrigerer Widerstand während eines ESD-Ereignisses, wodurch die Leistungsaufnahme verringert wird, was somit zu einer höheren ESD-Spannung führt.
- Das Verfahren zur Herstellung des Vertikalthyristors gemäß der vorliegenden Erfindung kann leicht in bestehende Fertigungsabläufe integriert werden, zum Beispiel in bestehende BICMOS- und RF-Verfahren. Alternativ kann das Verfahren zur Herstellung des Vertikalthyristors auch ein selbständiges Verfahren sein. Besonders in komplementären BICMOS-Verfahren, die sowohl vertikale NPN-Anordnungen als auch vertikale PNP-Anordnungen unterstützen, kann diese ESD-Vorrichtung ohne jegliche zusätzliche Verfahrensschritte in bestehende Fertigungsabläufe integriert werden.
Claims (19)
- Vertikalthyristor zum ESD-Schutz, der eine Anode (
10 ), eine Kathode (16 ), eine erste Gate-Elektrode (12 ) und eine zweite Gate-Elektrode (14 ) umfasst, wobei die erste (12 ) und zweite (14 ) Gate-Elektrode zwischen der Anode (10 ) und der Kathode (16 ) angeordnet sind, wobei die erste Gate-Elektrode (12 ) eine auf der Anode (10 ) gebildete epitaktische Siliziumschicht (20 ) ist, und die zweite Gate-Elektrode (14 ) eine auf der epitaktischen Siliziumschicht (20 ) gebildete epitaktische Silizium-Germanium-Schicht (24 ) ist. - Vertikalthyristor gemäß Anspruch 1, bei dem die epitaktische Siliziumschicht (
20 ), die die erste Gate-Elektrode (12 ) bildet, N-dotiert ist. - Vertikalthyristor gemäß Anspruch 1 oder 2, bei dem die epitaktische Silizium-Germanium-Schicht (
24 ), die die zweite Gate-Elektrode (14 ) bildet, P-dotiert ist. - Vertikalthyristor gemäß einem der Ansprüche 1 bis 3, bei dem die Kathode (
16 ) eine N-dotierte Polysiliziumschicht (28 ) ist. - Vertikalthyristor gemäß Anspruch 1, bei dem die epitaktische Siliziumschicht (
20 ), die die erste Gate-Elektrode (12 ) bildet, P-dotiert ist. - Vertikalthyristor gemäß Anspruch 1 oder 5, bei dem die epitaktische Silizium-Germanium-Schicht (
24 ), die die zweite Gate-Elektrode (14 ) bildet, N-dotiert ist. - Vertikalthyristor gemäß einem der Anspruche 1, 5 und 6, bei dem die Kathode (
16 ) eine P-dotierte Polysiliziumschicht (28 ) ist. - Vertikalthyristor gemäß einem der vorhergehenden Ansprüche, bei dem die epitaktische Siliziumschicht (
20 ), die die erste Gate-Elektrode (12 ) bildet, dicker ist als die epitaktische Silizium-Germanium-Schicht (24 ), die die zweite Gate-Elektrode (14 ) bildet. - Vertikalthyristor gemäß einem der vorhergehenden Ansprüche, bei dem die epitaktische Silizium-Germanium-Schicht (
24 ) eine Dicke von circa 100 nm hat. - Integrierte Schaltung, die einen ersten Vertikalthyristor, wie in Ansprüchen 1 bis 4 definiert, und einen zweiten Vertikalthyristor, wie in Ansprüchen 1 und 5 bis 7 definiert, umfasst.
- Integrierte Schaltung gemäß Anspruch 10, bei der zumindest eine der Siliziumschichten (
20 ), die die erste Gate-Elektrode (12 ) des ersten oder zweiten Thyristors bilden, dicker ist als die epitaktische Silizium-Germanium-Schicht (24 ), die die zweite Gate-Elektrode (14 ) des ersten oder zweiten Thyristors bildet. - Integrierte Schaltung gemäß Anspruch 10 oder 11, bei der zumindest eine der epitaktischen Silizium-Germanium-Schichten (
24 ) des ersten oder zweiten Thyristors eine Dicke von circa 100 nm hat. - Verfahren zur Herstellung eines Vertikalthyristors zum ESD-Schutz, wobei der Vertikalthyristor eine Anode (
10 ), eine Kathode (16 ), eine erste Gate-Elektrode (12 ) und eine zweite Gate-Elektrode (14 ) umfasst, wobei das Verfahren die Schritte der Aufbringung einer epitaktischen Siliziumschicht (20 ) auf der Anode (10 ) und das Aufbringen einer epitaktischen Silizium-Germanium-Schicht (24 ) auf der epitaktischen Siliziumschicht (20 ) umfasst, wobei die epitaktische Siliziumschicht (20 ) die erste Gate-Elektrode (12 ) bildet, und die epitaktische Silizium-Germanium-Schicht (24 ) die zweite Gate-Elektrode (14 ) des Thyristors bildet. - Verfahren gemäß Anspruch 13, bei dem die Kathode (
16 ) eine auf der zweiten Gate-Elektrode (14 ) gebildete Polysiliziumschicht (28 ) ist. - Verfahren gemäß Anspruch 13 oder 14, bei dem die Aufbringung der epitaktischen Siliziumschicht (
20 ) und der epitaktischen Silizium-Germanium-Schicht (24 ) so durchgeführt wird, dass die erste Gate-Elektrode (12 ) dicker als die zweite Gate-Elektrode (14 ) ist. - Verfahren gemäß einem der Ansprüche 13 bis 15, bei dem die epitaktische Siliziumschicht (
20 ), die die erste Gate-Elektrode (12 ) bildet, in-situ N-dotiert wird. - Verfahren gemäß einem der Ansprüche 13 bis 16, bei dem die epitaktische Silizium-Germanium-Schicht (
24 ), die die zweite Gate-Elektrode (14 ) bildet, in-situ P-dotiert wird. - Verfahren gemäß einem der Ansprüche 13 bis 15, bei dem die epitaktische Siliziumschicht (
20 ), die die erste Gate-Elektrode (12 ) bildet, in-situ P-dotiert wird. - Verfahren gemäß einem der Ansprüche 13 bis 15 und 18, bei dem die epitaktische Silizium-Germanium-Schicht (
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| US20060175629A1 (en) | 2006-08-10 |
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