DE112012003772B4

DE112012003772B4 - Eine integrierte Schaltungseinheit und ein Verfahren zu deren Herstellung

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Publication number: DE112012003772B4
Application number: DE112012003772.3T
Authority: DE
Inventors: John B. Campi; Robert J. Gauthier; Junjun Li; Rahul Mishra
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2011-10-10
Filing date: 2012-08-14
Publication date: 2017-02-23
Anticipated expiration: 2032-08-15
Also published as: WO2013055436A1; US20130126911A1; GB2509468A; US8377754B1; CN103858238B; CN103858238A; GB2509468B; GB201407431D0; US8674400B2; DE112012003772T5

Abstract

Verfahren zum Bilden einer Integrierten Schaltungseinheit, die einen Latch-up-Thyristor (100) einschließt, wobei das Verfahren aufweist: Bilden (202) einer Maske (501; 901) auf einer Oberseite eines Substrats (108), wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt (502; 902) des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem einer n-Wanne oder einer p-Wanne (401) auf dem Substrat liegt; Ätzen (203) des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich (601; 1001) zu bilden; Bilden (204) eines verspannten Übergangs des Latch-up-Thyristors durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.

Description

HINTERGRUND
Diese Offenbarung betrifft allgemein das Gebiet der Fertigung von Halbleitereinheiten und insbesondere die Fertigung von integrierten Schaltungen (ICs) mit gesteuerten Siliciumgleichrichtern (SCRs), die auch als Thyristoren bezeichnet werden.
ICs, die komplementäre Metall-Oxid-Halbleiter(CMOS)-Einheiten einschließen, sind für eine als Latch-up bekannte, unerwünschte parasitäre SCR-Wirkung anfällig, die zu Schäden an der IC führen kann, wenn sie nicht kontrolliert wird. Latch-up beschreibt eine Art Kurzschluss, der aufgrund des Vorhandenseins parasitärer SCR-Strukturen in der CMOS-Schaltung auftreten kann. Die parasitären SCR-Strukturen weisen PNPN-Übergänge auf, die als ein PNP-Transistor und ein NPN-Transistor wirken, die miteinander kreuzgekoppelt sind. Unter bestimmten Bedingungen, wie z. B. das Vorhandensein eines flüchtigen Signals, kann einer der PN-Übergänge in Durchlassrichtung vorgespannt sein, wodurch der SCR eingeschaltet wird. Die Einheit kann in einem Latch-up-Zustand eingeschaltet bleiben, selbst wenn das Signal, das am PN-Übergang die Vorspannung in Durchlassrichtung verursacht hat, weggenommen wurde. Die zwei Transistoren halten sich einander in Sättigung, solange die SCR-Struktur in Durchlassrichtung vorgespannt ist. Die Verringerung von Latch-up-Effekten ist wichtig für ein besseres Funktionieren von ICs.
Während einige SCRs in einer IC Latch-up-SCRs umfassen können, wie oben beschrieben, können in einer IC andere SCRs eingeschlossen sein, um elektrostatische Entladungsereignisse (ESD-Ereignisse) abzuleiten. Ein ESD-Ereignis bezieht sich auf eine elektrische Entladung eines Stroms (positiv oder negativ) für eine kurze Dauer, während welcher der CMOS-Einheit eine grolle Strommenge zugeführt wird. Der große Strom kann von verschiedenen Quellen aufgebaut werden, zum Beispiel vom menschlichen Körper. Ein ESD-Ereignis ist allgemein auf die Entladung eines Hochspannungspotentials (typischerweise mehrere Kilovolt) von einer kurzen Dauer (typischerweise 100 Nanosekunden) zurückzuführen. Ein ESD-Ereignis kann durch menschlichen Kontakt mit den Zuleitungen einer IC erzeugt werden, oder durch elektrisch geladene Maschinen, die in anderen Zuleitungen einer IC entladen werden. Derartige ESD-Ereignisse können eine IC zerstören, wenn sie nicht sicher abgeleitet werden. Ein ESD-Ereignis kann durch einen ESD-SCR abgeleitet werden, der hohen Strömen standhält, wodurch die Spannung durch den SCR auf einen niedrigen Pegel gehalten wird. Deshalb können ESD-SCRs in einer IC eingeschlossen sein, um hohe Ströme, die mit einem ESD-Ereignis einhergehen, umzuleiten.
Die US 7 705 426 B2 offenbart eine integrierte Schaltungseinheit und ein Verfahren zu deren Herstellung. Die Schaltungseinheit weist ein erstes Bauelement, das einen Heterojunction-Bipolar-Transistor angeordnet in einem ersten Teil eines Substrates aufweist, und ein zweites Bauelement angeordnet in einem zweiten Teil des Substrates auf. Der Heterojunction-Bipolar-Transistor weist einen Basisbereich umfassend einen ersten Teil einer SiGe oder SiGeC Schicht auf. Das zweite Bauteil weist eine Durchkontaktierung umfassend einen zweiten Teil der SiGe oder SiGeC Schicht auf.
Die US 2011/0121394 A1 offenbart einen Chip mit elektrostatischem Schutz.
Die JP 2005-101386 A offenbart eine integrierte Schaltungseinheit mit Schutzschaltungen gegen elektrostatischen Durchbruch.
Die US 5 473 169 A offenbart einen Siliciumgleichrichter mit komplementären Schutzschaltungen gegen elektrostatischen Durchbruch.
KURZDARSTELLUNG
In einem Aspekt umfasst ein Verfahren zum Bilden einer IC-Einheit, die einen Latch-up-Thyristor (Latch-up-SCR) einschließt, Bilden einer Maske auf einer Oberseite eines Substrats, wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem von einer n-Wanne und einer p-Wanne auf dem Substrat liegt,; Ätzen des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich zu bilden; Bilden eines verspannten Übergangs des Latch-up-SCR durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.
In einem anderen Aspekt schließt eine integrierte Schaltung (IC) einen Latch-up-Thyristor (Latch-up-SCR) ein; und einen SCR mit elektrostatischer Entladung (ESD-SCR), wobei der ESD-SCR eine höhere Stromverstärkung und eine niedrigere Triggerspannung hat als der Latch-up-SCR.
In einem anderen Aspekt schließt ein Latch-up-Thyristor (Latch-up-SCR) ein p+-Gebiet und ein n+-Gebiet ein, die in einer p-Wanne des Latch-up-SCR liegen; und ein p+-Gebiet und ein n+-Gebiet, die in einer n-Wanne des Latch-up-SCR liegen, wobei der Latch-up-SCR außerdem eines von eingebettetem Silicium-Germanium (eSiGe) im p+-Gebiet in der n-Wanne des Latch-up-SCR und Siliciumcarbid (SiC) im n+-Gebiet in der p-Wanne des Latch-up-SCR aufweist.
Zusätzliche Merkmale werden durch die Techniken der vorliegenden beispielhaften Ausführungsform realisiert. Weitere Ausführungsformen werden hierin im Detail beschrieben und als Teil dessen betrachtet, was beansprucht wird. Zum besseren Verständnis der Merkmale der beispielhaften Ausführungsform wird auf die Beschreibung und die Zeichnungen verwiesen.
KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
Nun wird auf die Zeichnungen Bezug genommen, wobei gleiche Elemente in den verschiedenen Figuren gleiche Bezugszeichen tragen:
1A ist eine Querschnittsansicht, die eine Ausführungsform eines SCR veranschaulicht.
1B ist eine Draufsicht des SCR von 1A.
2 ist ein Ablaufplan, der ein Verfahren zur Herstellung eines durch Verspannung verbesserten Übergangs für einen Latch-up-SCR veranschaulicht.
3 ist eine Querschnittsansicht, die eine Ausführungsform eines Substrats mit flachen Grabenisolationsgebieten veranschaulicht.
4 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 3 nach dem Bilden von n-Wannen und p-Wannen veranschaulicht.
5 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 4 nach dem Bilden einer Maske veranschaulicht.
6 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 5 nach dem Ätzen veranschaulicht.
7 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 6 nach dem Bilden eines Übergangs mit eingebetteten Silicium-Germanium (eSiGe-Übergangs) veranschaulicht.
8 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 7 nach dem Bilden eines Latch-up-SCR mit einem eSiGe-Übergang veranschaulicht.
9 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 4 nach dem Bilden einer Maske veranschaulicht.
10 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 9 nach dem Ätzen veranschaulicht.
11 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 10 nach dem Bilden eines Siliciumcarbid(SiC)-Übergangs veranschaulicht.
12 ist eine Querschnittsansicht, die eine Ausführungsform der Einheit von 11 nach dem Bilden eines Latch-up-SCR mit einem SiC-Übergang veranschaulicht.
AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen eines Verfahrens zur Herstellung eines durch Verspannung verbesserten Übergangs für einen Latch-up-SCR und Einheiten, die Latch-up-SCRs mit durch Verspannung verbesserten Übergängen einschließen, werden im Folgenden anhand von beispielhaften Ausführungsformen ausführlich beschrieben. Bei einem Latch-up-SCR sind eine kleine Stromverstärkung (d. h., Beta) und eine relativ hohe Einschaltspannung für die parasitären NPN- und PNP-Übergänge erwünscht. Bei einem ESD-SCR sind dagegen ein größeres Beta und eine niedrigere Einschaltspannung für die parasitären NPN- und PNP-Übergänge erwünscht, damit relativ hohe flüchtige Ströme durch den ESD-SCR abgeleitet werden können. Deshalb kann die Herstellung eines durch Verspannung verbesserten Übergangs auf n+- und p+-Übergänge in Latch-up-SCRs angewandt werden, um das Beta der parasitären NPN- und PNP-Strukturen zu verringern, wodurch die Trigger- und Haltespannung der Latch-up-SCR-Struktur erhöht werden. Die durch Verspannung verbesserten Übergänge können p+-Gebiete mit eingebettetem Silicium-Germanium (eSiGe) und/oder n+-Gebiete mit Siliciumcarbid (SiC) in aufweisen. In ESD-SCRs werden die durch Verspannung verbesserten Übergänge ausgelassen, um ein relativ hohes Beta und eine niedrigere Einschaltspannung zu gewährleisten. Diese selektive Anwendung von durch Verspannung verbesserten Übergängen verbessert die Leistung von ICs, die Latch-up- und/oder ESD-SCRs einschließen.
1 zeigt eine Querschnittsansicht eines Beispiel-SCR 100, der eine p-Wanne 101, eine n-Wanne 102, ein p+-Gebiet 103, ein n+-Gebiet 104, ein p+-Gebiet 105 und ein n+-Gebiet 106 aufweist. Das p+-Gebiet 103, das n+-Gebiet 104, das p+-Gebiet 105 und das n+-Gebiet 106 sind durch flache Grabenisolationsgebiete (STI-Gebiete) 107 getrennt, und der SCR ist auf einem Siliciumsubstrat 108 gebildet. Der SCR 100 weist auch zwei kreuzgekoppelte Bipolartransistoren auf. Der Erste ist ein NPN-Transistor, wobei die n-Wanne 102 als Kollektor wirkt, das p+-Gebiet 103 und das Gebiet der p-Wanne 101 als Basis wirken, und das n+-Gebiet 104 als Emitter wirkt. Der Zweite ist ein PNP-Transistor, wobei das p+-Gebiet 105 als Emitter wirkt, das n+-Gebiet 106 und das Gebiet der n-Wanne 102 als Basis wirken, und die p-Wanne 101 als Kollektor wirkt. 1B ist eine Draufsicht des SCR 100 von 1A. Die STI-Gebiete 107, die in 1A gezeigt werden, wurden in 1B ausgelassen, um die Lage der p-Wanne 101 und der n-Wanne 102 zu verdeutlichen. Der NPN-Übergang weist die n-Wanne 102, das p+-Gebiet 103 und das n+-Gebiet 104 auf, und der PNP-Übergang weist das p+-Gebiet 105, das n+-Gebiet 106 und die p-Wanne 101 auf. Der PNP-Übergang, der das p+-Gebiet 105, das n+-Gebiet 106 und die p-Wanne 101 aufweist, schaltet sich bei Vorhandensein eines flüchtigen Signals ein, und ein Kollektorstrom des PNP-Übergangs erhöht das Potential der lokalen p-Wanne 101. Wenn das Potential der lokalen p-Wanne 101 einen Schwellenwert (typischerweise etwa 0,7 Volt) erreicht, schaltet sich der NPN-Übergang ein, der die n-Wanne 102, das p+-Gebiet 103 und das n+-Gebiet 104 aufweist. Dann tritt ein anhaltender Einschaltzustand auf. In Ausführungsformen, in welchen der SCR 100 einen Latch-up-SCR aufweist, ist der anhaltende Einschaltzustand ein Kurzschluss, der die Einheit, die den Latch-up-SCR 100 einschließt, beschädigen kann. In Ausführungsformen, in welchen der SCR 100 einen ESD-SCR aufweist, leitet der anhaltende Einschaltzustand den flüchtigen Strom ab, wodurch Schäden an der Einheit mit dem ESD-SCR 100 verhindert werden.
Um das Beta zu senken und die Einschaltspannung eines SCR wie z. B. des SCR 100, der einen Latch-up-SCR aufweist, zu erhöhen, kann die Herstellung eines verbesserten Übergangs auf eines oder beides vom n+-Gebiet 104 und p+-Gebiet 105 angewandt werden. SiC kann im n+-Gebiet 104 gebildet werden und/oder eSiGe kann im p+-Gebiet 105 gebildet werden. Die Latch-up-Triggerspannung des SCR 100 erhöht sich mit dem Zusatz eines p+-eSiGe-Übergangs 105 und/oder eines n+-SiC-Übergangs 104; daher können Latch-up-Bedingungen im SCR 100 durch den durch Verspannung verbesserten Übergang verhindert werden. Wenn der SCR 100 aber ein ESD-SCR ist, wird die Herstellung eines durch Verspannung verbesserten Übergangs nicht angewandt, wodurch das Beta des SCR höher ist und die Einschaltspannung niedriger ist, was die Entladung relativ hoher Ströme durch den ESD-SCR erlaubt. Latch-up-SCRs und ESD-SCRs können auf derselben IC gebildet werden; bei der Fertigung einer derartigen IC wird die Herstellung eines durch Verspannung verbesserten Übergangs nur auf die Latch-up-SCRs angewandt.
2 ist ein Ablaufplan einer Ausführungsform eines Verfahrens 200 zur Herstellung eines durch Verspannung verbesserten Übergangs für einen Latch-up-SCR. Das Verfahren 200 kann verwendet werden, um Latch-up-SCRs auf einer IC zu bilden, die auch ESD-SCRs enthält, und ein durch das Verfahren 200 gebildeter SCR kann in verschiedenen Ausführungsformen SiC in einem n+-Gebiet, eSiGe in einem p+-Gebiet oder beides einschließen. Eine erste Ausführungsform des Verfahrens 200, in welcher eSiGe in einem p+-Gebiet gebildet wird, das in der n-Wanne eines Latch-up-SCR auf einer IC liegt, wird Bezug nehmend auf 3 bis 8 erläutert, und eine zweite Ausführungsform des Verfahrens 200, in welcher SiC in einem n+-Gebiet gebildet wird, das in der p-Wanne eines Latch-up-SCR auf einer IC liegt, wird Bezug nehmend auf 3 bis 4 und 9 bis 12 erläutert. Die erste und zweite Ausführungsform des Verfahrens 200 können in einigen Ausführungsformen beide auf den gleichen Latch-up-SCR angewandt werden, was einen Latch-up-SCR sowohl mit einem SIC-n+-Gebiet in der p-Wanne als auch mit einem eSiGe-p+-Gebiet in der n-Wanne ergibt. In anderen Ausführungsformen kann ein Latch-up-SCR nur ein eSiGe-p+-Gebiet in der n-Wanne oder nur ein SiC-n+-Gebiet in der p-Wanne haben.
Eine erste Ausführungsform der Anwendung des Verfahrens 200, in welcher ein Latch-up-SCR mit einem eSiGe-p+-Gebiet in der n-Wanne gebildet wird, beginnt in Block 201 mit der Bildung von STI-Gebieten, n-Wannen und p Wannen auf einem Substrat. Ein Substrat 301 nach der Bildung von STI-Gebieten 302 wird in 3 gezeigt. Das Substrat 301 weist ein Siliciumsubstrat auf, und STI-Gebiete 302 schließen ein dielektrisches Material wie z. B. Oxid ein. Dann werden im Substrat 301 eine n-Wanne 402 und p-Wannen 401 und 403 gebildet, wie in 4 gezeigt. Die Bildung der n-Wanne 402 und der p-Wannen 401 und 403 kann mit einer geeigneten Technik durchgeführt werden, wie z. B. Implantation der n-Wanne und der p-Wannen mit geeigneten jeweiligen n-Typ- und p-Typ-Dotanden, gefolgt von einer schnellen thermischen Ausheilung (RTA). Dann wird in Block 202 eine Herstellungsmaske für einen Übergang auf die IC aufgebracht. Die Herstellungsmaske für einen Übergang lässt in Latch-up-SCRs auf der IC ein p+-Gebiet freiliegend, damit die Herstellung eines durch Verspannung verbesserten Übergangs im freiliegenden p+-Gebiet durchgeführt werden kann. Die Herstellungsmaske für einen Übergang bedeckt ESD-SCRs, n+-Gebiete und p+-Gebiete, die in der p-Wanne von Latch-up-SCRs liegen, und andere Einheiten auf der IC, auf welche die Herstellung eines durch Verspannung verbesserten Übergangs nicht angewandt wird. Eine Ausführungsform einer IC mit einer Herstellungsmaske für einen Übergang, wie in Block 202 des Verfahrens 200 angewandt, wird in 5 gezeigt. Die Maske 501 zur Herstellung eines Übergangs lässt den Bereich 502 freiliegend, wo das p+-Gebiet in der n-Wanne 402 des Latch-up-SCR liegen wird. Die Bereiche, welche die n+-Gebiete und das p+-Gebiet in der p-Wanne des Latch-up-SCR sein werden, und andere Einheiten auf der IC wie z. B. eine Einheit, die die p-Wanne 403 einschließt, werden von der Maske 501 zur Herstellung eines Übergangs bedeckt.
Dann wird in Block 203 das Silicium im freiliegenden Bereich geätzt. Eine Ausführungsform eines geätzten Bereichs 601 wird in 6 gezeigt. Der geätzte Bereich 601 wird von der Maske 501 freiliegend gelassen. Nach dem Ätzen wird dann in Block 204 des Verfahrens 200 im geätzten Bereich der verspannte Übergang gebildet, der ein p+-Gebiet aus eSiGe aufweist. Das eSiGe wird durch selektive epitaktische Abscheidung von Germanium und p-Typ-Dotanden wie z. B. Bor gebildet. Das Germanium und die p-Typ-Dotanden mischen sich mit dem Silicium, das im geätzten Bereich vorhanden ist, um das eSiGe-p+-Gebiet in der n-Wanne zu bilden. Eine Ausführungsform eines verspannten Übergangs mit einem eSiGe-p+-Gebiet 701 in der n-Wanne 402 wird in 7 gezeigt. Nachdem das eSiGe-p+-Gebiet in der n-Wanne gebildet wurde, geht der Ablauf des Verfahrens 200 zu Block 205 über, in welchem die Herstellungsmaske für einen Übergang entfernt wird, und die IC-Bearbeitung ist beendet. Das andere p+-Gebiet und die n+-Gebiete der Latch-up-SCRs werden in Block 205 gebildet, wie andere Einheiten auf der IC auch. Das Endergebnis ist ein Latch-up-SCR 805, wie in 8 gezeigt, in welchem das p+-Gebiet 701 in der n-Wanne 402 eSiGe aufweist. Auch der SCR 805 schließt ein p+-Gebiet 801, ein n+-Gebiet 802, eine p-Wanne 401, ein n+-Gebiet 803 und eine n-Wanne 402 ein. Das p+-Gebiet 804 und die p-Wanne 403, wie in 8 gezeigt, sind Teil einer anderen Einheit in der IC; jede geeignete Zahl und Art von anderen Einheiten kann auf der IC liegen, die den SCR 805 einschließt. Die IC, auf welcher der Latch-up-SCR 805 liegt, kann auch ESD-SCRs einschließen, die kein eSiGe im p+-Gebiet in der n-Wanne aufweisen. Der Latch-up-SCR 805 kann in einigen Ausführungsformen auch SiC im n+-Gebiet 802 einschließen.
Eine zweite Ausführungsform der Anwendung des Verfahrens 200, in welcher ein Latch-up-SCR mit einem SiC-n+-Gebiet in der p-Wanne gebildet wird, beginnt in Block 201 mit der Bildung von STI-Gebieten, n-Wannen und p-Wannen auf einem Substrat. Ein Substrat 301 nach der Bildung von STI-Gebieten 302 wird in 3 gezeigt. Das Substrat 301 weist ein Siliciumsubstrat auf, und STI-Gebiete 302 schließen ein dielektrisches Material wie z. B. Oxid ein. Dann werden im Substrat 301 eine n-Wanne 402 und p-Wannen 401 und 403 gebildet, wie in 4 gezeigt. Die Bildung der n-Wanne 402 und der p-Wannen 401 und 403 kann mit einer geeigneten Technik durchgeführt werden, wie z. B. Implantation der n-Wanne und der p-Wannen mit geeigneten jeweiligen n-Typ- und p-Typ-Dotanden, gefolgt von einer schnellen thermischen Ausheilung (RTA). Dann wird in Block 202 eine Herstellungsmaske für einen Übergang auf die IC auftragen. Die Herstellungsmaske für einen Übergang Lässt in Latch-up-SCRs auf der IC ein n+-Gebiet freiliegend, damit die Herstellung eines durch Verspannung verbesserten Übergangs im freiliegenden n+-Gebiet durchgeführt werden kann. Die Herstellungsmaske für einen Übergang bedeckt ESD-SCRs, p+-Gebiete und n+-Gebiete, die in der n-Wanne von Latch-up-SCRs liegen, und andere Einheiten auf der IC, auf welche die Herstellung eines durch Verspannung verbesserten Übergangs nicht angewandt wird. Eine Ausführungsform einer IC mit einer Herstellungsmaske für einen Übergang, wie in Block 202 des Verfahrens 200 angewandt, wird in 9 gezeigt. Die Maske 901 zur Herstellung eines Übergangs lässt den Bereich 902 freiliegend, wo das n+-Gebiet in der p-Wanne 401 des Latch-up-SCR liegen wird. Die Bereiche, welche die p+-Gebiete und das n+-Gebiet in der n-Wanne des Latch-up-SCR aufweisen, und andere Einheiten auf der IC wie z. B. eine Einheit, welche die p-Wanne 403 einschließt, werden von der Maske 901 zur Herstellung eines Übergangs bedeckt.
Dann wird in Block 203 das Silicium im freiliegenden Bereich geätzt. Eine Ausführungsform eines geätzten Bereichs 1001 wird in 10 gezeigt. Der geätzte Bereich 1001 wird von der Maske 901 freiliegend gelassen. Nach dem Ätzen wird dann in Block 204 im geätzten Bereich der verspannte Übergang gebildet, der ein n+-Gebiet aus SiC aufweist. Das SiC wird durch selektive epitaktische Abscheidung von Kohlenstoff und n-Typ-Dotanden wie z. B. Phosphor oder Arsen gebildet. Der Kohlenstoff und die n-Typ-Dotanden mischen sich mit dem Silicium, das im geätzten Bereich vorhanden ist, um das SiC-n+-Gebiet in der p-Wanne zu bilden. Eine Ausführungsform eines verspannten Übergangs mit einem SiC-n+Gebiet 1101 in der p-Wanne 401 wird in 11 gezeigt. Nachdem das SiC-n+-Gebiet in der p-Wanne gebildet wurde, geht der Ablauf des Verfahrens 200 zu Block 205 über, in welchem die Herstellungsmaske für einen Übergang entfernt wird, und die IC-Bearbeitung ist beendet. Das andere n+-Gebiet und die p+-Gebiete der Latch-up-SCRs werden in Block 205 gebildet, wie andere Einheiten auf der IC auch. Das Endergebnis ist ein Latch-up-SCR 1205, wie in 12 gezeigt, in welchem das n+-Gebiet 1101 in der p-Wanne 401 SiC enthält. Auch der SCR 1205 schließt ein p+-Gebiet 1201, ein n+-Gebiet 1202, eine p-Wanne 401, ein n+-Gebiet 1203 und eine n-Wanne 402 ein. Das p+-Gebiet 1204 und die p-Wanne 403, wie in 12 gezeigt, sind Teil einer anderen Einheit in der IC; jede geeignete Zahl und Art von anderen Einheiten kann auf der IC liegen, die den SCR 1205 einschließt. Die IC, auf welcher der Latch-up-SCR 1205 Liegt, kann auch ESD-SCRs einschließen, die kein SiC im n+-Gebiet in der p-Wanne aufweisen. Der Latch-up-SCR 1205 kann in einigen Ausführungsformen auch eSiGe im p+-Gebiet 1202 aufweisen.
Zu den technischen Wirkungen und Vorteilen der beispielhaften Ausführungsformen gehören ein verringertes Beta für einen Latch-up-SCR und, in einigen Ausführungsformen, ein höheres Beta für einen ESD-SCR, der auf der gleichen IC wie der Latch-up-SCR liegt.
Die hierin verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll die Erfindung in keiner Weise einschränken. Die Singularformen ”ein, eine” und ”der, die, das”, wie sie hierin verwendet werden, schließen auch die Pluralformen ein, sofern der Kontext nicht eindeutig etwas anderes besagt. Ferner versteht es sich, dass die Ausdrücke ”aufweist” und/oder ”aufweisend”, wenn sie in dieser Patentschrift verwendet werden, das Vorhandensein der genannten Funktionen, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, aber das Vorhandensein oder den Zusatz einer oder mehrerer anderer Funktionen, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.

Claims

Verfahren zum Bilden einer Integrierten Schaltungseinheit, die einen Latch-up-Thyristor (100) einschließt, wobei das Verfahren aufweist: Bilden (202) einer Maske (501; 901) auf einer Oberseite eines Substrats (108), wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt (502; 902) des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem einer n-Wanne oder einer p-Wanne (401) auf dem Substrat liegt; Ätzen (203) des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich (601; 1001) zu bilden; Bilden (204) eines verspannten Übergangs des Latch-up-Thyristors durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.
Verfahren nach Anspruch 1, wobei die Maske einen Abschnitt des Substrats, der in der n-Wanne (402) des Latch-up-Thyristors liegt, freiliegend lässt.
Verfahren nach Anspruch 1, wobei die selektive epitaktische Abscheidung Germanium und einen p-Typ-Dotanden aufweist.
Verfahren nach Anspruch 3, wobei der p-Typ-Dotand Bor aufweist.
Verfahren nach Anspruch 1, wobei der verspannte Übergang ein p+-Gebiet (701) mit eingebettetem Silicium-Germanium aufweist, das in der n-Wanne (402) des Latch-up-Thyristors liegt.
Verfahren nach Anspruch 1, wobei die Maske einen Abschnitt des Substrats, der in der p-Wanne (401) des Latch-up-Thyristors liegt, freiliegend Lässt.
Verfahren nach Anspruch 1, wobei die selektive epitaktische Abscheidung Kohlenstoff und einen n-Typ-Dotanden aufweist.
Verfahren nach Anspruch 7, wobei der n-Typ-Dotand Phosphor oder Arsen aufweist.
Verfahren nach Anspruch 1, wobei der verspannte Übergang ein n+-Gebiet (1101) mit Siliciumcarbid aufweist, das in der p-Wanne (401) des Latch-up-Thyristors liegt.
Verfahren nach Anspruch 1, außerdem aufweisend ein Bilden eines Siliciumgleichrichters mit elektrostatischer Entladung im ersten Abschnitt des Substrats.
Verfahren nach Anspruch 10, wobei der Siliciumgleichrichter eine höhere Stromverstärkung und eine niedrigere Triggerspannung hat als der Latch-up-Thyristor.
Verfahren nach Anspruch 10, wobei der Siliciumgleichrichter kein Silicium-Germanium oder Siliciumcarbid aufweist.
Integrierte Schaltungseinheit, aufweisend: einen Latch-up-Thyristor (100); und einen Siliciumgleichrichter mit elektrostatischer Entladung, wobei der Siliciumgleichrichter eine höhere Stromverstärkung und eine niedrigere Triggerspannung hat als der Latch-up-Thyristor.
Integrierte Schaltungseinheit nach Anspruch 13, wobei der Latch-up-Thyristor eingebettetes Silicium-Germanium in einem p+-Gebiet (701) aufweist, das in einer n-Wanne (402) des Latch-up-Thyristors liegt.
Integrierte Schaltungseinheit nach Anspruch 13, wobei der Siliciumgleichrichter kein eingebettetes Silicium-Germanium in einem p+-Gebiet aufweist, das in einer n-Wanne des Siliciumgleichrichters liegt.
Integrierte Schaltungseinheit Anspruch 13, wobei der Latch-up-Thyristor Siliciumcarbid in einem n+-Gebiet (1101) aufweist, das in einer p-Wanne (401) des Latch-up-Thyristors liegt.
Integrierte Schaltungseinheit nach Anspruch 13, wobei der Siliciumgleichrichter kein Siliciumcarbid in einem n+-Gebiet aufweist, das in einer p-Wanne des Siliciumgleichrichter liegt.
Integrierte Schaltungseinheit nach Anspruch 13, wobei der Latch-up-Thyristor eingebettetes Silicium-Germanium in einem p+-Gebiet (701) aufweist, das in einer n-Wanne (402) des Latch-up-Thyristors liegt, und Siliciumcarbid in einem n+-Gebiet (1101), das in einer p-Wanne (401) des Latch-up-Thyristor liegt.
Latch-up-Thyristor, aufweisend: ein p+-Gebiet und ein n+-Gebiet (1101), die in einer p-Wanne (401) des Latch-up-Thyristors liegen; und ein p+-Gebiet (701) und ein n+-Gebiet, die in einer n-Wanne (402) des Latch-up-Thyristors liegen, wobei der Latch-up-Thyristor außerdem eines von eingebettetem Silicium-Germanium in dem p+-Gebiet in der n-Wanne des Latch-up-Thyristors und Siliciumcarbid in dem n+-Gebiet in der p-Wanne des Latch-up-Thyristors aufweist.
Latch-up-Thyristor nach Anspruch 19, wobei der Latch-up-Thyristor eingebettetes Silicium-Germanium in dem p+-Gebiet in der n-Wanne aufweist wenn der Latch-up-Thyristor Siliciumcarbid in dem n+-Gebiet in der p-Wanne aufweist, wobei der Latch-up-Thyristors Siliciumcarbid in dem n+-Gebiet in der p-Wanne aufweist wenn der Latch-up-Thyristor eingebettetes Silicium-Germanium in dem p+-Gebiet in der n-Wanne aufweist.