DE10314505B4

DE10314505B4 - Verbesserte Diodenstruktur für Soi-Schaltungen

Info

Publication number: DE10314505B4
Application number: DE10314505A
Authority: DE
Inventors: Gert Burbach; Manfred Horstmann; Thomas Feudel
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2009-05-07
Anticipated expiration: 2023-04-01
Also published as: DE10314505A1; US6905924B2; US20040188768A1

Abstract

Halbleiterbauelement, das umfasst:
ein isolierendes Substrat;
eine auf dem isolierenden Substrat gebildete Halbleiterschicht;
ein in der Halbleiterschicht gebildetes P-dotiertes Gebiet;
ein in der Halbleiterschicht gebildetes N-dotiertes Gebiet;
einen PN-Übergang, der zwischen dem P-dotierten und dem N-dotierten Gebiet gebildet ist; und
ein isolierendes Gebiet, das auf der Halbleiterschicht gebildet ist, die Position des PN-Überganges bestimmt und den PN-Übergang abdeckt, wobei das isolierende Gebiet eine Dicke aufweist, die so gestaltet ist, um eine kapazitive Kopplung an den PN-Übergang deutlich zu reduzieren.

Description

GEBIET DER VORLIEGENDEN ERFINDUNG
Die vorliegende Erfindung betrifft die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Dioden in integrierten Schaltungen, die für ESD-(elektrostatische Entladung)Schutz, Temperaturüberwachung und dergleichen verwendet werden können.
BESCHREIBUNG DES STANDS DER TECHNIK
In modernen integrierten Schaltungen, etwa in Mikroprozessoren, wird eine große Anzahl von Schaltungselementen, insbesondere Transistoren, auf einer beschränkten Chipfläche angeordnet und betrieben. Obwohl in den vergangen Jahren große Fortschritte hinsichtlich des Leistungsverhaltens und der Strukturgröße der Schaltungselemente erreicht wurden, zwingt die ständige Nachfrage für eine verbesserte Funktionalität elektronischer Geräte Halbleiterhersteller dazu, die Abmessungen der Schaltungselemente ständig zu reduzieren und deren Arbeitsgeschwindigkeit zu erhöhen. Eine vielversprechende Entwurfsalternative für hoch entwickelte integrierte Schaltungen mit reduzierter parasitärer Kapazität und damit der Möglichkeit zum Erreichen höherer Verarbeitungsgeschwindigkeiten stellen sogenannte SOI-(Silizium auf Isolator)Bauteile dar, die in und auf einer dünnen kristallinen Siliziumschicht hergestellt werden, die auf einem isolierenden Substrat angeordnet ist. Seit kurzem sind SOI-Substrate mit einer darauf gebildeten kristallinen Siliziumschicht mit vergleichbarer Qualität zu Volumensiliziumsubstraten bei vernünftigen Kosten verfügbar und machen hoch entwickelte Schaltungen, etwa Mikroprozessoren und dergleichen, zu attraktiven Kandidaten für die Herstellung auf SOI-Substraten.
Obwohl SOI-Bauteile eine Reihe von Vorteilen auf Grund der Tatsache bieten, dass die Schaltungselemente vollständig von benachbarten Schaltungselementen isoliert sind, können zusätzliche Probleme, die bei auf Volumensilizium hergestellten Bauteilen (Volumenbauteilen) nicht auftreten, entstehen, oder andere Probleme, die auch bei Volumenbauteilen in Erscheinung treten, können in SOI-Bauteilen verstärkt auftreten. Beispielsweise ist das Potentialtopfgebiet eines Transistorbauteils typischerweise isoliert und liegt auf schwebendem Potential, wobei beispielsweise Minoritätsladungsträger sich ansammeln und die Transistoreigenschaften, etwa dessen Schwellwertspannung nachteilig beeinflussen können. Daher müssen gewisse Gegenmaßnahmen, etwa in Form zusätzlicher Substratkontakte, eine Bandlückenanpassung, und dergleichen vorgenommen werden, um das gewünschte Transistorverhalten zu erreichen. Ferner kann die Wärmeleitfähigkeit in SOI-Bauteilen typischerweise deutlich geringer als in Volumenbauteilen sein auf Grund der geringeren Wärmeleitfähigkeit der isolierenden Schicht, die die Schaltungselemente beherbergende Halbleiterschicht von dem Substrat trennt. Daher muss im Wesentlichen die gesamte in der Halbleiterschicht erzeugte Wärme über die elektrischen Verbindungsleitungen abgegführt werden. Das Problem der Wärmeableitung wird in modernen integrierten Schaltungen zunehmend relevant, da diese typischerweise bei hohen Taktfrequenzen betrieben werden und eine äußerst hohe Packungsdichte aufweisen, die mit jeder neuen Schaltungsgeneration noch zunimmt. Ferner besteht in SOI-CMOS-Bauteilen weiterhin die Gefahr der Beschädigung der Schaltungselemente durch elektrostatische Entladungen, wie dies auch bei Volumenbauteilen der Fall ist. Daher müssen wirksame Diodenstrukturen zum Ableiten der Überschussladungen vorgesehen werden, wobei der gesamte Strom und die damit verknüpfte Wärme von den dotierten Gebieten und den elektrischen Kontakten, die damit verbunden sind, geführt werden muss. Da relativ hohe Ströme abgeführt werden müssen, kann dabei eine beträchtliche Menge zusätzlicher Wärme erzeugt werden.
Es ist daher äußerst wichtig, Diodenstrukturen in SOI-Bauteilen zu schaffen, die Eigenschaften zeigen, die möglichst nahe an die Eigenschaften einer idealen Diode herankommen, wodurch es möglich ist, die chipinterne Temperatur und/oder die Schaltung bei Auftreten von ESD-Ereignissen wirksam zu überwachen bzw. zu schützen.
Mit Bezug zu 1 wird nun eine konventionelle Siliziumdiodenstruktur, wie sie in SOI-Bauteilen verwendet wird, nunmehr detaillierter beschrieben, um einige der damit verknüpften Probleme darzulegen.
In 1 umfasst eine Halbleiterstruktur 100 ein Substrat 101, beispielsweise ein Siliziumsubstrat, mit einer darauf gebildeten isolierenden Schicht 102, die im Allgemeinen als vergrabene Oxidschicht bezeichnet wird, da häufig die isolierende Schicht 102 Siliziumdioxid aufweist. Eine Halbleiterschicht 103 ist auf der isolierenden Schicht 102 gebildet und umfasst Isolationsgräben 104, die ein aktives Gebiet 105 umschließen. Das aktive Gebiet 105 kann Dotierstoffe, etwa P-Dotierstoffe in Form von Bor aufweisen. Ein hoch dotiertes P-Gebiet 106 und ein hoch dotiertes N-Gebiet 107 sind in dem aktiven Gebiet 105 gebildet, wobei das hoch dotierte N-Gebiet 107 zusammen mit dem P-dotierten aktiven Gebiet 105 einen PN-Übergang 108 bildet. Eine dünne isolierende Schicht 109, die auch als Gateisolationsschicht bezeichnet wird, ist auf dem aktiven Gebiet 105 gebildet und trennt eine Leitung 110, etwa eine Polysiliziumleitung, von dem aktiven Gebiet 105. Das P-Gebiet 106, das N-Gebiet 107 und die Polysiliziumleitung 110 weisen Silizidgebiete 111 auf mit einem Silizid aus einem geeigneten hoch schmelzenden Metall, etwa mit Kobalt, Nickel, Titan und dergleichen. Ferner sind Seitenwandabstandselemente 112 an Seitenwänden der Polysiliziumleitung 110 gebildet. Im Prinzip kann das soweit beschriebene Schaltungselement als eine typische Transistorstruktur betrachtet werden mit Ausnahme der hoch dotierten Gebiete 106 und 107, die zueinander invers dotiert sind, anders als in einem normalen N-Kanal MOS-Transistor, der zwei hoch dotierte N-Gebiete aufweisen würde. Auf Grund der Ähnlichkeit mit einer gewöhnlichen MOS-Transistorstruktur wird die Polysiliziumleitung 110 auch als eine Gateelektrode 110 bezeichnet.
Die Halbleiterstruktur 100 umfasst ferner Anschlusspfropfen 113 und 114 mit beispielsweise Wolfram und möglicherweise einer geeigneten Barrierenschicht (nicht gezeigt), um verbesserte diffusionshindernde Eigenschaften und eine verbesserte Haftung zu einer umgebenden isolierenden Schicht 115 bereitzustellen, die beispielsweise Siliziumdioxid auf weisen kann. Die Kontaktpfropfen 113 und 114 können mit entsprechenden Metallgebieten oder Metallleitungen 116 und 117 verbunden sein, wobei der Kontaktpfropfen 114 zusätzlich mit der Gateelektrode 110, beispielsweise in Form einer lokalen Verbindung (nicht gezeigt), verbunden ist. Die Metallleitungen 116, 117 sollen eine oder mehrere Metallisierungsschichten repräsentieren, die erforderlich sind, um die elektrische Verbindung zu anderen Schaltungselementen oder zu peripheren Bauelementen herzustellen.
Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 100 kann die folgenden Prozesse umfassen. Das Substrat 101 mit der isolierenden Schicht 102 und der Halbleiterschicht 103 kann durch gut bekannte Wafer-Bond-Techniken hergestellt werden, die es ermöglichen, die Halbleiterschicht 103 mit einer Qualität der kristallinen Struktur identisch zu jener von Volumensubstraten bereitzustellen. Anschließend können die Isolationsstrukturen 104 durch gut etablierte Photolithographie-, Abscheide- und Ätzverfahren gebildet werden. Danach werden die Gateisolationsschicht 109 und die Gateelektrode 110 entsprechend einem typischen Prozessablauf zur Herstellung von Transistorstrukturen, die gleichzeitig an anderen Bereichen des Substrats 101 vorzusehen sind, gebildet. Die laterale Abmessung der Gateelektrode 110 kann entsprechend den Entwurfserfordernissen so eingestellt werden, dass eine geeignete Implantationsmaske für nachfolgende Implantationsschritte bereitgestellt wird.
Vor der Herstellung der Gateelektrode 110 können ein oder mehrere Implantationsschritte so ausgeführt werden, um ein gewünschtes Dotierstoffprofil in dem aktiven Gebiet 105 zu erzeugen. Anschließend wird die Gateelektrode 110 durch Strukturieren einer Polysiliziumschicht (nicht gezeigt) gebildet, wobei gut etablierte Photolithographie- und Ätztechniken angewendet werden. Als nächstes wird ein weiterer Implantationsschritt ausgeführt, um beispielsweise das N-Gebiet 107 zu bilden, wobei der Teil des aktiven Gebiets 105, der das Gebiet 106 aufnehmen soll, durch eine entsprechende Lackmaske (nicht gezeigt) abgedeckt ist. Danach kann die Lackmaske entfernt werden und eine weitere Lackmaske kann über dem N-Gebiet 107 gebildet werden; eine weitere Implantationssequenz wird dann ausgeführt, um das P-Gebiet 106 zu erzeugen. Während der Implantationsprozesse zur Herstellung der Gebiete 106, 107 können die entsprechenden Lackmasken im Wesentlichen das Eindringen von Dotierstoffen in das entsprechende abgedeckte Gebiet vermeiden, wobei jedoch die Gateelektrode 110 die präzise Einstellung des Dotierstoffprofile des Gebietes 106, 107 unter der Gateisolationsschicht 109 sicherstellt. Daher bestimmt die Gateelektrode 110 im Wesentlichen die Eigenschaften, d. h. die Dotierstoffkonzentration, des PN-Übergangs 108. Typischerweise werden die Implantationssequenzen unter Bedingungen und mit Prozessparametern ausgeführt, wie sie für die gleichzeitige Herstellung anderer Transistorelemente erforderlich sind. Daher kann die Implantationssequenz ferner fortschrittliche Implantationstechniken aufweisen, etwa Implantationen unter einem Neigungswinkel und eine Halo-Implantation, wie sie typischerweise für hoch entwickelte Transistorstrukturen erforderlich ist. Obwohl diese Implantationsverfahren deutliche Vorteile für die Transistorstrukturen liefern, kann die Eigenschaft des PN-Übergangs 108, der im Wesentlichen das Diodenverhalten der Halbleiterstruktur 100 bestimmt, deutlich von der idealen Diodencharakteristik abweichen. Ferner können Kurzkanaleffekte sowie der Effekt des potentialfreien Substratkörpers zusätzliche komplexe Dotierstoffprofile innerhalb des aktiven Gebiets 105 erforderlich machen, die die elektrischen Eigenschaften der Halbleiterstruktur 100 weiter nachteilig beeinflussen können.
Danach können die Seitenwandabstandselemente 112 durch das Abscheiden eines isolierenden Materials und anisotropes Ätzen des dielektrischen Materials gebildet werden. Als nächstes wird eine hochschmelzende Metallschicht über der Struktur 100 gebildet und eine Wärmebehandlung wird ausgeführt, um die Silizidgebiete 111 in den Gebieten 106, 107 und der Gateelektrode 110 zu bilden. Danach wird die dielektrische Schicht 115 durch ein beliebiges geeignetes Abscheideverfahren hergestellt und die Kontaktpfropfen 113 und 114 werden durch Ätzen entsprechender Kontaktdurchführungen in die dielektrische Schicht 115 und Auffüllen dieser Durchführungen mit einem geeigneten Barrierenmetall und einem Kontaktmetall gebildet. Während der Herstellung der Kontaktpfropfen 113, 114 wird auch eine elektrische Verbindung (nicht gezeigt) zu der Gateelektrode 110 gebildet, um ein definiertes Potential an der Gateelektrode 110 während des Betriebs der Halbleiterstruktur 100 zu erreichen. Schließlich werden eine oder mehrere Metallisierungsschichten gebildet, die durch die Metallgebiete und Leitungen 116, 117 repräsentiert sind, um die erforderlichen elektrischen Verbindungen zu anderen Schaltungselementen und/oder der Peripherie bereitzustellen.
Während der betrieblichen Nutzung der Halbleiterstruktur 100, die als eine Diode fungiert, sind das Gebiet 106, das als eine Anode dient und das Gebiet 107, das als eine Kathode dient, der Diodenstruktur elektrisch entsprechend dem interessierenden Schaltungsaufbau verbunden. Beispielsweise kann eine an die Gebiete 106 und 107 angelegte Spannung einen Strom durch den PN-Übergang 108 erzeugen, wobei der Strom im Wesentlichen exponentiell von der angelegten Spannung und der Temperatur abhängt. Abhängig von der „Idealität" des PN-Übergangs 108 kann die Temperatur mehr oder minder genau überwacht werden. Wie zuvor erwähnt ist, können geneigte Halolmplantationen sowie weitere technisch weit entwickelte Implantationsschemata zur Steuerung des Effekts des potentialfreien Körpers einen deutlichen Einfluss auf die Diodencharakteristik ausüben. Ferner erfordert die ständige Reduzierung der Halbleiterbauelemente eine entsprechende Verringerung der Dicke der Halbleiterschicht 103. Die MOS-Struktur, d. h. die leitende Gateelektrode 110, die Gateisolationsschicht 109 und das darunter liegende aktive Gebiet 105 können ein Verarmungsgebiet in dem aktiven Gebiet 105 hervorrufen, das ebenso das Verhalten des PN-Übergangs 108 beeinflussen kann. Ein entsprechendes Verhältnis zwischen einem verarmten Gebiet unterhalb der Gateisolationsschicht 109 und einem quasi-neutralen Gebiet, das der das Diodenverhalten des PN-Übergangs 108 wesentliche bestimmende Faktor ist, hängt für gewöhnlich von der Dicke der Schicht 103 ab. Folglich kann eine ständig fortschreitende Reduzierung der Dicke der Schicht 103, wie dies für die Größenreduzierung von SOI-Bauteilen erforderlich ist, zunehmend negativ die Diodencharakteristiken der Struktur 100 beeinflussen. In äußersten Fällen kann das aktive Gebiet 105 vollständig verarmt sein, woraus eine im Wesentlichen vollständige Aufhebung der Diodenwirkung der Struktur 100 resultiert. Somit kann eine zunehmende Skalierung von SOI-Bauteilen zu einer reduzierten Idealität der integrierten Diodenstruktur führen.
Die Patentanmeldung US 2002/0063288 A1 offenbart eine integrierte Diode, die in einem SOI-Prozess gebildet wird, in dem eine FET-Gateelektrode als Implantationsmaske dient und den PN-Übergang während des Silizidbildungsprozesses vor Kurzschlüssen schützt. In einer weiteren Ausführungsform werden zwei Photolackmasken verwendet, um den pn-Übergang zu definieren und ein Siliziumnitridgebiet wird verwendet, um die Silizidkontaktgebiete zu definieren und den PN-Übergang zu passivieren.
Die Patentschrift US 4 616 404 A offenbart ein Verfahren zum Bilden lateraler Polysiliziumdioden auf Substraten, die IC-Strukturen aufweisen. Eine Oxidschicht 32 wird auf einer Polysiliziumschicht 20 und darauf eine weitere Oxidschicht 60 und Siliziumnitridschichten 44, 46 gebildet. Die Diode wird in der Polysiliziumschicht durch Implantation von Bor unter Verwendung einer Implantationsenergie, die ausreichend ist die Oxidschicht und die Nitridschichten zu durchdringen, gebildet.
Die Patentschrift US 6 670 255 B2 offenbart Diodenstrukturen mit konzentrisch angeordneten P- und N-Gebieten, die gemeinsam mit Bipolartransistoren gefertigt werden.
Angesicht der oben dargelegten Probleme besteht ein Bedarf für eine verbesserte Technik zur Herstellung von Diodenstrukturen auf einem SOI-Substrat, die verbesserte Diodeneigenschaften für größenreduzierte SOI-Bauteile zulässt.
ÜBERBLICK ÜBER DIE ERFINDUNG
Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik zur Herstellung von Diodenstrukturen in einem SOI-Bauteil, wobei eine MOS-Struktur vermieden wird, derart, dass eine Leitung durch ein dielektrisches Gebiet ersetzt wird, das als eine Implantationsmaske und als ein Silizid verhinderndes Gebiet dient.
Die Aufgabe der vorliegenden Erfindung wird durch die Vorrichtungen gemäß den Ansprüchen 1 und 8 und durch das Verfahren nach Anspruch 11 gelöst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gegen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
1 schematisch eine konventionelle Diodenstruktur für SOI-Bauteile; und
2a bis 2f schematisch Querschnittsansichten bzw. Draufsichten einer Diodenstruktur während diverser Herstellungsphasen gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG
Mit Bezug zu den 2a bis 2e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
In 2a umfasst eine Halbleiterstruktur 200 ein Substrat 201, das ein dielektrisches Substrat, ein Halbleitersubstrat oder ein beliebiges anders Substrat, das zur Herstellung von Halbleiterbauelementen als geeignet betracht wird, sein kann. Eine isolierende Schicht 202 ist auf dem Substrat 201 gebildet, wobei die isolierende Schicht 202 aus einem beliebigen geeigneten dielektrischen Material gebildet sein kann. In einer speziellen Ausführungsform ist das Substrat 201 ein Siliziumsubstrat und die isolierende Schicht 202 ist im Wesentlichen aus Siliziumdioxid aufgebaut. Eine Halbleiterschicht 203 ist auf der isolierenden Schicht 202 gebildet und kann ein halbleitendes Material mit hoher kristalliner Qualität aufweisen, und, in einer speziellen Ausführungsform, weist die Schicht 203 kristallines Silizium auf. Grabenisolationen 204 mit einem geeigneten isolierenden Material, etwa Siliziumdioxid und/oder Siliziumnitrid für Halbleiterbauelemente auf Siliziumbasis können in der Halbleiterschicht 203 gebildet sein und definieren darin ein aktives Gebiet 205. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleitergebiet zu betrachten, das einen Strom leiten soll und dessen Leitfähigkeit eingestellt wird, indem darin Dotierstoffe vorgesehen werden.
Über dem aktiven Gebiet 205 ist ein dielektrisches Maskengebiet 210 gebildet mit einer Form und Abmessung, die ein geeignetes Abschirmen eines Teils des aktiven Gebiets 205 in nachfolgenden Implantationsprozessen ermöglichen, wie dies später beschrieben ist. Das dielektrische Maskengebiet 210 kann aus einem geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, oder einem anderen Material, das für die Halbleiterstruktur 200 geeignet und mit den Herstellungsprozessen kompatibel ist, gebildet sein. In einer anschaulichen Ausführungsform kann eine dielektrische Schicht 209 zwischen dem dielektrischen Maskengebiet 210 und dem aktiven Gebiet 205 vorgesehen sein. Die isolierende Schicht 209 kann eine Dicke aufweisen, die im Wesentlichen einer Dicke einer Gateisolationsschicht von Transistorelementen entspricht, die in anderen Bereichen des Substrats 201 gebildet werden können.
Ein typischer Prozessablauf zur Herstellung der in 2a gezeigten Halbleiterstruktur 200 kann die folgenden Prozesse beinhalten. Zunächst kann das Substrat 201 mit der isolierenden Schicht 202 und der Halbleiterschicht 203 durch fortschrittliche Substratverbindungstechniken hergestellt oder als ein SOI-Substrat bereitgestellt werden, wie es von einer Vielzahl von Halbleiterzulieferern erhältlich ist. Danach werden die Grabenisolationen 204 durch lithographische Strukturierung eines Lackes und anisotropes Ätzen entsprechender Gräben in die Halbleiterschicht 203 gebildet. Anschließend werden die Gräben mit einem oder mehreren geeigneten dielektrischen Materialien gefüllt und das überschüssige dielektrische Material kann dann durch chemisch-mechanisches Polieren (CMP) abgetragen werden. Als nächstes kann die isolierende Schicht 209, falls diese vorgesehen ist, durch fortschrittliche Abscheideverfahren und/oder Oxidationsprozesse, wenn die isolierende Schicht 209 im Wesentlichen ein Oxid aufweist, gebildet werden. Anschließend kann eine isolierende Materialschicht abgeschieden und nachfolgend durch fortschrittliche lithographische Techniken strukturiert werden, um das dielektrische Maskengebiet 210 zu bilden. In einer anschaulichen Ausführungsform kann das dielektrische Maskengebiet 210 unmittelbar auf dem aktiven Gebiet 205 gebildet werden. Die Form des dielektrischen Maskengebiets 210 kann entsprechend den Entwurfserfordernissen gewählt werden, wobei der Zweck der Halbleiterstruktur 200, die als eine Diodenstruktur fungiert, die schließlich ausgewählte Ausgestaltung des dielektrischen Maskengebiets 210 und der Halbleiterstruktur 200 beeinflussen kann. Beispielsweise repräsentiert in der in 2a dargestellten anschaulichen Ausführungsform das dielektrische Maskengebiet 210 eine im Wesentlichen gerade Leitung dar, wohingegen in anderen Ausführungsformen das dielektrische Maskengebiet 210 eine andere geeignete Form aufweisen kann, etwa eine geschlossene Schleife, die mehrere zusammenhängende geradlinige Elemente enthält. Eine Höhe und eine seitliche Abmessung des dielektrischen Maskengebiets 210 ist so gewählt, um ein erforderliches Blockiervermögen bereitzustellen, um unterhalb des dielektrischen Maskengebiets 210 in dem aktiven Gebiet 205 während anschließender Implantationsschritte, die später beschrieben werden, ein Dotierprofil zu erzeugen. Beispielsweise kann eine laterale Abmessung des dielektrischen Maskengebiets 210 im Bereich von ungefähr 0.03 μm bis 0.2 μm liegen, wohingegen eine Höhe davon im Bereich von ungefähr 30 bis 100 Nanometer (nm) liegen kann.
2b zeigt schematisch die Halbleiterstruktur 200 in einem weiter fortgeschrittenen Herstellungsstadium. Eine Lackmaske 220 ist über einem Teil der Halbleiterstruktur 200 so gebildet, um einen Teil des aktiven Gebiets 205 abzuschirmen, der einen N-Dotierstoff empfangen soll, und um einen Teil des aktiven Gebiets 205 für einen Ionenbeschuss 221 freizulegen, um ein P-dotiertes Gebiet 206 zu bilden.
Die Lackmaske 220 wird durch standardmäßige Photolithographietechniken gebildet, wobei das Ausrichten einer entsprechenden Photolithographiemaske in Bezug auf das Substrat 201 nicht kritisch ist, solange die Lackmaske 220 nicht einen Bereich des aktiven Gebiets 205 abdeckt, in welchem das P-Gebiet 206 gebildet wird. Somit liefert die laterale Abmessung des dielektrischen Maskengebiets 210 eine ausreichende Toleranz bei der Justierung der photolithographischen Maske des Substrats 201. Nach der Herstelldung der Lackmaske 220 wird eine Ionenimplantation ausgeführt, die durch den Ionenbeschuss 221 repräsentiert ist, um das P-Gebiet 206 zu bilden, das eine erforderliche Dotierstoffkonzentration in dem aktiven Gebiet 205 aufweist. Der Einfachheit halber wird angenommen, dass das aktive Gebiet 205 an sich leicht P-dotiert ist, wohingegen in anderen Ausführungsformen das aktive Gebiet 205 N-dotiert sein kann. Während des Ionenbeschusses 221, der mit einer geeigneten Implantationsenergie und Dosis, die auf die Dicke der Schicht 203 und auf den einzubringenden Dotierstoff, etwa Bor, Indium und dergleichen, zugeschnitten sind, und die möglicherweise Implantationsschritte unter einem Neigungswinkel enthalten, bestimmt das dielektrische Maskengebiet 210 im Wesentlichen das Dotierstoffprofil, d. h. den Dotierstoffgradienten an dem Übergang zwischen dem aktiven Gebiet 205 und dem Gebiet 206. D. h., das Dotierstoffprofil kann durch Einstellen der lateralen Abmessung, d. h. einer Breite, des dielektrischen Maskengebiets 210 in Bezug auf die Eigenheiten der Implantation, etwa den Neigungswinkel, und eines nachfolgenden Ausheizzyklusses gesteuert werden. Wenn beispielsweise eine geringe Breite des dielektrischen Maskengebiets 210 für gegebene Implantations- und nachfolgende Ausheizbesonderheiten ausgewählt wird, kann die Dotierstoffkonzentration zwar abnehmen, kann jedoch eine beträchtliche Ausdehnung unterhalb des Randes des dielektrischen Maskengebiets 210 erreichen. In Kombination mit einem nachfolgenden Implantationsprozess, wie dies anschließend beschrieben wird, kann dann dieser Abstand die endgültige Dotierstoffkonzentration an einem zu bildenden PN-Übergang bestimmen.
2c zeigt schematisch die Halbleiterstruktur 200 in einer ähnlichen Anordnung wie in 2b, mit Ausnahme, dass eine zweite Lackmaske 223 über der Struktur 200 so gebildet ist, um einen Teil des aktiven Gebiets 205 für einen zweiten Ionenbschuss 222 freizulegen, wodurch ein N-Gebiet 207 geschaffen wird. Das N-Gebiet 207 und das aktive Gebiet 205, das leicht P-dotiert ist, bilden einen PN-Übergang 208, dessen Position im Wesentlichen durch die Prozessparamater des Ionenbeschusses 222 und die Abmessung und die Position des dielektrischen Maskengebiets 210 bestimmt ist. Die Prozessparameter, etwa die Implantationsenergie, die Dosis, die Art des Dotierstoffmaterials, der Neigungswinkel und dergleichen können ausgewählt werden, wie dies durch die Entwurfserfordernisse für die Struktur 200 vorgegeben ist. Es sollte beachtet werden, dass die genauen Eigenschaften des PN-Übergangs 208 von weiteren Prozessbesonderheiten, etwa von beliebigen Ausheizzyklen zur Aktivierung der Dotierstoffe und zum Ausheilen von Gitterschäden, die während der Ionenbeschüsse 221 und 222 hervorgerufen wurden, abhängen. Da typischerweise die Prozessparameter, etwa die Temperatur und die Dauer von Ausheizzyklen zur Aktivierung der Dotierstoffe in den Gebieten 206 und 207 von entsprechenden Ausheizzyklen abhängen können, die für weitere Transistorstrukturen, die auch auf dem Substrat 201 gebildet werden können, werden die Abmessungen des dielektrischen Maskengebiets 210 in Verbindung mit den Prozessparametern der Ionenbeschüsse 221, 222 so gewählt, dass das Dotierstoffprofil des PN-Übergang 208 unmittelbar nach dem Implantieren und anschließend nach dem Ausheizzyklus einen Dotierstoffgradienten aufweist, wie dies zum Erreichen einer im Wesentlichen idealen Diodencharakteristik erforderlich ist. D. h., die Abmessungen des dielektrischen Maskengebiets 210 werden so gewählt, um eine gewünschte Abnahme in der Dotierstoffkonzentration in Richtung auf den PN-Übergang 208 zu erhalten, die zu einer Diodencharakteristik anstatt zu einem Zener–Diodenverhalten führt, das man ansonsten mit den hohen Dotierstoffkonzentrationen erhalten würde, die an dem nicht abgedeckten Bereich des Gebiets 207 vorherrschen. Zu betonen ist, dass im Gegensatz zu der in 1 gezeigten konventionellen Diodenstruktur die Halbleiterstruktur 200 keine MOS-Struktur aufweist, wobei das dielektrische Maskengebiet 210 es ermöglicht, die Dotierstoffkonzentration und die Position des PN-Übergangs 208 präzise zu definieren. Auf Grund des Bereitstellens des dielektrischen Maskengebiets 210 ist der PN-Übergang 208 daher „selbstjustierend" in dem Sinne, dass seine Position durch die Position des Maskengebiets 210 bestimmt ist.
2d zeigt schematisch auf der rechten Seite eine Draufsicht der Halbleiterstruktur 200 gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung. Die allgemeine Form der Halbleiterstruktur 200 ist ähnlich zur Ausgestaltung einer typischen Transistorstruktur eines MOS-Transistors, der in SOI-Bauteilen verwendet ist. D. h., das P-dotierte Gebiet 206 und das N-dotierte Gebiet 207 sind nebeneinander in einer „linearen" Konfiguration angeordnet.
Die linke Seite der 2d zeigt schematisch eine Draufsicht einer weiteren anschaulichen Ausführungsform, wobei das dielektrische Maskengebiet 210 das im Wesentlichen quadratförmige Gebiet 207 umschließt, und das P-Gebiet 206 das N-aktive Quadrat 207 umgibt, wobei der PN-Übergang 208 (nicht gezeigt) dazwischen angeordnet ist. Die Ausgestaltungen, die in 2b gezeigt sind, sind lediglich anschaulicher Natur und andere Diodenstrukturausgestaltungen können verwendet werden, wenn dies für einen gewissen Zweck als geeignet erachtet wird. Beispielsweise können die Art der Dotierstoffe der auf der linken Seite gezeigten Ausführungsform ausgetauscht werden und die quadratische Form kann durch eine andere geeignete Form, beispielsweise eine rechteckige Form, je nach Bedarf, ersetzt werden. Insbesondere die auf der linken Seite in 2d dargestellte Ausführungsform stellt eine deutlich vergrößerte Fläche für den PN-Übergang 208 im Vergleich zu einer linearen „transistor-artigen" Konfiguration bereit und ermöglicht damit, dass relativ hohe Ströme durch den PN-Übergang 208 fließen, die in einer linearen Anordnung, wie sie auf der rechten Seite in 2d dargestellt ist, oder im Falle der in 1 gezeigten konventionellen Diodenstruktur zu einer äußerst hohen Wärmeentwicklung führen würden. Daher ist, zusätzlich zur Vermeidung einer MOS-Struktur auf Grund des Vorsehens eines dielektrischen Materials anstelle einer Polysiliziumleitung, ein hohes Maß an Entwurfsflexibilität durch die vorliegende Erfindung gegeben.
2e zeigt schematisch die Halbleiterstruktur 200 mit Silizidgebieten 211, die in dem P-Gebiet 206 und in dem N-Gebiet 207 gebildet sind. Die Silizidgebiete 211 können ein beliebiges geeignetes Silizid eines hochschmelzenden Metalls, etwa Titan, Tantal, Wolfram, Kobalt, Nickel und dergleichen aufweisen.
Ein typischer Prozessablauf zur Herstellung der in 2e gezeigten Halbleiterstruktur 200 kann ausgehend von der in 2c dargestellten Konfiguration die folgenden Schritte aufweisen. Nach dem Entfernen der Lackmaske 223 (vergleiche 2c) kann ein Ausheizzyklus ausgeführt werden, um die Dotierstoffe in den Gebieten 206 und 207 zu aktivieren und um implantationsinduzierte Kristallschäden in den Gebieten 206 und 207 auszuheilen. In diesem Zusammenhang sollte hervorgehoben werden, dass für gewöhnlich eine Vielzahl anderer Schaltungselemente, etwa MOS-Transistoren, während der Prozesssequenz zur Herstellung der Halbleiterstruktur 200 gebildet werden. Daher können vor und nach der Herstellung des dielektrischen Maskengebiets 210 ein oder mehrere Prozessschritte durchgeführt werden, um beispielsweise Gateelektroden für Transistorelemente auf anderen Bereichen des Substrats 201 zu bilden. In einer speziellen Ausführungsform wird das dielektrische Maskengebiet 210 nach der Herstellung von Gateelektroden auf anderen Bereichen des Substrats 201 gebildet. Ferner können der Ionenbeschuss 221 und 222 in Kombination mit entsprechenden Implantationsprozessen ausgeführt werden, die für die Herstellung von P-Kanaltransistoren und N-Kanaltransistoren erforderlich sind. In einer anschaulichen Ausführungsform kann eine Lackmaske (nicht gezeigt) vorgesehen werden, die im Wesentlichen die Halbleiterstruktur 200 während einer Halo-Implantation abdeckt, die für technisch fortschrittliche Transistorelemente für SOI-Bauelemente erforderlich ist, wodurch nachteilige Auswirkungen der Halo-Implantation auf den PN-Übergang 208 vermieden werden. In anderen Ausführungsformen kann das Erzeugen eines geeigneten Dotierstoffprofiles in einem Transistorelement die Herstellung von Seitenwandabstandselementen an entsprechenden Gatelelektroden, etwa wie die Seitenwandabstandselemente 112 in 1, erfordern. Daher kann es geeignet sein, auch dielektrische Seitenwandabstandselemente an Seitenwänden des dielektrischen Maskengebiets 210 zusammen mit den entsprechenden Abstandselementen der Transistoren zu bilden. In diesem Falle wird die anfängliche laterale Breite des dielektrischen Maskengebiets 210 so gewählt, dass die schließlich erreichte laterale Abmessung einschließlich der dielektrischen Seitenwandabstandselemente zu der gewünschten Gesamtbreite aus der Kombination der Seitenwandabstandselemente und des dielektrischen Maskengebiets 210 führt.
Unberührt von den zusätzlichen Prozessschritten, die zuvor beschrieben sind, wird dann ein hochschmelzendes Metall über der Struktur 200 entsprechend den Entwurfserfordernissen abgeschieden, die so gewählt werden können, um in Übereinstimmung mit Transistorelementen zu sein, die zusätzlich auf dem Substrat 201 gebildet werden. Durch Ausführen eines geeigneten Ausheizzyklusses wird eine Silizidierungssequenz in Gang gesetzt, wobei gemäß der dielektrischen Natur des Materials des Maskengebiets 210 im Wesentlichen kein Silizid in und auf dem dielektrischen Maskengebiet 210 gebildet wird. Abhängig von der Art des in den Gebieten 211 gebildeten Metallsilizids können ein oder mehrere Abscheide- und/oder Ausheizzyklen erforderlich sein, wobei Überschussmetall vor oder nach einem oder mehreren Ausheizzyklen entfernt werden kann. Ähnlich zu dem mit Bezug in 1 beschriebenen konventionellen Prozessablauf und ähnlich zu der Herstellung von Transistorstrukturen ist der Silizidierungsprozess zur Bildung der Gebiete 211 selbstjustierend und vermeidet einen elektrischen Kurzschluss des PN-Übergangs 208 auf Grund der dielektrischen Natur des Maskengebiets 210 und dem Fehlen von Silizid darauf.
2f zeigt schematisch die Halbleiterstruktur 200 in einem im Wesentlichen fertiggestellten Zustand. Die Halbleiterstruktur 200 umfasst eine isolierende Schicht 215, die beispielsweise Siliziumdioxid, Siliziumnitrid oder ein beliebiges geeignetes dielektrisches Material aufweist, wobei ein Kontaktpfropfen 213, der eine Verbindung zu dem P-Gebiet 206 über das entsprechende Gebiet 211 herstellt, und ein Kontaktpfropfen 214, der eine Verbindung zu dem N-Gebiet 207 über das entsprechende Gebiet 211 herstellt, vorgesehen sind. Wie bereits mit Bezug zu 1 dargelegt ist, kann ein beliebiges geeignetes Metall möglicherweise in Kombination mit einem geeigneten Barrierenmaterial bei der Herstellung der Kontaktpfropfen 213, 214 verwendet werden. Zu beachten ist, dass im Gegensatz zu den konventionellen, mit Bezug zu 1 beschriebenen Aufbau eine elektrische Verbindung zwischen der Gateelektrode 110 und dem entsprechenden Kontaktpfropfen 114 gemäß der vorliegenden Erfindung hinfällig ist. Die Kontaktpfropfen 213, 214 können mit beliebigen geeigneten Metallleitungen verbunden sein, die durch Gebiete 216, 217 repräsentiert sind, die schließlich die erforderliche Verbindung zu anderen Schaltungselementen oder Eingangs- und Ausgangsanschlüssen bereitstellen.
Die Herstellung der Kontaktpfropfen 213, 214 in der isolierenden Schicht 215 kann durch gut etablierte Abscheide-, Lithographie- und Ätzverfahren erreicht werden.
Es sollte ferner beachtet werden, dass im Gegensatz zu der in 1 gezeigten konventionellen Diodenstruktur eine kapazitive Kopplung zu dem aktiven Gebiet 205, das den PN-Übergang 208 enthält, durch benachbartes Metall oder leitende Gebiete zumindest deutlich reduziert oder im Wesentlichen vollständig vermieden ist, da ein Raumbereich zwischen dem aktiven Gebiet 205 und dem PN-Übergang 208 im Wesentlichen vollständig mit dem dielektrischen Material des dielektrischen Maskengebiets 210, der isolierenden Schicht 209, falls diese vorgesehen ist, und der isolierenden Schicht 215 ausgefüllt ist. D. h., die Struktur 200 enthält keine MOS-Struktur, wie dies in der konventionellen Struktur 100 der Fall ist. Es sollte ferner beachtet werden, dass abhängig von der Art des in der isolierenden Schicht 215 und in dem Maskengebiet 210 verwendeten Materials eine Grenzfläche dazwischen nicht notwendigerweise ausgebildet sein muss, wenn im Wesentlichen die gleichen Materialien sowie die gleichen Abscheideverfahren bei der Herstellung der isolierenden Schicht 215 und des Maskengebiets 210 verwendet wurden. Ferner kann, wie dies zuvor erläutert ist, das Maskengebiet 210 zusätzlich Seitenwandabstandselemente (nicht gezeigt) aufweisen, die das gleiche oder unterschiedliches Material im Vergleich zu dem dielektrischen Maskengebiet 210 und der isolierenden Schicht 215 aufweisen, wenn eine entsprechende Prozesssequenz ausgewählt wurde, wie dies zuvor erläutert ist.
In anderen Ausführungsformen kann es notwendig sein, die Höhe der Gebiete 206, 207 durch beispielsweise selektives epitaxiales Aufwachsen von Silizium oder eines anderen geeigneten halbleitenden Materials vor dem Ausführen des Ionenbeschusses 221, 222 zur Herstellung der Gebiete 206, 207 zu vergrößern. Entsprechend vergrößerte Gebiete 206, 207 können erforderlich sein, wenn eine Dicke der Halbleiterschicht 203 äußert gering ist, um den Entwurfserfordernissen für äußerst fortgeschrittene SOI-Halbleiterbauelemente zu entsprechen. Typischerweise kann das Größenreduzieren der Gesamtabmessungen von Transistorstrukturen in SOI-Verfahren das Anwenden sehr dünner Halbleiterschichten erfordern, um das erforderliche Transistorverhalten selbst für sehr geringe Kanallängen zu erreichen. Die Dotierstoffkonzentration entsprechender Drain- und Sourcegebiete sowie eine vertikale Ausdehnung entsprechender Silizidgebiete kann jedoch unter Umständen nicht ausreichen, um den erforderlichen geringen Schichtwiderstand dieser Bereiche zu liefern. Daher kann die Größe der Drain- und Sourcegebiete in vertikaler Richtung vergrößert werden, wodurch der Gesamtschichtwiderstand herabgesetzt wird. Die vorliegende Erfindung, d. h. die Diodenstruktur wie sie durch die Halbleiterstruktur 200 repräsentiert ist, kann ebenso in einer Prozesssequenz eingesetzt werden, die das selektive epitaxiale Wachsen des aktiven Gebiets 205 benachbart zu dem dielektrischen Maskengebiet 210 erforderlich macht, ohne die Prozesskomplexität zu vergrößern.
Es gilt also, dass das Bereitstellen des dielektrischen Maskengebiets anstelle einer Polysiliziumleitung, die mit einem der stark dotierten Gebiete zu verbinden ist, ein hohes Maß an Entwurfsflexibilität selbst für äußerst dünne Halbleiterschichten 203, die in modernsten SOI-Bauelementen erforderlich sind, ermöglichen.
Während des Betriebs der Halbleiterstruktur 200 sind die Diodeneigenschaften im Wesentlichen durch den PN-Übergang 208 selbst für ein äußerst dünnes aktives Gebiet 205 bestimmt, da auf Grund des Fehlens eines Depletionsgebietes, das durch die kapazitive Kopplung eines Leiters an das darunter liegende aktive Gebiet 205 hervorgerufen wird, Änderungen der effektiven Fläche des PN-Übergangs 208 im Wesentlichen vermieden werden. Somit wird die Effizienz bei der Temperaturüberwachung beibehalten, selbst wenn die Halbleiterstruktur 200 in der Größe reduziert wird, um Transistoren zu entsprechen, die Gatelängenabmessungen im Bereich von 0.04 μm und sogar weniger aufweisen. Ferner ermöglicht es die durch die vorliegende Erfindung gewonnene Entwurfsflexibilität, PN-Übergänge zu schaffen, die eine erhöhte Fläche aufweisen, woraus eine deutlich erhöhte Stromtreiberfähigkeit im Vergleich zu dem in 1 dargestellten konventionellen Entwurf resultiert, so dass äußerst effektive ESD-Schutzdiodenstrukturen für SOI-Bauteile bereitgestellt werden.

Claims

Halbleiterbauelement, das umfasst: ein isolierendes Substrat; eine auf dem isolierenden Substrat gebildete Halbleiterschicht; ein in der Halbleiterschicht gebildetes P-dotiertes Gebiet; ein in der Halbleiterschicht gebildetes N-dotiertes Gebiet; einen PN-Übergang, der zwischen dem P-dotierten und dem N-dotierten Gebiet gebildet ist; und ein isolierendes Gebiet, das auf der Halbleiterschicht gebildet ist, die Position des PN-Überganges bestimmt und den PN-Übergang abdeckt, wobei das isolierende Gebiet eine Dicke aufweist, die so gestaltet ist, um eine kapazitive Kopplung an den PN-Übergang deutlich zu reduzieren.
Das Halbleiterbauelement nach Anspruch 1, wobei das P-dotierte Gebiet und das N-dotierte Gebiet nebeneinander angeordnet sind.
Das Halbleiterbauelement nach Anspruch 1, wobei das P-dotierte oder das N-dotierte Gebiet so angeordnet ist, um zumindest teilweise das andere des P-dotierten Gebiets oder des N-dotierten Gebiets zu umschließen.
Das Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterschicht eine Dicke im Bereich von 0,05 μm bis 0,1 μm aufweist.
Das Halbleiterbauelement nach Anspruch 1, das ferner einen ersten Kontaktpfropfen, der eine Verbindung zu dem P-dotierten Gebiet herstellt, und einen zweiten Kontaktpfropfen, der eine Verbindung zu dem N-dotierten Gebiet herstellt, aufweist.
Das Halbleiterbauelement nach Anspruch 5, wobei ein zwischen dem ersten und dem zweiten Kontaktpfropfen gebildeter Raumbereich mit isolierendem Material einschließlich des isolierenden Gebiets gefüllt ist.
Das Halbleiterbauelement nach Anspruch 1, das ferner ein erstes Metallsilizidgebiet in dem P-dotierten Gebiet und ein zweites Silizidgebiet in dem N-dotierten Gebiet aufweist.
Diodenstruktur in einem SOI-Bauteil mit Transistoren mit einer Gateisolationsschicht, wobei die Diodenstruktur umfasst: ein P-dotiertes Gebiet und ein N-dotiertes Gebiet, die so angeordnet sind, um einen PN-Übergang zu bilden; ein erstes Silizidgebiet, das in dem P-dotierten Gebiet gebildet ist; ein zweites Silizidgebiet, das in dem N-dotierten Gebiet gebildet ist; einen ersten Kontaktpfropfen, der eine Verbindung zu dem ersten Silizidgebiet herstellt; einen zweiten Kontaktpfropfen, der eine Verbindung zu dem zweiten Silzidgebiet herstellt; und ein isolierendes Material, das zwischen dem ersten und dem zweiten Kontaktpfropfen so gebildet ist, um einen Raumbereich dazwischen im Wesentlichen auszufüllen und das eine isolierende Schicht umfasst, die eine Dicke aufweist, die im Wesentlichen der Dicke der Gateisolationsschicht der Transistoren entspricht.
Die Diodenstruktur nach Anspruch 8, wobei das P-dotierte Gebiet und das N-dotierte Gebiet nebeneinander angeordnet sind.
Die Diodenstruktur nach Anspruch 8, wobei das P-dotierte Gebiet oder das N-dotierte Gebiet so angeordnet sind, um zumindest teilweise das andere des P-dotierten Gebiets oder des N-dotierten Gebiets zu umschließen.
Verfahren mit: Bilden eines dielektrischen Maskengebiets über einer Halbleiterschicht, die auf einem isolierenden Substrat gebildet ist; und Bilden eines P-dotierten Gebiets und eines N-dotierten Gebiets in der Halbleiterschicht unter Anwendung des dielektrischen Maskengebiets als Maske, um einen PN-Übergang zwischen dem P-dotierten Gebiet und dem N-dotierten Gebiet unterhalb des dielektrischen Maskengebiets herzustellen.
Das Verfahren nach Anspruch 11, das ferner umfasst: Bilden eines Silizidgebiets in dem P-dotierten Gebiet und in dem N-dotierten Gebiet, wobei das dielektrische Maskengebiet einen Kurzschluss zwischen dem P-dotierten Gebiet und dem N-dotierten Gebiet verhindert.
Das Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer isolierenden Schicht auf der Halbleiterschicht, wobei das dielektrische Maskengebiet auf der isolierenden Schicht gebildet wird.
Das Verfahren nach Anspruch 11, das ferner umfasst: Einstellen einer seitlichen Ausdehnung des dielektrischen Maskengebiets so, um einen Dotierstoffgradienten in Richtung des PN-Übergangs zu steuern.
Das Verfahren nach Anspruch 14, wobei die seitliche Ausdehnung im Bereich von ungefähr 0,03 μm bis 0,2 μm liegt.
Das Verfahren nach Anspruch 11, wobei das Bilden des P-dotierten Gebiets und des N-dotierten Gebiets umfasst: Bilden einer Lackmaske zur Abdeckung eines ersten Bereichs und zur Freilegung eines zweiten Bereichs der Halbleiterschicht und zur teilweisen Abdeckung des dielektrischen Maskengebiets.
Das Verfahren nach Anspruch 16, das ferner Implantieren von N-Dotierstoffen in den zweiten Bereich zur Bildung des N-dotierten Gebiets umfasst.
Das Verfahren nach Anspruch 17, das ferner umfasst: Bilden einer zweiten Lackmaske zur Abdeckung des zweiten Bereichs und zur Freilegung des ersten Bereichs der Halbleiterschicht und zur teilweisen Abdeckung des dielektrischen Maskengebiets.
Das Verfahren nach Anspruch 18, das ferner Implantieren von P-Dotierstoffen in den ersten Bereich zur Bildung des P-dotierten Gebiets umfasst.
Das Verfahren nach Anspruch 11, das ferner Bilden eines ersten Kontaktpfropfens, der eine Verbindung zu dem P-dotierten Gebiet herstellt, und Bilden eines zweiten Kontaktpfropfens, der eine Verbindung zu dem N-dotierten Gebiet herstellt, umfasst.
Das Verfahren nach Anspruch 11, wobei das P-dotierte Gebiet und das N-dotierte Gebiet nebeneinander angeordnet sind.
Das Verfahren nach Anspruch 11, wobei das P-dotierte Gebiet oder das N-dotierte Gebiet so angeordnet ist, um zumindest teilweise das andere des P-dotierten Gebiets oder des N-dotierten Gebiets zu umschließen.
Das Verfahren nach Anspruch 11, das ferner Bilden einer Transistorstruktur in der Halbleiterschicht umfasst.
Das Verfahren nach Anspruch 23, das ferner umfasst: Bilden einer Halo-Implantationsmaske, die zumindest einen ersten Teil und einen zweiten Teil der Halbleiterschicht vor dem Bilden des P-dotierten Gebiets und des N-dotierten Gebiets in dem ersten bzw. dem zweiten Bereich abdeckt.