DE102008010321B4 - Herstellungsverfahren für eine Vorrichtung mit Superjunctionhalbleiterelement, Vorrichtung und integrierte Schaltung mit Superjunctionhalbleiterelement - Google Patents

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Abstract

Verfahren, umfassend:
Ausbilden einer ersten Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) auf einem Substrat (102), wobei die erste Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) mit einem Dotierstoff eines ersten Leitungstyps dotiert ist, und
Ausbilden einer zweiten Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) auf dem Substrat (102), wobei die zweite Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) mit einem Dotierstoff eines zweiten Leitungstyps implantiert ist, wobei die erste (110, 111, 112, 116, 117, 118) und zweite (113, 114, 115) Vielzahl von Wannen in alternierenden longitudinalen Reihen ausgebildet sind, welche sich longitudinal zwischen einem Gate-Gebiet (108) und einem Drain-Gebiet (106) eines Transistors (200) erstrecken, wobei jede der Reihen eine Vielzahl von Wannen der ersten Vielzahl bzw. der zweiten Vielzahl umfasst.

Description

  • Verschiedene im Folgenden beschriebene Ausführungsbeispiele beziehen sich auf Halbleiterbauelemente, -baugruppen, -schaltungen, -geräte mit Superjunctionstrukturen und entsprechende Herstellungsverfahren. Der Begriff „Halbleiterelement” wird im Folgenden als Oberbegriff für Halbleiterbauelemente, Halbleiterbaugruppen, Halbleiterschaltungen, Halbleitergeräte verwendet.
  • Halbleiterelemente mit hoher Stromführungskapazität und hoher Durchbruchspannung werden in heutigen Anwendungen benötigt. Beispiele derartiger Elemente sind lateral diffundierte Metall-Oxid-Halbleiter-Feldeffekttransistoren („lateral diffused metal-oxide semiconductor field effect transistors” im Englischen) und Bipolartransistoren mit isoliertem Gate („insulated gate bipolar transistors” im Englischen). Eine Superjunction-Ausgestaltung bietet eine hohe Gate-Drain-Durchbruchspannung.
  • Die Leistungsfähigkeit von integrierten Leistungsschaltungen verlässt sich beispielsweise in großem Maße auf die Eigenschaften von lateralen Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) im Ein-Zustand und Aus-Zustand. Allgemein sind derzeitige CMOS-Herstellungsprozesse nicht in der Lage, derartige Hochspannungselemente ohne die Einbeziehnung von komplizierten Prozessschritten während der Herstellung dieser Elemente bereitzustellen. Typischerweise umfasst die Herstellung derartiger Hochspannungselemente das Bereitstellen eines schwach dotierten Draingebiets oder das Bereitstellen verschiedener Implantierungen, welche über die gesamte Breite des Elements (unter Benutzung dünner Streifen oder Säulen) benutzt werden, um ein Driftgebiet zwischen Drain und Gate des Transistors aufzubauen. Elemente, welche unter Benutzung der oben erwähnten Herstellungstechniken gefertigt werden, sind möglicherweise nicht in der Lage, maximale Durchbruchspannungen über 10 V ohne die Einbeziehung zusätzlicher Prozessschritte in den Herstellungsprozess zu erreichen. Die zusätzlichen Prozessschritte könnten beispielsweise zusätzliche Maskierungsschritte, Implantierungsschritte, thermische Schritte und/oder andere Schritte für die Driftgebiete und/oder die Draingebietsoberfläche umfassen, um einen höheren Spannungsabfall in dem Draingebiet zu ermöglichen. Diese zusätzlichen Schritte führen zu einer Vergrößerung der Herstellungskosten für derartige Elemente.
  • Aus Kostengründen ist es in der IC(integrated circuit; integrierte Schaltung)-Industrie erwünscht, dass Produkte, welche in hohen Stückzahlen hergestellt werden, mit Standard-CMOS-Technologie hergestellt werden. Weiterhin ist für die weitere Verringerung der für derzeitige Anwendungen (wie beispielsweise Mobiltelefone, DSL-Geräte, Leistungsverstärker) benutzten Elementgröße eine Konfiguration als sogenanntes „System an Chip” (SoC) wünschenswert. Eine Ausgestaltung als System an Chip ermöglicht es, dass die verschiedenen individuellen Funktionen mehrerer Chips in einem einzigen Chip zusammengefasst bzw. in einen einzigen Chip eingebaut werden. Bei einem derartigen SoC-Element können verschiedene Teile des Chips verschiedene Anforderungen hinsichtlich der Spannung haben. Da das System möglicherweise höhere Spannungen verarbeiten muss (welche beispielsweise von Batterien und Antennen empfangen werden oder zum Treiben langer Kupferdrähte benutzt werden), müssen innerhalb dieser Anwendungen Hochspannungselemente bereitgestellt und unterstützt werden. Es ist vorteilhaft, wenn die Integrierung derartiger Elemente die Komplexität des grundlegenden CMOS-Herstellungsprozesses nicht vergrößert.
  • Superjunctionstrukturen arbeiten bei hohen Spannungen unter Benutzung von benachbart zueinander angeordneten entgegengesetzt dotierten Gebieten, welche verarmt werden, um eine hohe Drainspannung bereitzustellen, indem sie einen effizienten Spannungsabfall von Drain zu einem Kanalgebiet erzeugen. Derartige Superjunctionstrukturen können hergestellt werden, indem Streifen von „p” und „n”-Gebieten über das Substrat hinweg bereitgestellt werden. Derartige Strukturen sind beispielsweise aus der US 2003/0190789 A1 bekannt. Die „p” und „n”-Gebiete können lange und schmale Streifen sein, um hohe Drainspannungen zu erreichen. Aufgrund ihrer langen und schmalen Struktur werden die strukturierten Fotolackstreifen, welche für die Implantierung dieser Streifen nötig sind, während des Herstellungsprozesses mechanisch instabil und fallen dementsprechend zusammen und verderben den Wafer. Als ein Resultat des Zusammenfallens der langen Fotolackstreifen für das „p” oder „n”-Gebiet könnte das Element, das gerade hergestellt wird, und andere auf dem Substrat existierende Elemente zerstört werden.
  • Bei Ausführungsbeispielen der Erfindung wird ein Verfahren nach Anspruch 1 oder 9, eine Vorrichtung nach Anspruch 12 oder eine integrierte Schaltung nach Anspruch 16 bereitgestellt. Die abhängigen Ansprüche definieren weitere Ausführungsbeispiele.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die beigefügte Zeichnung anhand von Ausführungsbeispielen erläutert. Diese Ausführungsbeispiele sind lediglich beispielhaft zu verstehen und nicht als den Bereich der Erfindung einschränkend auszulegen. Es zeigen:
  • 1A eine Perspektivansicht eines teilweise ausgebildeten Halbleiterelements mit einer Superjunctionstruktur gemäß manchen Ausführungsbeispielen der Erfindung,
  • 1B eine Querschnittsansicht des Halbleiterelements von 1A gemäß manchen Ausführungsbeispielen der Erfindung,
  • 2 eine Perspektivansicht eines Halbleiterelements mit einer Superjunctionstruktur gemäß manchen Ausführungsbeispielen der Erfindung,
  • 3 eine Perspektivansicht eines Systems mit einem Halbleiterlement, welches eine Superjunctionstruktur aufweist, gemäß manchen Ausführungsbeispielen der Erfindung, und
  • 4 ein Flussdiagramm eines Verfahrens zur Herstellung des Halbleiterelements aus 2 gemäß manchen Ausführungsbeispielen der Erfindung.
  • In der nunmehr folgenden detaillierten Beschreibung, welche sich auf die beigefügte Zeichnung bezieht, werden in beispielhafter Weise bestimmte Details und Ausführungsbeispiele beschrieben, gemäß denen die Erfindung ausgeführt werden kann. Diese Ausführungsbeispiele sind hinreichend detailliert beschrieben, um es Fachleuten zu ermöglichen, die Erfindung auszuführen. Andere Ausführungsbeispiele als die hier beschriebenen können benutzt werden, und strukturelle, logische und elektrische Veränderungen können vorgenommen werden, ohne den Bereich der Erfindung zu verlassen. Die verschiedenen dargestellten Ausführungsbeispiele schließen sich nicht notwendigerweise gegenseitig aus, da manche Ausführungsbeispiele mit einem oder mehreren anderen Ausführungsbeispielen kombiniert werden können, um neue Ausführungsbeispiele zu bilden. In diesem Dokument wird der unbestimmte Artikel „ein” oder „eine” benutzt, um ein Element zu bezeichnen, wobei das Vorhandensein weiterer gleichartiger oder anderer Elemente nicht ausgeschlossen ist. Der Begriff „oder” bezieht sich auf ein nicht exklusives oder, so dass „A oder B” „A, aber nicht B”, „B, aber nicht A” und „A und B” umfasst, wenn es nicht anders angegeben ist.
  • In der folgenden Beschreibung werden die Begriffe „Wafer” und „Substrat” austauschbar benutzt, um jegliche Struktur, auf welcher integrierte Schaltungen ausgebildet werden können, und zudem derartige Strukturen während verschiedener Schritte der Herstellung von integrierten Schaltungen oder Halbleiterelementen zu bezeichnen. Der Begriff „Substrat” umfasst einen Halbleiterwafer. Der Begriff „Substrat” wird zudem benutzt, sich auf Halbleiterstrukturen während der Prozessierung zu beziehen, und kann andere Schichten umfassen, welche auf einem ursprünglichen Substrat hergestellt wurden. Sowohl „Wafer” als auch „Substrat” umfasst dotierte und undotierte Halbleiter, epitaktische Halbleiterschichten, welche von einem Basishalbleiter oder Isolator getragen werden, ebenso wie andere Fachleuten bekannte Halbleiterstrukturen.
  • Der Begriff „Leiter” umfasst allgemein Halbleiter vom n-Typ oder vom p-Typ, und der Begriff „Isolator” oder „Dielektrikum” umfasst jegliches Material, welches eine geringere Leitfähigkeit aufweist als die als „Leiter” bezeichneten Materialien. Die folgende detaillierte Beschreibung ist daher nicht als einschränkend aufzufassen.
  • 1A zeigt eine Perspektivansicht eines teilweise ausgebildeten Halbleiterelements 100 mit einer Superjunctionstruktur gemäß manchen Ausführungsbeispielen der Erfindung. Das teilweise ausgebildete Halbleiterelement 100 umfasst ein Substrat 102, Gebiete, in denen später während des Herstellungsprozesses ein Source-Gebiet 104, ein Drain-Gebiet 106 und ein Gate-Gebiet 108 ausgebildet werden, und ein Drift-Gebiet 109. Das Source-Gebiet 104, das Drain-Gebiet 106 und das Gate-Gebiet 108 sind Gebiete, in welchen Source, Drain bzw. Gate während des Herstellungsprozesses ausgebildet werden. Das Substrat 102 kann Materialien wie Silizium oder Silizium auf einer Isolierschicht (wie SiO2) umfassen. Bei manchen Ausführungsbeispielen wie den in 1A gezeigten umfasst das Substrat 102 einen Dotierstoff, welcher zu einer geringen p-Leitfähigkeit führt („p-”). Bei manchen Ausführungsbeispielen umfasst das Substrat 102 eine p-dotierte Epitaxieschicht, welche unter Benutzung eines CVD-Prozesses (chemical vapor disposition) hergestellt wird.
  • Bei manchen Ausführungsbeispielen umfasst das Driftgebiet 109 eine Anzahl von n-Wannen 110, 111, 112, 116, 117 und 118 und p-Wannen 113, 114 und 115, welche wie in 1A gezeigt zwischen dem Gate-Gebiet 108 und dem Drain-Gebiet 106 ausgebildet sind. Bei manchen Ausführungsbeispielen sind die n-Wannen 110, 111, 112, die p-Wannen 113, 114, 115 und die n-Wannen 116, 117 und 118 jeweils in longitudinalen Reihen entlang der Breite des Drift-Gebiets 109 angeordnet. Bei manchen Ausführungsbeispielen wechseln sich die durch n-Wannen und p-Wannen gebildeten Reihen innerhalb des Drift-Gebiets 109, welches zwischen dem Gate-Gebiet 108 und dem Drain-Gebiet 106 angeordnet ist, miteinander ab.
  • Bei manchen Ausführungsbeispielen umfasst das Halbleiterelement 100 eine n-FET(field effect transistor, Feldeffekttransistor)-Konfiguration. Bei manchen Ausführungsbeispielen umfasst das Halbleiterelement 100 eine p-FET-Konfiguration.
  • 1B zeigt eine Querschnittsansicht des in 1A gezeigten teilweise ausgebildeten Halbleiterelements 100 gemäß manchen Ausführungsbeispielen der Erfindung. Von links nach rechts wechseln sich n-Wannen mit p-Wannen durch das Drift-Gebiet 109 hindurch und zu beiden Seiten des Drift-Gebiets ab. 1B zeigt die n-Wanne 111 nahe der p-Wanne 114 angeordnet, so dass ein Abschnitt des Substrats 102 die beiden Wannen trennt. In ähnlicher Weise ist die p-Wanne 114 nahe der n-Wanne 117 angeordnet, so dass ein Abschnitt des Substrats 102 die beiden Wannen trennt. Bei manchen Ausführungsbeispielen sind die n-Wanne 111, die p-Wanne 114 und die n-Wanne 117 in einer versetzten Anordnung angesehen, so dass sie nicht gleichförmig entlang der Richtung des Querschnitts von 1B ausgerichtet sind. In der Richtung von dem Gate-Gebiet zu dem Drain-Gebiet sind die n-Wannen benachbart zu n-Wannen und die p-Wannen benachbart zu p-Wannen angeordnet. Bei manchen Ausführungsbeispielen kann der Abstand zwischen den Wannen in Abhängigkeit von der Entfernung von dem Gate-Gebiet oder dem Drain-Gebiet variieren.
  • Bei manchen Ausführungsbeispielen kann die Größe der n-Wannen und der p-Wannen eingestellt werden, um eine bestimmte gewünschte Gate-Drain-Durchbruchsspannung zu erreichen. Bei manchen Ausführungsbeispielen kann die Breite jeder der n-Wannen im Wesentlichen gleich sein, und die Breite jeder der p-Wannen kann im Wesentlichen gleich sein. Bei manchen Ausführungsbeispielen ist die Breite jeder der n-Wannen im Wesentlichen die gleiche wie diejenige jeder der p-Wannen. Bei manchen Ausführungsbeispielen ist die Tiefe jeder der n-Wannen im Wesentlichen gleich. Bei manchen Ausführungsbeispielen ist die Tiefe jeder der p-Wannen im Wesentlichen gleich. Bei manchen Ausführungsbeispielen ist die Tiefe jeder der n-Wannen im Wesentlichen gleich der Tiefe jeder der p-Wannen.
  • 2 zeigt eine Perspektivansicht eines Halbleiterelements 200 mit einer Superjunctionstruktur gemäß manchen Ausführungsbeispielen der Erfindung. Das Halbleiterelement 200 umfasst ein Substrat 102, Source 202, Gate 208, Drain 204 und ein Drift-Gebiet 209, welches Reihen von longitudinalen Leiterstreifen 210, 214 und 218 vom n-Typ und Reihen vom longitudinalen Leiterstreifen 212 und 216 vom p-Typ aufweist. Bei manchen Ausführungsbeispielen sind zusätzliche (nicht gezeigte) Reihen von Leiterstreifen vom n-Typ und/oder p-Typ auf einer oder beiden Seiten des Drift-Gebiets 209 ausgebildet, um einen Durchbruch des Elements in der Breitenrichtung (senkrecht zu der longitudinalen Richtung) zu vermeiden. Diese zusätzlichen Leiterstreifen, welche nicht angeschlossen oder mit einem Anschluss gekoppelt sind, können als potenzialfreie (floating) Streifen betrachtet werden. Bei manchen Ausführungsbeispielen werden die Reihen von Leiterstreifen 210, 214, 218 vom n-Typ, Leiterstreifen 212, 216 vom p-Typ und die oben erwähnten zusätzlichen Streifen ausgebildet, indem ein Temperschritt (z. B. durch Erwärmen oder Erhitzen) mit dem in 1A und 1B gezeigten Substrat 102 und Drift-Gebiet 109 ausgeführt wird. Als Folge des Temperprozesses diffundieren innerhalb der in 1A gezeigten n-Wannen und p-Wannen vorliegende Dotierstoffe in das umgebende Substrat und bilden somit Leiterstreifen 210, 212, 214, 216 und 218 aus. Bei manchen Ausführungsbeispielen kann die Breite und Tiefe jedes der Leiterstreifen 210, 212, 214 eingestellt werden, indem die Tiefe der n-Wannen 110, 111, 112, 116, 117, 118 und der p-Wannen 113, 114, 115 eingestellt wird. Zusätzlich kann bei manchen Ausführungsbeispielen der Temperprozess benutzt werden, die Breite der Leiterstreifen 210, 212, 214, 216 und 218 zu steuern.
  • 3 zeigt eine Perspektivansicht eines Systems, welches ein Halbleiterelement mit einer Superjunctionstruktur umfasst, gemäß manchen Ausführungbeispielen der Erfindung. Ein System 300 umfasst ein Substrat 102, ein Element 200 mit einer Superjunctionstruktur und ein Logikelement 302 mit einer herkömmlichen CMOS-Struktur. Bei manchen Ausführungsbeispielen werden das Element 200 und das Logikelement 203 durch das Substrat 102 getragen. Bei manchen Ausführungsbeispielen sind das Element 200 und das Logikelement 203 derart ausgestaltet, dass sie dasselbe Substrat 102 teilen. Das Element 200, welches ein Transistor sein kann, und das Logikelement 302 können durch verschiedene Versorgungsspannungen, z. B. verschiedene Referenzpotentialquellen, versorgt werden. Beispielsweise kann das Element 200 mit einer höheren Spannung bzw. einem höheren Potential versorgt werden als das Logikelement 302.
  • 4 zeigt ein Flussdiagramm, welches ein Verfahren 400 zur Herstellung des in 2 gezeigten Halbleiterlements gemäß manchen Ausführungsbeispielen der Erfindung beschreibt. Bei manchen Ausführungsbeispielen umfasst das Verfahren 400 die Herstellung des Halbleiterelements 200 in Verbindung mit der Herstellung anderer Logikelemente wie dem Element 302 auf demselben Substrat 102, um ein SoC-Element zu bilden.
  • In Schritt 402 umfasst das Verfahren das Abscheiden, Maskieren, Belichten und Entwickeln einer Lackschicht, insbesondere einer Fotolackschicht, was freigelegte Bereiche auf dem Siliziumsubstrat 102 zurücklässt, d. h. Bereiche, in denen keine Lackschicht das Substrat bedeckt. In Schritt 404 umfasst das Verfahren das Implantieren der freigelegten Gebiete auf dem Substrat, welche in Schritt 402 ausgebildet wurden, mit einem Dotierstoff von einem bestimmten Leitungstyp (wie n-Typ oder p-Typ). Bei manchen Ausführungsbeispielen umfasst das Implantieren der freigelegten Gebiete auf dem Substrat, dass das Substrat einem Diffusions- oder Ionenimplantationsprozess unterzogen wird, womit es Dotierstoffe empfängt und eine Anzahl von Wannen (wie n-Wannen oder p-Wannen) ausgebildet wird. Bei manchen Ausführungsbeispielen umfasst der Dotierstoff, welcher zum Ausbilden einer n-Wanne benutzt wird, einen Dotierstoff vom n-Typ wie Phosphor. Bei manchen Ausführungsbeispielen umfasst der Dotierstoff, welcher zur Ausbildung einer p-Wanne benutzt wird, einen Dotierstoff vom p-Typ wie Bor.
  • In Schritt 406 umfasst das Verfahren das Ausbilden einer zweiten Struktur auf dem Substrat 102. Bei manchen Ausführungsbeispielen umfasst das Verfahren Abscheiden von Fotolack, Maskieren, Belichten und Entwickeln, um bestimmte Strukturen auszubilden, was freigelegte Gebiete auf dem Substrat zurücklässt, d. h. Gebiete, bei welchen keine Lackschicht das Substrat bedeckt.
  • In Schritt 408 umfasst das Verfahren das Implantieren der freigelegten Gebiete auf dem Substrat, welche in Schritt 406 ausgebildet wurden, unter Benutzung eines Dotierstoffes eines bestimmten Leitungstyps (wie n-Typ oder p-Typ). Bei manchen Ausführungsbeispielen umfasst das Implantieren der freigelegten Gebiete auf dem Substrat, dass das Substrat eine Diffusions- oder Ionenimplantationsprozess ähnlich dem in Schritt 404 durchgeführten unterzogen wird. In Schritt 408 werden Dotierstoffe an der Oberfläche des Substrats empfangen, um eine Anzahl von Wannen (wie n-Wannen oder p-Wannen) auszubilden. Bei manchen Ausführungsbeispielen umfasst der Dotierstoff, welcher zum Ausbilden einer Anzahl von Wannen benutzt wird, einen Dotierstoff mit der verglichen mit den in Schritt 404 ausgebildeten Wannen entgegengesetzten Polarität.
  • In Schritt 410 umfasst das Verfahren das Tempern des Substrats, um die Dotierstoffe innerhalb des Substrats zu diffundieren und zu aktivieren, um eine erste Vielzahl von longitudinalen Leiterstreifen des ersten Leitungstyps und eine zweite Vielzahl von longitudinalen Leiterstreifen des zweiten Leitungstyps auszubilden. Bei manchen Ausführungsbeispielen umfasst das Verfahren das Dotieren eines Source-Gebietes 104 und eines Drain-Gebietes 106 unter Benutzung eines Dotierstoffes mit „n+”-Leitfähigkeit für n-MOS Elemente oder einer „p+”-Leitfähigkeit für p-MOS Elemente. Bei manchen Ausführungsbeispielen umfasst das Verfahren das Ausbilden eines Gates 208, welches von dem Gate-Gebiet 108 getragen wird. Für p-MOS Elemente umfasst dies die Ausbildung einer zusätzlichen Schicht mit n-Leitfähigkeit, welche das Drift-Gebiet umschließt, um Drain elektrisch von dem Substrat zu isolieren. Diese n-Schicht kann auch zusammen mit der Ausbildung der n-Wannen und p-Wannen-Streifen in dem Drift-Gebiet ausgebildet werden.

Claims (18)

  1. Verfahren, umfassend: Ausbilden einer ersten Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) auf einem Substrat (102), wobei die erste Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) mit einem Dotierstoff eines ersten Leitungstyps dotiert ist, und Ausbilden einer zweiten Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) auf dem Substrat (102), wobei die zweite Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) mit einem Dotierstoff eines zweiten Leitungstyps implantiert ist, wobei die erste (110, 111, 112, 116, 117, 118) und zweite (113, 114, 115) Vielzahl von Wannen in alternierenden longitudinalen Reihen ausgebildet sind, welche sich longitudinal zwischen einem Gate-Gebiet (108) und einem Drain-Gebiet (106) eines Transistors (200) erstrecken, wobei jede der Reihen eine Vielzahl von Wannen der ersten Vielzahl bzw. der zweiten Vielzahl umfasst.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der ersten Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) umfasst: Ausbilden einer ersten Fotolackschicht auf dem Substrat (102) unter Benutzung einer ersten Maske über der ersten Fotolackschicht, Implantieren des Dotierstoffs des ersten Leitungstyps in einen freigelegten Bereich des Substrats (102), um die erste Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) auszubilden, und Entfernen der ersten Fotolackschicht.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der zweiten Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) umfasst: Ausbilden einer zweiten Fotolackschicht auf dem Substrat (102) unter Benutzung einer zweiten Maske über der zweiten Fotolackschicht, Implantieren des Dotierstoffs des zweiten Leitungstyps in ein freigelegtes Gebiet des Substrats (102), um die zweite Vielzahl sich vertikal erstreckender Wannen (112, 114, 115) auszubilden, und Entfernen der zweiten Fotolackschicht.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter umfassend: Tempern des Substrats (102), um den Dotierstoff des ersten Leitungstyps zwischen benachbarten Wannen (110, 111, 112, 116, 117, 118) der ersten Vielzahl sich vertikal erstreckender Wannen (110, 111, 112, 116, 117, 118) zu diffundieren und zu aktivieren, um eine erste Vielzahl longitudinaler Leiterstreifen (210, 214, 218) auszubilden, und den Dotierstoff des zweiten Leitungstyps zwischen benachbarten Wannen (113, 114, 115) der zweiten Vielzahl sich vertikal erstreckender Wannen (113, 114, 115) zu diffundieren und zu aktivieren, um eine zweite Vielzahl longitudinaler Leiterstreifen (212, 216) auszubilden, wobei sich die erste Vielzahl von Leiterstreifen (210, 214, 218) und die zweite Vielzahl von Leiterstreifen (212, 216) zwischen einem Gate-Gebiet (108) und einem Drain-Gebiet (106) erstreckt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, weiterhin umfassend: Ausbilden eines von dem Gate-Gebiet (108) des Substrats (102) getragenen Gates (208).
  6. Verfahren nach einem der Ansprüche 1 bis 5, weiterhin umfassend: Dotieren des Substrats in einem Source-Gebiet (104), um Source (202) zu bilden, und Dotieren des Substrats bei dem Drain-Gebiet (106), um Drain (204) zu bilden.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Verfahren das Ausbilden eines n-MOS Transistors (200) umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Verfahren das Ausbilden eines p-MOS Transistors umfasst.
  9. Verfahren, umfassend: Ausbilden einer ersten Vielzahl sich vertikal erstreckender n-Wannen (110, 111, 112, 116, 117, 118) auf einem Substrat (102), Ausbilden einer zweiten Vielzahl sich vertikal erstreckender p-Wannen (113, 114, 115) auf dem Substrat (102), wobei die erste (110, 111, 112, 116, 117, 118) und zweite (113, 114, 115) Vielzahl von Wannen in alternierenden longitudinalen Reihen ausgebildet sind, um ein Superjunction-Drift-Gebiet (109) auszubilden, welches sich longitudinal zwischen einem Gate-Gebiet (108) und einem Drain-Gebiet (106) eines Transistors (200) erstreckt, wobei jede der Reihen eine Vielzahl von Wannen der ersten Vielzahl bzw. der zweiten Vielzahl umfasst, Tempern des Substrats (102), um ein Superjunction Drift-Gebiet (209) auszubilden, welches eine erste Vielzahl sich longitudinal erstreckender Leiterstreifen (210, 214, 218) vom n-Typ und eine zweite Vielzahl sich longitudinal erstreckender Leiterstreifen (212, 216) vom p-Typ, welche sich zwischen dem Gate-Gebiet (108) und dem Drain-Gebiet (106) des Transistors (200) erstrecken, aufweist, und Ausbilden des Transistors (200) zusammen mit dem Ausbilden mindestens eines Logik-Gatter-Elements (302) auf dem Substrat.
  10. Verfahren nach Anspruch 9, wobei das Ausbilden des Transistors (200) in Verbindung mit dem Ausbilden zumindest eines Logik-Gatter-Elements (302) das Ausbilden eines n-MOS Transistors umfasst.
  11. Verfahren nach Anspruch 9, wobei das Ausbilden des Transistors (200) zusammen mit dem Ausbilden zumindest eines Logik-Gate-Elements (302) das Ausbilden eines p-MOS Transistors umfasst.
  12. Vorrichtung (100; 200), umfassend: ein Source-Gebiet (104), ein Gate-Gebiet (108) und ein Drain-Gebiet (106), welche von einem Substrat (102) getragen werden, und ein Drift-Gebiet (109), umfassend eine Vielzahl sich vertikal erstreckender n-Wannen (110, 111, 112, 116, 117, 118) und p-Wannen (113, 114, 115), um das Gate-Gebiet und das Drain-Gebiet eines Transistors zu koppeln, wobei die Vielzahl von n-Wannen (110, 111, 112, 116, 117, 118) und p-Wannen (113, 114, 115) in alternierenden longitudinalen Reihen ausgebildet sind, welche sich longitudinal zwischen dem Gate-Gebiet (108) und dem Drain-Gebiet (106) des Transistors (200) erstrecken, wobei jede der Reihen eine Vielzahl der n-Wannen bzw. eine Vielzahl der p-Wannen umfasst.
  13. Vorrichtung (200) nach Anspruch 12, wobei das Drift-Gebiet (109) ein Superjunction Drift-Gebiet ist, welches eine Vielzahl von Leiterstreifen (210, 214, 218) vom n-Typ, welche durch die Vielzahl sich vertikal erstreckender n-Wannen (110, 111, 112, 116, 117, 118) gebildet werden, und eine Vielzahl von Leiterstreifen (212, 216) vom p-Typ, welche durch die Vielzahl sich vertikal erstreckender p-Wannen (113, 114, 115) gebildet werden, umfasst, wobei die Vielzahl von Streifen (210, 212, 214, 216, 218) vom n-Typ und vom p-Typ sich zwischen dem Gate-Gebiet (108) und dem Drain-Gebiet (106) des Transistors (200) erstrecken.
  14. Vorrichtung (200) nach Anspruch 12 oder 13, wobei die Vorrichtung einen n-MOS Transistor (200) umfasst.
  15. Vorrichtung nach Anspruch 12 oder 13, wobei die Vorrichtung einen p-MOS Transistor umfasst.
  16. Integrierte Schaltung (300), umfassend: ein von einem Substrat (102) getragenes Logikelement (302), welches mit einer ersten Referenzpotenzialquelle gekoppelt ist, und einen von dem Substrat (102) getragenen Transistors (200), wobei der Transistor (200) umfasst: ein Source-Gebiet (104), ein Gate-Gebiet (108) und ein Drain-Gebiet (106), und ein Drift-Gebiet (109) umfassend eine Vielzahl sich vertikal erstreckender n-Wannen (110, 111, 112, 116, 117, 118) und p-Wannen (113, 114, 115), um das Gate-Gebiet (108) und das Drain-Gebiet (106) des Transistors zu koppeln, wobei die Vielzahl von n-Wannen (110, 111, 112, 116, 117, 118) und p-Wannen (113, 114, 115) in alternierenden longitudinalen Reihen ausgebildet sind, um ein Superjunction-Drift-Gebiet (109) zu bilden, welches sich longitudinal zwischen dem Gate-Gebiet (108) und dem Drain-Gebiet (106) des Transistors erstreckt, wobei jede der Reihen eine Vielzahl der n-Wannen bzw. eine Vielzahl der p-Wannen umfasst, wobei der Transistor (200) mit einer zweiten Referenzpotenzialquelle gekoppelt ist, welche ein Potenzial größer als das Potenzial der ersten Referenzpotenzialquelle aufweist.
  17. Integrierte Schaltung nach Anspruch 16, wobei der Transistor (200) einen n-MOS Transistor umfasst.
  18. Integrierte Schaltung nach Anspruch 16, wobei der Transistor einen p-MOS Transistor umfasst.
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