DE102016114913B4 - Leistungs-Mosfets und Verfahren zu deren Herrstellung - Google Patents

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Abstract

Halbleiterstruktur (1) mit:
einem Wannenbereich (10, 20);
einem ersten dotierten Bereich (11, 21) eines ersten Leitfähigkeitstyps, der sich auf einer ersten Seite in dem Wannenbereich (10, 20) befindet;
einem Drain-Bereich (12, 22) des ersten Leitfähigkeitstyps in dem ersten dotierten Bereich (11, 21);
einem Source-Bereich (13, 23) des ersten Leitfähigkeitstyps auf einer zweiten Seite in dem Wannenbereich (10, 20), wobei die zweite Seite der ersten Seite gegenüberliegt; und
einer Gate-Elektrode (14, 24) über dem Wannenbereich (10, 20) und zwischen dem Source-Bereich (13, 23) und dem Drain-Bereich (12, 22), wobei die Gate-Elektrode (14, 24) einen Kanal zwischen einer Oberfläche (121) des Drain-Bereichs (12, 22) und einer Oberfläche (131) des Source-Bereichs (13, 23) definiert und die Oberfläche (131) des Source-Bereichs (13, 23) in direktem Kontakt mit dem Wannenbereich (10, 20) ist,
wobei der Source-Bereich (13, 23) einen ersten Source-Bereich (13a, 23a) und einen zweiten Source-Bereich (13b, 23b) hat und die Tiefe (d3) des ersten Source-Bereichs (13a, 23a) von der (d4) des zweiten Source-Bereichs (13b, 23b) verschieden ist,
wobei die Gate-Elektrode (14, 24) einen Teil des ersten Source-Bereichs (13a, 23a) und einen Teil des zweiten Source-Bereichs (13b, 23b) überlappt.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation erzielt. Diese Fortschritte haben jedoch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich. Im Laufe der Evolution der integrierten Schaltkreise hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat.
  • ICs können Transistor-Bauelemente enthalten, die dotierte Bereiche haben. Mit zunehmender Verkleinerung der Transistoren wird es schwieriger, die unerwünschte Ausdiffusion aus den dotierten Bereichen zu vermeiden. Diese Ausdiffusion kann den Betrieb des Transistor-Bauelements beeinträchtigen und/oder die Leistung des Transistors mindern. Darüber hinaus kann die Verkleinerung von Transistoren zu Problemen führen, wie etwa Stromeinschnürung, hoher Source-/Drain-Widerstand und nicht-optimales Dotierungsprofil. Aus der US 2009/0321824 A1 , der US 2006/0124969 A1 und der US 5041885 A sind Transistorvorrichtungen mit Source-/Drain-Regionen bekannt, die mehrere Bereiche mit verschiedenen Dotierstoff-Konzentrationen aufweisen, welche in unterschiedlichen Abständen zur Gate-Elektrode des Transistors angeordnet sind und sich bis in unterschiedliche Tiefen in dem Substrat erstrecken.
  • Figurenliste
  • Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung werden in den beigefügten Zeichnungen und der nachstehenden Beschreibung dargelegt. Weitere Merkmale und Vorzüge der Erfindung dürften aus der Beschreibung, den Zeichnungen und den Ansprüchen hervorgehen.
    • 1 ist eine schematische Darstellung eines MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) gemäß einigen Ausführungsformen.
    • Die 2A bis 2E zeigen ein Verfahren zur Herstellung eines MOSFET gemäß einigen Ausführungsformen.
  • Ähnliche Bezugssymbole in den verschiedenen Zeichnungen bezeichnen ähnliche Elemente.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft eine Halbleiterstruktur mit den Merkmalen des Anspruchs 1, einen Hochspannungs-MOSFET mit den Merkmalen des Anspruchs 10 sowie ein Verfahren zur Herstellung einer Halbleiterstruktur mit den Merkmalen des Anspruchs 14. Beispielhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Nachstehend werden die Erstellung und Nutzung der Ausführungsformen der Erfindung näher beschrieben. Es dürfte jedoch wohlverstanden sein, dass die Ausführungsformen viele verwendbare Erfindungsgedanken bereitstellen, die in einer breiten Palette von spezifischen Zusammenhängen verkörpert sein können. Die erörterten speziellen Ausführungsformen sind nur erläuternd und beschränken nicht den Schutzumfang der Erfindung.
  • Es dürfte klar sein, dass wenn eine Element oder eine Schicht als ein Element oder eine Schicht bezeichnet wird, das/die sich „auf“ einem anderen Element oder einer anderen Schicht befindet oder mit diesem/dieser „verbunden“ ist, das Element oder die Schicht direkt auf dem anderen Element oder der anderen Schicht angeordnet sein kann oder direkt damit verbunden sein kann oder aber dazwischen geschichtete Elemente oder Schichten vorhanden sein können. Wenn im Gegensatz dazu ein Element als ein Element bezeichnet wird, das sich „direkt auf“ einem anderen Element oder einer anderen Schicht befindet oder mit diesem/dieser „direkt verbunden“ ist, so sind keine dazwischen befindlichen Elemente oder Schichten vorhanden.
  • Es dürfte klar sein, dass die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“, „dritte(r) / drittes“ usw. hier zwar zum Beschreiben von verschiedenen Elementen, Komponenten, Bereichen, Schichten und/oder Teilen verwendet werden können, aber diese Elemente, Komponenten, Bereiche, Schichten und/oder Teile nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe dienen lediglich zum Unterscheiden eines Elements, einer Komponente, eines Bereichs, einer Schicht oder eines Teils von einem anderen Element, Komponente, Bereich, Schicht und/oder Teil. Somit könnte ein erstes Element, Komponente, Bereich, Schicht oder Teil, der/die/das nachstehend beschrieben wird, als ein zweites Element, Komponente, Bereich, Schicht und/oder Teil bezeichnet werden, ohne von den Grundsätzen des vorliegenden Erfindungsgedankens abzuweichen.
  • Darüber hinaus können hier zur Vereinfachung der Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Element(en) oder Struktur(en), die in den Figuren dargestellt sind, räumlich relative Begriffe verwendet werden, wie etwa „darunter“, „unter“, „untere(r)“/„unteres“, „über“, „obere(r)“/„oberes“ und dergleichen. Es dürfte klar sein, dass die räumlich relativen Begriffe zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des Bauelements bei Gebrauch oder bei Betrieb abdecken sollen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht wird, würden sich Elemente oder Strukturen, die als „unter“ anderen Elementen oder Strukturen befindlich beschrieben wurden, dann „über“ den anderen Elementen oder Strukturen befinden. Somit kann der beispielhafte Begriff „über“ oder „unter“ sowohl eine Lage „darüber“ als auch „darunter“ umfassen. Das Bauelement kann anders orientiert werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Die hier verwendete Terminologie dient nur zum Beschreiben von speziellen Ausführungsformen und soll den vorliegenden Erfindungsgedanken nicht beschränken. Die hier verwendeten Singularformen „ein(e)“ und „der/die/das“ sollen auch die Pluralformen umfassen, wenn der Kontext nicht eindeutig auf etwas Anderes hinweist. Es dürfte weiterhin klar sein, dass die Begriffe „weist auf“ und/oder, „..., der/die/das ... aufweist‟ oder „umfasst“ und/oder, „..., der/die/das ... umfasst‟ oder „mit“ oder „hat“ und/oder „..., der/die/das ... hat‟, wenn sie in dieser Patentbeschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht das Vorhandensein oder die zusätzliche Verwendung von einem oder mehreren Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen ausschließen.
  • In der gesamten Patentbeschreibung bedeutet die Bezugnahme auf „eine Ausführungsform“, dass ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft, das/die in Zusammenhang mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform enthalten ist. Somit bezieht sich das Auftreten der Wendung „bei einer Ausführungsform“ an verschiedenen Stellen in der gesamten Patentbeschreibung nicht unbedingt auf ein und dieselbe Ausführungsform der Erfindung. Darüber hinaus können die speziellen Elemente, Strukturen oder Eigenschaften in einer geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Es dürfte wohlverstanden sein, dass die nachfolgenden Figuren nicht maßstabsgerecht gezeichnet sind, sondern nur der Erläuterung dienen.
  • 1 zeigt einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) 1 gemäß einer Ausführungsform der vorliegenden Erfindung. Der MOSFET 1 weist Folgendes auf: ein Substrat 10; einen leicht dotierten Bereich 11; einen Drain-Bereich 12; einen Source-Bereich 13; eine Gate-Elektrode 14 und eine dielektrische Schicht 15.
  • Das Substrat 10 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat 10 mit n- oder p-Dotierungsstoffen dotiert sein kann. Das Substrat 10 besteht aus Silicium, Galliumarsenid, Siliciumgermanium, Silicium-Kohlenstoff oder anderen bekannten Halbleitermaterialien, die bei der Bearbeitung von Halbleiter-Bauelementen verwendet werden. In den hier erläuterten Beispielen wird zwar ein Halbleitersubstrat verwendet, aber in alternativen Ausführungsformen können epitaxial aufgewachsene Halbleitermaterialien oder SOI-Schichten (SOI: Silicium auf Isolator) als das Substrat 10 verwendet werden. Bei weiteren Ausführungsformen kann das Substrat 10 ein Wannenbereich sein.
  • Auf dem Fachgebiet ist bekannt, dass Dotierungsstoffe in ein Halbleitermaterial implantiert werden können, um ein p- oder ein n-leitendes Material herzustellen. In Abhängigkeit von der Konzentration des Dotanden kann ein p-leitendes Material weiterhin in p++-, p+-, p-, p-- oder p---leitende Materialien unterteilt werden. Wenn ein Material als ein p-leitendes Material bezeichnet wird, ist es mit p-Dotierungsstoffen dotiert und es kann ein p++-, p+-, p-, p-- oder p---leitendes Material sein. Ebenso kann ein n-leitendes Material weiterhin in n++-, n+-, n-, n-- oder n---leitende Materialien unterteilt werden. Wenn ein Material als ein n-leitendes Material bezeichnet wird, ist es mit n-Dotierungsstoffen dotiert und es kann ein n++-, n+-, n-, n-- oder n---leitendes Material sein. Dotierungsatome für p-leitende Materialien sind zum Beispiel Bor. Bei n-leitenden Materialien sind die Dotierungsatome zum Beispiel Phosphor, Arsen und Antimon. Die Dotierung kann durch einen Ionenimplantationsprozess erfolgen. Wenn die Dotierung mit fotolithografischen Prozessen gekoppelt wird, kann sie in ausgewählten Bereichen durch Implantieren von Atomen in belichtete Bereiche durchgeführt werden, während andere Bereiche maskiert sind. Außerdem können thermische Ansteuerungs- oder Ausheilungszyklen verwendet werden, um die Thermodiffusion zum Ausdehnen oder Vergrößern eines vorher dotierten Bereichs zu nutzen. Als Alternative ermöglicht eine epitaxiale Abscheidung von Halbleitermaterialien eine In-situ-Dotierung während der epitaxialen Prozesse. Es ist allgemein bekannt, dass die Implantation mittels bestimmter Materialien, wie etwa dünner Oxidschichten, erfolgen kann.
  • Die Höhe der Dotierungskonzentration für den Wannenbereich und die beschriebenen Diffusionen können sich in Abhängigkeit von dem verwendeten Verfahren und dem speziellen Entwurf ändern. Die Dotierungskonzentration kann bei einem p-leitenden Material oder einem n-leitenden Material in dem Bereich von 1014 Atome/cm3 bis 1022 Atome/cm3 liegen, wobei zum Beispiel bei einem p+/p--leitenden Material die Konzentration höher als etwa 1018 Atome/cm3 ist. Es können auch andere Konzentrationsbereiche verwendet werden, wie etwa eine Dotierungskonzentration von weniger als 1014 Atome/cm3 bei einem n---/p---leitenden Material, eine Dotierungskonzentration in dem Bereich von 1014 Atome/cm3 bis 1016 Atome/cm3 bei einem n--/p--leitenden Material, eine Dotierungskonzentration in dem Bereich von 1016 Atome/cm3 bis 1018 Atome/cm3 bei einem n-/p-leitenden Material, eine Dotierungskonzentration in dem Bereich von 1018 Atome/cm3 bis 1020 Atome/cm3 bei einem n+-/p+-leitenden Material und eine Dotierungskonzentration von mehr als 1020 Atome/cm3 bei einem n++-/p++-leitenden Material. Es können noch weitere Konzentrationsbereiche verwendet werden, wie etwa eine Dotierungskonzentration von etwa 1015 Atome/cm3 bis 1018 Atome/cm3 bei einem n---/p---leitenden Material und eine Dotierungskonzentration bei einem n--/p--leitenden Material, die 5- bis 100-mal höher als die Konzentration bei einem n---/p---leitenden Material ist.
  • Der leicht dotierte Bereich 11 eines ersten Leitfähigkeitstyps wird auf einer Seite in dem Substrat 10 hergestellt. Der leicht dotierte Bereich 11 kann durch Durchführen eines auf dem Fachgebiet bekannten lonenimplantationsprozesses hergestellt werden. Bei einigen Ausführungsformen ist der MOSFET 1, der in 1 gezeigt ist, ein NMOS-Bauelement, und daher können n-Dotanden, wie etwa Phosphor, mit einer Energie in dem Bereich von etwa 80 keV bis etwa 90 keV zum Herstellen des leicht dotierten Bereichs 11 verwendet werden. Bei weiteren Ausführungsformen können für ein PMOS-Bauelement (nicht dargestellt) p-Dotanden, wie etwa Bor, zum Herstellen des leicht dotierten Bereichs 11 verwendet werden.
  • Der Drain-Bereich 12 des ersten Leitfähigkeitstyps befindet sich in dem leicht dotierten Bereich 11. Der Drain-Bereich 12 kann einen Drain-Kontakt (in der Zeichnung nicht dargestellt) haben. Der Drain-Bereich 12 umfasst einen ersten Drain-Bereich 12a und einen zweiten Drain-Bereich 12b. Der erste Drain-Bereich 12a und der zweite Drain-Bereich 12b befinden sich in dem leicht dotierten Bereich 11. Der erste Drain-Bereich 12a hat eine Übergangstiefe d1, die von einer Oberseite des Substrats 10 gemessen wird. Der zweite Drain-Bereich 12b hat eine Übergangstiefe d2, die von der Oberseite des Substrats 10 gemessen wird. Die Übergangstiefe d2 ist größer als die Übergangstiefe d1. Bei einigen Ausführungsformen liegt die Übergangstiefe d1 in dem Bereich von etwa 0,01 µm bis etwa 0,022 µm, und die Übergangstiefe d2 liegt in dem Bereich von etwa 0,02 µm bis etwa 0,054 µm. Bei einigen Ausführungsformen werden der erste Drain-Bereich 12a und der zweite Drain-Bereich 12b aus unterschiedlichen Materialien hergestellt. Zum Beispiel kann der erste Drain-Bereich 12a aus Arsen mit einer Energie in dem Bereich von etwa 10 keV bis etwa 30 keV hergestellt werden, und der zweite Drain-Bereich 12b kann aus Phosphor mit einer Energie in dem Bereich von etwa 20 keV bis etwa 40 keV hergestellt werden.
  • Der Source-Bereich 13 des ersten Leitfähigkeitstyps befindet sich auf einer anderen Seite in dem Substrat 10. Der Source-Bereich 13 kann einen Source-Kontakt (in der Zeichnung nicht dargestellt) haben. Der Source-Bereich 13 umfasst einen ersten Source-Bereich 13a und einen zweiten Source-Bereich 13b. Der erste Source-Bereich 13a hat eine Übergangstiefe d3, die von der Oberseite des Substrats 10 gemessen wird. Der zweite Source-Bereich 13b hat eine Übergangstiefe d4, die von der Oberseite des Substrats 10 gemessen wird. Die Übergangstiefe d4 ist größer als die Übergangstiefe d3. Bei einigen Ausführungsformen liegt die Übergangstiefe d3 in dem Bereich von etwa 0,01 µm bis etwa 0,022 µm, und die Übergangstiefe d4 liegt in dem Bereich von etwa 0,02 µm bis etwa 0,054 µm. Bei einigen Ausführungsformen werden der erste Source-Bereich 13a und der zweite Source-Bereich 13b aus unterschiedlichen Materialien hergestellt. Zum Beispiel kann der erste Source-Bereich 13a aus Arsen mit einer Energie in dem Bereich von etwa 10 keV bis etwa 30 keV hergestellt werden, und der zweite Source-Bereich 13b kann aus Phosphor mit einer Energie in dem Bereich von etwa 20 keV bis etwa 40 keV hergestellt werden.
  • Eine Oberfläche 121 des Drain-Bereichs 12 und eine Oberfläche 131 des Source-Bereichs 13 definieren einen Kanal dazwischen. Die Oberfläche 131 des Source-Bereichs 13 ist in direktem Kontakt mit dem Wannenbereich 10. Bei einigen Ausführungsformen sind alle Oberflächen des Source-Bereichs 13 in direktem Kontakt mit dem Wannenbereich 10. Daher ist der Source-Bereich 13 nicht von dem leicht dotierten Bereich umgeben.
  • Die dielektrische Schicht 15 befindet sich auf der Oberseite des Substrats 10 und zwischen dem Drain-Bereich 12 und dem Source-Bereich 13. Die dielektrische Schicht 15 bedeckt einen Teil des leicht dotierten Bereichs 11, einen Teil des Drain-Bereichs 12 und einen Teil des Source-Bereichs 13. Daher überlappt die dielektrische Schicht 15 einen Teil des Drain-Bereichs 12 oder einen Teil des Source-Bereichs 13. Die Überlappung der dielektrischen Schicht 15 und des Drain-Bereichs 12 oder des Source-Bereichs 13 beträgt etwa 0,3 µm. Die dielektrische Schicht 15 kann Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid, ein dielektrisches High-k-Material, Kombinationen davon oder Mehrfachschichten davon umfassen. Das dielektrische High-k-Material kann TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material umfassen. Die dielektrische Schicht 15 kann eine Dicke in dem Bereich von etwa 10 nm bis etwa 250 nm haben, aber es können auch andere Dicken verwendet werden.
  • Die Gate-Elektrode 14 befindet sich auf der dielektrischen Schicht 15. Die Gate-Elektrode 14 bedeckt die dielektrische Schicht 15 vollständig, und somit überlappt die Gate-Elektrode 14 einen Teil des Drain-Bereichs 12 oder einen Teil des Source-Bereichs 13. Die Gate-Elektrode 14 kann ein leitendes Material umfassen, wie etwa dotiertes Polysilicium, ein Metall, eine Metalllegierung oder dergleichen. Auf der Gate-Elektrode 14 kann eine Silicidschicht (in der Zeichnung nicht dargestellt) mit einem selbstjustierenden Silicid-Prozess hergestellt sein.
  • Auf dem Substrat 10 sind Abstandshalter 16a und 16b angeordnet. Der Abstandshalter 16a befindet sich auf einer Seite der Gate-Elektrode 14 und ist in Kontakt mit einer koplanaren Oberfläche, die von Seitenflächen der Gate-Elektrode 14 und der dielektrischen Schicht 15 definiert wird. Der Abstandshalter 16b befindet sich auf einer gegenüberliegenden Seite der Gate-Elektrode 14 und ist in Kontakt mit einer koplanaren Oberfläche, die von Seitenflächen der Gate-Elektrode 14 und der dielektrischen Schicht 15 definiert wird. Die Abstandshalter 16a und 16b bestehen aus einem dielektrischen Material, wie etwa Siliciumoxid, Siliciumoxidnitrid (SiON) oder Siliciumnitrid (SiN). Bei einigen Ausführungsformen liegt das Verhältnis einer Breite W1 der Gate-Elektrode 14 zu einer Breite W2 des Abstandshalters 16a oder 16b in dem Bereich von etwa 4 : 1 bis etwa 7:1.
  • Bei einigen Ausführungsformen könnte der leicht dotierte Bereich auf beiden Seiten (d. h., der Drain-Seite und der Source-Seite) des Substrats implantiert werden, um bei dem MOSFET das Problem des versetzten Gates zu vermeiden. Die leicht dotierten Bereiche auf der Source-Seite und der Drain-Seite könnten jedoch in physischen Kontakt miteinander kommen, sodass es zu einem unerwünschten Kurzschluss in dem Kanal des MOSFET kommt, wenn die Breite der Gate-Elektrode unzureichend ist. Um einen Kontakt der leicht dotierten Bereiche miteinander zu vermeiden, sollte eine Gate-Elektrode mit einer größeren Breite verwendet werden. Einer der Vorzüge der vorliegenden Erfindung ist die Bereitstellung eines asymmetrischen, leicht dotierten Profils, damit eine geringere Gate-Elektrodenbreite implementiert werden kann und dadurch die Größe des Transistors verringert werden kann.
  • Bei den Ausführungsformen, die in 1 der vorliegenden Erfindung gezeigt sind, überlappt die Gate-Elektrode 14 teilweise den Drain-Bereich 12 oder den Source-Bereich 13, um bei dem MOSFET 1 das Problem des versetzten Gates zu vermeiden. Daher ist es nicht erforderlich, die leicht dotierten Bereiche sowohl auf der Drain-Seite als auch auf der Source-Seite zu implantieren. Wie in 1 gezeigt ist, wird der leicht dotierte Bereich 11 nur auf der Drain-Seite implantiert. Daher hat im Vergleich zu dem MOSFET mit den leicht dotierten Bereichen auf der Drain-Seite und der Source-Seite der in 1 gezeigte MOSFET eine geringere Gate-Elektrodenbreite. Die Kanallänge eines MOSFET wird von der Breite der Gate-Elektrode 14 definiert, und somit wird durch die Verringerung der Breite der Gate-Elektrode 14 auch die Kanallänge des MOSFET verringert. Bei einigen Ausführungsformen ist bei einem NMOS der Kanal des MOSFET 1 um etwa 58 % bis 66 % kürzer als der eines herkömmlichen MOSFET, und bei einem PMOS ist der Kanal des MOSFET 1 um etwa 60 % bis 70 % kürzer als der eines herkömmlichen MOSFET. Durch Verkürzen der Kanallänge eines MOSFET werden der Einschaltwiderstand (RON) und die Gate-Ladung reduziert, wodurch wiederum die Leistung des MOSFET erhöht wird.
  • Die 2A bis 2E zeigen in Schnittansichten ein Verfahren zur Herstellung eines MOSFET gemäß einigen Ausführungsformen. Der resultierende MOSFET kann der in 1 gezeigte MOSFET 1 sein. Es können alternative Verfahren zur Herstellung des in 1 gezeigten MOSFET 1 oder alternative Ausführungsformen des MOSFET 1 verwendet werden.
  • Wie in 2A gezeigt ist, wird ein Substrat 20 bereitgestellt. In einem Teil des Substrats 20 kann optional eine vergrabene n+-Schicht (n+ buried layer; NBL) (nicht dargestellt) hergestellt werden. Bei anderen Ausführungsformen kann das Substrat 20 ein Wannenbereich sein. Das Substrat 20 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat 20 mit n- oder p-Dotierungsstoffen dotiert sein kann. Das Substrat 20 besteht aus Silicium, Galliumarsenid, Siliciumgermanium, Silicium-Kohlenstoff oder anderen bekannten Halbleitermaterialien, die bei der Bearbeitung von Halbleiter-Bauelementen verwendet werden. In den hier erläuterten Beispielen wird zwar ein Halbleitersubstrat verwendet, aber in alternativen Ausführungsformen können epitaxial aufgewachsene Halbleitermaterialien oder SOI-Schichten als das Substrat 20 verwendet werden.
  • Auf dem Fachgebiet ist bekannt, dass Dotierungsstoffe in ein Halbleitermaterial implantiert werden können, um ein p- oder ein n-leitendes Material herzustellen. In Abhängigkeit von der Konzentration des Dotanden kann ein p-leitendes Material weiterhin in p++-, p+-, p-, p-- oder p---leitende Materialien unterteilt werden. Wenn ein Material als ein p-leitendes Material bezeichnet wird, ist es mit p-Dotierungsstoffen dotiert und es kann ein p++-, p+-, p-, p-- oder p---leitendes Material sein. Ebenso kann ein n-leitendes Material weiterhin in n++-, n+-, n-, n-- oder n---leitende Materialien unterteilt werden. Wenn ein Material als ein n-leitendes Material bezeichnet wird, ist es mit n-Dotierungsstoffen dotiert und es kann ein n++-, n+-, n-, n-- oder n---leitendes Material sein. Dotierungsatome für p-leitende Materialien sind zum Beispiel Bor. Bei n-leitenden Materialien sind die Dotierungsatome zum Beispiel Phosphor, Arsen und Antimon. Die Dotierung kann durch einen Ionenimplantationsprozess erfolgen. Wenn die Dotierung mit fotolithografischen Prozessen gekoppelt wird, kann sie in ausgewählten Bereichen durch Implantieren von Atomen in belichtete Bereiche durchgeführt werden, während andere Bereiche maskiert sind. Außerdem können thermische Ansteuerungs- oder Ausheilungszyklen verwendet werden, um die Thermodiffusion zum Ausdehnen oder Vergrößern eines vorher dotierten Bereichs zu nutzen. Als Alternative ermöglicht eine epitaxiale Abscheidung von Halbleitermaterialien eine In-situ-Dotierung während der epitaxialen Prozesse. Es ist allgemein bekannt, dass die Implantation mittels bestimmter Materialien, wie etwa dünner Oxidschichten, erfolgen kann.
  • Die Höhe der Dotierungskonzentration für den Wannenbereich und die beschriebenen Diffusionen können sich in Abhängigkeit von dem verwendeten Verfahren und dem speziellen Entwurf ändern. Die Dotierungskonzentration kann bei einem p-leitenden Material oder einem n-leitenden Material in dem Bereich von 1014 Atome/cm3 bis 1022 Atome/cm3 liegen, wobei zum Beispiel bei einem p+/p--leitenden Material die Konzentration höher als etwa 1018 Atome/cm3 ist. Es können auch andere Konzentrationsbereiche verwendet werden, wie etwa eine Dotierungskonzentration von weniger als 1014 Atome/cm3 bei einem n---/p---leitenden Material, eine Dotierungskonzentration in dem Bereich von 1014 Atome/cm3 bis 1016 Atome/cm3 bei einem n--/p--leitenden Material, eine Dotierungskonzentration in dem Bereich von 1016 Atome/cm3 bis 1018 Atome/cm3 bei einem n-/p-leitenden Material, eine Dotierungskonzentration in dem Bereich von 1018 Atome/cm3 bis 1020 Atome/cm3 bei einem n+-/p+-leitenden Material und eine Dotierungskonzentration von mehr als 1020 Atome/cm3 bei einem n++-/p++-leitenden Material. Es können noch weitere Konzentrationsbereiche verwendet werden, wie etwa eine Dotierungskonzentration von etwa 1015 Atome/cm3 bis 1018 Atome/cm3 bei einem n--/p--leitenden Material und eine Dotierungskonzentration bei einem n--/p--leitenden Material, die 5- bis 100-mal höher als die Konzentration bei einem n---/p---leitenden Material ist.
  • Auf der Oberseite des Substrats 20 wird eine dielektrische Schicht 25 hergestellt. Die dielektrische Schicht 25 kann Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid, ein dielektrisches High-k-Material, Kombinationen davon oder Mehrfachschichten davon umfassen. Das dielektrische High-k-Material kann TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material umfassen. Die dielektrische Schicht 25 kann durch Atomlagenabscheidung (ALD) und/oder andere geeignete Verfahren hergestellt werden. Die dielektrische Schicht 25 kann eine Dicke in dem Bereich von etwa 10 nm bis etwa 250 nm haben, aber es können auch andere Dicken verwendet werden.
  • Eine Gate-Elektrode 24 wird auf der dielektrischen Schicht 25 hergestellt und bedeckt die dielektrische Schicht 25 vollständig. Die Gate-Elektrode 24 kann ein leitendes Material umfassen, wie etwa dotiertes Polysilicium, ein Metall, eine Metalllegierung oder dergleichen. Auf der Gate-Elektrode 24 kann eine Silicidschicht (in der Zeichnung nicht dargestellt) mit einem selbstjustierenden Silicid-Prozess hergestellt werden. Bei einigen Ausführungsformen liegt bei einem NMOS die Breite W1 der Gate-Elektrode in dem Bereich von etwa 0,35 µm bis etwa 0,4 µm, und bei einem PMOS liegt die Breite W1 der Gate-Elektrode in dem Bereich von etwa 0,3 µm bis etwa 0,35 µm. Die Breite der Gate-Elektrode ändert sich jedoch in Abhängigkeit von dem Herstellungsverfahren.
  • Kommen wir nun zu 2B, in der ein leicht dotierter Bereich 21 auf einer Seite in dem Substrat 20 hergestellt wird. Bei einigen Ausführungsformen wird der leicht dotierte Bereich 21 auf einer Seite in einem Wannenbereich des Substrats 20 hergestellt. Der leicht dotierte Bereich 21 kann durch Durchführen eines auf dem Fachgebiet bekannten lonenimplantationsprozesses mit einem Neigungswinkel von etwa 30 bis etwa 45 Grad hergestellt werden. Bei einigen Ausführungsformen ist der in 2B gezeigte MOSFET ein NMOS-Bauelement, weshalb n-Dotanden, wie etwa Phosphor, mit einer Energie in dem Bereich von etwa 80 keV bis etwa 90 keV zum Herstellen des leicht dotierten Bereichs 21 verwendet werden können. Bei anderen Ausführungsformen können für ein PMOS-Bauelement (nicht dargestellt) p-Dotanden, wie etwa Bor, zum Herstellen des leicht dotierten Bereichs 21 verwendet werden.
  • Kommen wir nun zu 2C, in der Abstandshalter 26a und 26b auf dem Substrat 20 hergestellt werden. Der Abstandshalter 26a wird auf einer Seite der Gate-Elektrode 24 und in Kontakt mit einer koplanaren Oberfläche hergestellt, die von Seitenflächen der Gate-Elektrode 24 und der dielektrischen Schicht 25 definiert wird. Der Abstandshalter 26b wird auf einer gegenüberliegenden Seite der Gate-Elektrode 24 und in Kontakt mit einer koplanaren Oberfläche hergestellt, die von Seitenflächen der Gate-Elektrode 24 und der dielektrischen Schicht 25 definiert wird. Die Abstandshalter 26a und 26b bestehen aus einem dielektrischen Material, wie etwa Siliciumoxid, Siliciumoxidnitrid (SiON) oder Siliciumnitrid (SiN). Bei einigen Ausführungsformen werden die Abstandshalter 26a und 26b durch Abscheidungsverfahren hergestellt, wie etwa Plasma-unterstützte chemische Aufdampfung (plasma-enhanced chemical vapor deposition; PECVD). Es können auch andere geeignete Abscheidungsverfahren verwendet werden. Bei einigen Ausführungsformen liegt das Verhältnis einer Breite W1 der Gate-Elektrode 24 zu einer Breite W2 des Abstandshalters 26a oder 26b in dem Bereich von etwa 4 : 1 bis etwa 7:1.
  • Kommen wir nun zu 2D, in der ein erster Drain-Bereich 22a in dem leicht dotierten Bereich 21 durch einen Ionenimplantationsprozess hergestellt wird. Bei einigen Ausführungsformen wird die Ionenimplantation für den ersten Drain-Bereich 22a ohne Neigungswinkel durchgeführt. Der Leitfähigkeitstyp des ersten Drain-Bereichs 22a ist der Gleiche wie der des leicht dotierten Bereichs 21. Der erste Drain-Bereich 22a hat eine Übergangstiefe d1, die von einer Oberseite des Substrats 20 gemessen wird. Bei einigen Ausführungsformen liegt die Übergangstiefe d1 in dem Bereich von etwa 0,01 µm bis etwa 0,022 µm. Bei einigen Ausführungsformen kann der erste Drain-Bereich 22a aus Arsen mit einer Energie in dem Bereich von etwa 10 keV bis etwa 30 keV hergestellt werden. Während des Implantierens des ersten Drain-Bereichs 22a diffundieren Dotanden des ersten Drain-Bereichs 22a seitlich in den Bereich des Substrats 20 unter dem Abstandshalter 26a und der dielektrischen Schicht 25. Daher überlappt die dielektrische Schicht 25 einen Teil des ersten Drain-Bereichs 22a. Die Überlappung der dielektrischen Schicht 25 und des ersten Drain-Bereichs 22a beträgt etwa 0,3 µm.
  • Ein erster Source-Bereich 23a wird in dem Substrat 20 durch Implantieren von Ionen hergestellt. Der Leitfähigkeitstyp des ersten Source-Bereichs 23a ist der Gleiche wie der des ersten Drain-Bereichs 22a. Der erste Source-Bereich 23a hat eine Übergangstiefe d3, die von einer Oberseite des Substrats 20 gemessen wird. Bei einigen Ausführungsformen liegt die Übergangstiefe d3 in dem Bereich von etwa 0,01 µm bis etwa 0,022 µm. Bei einigen Ausführungsformen kann der erste Source-Bereich 23a aus Arsen mit einer Energie in dem Bereich von etwa 10 keV bis etwa 30 keV hergestellt werden. Während des Implantierens des ersten Source-Bereichs 23a diffundieren Dotanden des ersten Source-Bereichs 23a seitlich in den Bereich des Substrats 20 unter dem Abstandshalter 26b und der dielektrischen Schicht 25. Daher überlappt die dielektrische Schicht 25 einen Teil des ersten Source-Bereichs 23a. Die Überlappung der dielektrischen Schicht 25 und des ersten Source-Bereichs 23a beträgt etwa 0,3 µm.
  • Kommen wir nun zu 2E, in der ein zweiter Drain-Bereich 22b in dem leicht dotierten Bereich 21 durch einen weiteren Ionenimplantationsprozess hergestellt wird. Der Leitfähigkeitstyp des zweiten Drain-Bereichs 22b ist der Gleiche wie der des ersten Drain-Bereichs 22a. Der zweite Drain-Bereich 22b hat eine Übergangstiefe d2, die von der Oberseite des Substrats 20 gemessen wird. Die Übergangstiefe d2 ist größer als die Übergangstiefe d1. Bei einigen Ausführungsformen liegt die Übergangstiefe d2 in dem Bereich von etwa 0,02 µm bis etwa 0,054 µm. Bei einigen Ausführungsformen ist der Dotand in dem zweiten Drain-Bereich 22b von dem Dotanden in dem ersten Drain-Bereich 22a verschieden. Der zweite Drain-Bereich 22b kann aus Phosphor mit einer Energie in dem Bereich von etwa 20 keV bis etwa 40 keV hergestellt werden. Während des Implantierens des zweiten Drain-Bereichs 22b diffundieren Dotanden des zweiten Drain-Bereichs 22b seitlich in den Bereich des Substrats 20 unter dem Abstandshalter 26a und der dielektrischen Schicht 25. Daher überlappt die dielektrische Schicht 25 einen Teil des zweiten Drain-Bereichs 22b. Die Überlappung der dielektrischen Schicht 25 und des zweiten Drain-Bereichs 22b beträgt etwa 0,3 µm.
  • Ein zweiter Source-Bereich 23b wird in dem Substrat 20 durch Implantieren von Ionen hergestellt. Der Leitfähigkeitstyp des zweiten Source-Bereichs 23b ist der Gleiche wie der des ersten Source-Bereichs 23a. Der zweite Source-Bereich 23b hat eine Übergangstiefe d4, die von der Oberseite des Substrats 20 gemessen wird. Die Übergangstiefe d4 ist größer als die Übergangstiefe d3. Bei einigen Ausführungsformen liegt die Übergangstiefe d4 in dem Bereich von etwa 0,02 µm bis etwa 0,054 µm. Bei einigen Ausführungsformen ist der Dotand in dem zweiten Source-Bereich 23b von dem Dotanden in dem ersten Source-Bereich 23a verschieden. Der zweite Source-Bereich 23b kann Phosphor umfassen, der mit einer Energie in dem Bereich von etwa 20 keV bis etwa 40 keV implantiert wird. Während des Implantierens des zweiten Source-Bereichs 23b diffundieren Dotanden des zweiten Source-Bereichs 23b seitlich in den Bereich des Substrats 20 unter dem Abstandshalter 26b und der dielektrischen Schicht 25. Daher überlappt die dielektrische Schicht 25 einen Teil des zweiten Source-Bereichs 23b. Die Überlappung der dielektrischen Schicht 25 und des zweiten Source-Bereichs 23b beträgt etwa 0,3 µm. Um die seitliche Diffusion zu unterstützen, kann ein RTA-Prozess (RTA: rapid thermal annealing; schnelle thermische Ausheilung) verwendet werden. Bei einigen Ausführungsformen wird der RTA-Prozess zum Ausheilen des ersten Drain-Bereichs 22a, des zweiten Drain-Bereichs 22b, des ersten Source-Bereichs 23a und des zweiten Source-Bereichs 23b durchgeführt. Bei einigen Ausführungsformen wird der RTA-Prozess bei etwa 1010 bis 1020 °C für 10 Sekunden durchgeführt, um die seitliche Diffusion der Dotanden insbesondere in dem ersten Source-Bereich 23a und dem zweiten Source-Bereich 23b zu unterstützen.
  • Wie vorstehend dargelegt worden ist, könnte bei einigen Ausführungsformen der leicht dotierte Bereich auf beiden Seiten (d. h., der Drain-Seite und der Source-Seite) des Substrats implantiert werden, um das Problem des versetzten Gates zu vermeiden, was jedoch zu einer größeren Breite der Gate-Elektrode führt. Um dieses Problem zu lösen, wird bei einigen Ausführungsformen der leicht dotierte Bereich auf der Source-Seite durch einen leicht dotierten Kernbereich (d. h., der leicht dotierte Bereich plus ein Taschen-Implantat in einem Kernbereich statt in einem E/A-Bereich) ersetzt. Dieses zusätzliche Taschen-Implantat ist zwar zum Abschwächen des Bauelement-Durchgriffs konfiguriert, würde aber auf Grund der starken Dotierung eine höhere Schwellenspannung erzeugen. Die vorliegende Erfindung stellt gemäß einigen Ausführungsformen eine asymmetrische, leicht dotierte Struktur bereit, bei der nur eine Seite des Wannenbereichs einen leicht dotierten Bereich hat. Das Problem des versetzten Gates kann durch Verwenden einer geeigneten RTA und einer geeigneten Gate-Abstandshalterbreite umgangen werden, sodass Dotanden in der Source oder dem Drain - je nachdem, welches von beiden keinen leicht dotierten Bereich hat - geeignet zu dem Bereich unter der Gate-Elektrode diffundiert werden können und unter dem Gate-Oxid verbleiben können.
  • Bei den Ausführungsformen, die in den 2A bis 2E der vorliegenden Erfindung gezeigt sind, werden die Breite der Abstandshalter 26a und 26b und die Implantationsbedingungen (d. h., die Energie, Konzentration, Art und Dotierungstiefe) für den ersten Drain-Bereich 22a, den zweiten Drain-Bereich 22b, den ersten Source-Bereich 23a und den zweiten Source-Bereich 23b optimiert. Dadurch wird sichergestellt, dass die Dotanden aus dem Source-Bereich und dem Drain-Bereich unter die Gate-Elektrode diffundieren, um bei dem MOSFET das Problem des versetzten Gates zu vermeiden. Daher ist es nicht erforderlich, die leicht dotierten Bereiche sowohl auf der Drain-Seite als auch auf der Source-Seite herzustellen. Daher hat im Vergleich zu dem MOSFET mit den leicht dotierten Bereichen auf der Drain-Seite und der Source-Seite der in 2E gezeigte MOSFET eine geringere Gate-Elektrodenbreite. Die Kanallänge eines MOSFET wird von der Breite der Gate-Elektrode 24 definiert, und somit wird durch die Verringerung der Breite der Gate-Elektrode 24 auch die Kanallänge des MOSFET verringert. Bei einigen Ausführungsformen ist bei einem NMOS der Kanal des MOSFET 1 um etwa 58 % bis 66 % kürzer als der eines herkömmlichen MOSFET, und bei einem PMOS ist der Kanal des MOSFET 1 um etwa 60 % bis 70 % kürzer als der eines herkömmlichen MOSFET. Durch Verkürzen der Kanallänge eines MOSFET werden der Einschaltwiderstand (RON) und die Gate-Ladung reduziert, wodurch wiederum die Leistung des MOSFET erhöht wird.
  • Das Verfahren, das in den 2A bis 2E gezeigt ist, ist nur erläuternd und nicht beschränkend. Es kann weitere Abwandlungen der Prozessschritte geben, und die Prozessschritte können in einer anderen Reihenfolge ausgeführt werden. An das in den 2A bis 2E gezeigte Verfahren können sich weitere Prozessschritte anschließen.
  • In Anbetracht des Vorstehenden wird bei einigen Ausführungsformen ein MOSFET mit einem geringeren Einschaltwiderstand dadurch bereitgestellt, dass die Kanallänge des MOSFET verringert wird, wodurch wiederum die Leistung des MOSFET erhöht wird.
  • Bei einer Ausführungsform weist ein Halbleiter-Bauelement Folgendes auf: einen Wannenbereich; einen ersten dotierten Bereich; einen Drain-Bereich; einen Source-Bereich und eine Gate-Elektrode. Der erste dotierte Bereich eines ersten Leitfähigkeitstyps ist auf einer ersten Seite in dem Wannenbereich angeordnet. Der Drain-Bereich des ersten Leitfähigkeitstyps befindet sich in dem ersten dotierten Bereich. Der Source-Bereich des ersten Leitfähigkeitstyps befindet sich auf einer zweiten Seite in dem Wannenbereich, wobei die zweite Seite der ersten Seite gegenüberliegt. Die Gate-Elektrode befindet sich über dem Wannenbereich und zwischen dem Source-Bereich und dem Drain-Bereich. Eine Oberfläche des Drain-Bereichs und eine Oberfläche des Source-Bereichs definieren einen Kanal, und die Oberfläche des Source-Bereichs ist in direktem Kontakt mit dem Wannenbereich.
  • Bei einer weiteren Ausführungsform weist ein Halbleiter-Bauelement Folgendes auf: einen Wannenbereich; einen leicht dotierten Bereich; einen Drain-Bereich; einen Source-Bereich; eine Gate-Elektrode; und Abstandshalter. Der leicht dotierte Bereich eines ersten Leitfähigkeitstyps ist auf einer ersten Seite in dem Wannenbereich angeordnet. Der Drain-Bereich des ersten Leitfähigkeitstyps befindet sich in dem leicht dotierten Bereich. Der Source-Bereich des ersten Leitfähigkeitstyps befindet sich auf einer zweiten Seite in dem Wannenbereich, wobei die zweite Seite der ersten Seite gegenüberliegt. Die Gate-Elektrode befindet sich über dem Wannenbereich und zwischen dem Source-Bereich und dem Drain-Bereich. Die Abstandshalter sind auf beiden Seiten der Gate-Elektrode angeordnet. Ein Verhältnis der Breite jedes Abstandshalters zu der Breite der Gate-Elektrode liegt in dem Bereich von etwa 1 : 4 bis etwa 1 : 7.
  • Bei einer weiteren Ausführungsform weist ein Verfahren zur Herstellung eines Halbleiter-Bauelements die folgenden Schritte auf: Herstellen eines Wannenbereichs; Implantieren eines leicht dotierten Bereichs in eine erste Seite des Wannenbereichs; Implantieren eines ersten Drain-Bereichs in den leicht dotierten Bereich mit einer ersten Tiefe; Implantieren eines zweiten Drain-Bereichs in den leicht dotierten Bereich mit einer zweiten Tiefe; Implantieren eines Source-Bereichs in eine zweite Seite des Wannenbereichs, wobei die zweite Seite der ersten Seite gegenüberliegt; und Herstellen einer Gate-Elektrode über dem Wannenbereich. Die zweite Tiefe ist größer als die erste Tiefe.

Claims (19)

  1. Halbleiterstruktur (1) mit: einem Wannenbereich (10, 20); einem ersten dotierten Bereich (11, 21) eines ersten Leitfähigkeitstyps, der sich auf einer ersten Seite in dem Wannenbereich (10, 20) befindet; einem Drain-Bereich (12, 22) des ersten Leitfähigkeitstyps in dem ersten dotierten Bereich (11, 21); einem Source-Bereich (13, 23) des ersten Leitfähigkeitstyps auf einer zweiten Seite in dem Wannenbereich (10, 20), wobei die zweite Seite der ersten Seite gegenüberliegt; und einer Gate-Elektrode (14, 24) über dem Wannenbereich (10, 20) und zwischen dem Source-Bereich (13, 23) und dem Drain-Bereich (12, 22), wobei die Gate-Elektrode (14, 24) einen Kanal zwischen einer Oberfläche (121) des Drain-Bereichs (12, 22) und einer Oberfläche (131) des Source-Bereichs (13, 23) definiert und die Oberfläche (131) des Source-Bereichs (13, 23) in direktem Kontakt mit dem Wannenbereich (10, 20) ist, wobei der Source-Bereich (13, 23) einen ersten Source-Bereich (13a, 23a) und einen zweiten Source-Bereich (13b, 23b) hat und die Tiefe (d3) des ersten Source-Bereichs (13a, 23a) von der (d4) des zweiten Source-Bereichs (13b, 23b) verschieden ist, wobei die Gate-Elektrode (14, 24) einen Teil des ersten Source-Bereichs (13a, 23a) und einen Teil des zweiten Source-Bereichs (13b, 23b) überlappt.
  2. Halbleiterstruktur (1) nach Anspruch 1, wobei der Drain-Bereich (12, 22) einen ersten Drain-Bereich (12a, 22a) und einen zweiten Drain-Bereich (12b, 22b) hat und die Tiefe (d1) des ersten Drain-Bereichs (12a, 22a) von der (d2) des zweiten Drain-Bereichs (12b, 22b) verschieden ist.
  3. Halbleiterstruktur (1) nach Anspruch 2, wobei der erste Drain-Bereich (12a, 22a) und der zweite Drain-Bereich (12b, 22b) aus verschiedenen Materialien bestehen und der erste Source-Bereich (13a, 23a) und der zweite Source-Bereich (13b, 23b) aus verschiedenen Materialien bestehen.
  4. Halbleiterstruktur (1) nach Anspruch 2 oder 3, wobei der erste Drain-Bereich (12a, 22a) oder der erste Source-Bereich (13a, 23a) Arsen aufweist.
  5. Halbleiterstruktur (1) nach einem der Ansprüche 2 bis 4, wobei der zweite Drain-Bereich (12b, 22b) oder der zweite Source-Bereich (13b, 23b) Phosphor aufweist.
  6. Halbleiterstruktur (1) nach einem der Ansprüche 2 bis 5, wobei die Tiefe (d1) des ersten Drain-Bereichs (12a, 22a) oder die Tiefe (d3) des ersten Source-Bereichs (13a, 23a) in dem Bereich von 0,01 µm bis 0,022 µm liegt.
  7. Halbleiterstruktur (1) nach einem der Ansprüche 2 bis 6, wobei die Tiefe (d2) des zweiten Drain-Bereichs (12b, 22b) oder die Tiefe (d4) des zweiten Source-Bereichs (13b, 23b) in dem Bereich von 0,02 µm bis 0,054 µm liegt.
  8. Halbleiterstruktur (1) nach einem der vorhergehenden Ansprüche, die weiterhin Abstandshalter (16a, 16b, 26a, 26b) aufweist, die auf beiden Seiten der Gate-Elektrode (14, 24) angeordnet sind, wobei ein Verhältnis der Breite jedes Abstandshalters (16a, 16b, 26a, 26b) zu der Breite der Gate-Elektrode (14, 24) in dem Bereich von 1:4 bis 1:7 liegt.
  9. Halbleiterstruktur (1) nach einem der vorhergehenden Ansprüche, wobei die Überlappung der Gate-Elektrode (14, 24) und des ersten Source-Bereichs (13a, 23a) und die Überlappung der Gate-Elektrode (14, 24) und des zweiten Source-Bereichs (13b, 23b) 0,3 µm beträgt.
  10. Hochspannungs-MOSFET (1) mit: einem Wannenbereich (10, 20); einem leicht dotierten Bereich (11, 21) eines ersten Leitfähigkeitstyps, der sich auf einer ersten Seite in dem Wannenbereich (10, 20) befindet; einem Drain-Bereich (12, 22) des ersten Leitfähigkeitstyps in dem leicht dotierten Bereich (11, 21); einem Source-Bereich (13, 23) des ersten Leitfähigkeitstyps auf einer zweiten Seite in dem Wannenbereich (10, 20), wobei die zweite Seite der ersten Seite gegenüberliegt; einer Gate-Elektrode (14, 24) über dem Wannenbereich (10, 20) und zwischen dem Source-Bereich (13, 23) und dem Drain-Bereich (12, 22); und Abstandshaltern (16a, 16b, 26a, 26b), die auf beiden Seiten der Gate-Elektrode (14, 24) angeordnet sind, wobei ein Verhältnis der Breite jedes Abstandshalters (16a, 16b, 26a, 26b) zu der Breite der Gate-Elektrode (14, 24) in dem Bereich von 1:4 bis 1:7 liegt, wobei der Source-Bereich (13, 23) einen ersten Source-Bereich (13a, 23a) und einen zweiten Source-Bereich (13b, 23b) hat und die Tiefe (d3) des ersten Source-Bereichs (13a, 23a) von der (d4) des zweiten Source-Bereichs (13b, 23b) verschieden ist, wobei die Gate-Elektrode (14, 24) einen Teil des ersten Source-Bereichs (13a, 23a) und einen Teil des zweiten Source-Bereichs (13b, 23b) überlappt.
  11. Hochspannungs-MOSFET (1) nach Anspruch 10, wobei der Drain-Bereich (12, 22) einen ersten Drain-Bereich (12a, 22a) und einen zweiten Drain-Bereich (12b, 22b) hat, die aus unterschiedlichen Materialien bestehen, und der erste Source-Bereich (13a, 23a) und der zweite Source-Bereich (13b, 23b) aus unterschiedlichen Materialien bestehen.
  12. Hochspannungs-MOSFET (1) nach Anspruch 11, wobei die Tiefe (d1) des ersten Drain-Bereichs (12a, 22a) oder die Tiefe (d3) des ersten Source-Bereichs (13a, 23a) in dem Bereich von 0,01 µm bis 0,022 µm liegt und die Tiefe (d2) des zweiten Drain-Bereichs (12b, 22b) oder die Tiefe (d4) des zweiten Source-Bereichs (13b, 23b) in dem Bereich von 0,02 µm bis 0,054 µm liegt.
  13. Hochspannungs-MOSFET (1) nach nach einem der Ansprüche 10 bis 12, wobei die Überlappung der Gate-Elektrode (14, 24) und des ersten Source-Bereichs (13a, 23a) und die Überlappung der Gate-Elektrode (14, 24) und des zweiten Source-Bereichs (13b, 23b) 0,3 µm beträgt.
  14. Verfahren zur Herstellung einer Halbleiterstruktur (1), mit den folgenden Schritten: Herstellen eines Wannenbereichs (10, 20); Implantieren eines leicht dotierten Bereichs (11, 21) auf einer ersten Seite des Wannenbereichs (10, 20); Implantieren eines ersten Drain-Bereichs (12a, 22a) mit einer ersten Tiefe (d1, d3) in dem leicht dotierten Bereich; Implantieren eines zweiten Drain-Bereichs (12b, 22b) mit einer zweiten Tiefe (d2, d4) in dem leicht dotierten Bereich, wobei die zweite Tiefe (d2) größer als die erste Tiefe (d1) ist; Implantieren eines ersten Source-Bereichs (13a, 23a) mit der ersten Tiefe (d1, d3) auf einer zweiten Seite des Wannenbereichs (10, 20), wobei die zweite Seite der ersten Seite gegenüberliegt; Implantieren eines zweiten Source-Bereichs (13a, 23a) mit der zweiten Tiefe (d2, d4) auf der zweiten Seite des Wannenbereichs (10, 20); und Herstellen einer Gate-Elektrode (14, 24) über dem Wannenbereich (10, 20), wobei die Gate-Elektrode (14, 24) einen Teil des ersten Source-Bereichs (13a, 23a) und einen Teil des zweiten Source-Bereichs (13b, 23b) überlappt.
  15. Verfahren nach Anspruch 14, wobei die erste Tiefe (d1, d3) in dem Bereich von 0,01 µm bis 0,022 µm liegt und die zweite Tiefe (d2, d4) in dem Bereich von 0,02 µm bis 0,054 µm liegt.
  16. Verfahren nach Anspruch 15, wobei der erste Source-Bereich (13a, 23a) und der erste Drain-Bereich (12a, 22a) unter Verwendung einer Energie in dem Bereich von 10 keV bis 30 keV implantiert werden.
  17. Verfahren nach Anspruch 15, wobei der zweite Source-Bereich (13b, 23b) und der zweite Drain-Bereich (12b, 22b) unter Verwendung einer Energie in dem Bereich von 20 keV bis 40 keV implantiert werden.
  18. Verfahren nach einem der Ansprüche 14 bis 17, das weiterhin das Durchführen eines Ausheilungsprozesses an der Halbleiterstruktur (1) für 10 Sekunden nach dem Implantieren des ersten Source-Bereichs (13a, 23a), des ersten Drain-Bereichs (12a, 22a), des zweiten Source-Bereichs (13b, 23b) und des zweiten Drain-Bereichs (12b, 22b) umfasst.
  19. Verfahren nach einem der Ansprüche 14 bis 18, das weiterhin das Herstellen von Abstandshaltern (16a, 16b, 26a, 26b) auf beiden Seiten der Gate-Elektrode (14, 24) vor dem Implantieren des ersten Drain-Bereichs (12a, 22a) umfasst, wobei ein Verhältnis der Breite jedes Abstandshalters zu der Breite der Gate-Elektrode (14, 24) in dem Bereich von 1:4 bis 1:7 liegt.
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