CN107026202B - 高压mosfet、半导体结构及其制造方法 - Google Patents

高压mosfet、半导体结构及其制造方法 Download PDF

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Abstract

本发明提供了半导体器件及其制造方法。半导体器件包括阱区、第一掺杂区、漏极区、源极区和栅电极。第一导电类型的第一掺杂区位于阱区内的第一侧处。第一导电类型的漏极区位于第一掺杂区内。第一导电类型的源极区位于阱区的第二侧处，其中第二侧与第一侧相对。栅电极位于阱区上方并且位于源极区和漏极区之间。漏极区的表面和源极区的表面限定了沟道，并且源极区的表面与阱区直接接触。本发明的实施例还涉及高压MOSFET、半导体结构及其制造方法。

Description

高压MOSFET、半导体结构及其制造方法
技术领域
本发明的实施例涉及半导体结构、高压MOSFET和制造半导体结构的方法。
背景技术
半导体集成电路(IC)产业已经经历了快速的增长。在IC材料和设计上的技术进步已经产生了一代又一代的IC，其中每一代都具有比上一代更小，更复杂的电路。然而，这些进步提高了处理和制造IC的复杂性并且，为了实现这些进步，IC处理和制造中的类似的发展是需要的。在集成电路演化过程中，功能密度(即，单位芯片面积上互连器件的数量)已普遍地增加，而几何尺寸(即，使用制造工艺可以创建的最小组件(或线))已经减小。
IC可以包括具有掺杂区域的晶体管器件。随着晶体管尺寸不断缩小，它更难阻止掺杂区域的不期望的外扩散。这种外扩散可以干扰晶体管器件操作和/或降低晶体管性能。此外，缩小的晶体管尺寸可导致诸如电流拥挤、高源极/漏极电阻和非最佳掺杂轮廓的问题。
发明内容
本发明的实施例提供了一种半导体结构，包括：阱区；第一导电类型的第一掺杂区，位于所述阱区内的第一侧处；所述第一导电类型的漏极区，位于所述第一掺杂区内；所述第一导电类型的源极区，位于所述阱区内的第二侧处，所述第二侧与所述第一侧相对；以及栅电极，位于所述阱区上方并且位于所述源极区和所述漏极区之间；其中，所述漏极区的表面和所述源极区的表面限定了沟道，并且所述源极区的表面与所述阱区直接接触。
本发明的另一实施例提供了一种高压MOSFET，包括：阱区；第一导电类型的轻掺杂区，位于所述阱区内的第一侧处；所述第一导电类型的漏极区，位于所述轻掺杂区内；所述第一导电类型的源极区，位于所述阱区内的第二侧处，所述第二侧与所述第一侧相对；栅电极，位于所述阱区上方并且位于所述源极区和所述漏极区之间；以及间隔件，位于所述栅电极的两侧处，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在1:4至1:7的范围。
本发明的实施例提供了一种制造半导体结构的方法，包括：形成阱区；在所述阱区的第一侧中注入轻掺杂区；在所述轻掺杂区中注入第一深度的第一漏极区；在所述轻掺杂区中注入第二深度的第二漏极区，其中，所述第二深度大于所述第一深度；在所述阱区的第二侧中注入源极区，所述第二侧与所述第一侧相对；以及在所述阱区上方形成栅电极。
附图说明
本发明的一个或多个实施例的细节在附图和以下描述中阐述。本发明的其它特征和优势从说明书、附图和权利要求书是显而易见的。
图1是根据一些实施例的MOSFET的示意图。
图2A至图2E示出了根据一些实施例的制造MOSFET的工艺。
在各个附图中，相似的参考符号代表相似的元件。
具体实施方式
下面详细地讨论本发明的实施例的制造和使用。应当理解，然而，该实施例提供了可在各种特定背景下体现的许多适用的发明性概念。讨论的具体实施例是说明性的，并不旨在限制本发明的范围。
应当理解，当一个元件或层称为“在另外的元件或层上”、“连接到”或“耦合到”另外的元件或层时，它可以直接在另外的元件或层上、或连接到或耦合到其它的元件或层、或可以出现在介于元件或层之间。相反，当一个元件称为“直接在另外的元件或层上”、“直接连接到”或“直接耦合到”另外的元件或层时，不出现在介于元件或层之间。
应当理解，尽管术语第一、第二、第三等在此可用于描述各个元件、组件、区域、层和/或部分，但是这些术语不应当限制这些元件、组件、区域、层和/或部分。这些术语仅用于从另外的区域、层或部分区分一个元件、组件、区域、层或部分。因此，在不脱离本发明概念的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以称为第二元件、第二组件、第二区域、第二层或第二部分。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
此处使用的术语仅用于描述特定示例性实施例的目的，而不旨在限制本发明的概念。如在此使用的，单数形式“一”、“一个”和“该”也意在包括复数形式，除非上下文另外清楚地规定。进一步理解，术语“包括”和/或“包括”—当在本说明书中使用时，指定存在所述部件、整数、步骤、操作、元素和/或组件，但不排除一个或多个其它部件、整数、步骤、操作、元素、组件、和/或它们的组合的存在或增加。
参考贯穿本说明书的“一个实施例”或“实施例”是指一个特定的部件、结构、或与实施例有关的所描述的特性包括在至少一个实施例中。因此，贯穿本说明书的在各个位置的术语“在一个实施例中”或“在实施例中”的出现不一定都关于相同的实施例。此外，一个或多个实施例中特定的部件、结构或特性可以以任何合适的方式结合。应当理解，下面的附图未按比例绘制；当然，这些附图仅仅用于说明。
图1是根据本发明的一个实施例的金属氧化物半导体场效应晶体管(MOSFET)1。MOSFET包括衬底10、轻掺杂区域11、漏极区12、源极区13、栅电极14和介电层15。
衬底10可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底10可以用n型或者p型杂质掺杂。衬底10由硅、砷化镓、硅锗、碳化硅、或在半导体器件处理中使用的其它已知的半导体材料形成。尽管半导体衬底用在本文提供的说明性实例中，在其它可选实施例中，外延生长的半导体材料或绝缘体上硅(SOI)层可用作衬底10。在其它实施例中，衬底10可以是阱区。
本领域已知的，掺杂剂杂质可以注入半导体材料中以形成p型或n型材料。p型材料可根据掺杂剂的浓度进一步分类为p++、p+、p、p-、p--型材料。如果材料规定为p型材料，它掺杂有p型杂质并且它可以是任何的p++、p+、p、p-、p--型材料。同样地，n型材料可进一步分类为n++、n+、n、n-、n--型材料。如果材料规定为n型材料，它掺杂有n型杂质并且它可以是任何的n++、n+、n、n-、n--型材料。例如，p型材料的掺杂剂原子包括硼。例如，在n型材料中，掺杂剂原子包括磷、砷和锑。可通过离子注入工艺进行掺杂。当与光刻工艺耦合时，可以通过注入原子到暴露的区域以在选择的区域中实施掺杂同时其它区域被掩蔽。而且，可以使用热驱动或退火周期来使用热扩散以扩展或延伸先前掺杂的区域。可选地，在外延工艺期间，半导体材料的一些外延沉积允许原位掺杂。众所周知，通过诸如薄氧化物层的一定的材料可以进行注入。
阱区的掺杂浓度的量和描述的扩散可以随着使用的工艺和特定的设计而变化。p型材料或n型材料处的掺杂浓度范围可以从1014原子/cm3到1022原子/cm3，例如，p+/n+材料具有大于约1018/cm3的浓度。可以使用一些其它范围的浓度，诸如n--/p--材料具有小于1014原子/cm3的掺杂浓度，n-/p-材料具有从1014原子/cm3到1016原子/cm3的掺杂浓度范围，n/p材料具有从1016原子/cm3到1018原子/cm3的掺杂浓度范围，n+/p+材料具有从1018原子/cm3到1020原子/cm3的掺杂浓度范围，以及n++/p++材料具有大于1020原子/cm3的掺杂浓度范围。进一步地，可以使用浓度的可选范围，诸如n--/p--材料具有1015到1018原子/cm3的掺杂浓度范围，以及n-/p-材料具有比n--/p--材料的浓度重5至100倍的掺杂浓度。
在衬底10中的一侧处形成第一导电类型的轻掺杂区11。可以通过实施本领域已知的离子注入工艺形成轻掺杂区11。在一些实施例中，图1中所示的MOSFET是NMOS器件，因此可以使用具有从约80KeV至约90KeV的能量范围的诸如磷的N型掺杂剂以形成轻掺杂区11。在其他实施例中，对于PMOS器件(未示出)，可使用诸如硼的P型掺杂剂以形成轻掺杂区11。
第一导电类型的漏极区12位于轻掺杂区11内。漏极区12可以具有漏极接触件(在图中未示出)。漏极区12包括第一漏极区12a和第二漏极区12b。第一漏极区12a和第二漏极区12b都位于轻掺杂区11内。第一漏极区具有从衬底10的顶面测量的结深d1。第二漏极区12b具有从衬底10的顶面测量的结深d2。结深d2大于结深d1。在一些实施例中，结深d1在从约0.01μm至约0.022μm的范围内，并且结深d2在从约0.02μm至约0.054μm的范围内。在一些实施例中，第一漏极区12a和第二漏极区12b由不同的材料形成。例如，第一漏极区12a可以由具有从约10KeV至约30KeV的能量范围的砷形成，而第二漏极区12b可以由具有从约20KeV至约40KeV的能量范围的的磷形成。
第一导电类型的源极区13位于衬底10内的另一侧处。源极区13可以具有源极接触件(在图中未示出)。源极区13包括第一源极区13a和第二源极区13b。第一源极区13a具有从衬底10的顶面测量的结深d3。第二源极区13b具有从衬底10的顶面测量的结深d4。结深d4大于结深d3。在一些实施例中，结深d3在从约0.01μm至约0.022μm的范围，并且结深d4在从约0.02μm至约0.054μm的范围。在一些实施例中，第一源极区13a和第二源极区13b由不同的材料形成。例如，第一源极区13a可以由具有从约10KeV至约的能量范围的砷形成，而第二源极区13b可以由具有从约20KeV至约40KeV的能量范围的磷形成。
在漏极区12的表面121和源极区13的表面131之间限定沟道。源极区13的表面131直接接触阱区10。在一些实施例中，源极区13的所有表面直接接触阱区10。因此，源极区13未被轻掺杂区围绕。
介电层15位于衬底10的顶面上并且位于漏极区12和源极区之间。介电层15覆盖部分轻掺杂区11、部分漏极区12以及部分源极区13。因此，介电层15与部分漏极区12或部分源极区重叠。介电层15与漏极区12或源极区13的重叠是约0.3μm。介电层15可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料、它们的组合或它们的多层。高k介电材料可以包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其它合适的材料。介电层15可以具有在约
Figure BDA0001135356080000061
和约
Figure BDA0001135356080000062
之间的厚度，尽管可以使用不同的厚度。
栅电极14位于介电层15上。栅电极14完全覆盖介电层15，并且因此栅电极14与部分漏极区12或部分源极区13重叠。栅电极14可以包括诸如掺杂的多晶硅、金属、金属合金等的导电材料。硅化物层(在图中未示出)可以通过自对准硅化物工艺在栅电极上形成。
间隔件16a、16b位于衬底10上。间隔件16a位于栅电极14的一侧处并且与由栅电极14和介电层15的侧面限定的共面表面接触。间隔件16b位于栅电极14的相对侧处并且与由栅电极14和介电层15的侧面限定的共面表面接触。间隔件16a、16b由诸如氧化硅、氮氧化硅(SiON)或氮化硅(SiN)的介电材料制成。在一些实施例中，栅电极14的宽度W1与间隔件16a或16b的宽度W2的比率在从约4：1至约7：1的范围。
在一些实施例中，轻掺杂区可以注入在衬底的两侧处(即，漏极侧或源极侧)以避免MOSFET经受栅极偏移问题。然而，如果栅电极的宽度不够，则源极侧和漏极侧的轻掺杂区可以彼此物理接触而在MOSFET的沟道中形成不期望的短路。为了避免轻掺杂区彼此接触，应该使用具有较宽宽度的栅电极。本发明的好处之一是提供了不对称的轻掺杂轮廓，使得可以实现较小的栅电极宽度以及因此缩小晶体管的尺寸。
根据本发明的图1所示的实施例，栅电极14与漏极区12或源极区13部分重叠以避免MOSFET 1经受栅极偏移问题。因此，在漏极侧和源极侧处均注入轻掺杂区11是不必要的。如图1所示，仅在漏极侧处注入轻掺杂区11。因此，与在漏极侧和源极侧处均具有轻掺杂区的MOSFET相比，图1所示的MOSFET1具有更窄的栅电极14的宽度。由栅电极14的宽度限定MOSFET的沟道长度，并且因此减小栅电极14的宽度将减小MOSFET的沟道长度。在一些实施例中，MOSFET 1的沟道比传统的MOSFET(对于NMOS)的沟道约58％至66％，并且MOSFET 1的沟道比传统的MOSFET(对于PMOS)的沟道小约60％至70％。减小MOSFET的沟道长度将减小导通电阻(Ron)和栅极电荷，这将进而提高MOSFET的性能。
图2A至图2E示出了根据一些实施例的制造MOSFET的方法的截面图。产生的MOSFET可以是图1所示的MOSFET 1。可以使用可选的方法制造图1所示的或MOSFET的可选实施例。
如图2A所示，提供了衬底20。可以在部分衬底20中形成可选的n+掩埋层(NBL)(在图中未示出)。在其它实施例中，衬底20可以是阱区。衬底20可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底20可以用n型或p型杂质掺杂。衬底20由硅、砷化镓、硅锗、碳化硅、或在半导体器件处理中使用的其它已知的半导体材料形成。尽管半导体衬底使用在在此呈现的示出实例中，在其它可选实施例中，可以使用外延生长的半导体材料或绝缘体上硅(SOI)层作为衬底20。
本领域已知的，可将掺杂剂杂质注入半导体材料中以形成p型或n型材料。依据掺杂剂的浓度，p型材料可进一步分类为p++、p+、p、p-、p--型材料。如果材料规定为p型材料，它掺杂有p型杂质并且它可以是任何p++、p+、p、p-、p--型材料。同样地，n型材料可进一步分类为n++、n+、n、n-、n--型材料。如果材料规定为n型材料，它掺杂有n型杂质并且可以是任何n++、n+、n、n-、n--型材料。例如，p型材料的掺杂剂原子包括硼。例如，在n型材料中，掺杂剂原子包括磷、砷和锑。可通过离子注入工艺进行掺杂。当与光刻工艺耦合时，可以通过注入原子到暴露的区域以在选择的区域中实施掺杂同时其它区域被掩蔽。同样地，可以使用热驱动或退火周期来使用热扩散以扩展或延伸先前的掺杂区域。可选地，在外延工艺期间，半导体材料的外延沉积允许原位掺杂。众所周知，通过诸如薄氧化物层的一定的材料可以进行注入。
阱区的掺杂浓度的量和所述扩散可以随着使用的工艺和特定的设计而变化。p型材料或n型材料处的掺杂浓度范围可以从1014原子/cm3到1022原子/cm3，例如，p+/n+材料具有大于1018/cm3的浓度。可以使用浓度的一些其它范围，诸如n--/p--材料具有小于1014原子/cm3的掺杂浓度，n-/p-材料具有从1014原子/cm3到1016原子/cm3的掺杂浓度范围，n/p材料从1016原子/cm3到1018原子/cm3的掺杂浓度范围，n+/p+材料具有从1018原子/cm3到1020原子/cm3的掺杂浓度范围，以及n++/p++材料具有大于1020原子/cm3的掺杂浓度范围。可以使用浓度的进一步可选范围，诸如n--/p--材料具有1015到1018的掺杂浓度范围，以及n-/p-材料具有比n--/p--材料的浓度重5至100倍的掺杂浓度。
在衬底20的顶面上形成介电层25。介电层25可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料、它们的组合、或它们的多层。高k介电材料可以包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合、或其它合适的材料。介电层25可由原子层沉积(ALD)和/或其它合适的方法形成。介电层25可以具有在约
Figure BDA0001135356080000081
和约
Figure BDA0001135356080000082
之间的厚度，尽管可以使用不同的厚度。
在介电层25上形成栅电极24并且栅电极24完全覆盖介电层25。栅电极24可以包括诸如掺杂的多晶硅、金属、金属合金等的导电材料。可通过自对准硅化物工艺在栅电极上形成硅化物层(在图中未示出)。根据一些实施例，对于NMOS，栅电极的宽度W1在从约0.35μm至约0.4μm的范围；以及对于PMOS，栅电极的宽度W1在从约0.3μm至约0.35μm的范围。然而，栅电极的宽度可以基于制造工艺而变化。
参考图2B，在衬底20内的一侧处形成轻掺杂区21。在一些实施例中，在衬底20的阱区内的一侧处形成轻掺杂区21。可通过实施本领域已知的具有从约30度到约45度倾斜角的离子注入工艺形成轻掺杂区21。在一些实施例中，图2B中所示的MOSFET是NMOS器件，因此可以使用具有从约80KeV到约90KeV的能量范围的诸如磷的N型掺杂剂形成轻掺杂区21。在其它实施例中，对于PMOS器件(未示出)，可以使用诸如硼的P型掺杂剂以形成轻掺杂区21。
参考图2C，在衬底20上形成间隔件26a、26b。在栅电极24的一侧处形成间隔件26a并且间隔件26a与由栅电极24和介电层25的侧面限定的共面表面接触。间隔件26b位于栅电极24的相对侧处并且与由栅电极24和介电层25的侧面限定的共面表面接触。间隔件26a、26b由诸如氧化硅、氮氧化硅(SiON)或氮化硅(SiN)的介电材料制成。在一些实施例中，由诸如等离子体增强化学汽相沉积(PECVD)工艺的沉积工艺形成间隔件26a、26b。也可以使用其它适用的沉积工艺。在一些实施例中，栅电极24的宽度W1与间隔件26a或26b的宽度W2的比率在从约4：1至约7：1的范围。
参考图2D，通过离子注入操作在轻掺杂区21内形成第一漏极区22a。在一些实施例中，对第一漏极区22a实施不具有倾斜角的离子注入。第一漏极区的导电类型与轻掺杂区21的导电类型相同。第一漏极区22a具有从衬底20的顶面测量的结深d1。在一些实施例中，结深d1在从约0.01μm至约0.022μm的范围。在一些实施例中，第一漏极区22a可以包括具有从约10KeV至约30KeV的能量范围的砷。在注入第一漏极区22a期间，第一漏极区22a的掺杂剂横向扩散到间隔件26a和介电层25下面的衬底20的区域中。因此，介电层25与部分第一漏极区22a重叠。介电层25和第一漏极区22a的重叠是约0.3μm。
通过注入离子在衬底20内形成第一源极区23a。第一源极区23a的导电类型与第一漏极区22a的导电类型相同。第一源极区23a具有从衬底20的顶面测量的结深d3。在一些实施例中，结深d3在从约0.01μm到约0.022μm的范围。在一些实施例中，第一源极区23a可以包括具有从约10KeV至约30KeV的能量范围的砷。在注入第一源极区23a期间，第一源极区23a的掺杂剂横向扩散到间隔件26b和介电层25下面的衬底20的区域。因此，介电层25与部分第一源极区23a重叠。介电层25和第一源极区23a的重叠是约0.3μm。
参考图2E，通过另外的离子注入操作在轻掺杂区21内形成第二漏极区22b。第二漏极区22b的导电类型与第一漏极区22a的导电类型相同。第二漏极区22b具有从衬底20的顶面测量的结深d2。结深d2大于结深d1。在一些实施中，结深d2在从约0.02μm至约0.054μm的范围。在一些实施例中，第二漏极区22b中的掺杂剂不同于第一漏极区22a中的掺杂剂。第二漏极区22b可包括利用从约20KeV到约40KeV的能量范围注入的磷。在注入第二漏极区22b期间，第二漏极区22b的掺杂剂横向扩散到间隔件26a和介电层25下面的衬底20的区域中。因此，介电层25与部分第二漏极区22b重叠。介电层25与第二漏极区22b的重叠是约0.3μm。
通过注入离子在衬底20内形成第二源极区23b。第二源极区23b的导电类型与第一源极区23a的导电类型相同。第二源极区23b具有从衬底20的顶面测量的结深d4。结深d4大于结深d3。在一些实施例中，结深d4在从约0.02μm至约0.054μm的范围。在一些实施例中，第二源极区23b中的掺杂剂不同于第一源极区23a中的掺杂剂。第二源极区23b可包括利用从约20KeV到约40KeV的能量范围注入的磷。在注入第二源极区23b期间，第二源极区23b的掺杂剂横向扩散到间隔件26b和介电层25下面的衬底20的区域中。因此，介电层25与部分第二源极区23b重叠。介电层25和第二源极区23b的重叠是约0.3μm。可实施快速热退火(RTA)操作以促进横向扩散。在一些实施例中，实施RTA以退火第一漏极区22a、第二漏极区22b、第一源极区23a和第二源极区23b。在一些实施例中，实施约1010～1020摄氏度和10s的RTA工艺以促进特别是在第一源极区23a和第二源区23b中的掺杂剂的横向扩散。
如上所述，在一些实施例中，为了避免栅极偏移问题，将在衬底的两侧(即，漏极侧或源极侧)处注入轻掺杂区，导致栅电极宽度的增加。为了解决这个问题，一些实施例将通过核心轻掺杂区(即，轻掺杂区加核心区处的袋注入，与I/O区相反)替代源极侧处的轻掺杂区。然而，这种额外的袋注入是为了减轻器件击穿设计的，但是由于重掺杂的性质会产生更高的阈值电压。根据一些实施例，本发明提供了一种仅在阱区的一侧具有轻掺杂区的非对称轻掺杂结构。通过采用适当的RTA和适当的栅极间隔件宽度可以规避栅极偏移问题，使得无论是在源极或漏极中而不是在轻掺杂区中的掺杂剂可以朝着栅电极下面和位于栅极氧化物下方的区域适当地扩散。
根据本发明在图2A至图2E中示出的一些实施例，由于优化了间隔件26a、26b的宽度和注入第一漏极区22a、第二漏极区22b、第一源极区23a、第二源极区23b的条件(即，能量、浓度、种类和掺杂深度)，确保了源极区和漏极区的掺杂剂将在栅电极的下面扩散以避免MOSFET发生栅极偏移问题。因此，在源极侧和漏极侧的两侧处形成轻掺杂区是不必要的。因此，与在源极侧和漏极侧的两侧处具有轻掺杂区的MOSFET相比，图2E所示的MOSFET具有更窄的栅电极24的宽度。由栅电极24的宽度限定MOSFET的沟道长度，并且因此减小栅电极24的宽度将减小MOSFET的沟道长度。在一些实施例中，MOSFET的沟道比传统的MOFET(对于NMOS)的沟道小约58％至66％，以及MOSFET的沟道比传统的MOFET(对于PMOS)的沟道小约60％至70％。减小MOSFET的沟道长度将减小导通电阻(Ron)和栅极电荷，这将进而提高MOSFET的性能。
在图2A至图2E中示出的工艺仅是说明性的而不是限制的。可以存在工艺步骤的其它变型，并且可以以不同的顺序实施工艺步骤。图2A至图2E中示出的工艺后可以接着其它工艺步骤。
鉴于上述情况，在一些实施例中，通过减小MOSFET的沟道长度，提供了具有更低的导通电阻的MOSFET，这将进而提高MOSFET的性能。
根据实施例，半导体器件包括阱区、第一掺杂区、漏极区、源极区和栅电极。第一导电类型的第一掺杂区位于阱区内的第一侧处。第一导电类型的漏极区位于第一掺杂区内。第一导电类型的源极区位于阱区内的第二侧处，其中第二侧与第一侧相对。栅电极位于阱区上方并且位于源极区和漏极区之间。漏极区的表面和源极区的表面限定了沟道，并且源极区的表面与阱区直接接触。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度，所述第一漏极区和所述第二漏极区由不同的材料形成，并且所述第一源极区和所述第二源极区由不同的材料形成。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度，所述第一漏极区或所述第一源极区包括砷。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度，所述第二漏极区或所述第二源极区包括磷。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度，所述第一漏极区的深度或所述第一源极区的深度在从0.01μm至0.022μm的范围。
在上述半导体器件中，其中，所述漏极区具有第一漏极区和第二漏极区，并且所述第一漏极区的深度不同于所述第二漏极区的深度，所述源极区具有第一源极区和第二源极区，并且所述第一源极区的深度不同于所述第二源极区的深度，所述第二漏极区的深度或所述第二源极区的深度在从0.02μm至0.054μm的范围。
在上述半导体器件中，还包括位于所述栅电极的两侧处的间隔件，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在1:4至1:7的范围。
在上述半导体器件中，其中，所述漏极区或所述源极区在所述栅电极下方延伸0.3μm的距离。
根据另外的实施例，半导体器件包括阱区、轻掺杂区、漏极区、源极区、栅电极和间隔件。第一导电类型的轻掺杂区位于阱区内的第一侧处。第一导电类型的漏极区位于轻掺杂区内。第一导电类型的源极区位于阱区内的第二测处，其中第二侧与第一侧相对。栅电极位于阱区上方并且位于源极区和漏极区之间。间隔件位于栅电极的两侧处。每个间隔件的宽度与栅电极的宽度的比率在从1:4至1:7的范围。
在上述半导体器件中，其中，所述漏极区具有由不同材料形成的第一漏极区和第二漏极区，并且所述源极区具有由不同的材料形成的第一源极区和第二源极区。
在上述半导体器件中，其中，所述漏极区具有由不同材料形成的第一漏极区和第二漏极区，并且所述源极区具有由不同的材料形成的第一源极区和第二源极区，所述第一漏极区的深度或所述第一源极区的深度在从0.01μm至0.022μm的范围，并且所述第二漏极区的深度或所述第二源极区的深度在从0.02μm至0.054μm的范围。
在上述半导体器件中，其中，所述漏极区具有由不同材料形成的第一漏极区和第二漏极区，并且所述源极区具有由不同的材料形成的第一源极区和第二源极区，所述漏极区或所述源极区在所述栅电极下方延伸0.3μm的距离。
根据另外的实施例，制造半导体器件的方法包括形成阱区，在阱区的第一侧中注入轻掺杂区，在轻掺杂区中注入第一深度的第一漏极区，在轻掺杂区中注入第二深度的第二漏极区，在阱区的第二侧中注入源极区，第二侧与第一侧相对，以及在阱区上方形成栅电极。第二深度大于第一深度。
在上述方法中，其中，注入所述源极区还包括：在所述阱区中注入所述第一深度的第一源极区；以及在所述轻掺杂区中注入所述第二深度的第二源极区；其中，所述第一深度在从0.01μm至0.022μm的范围；所述第二深度在从0.02μm至0.054μm的范围。
在上述方法中，其中，注入所述源极区还包括：在所述阱区中注入所述第一深度的第一源极区；以及在所述轻掺杂区中注入所述第二深度的第二源极区；其中，所述第一深度在从0.01μm至0.022μm的范围；所述第二深度在从0.02μm至0.054μm的范围，使用范围从10KeV至30KeV的能量注入所述第一源极区和所述第一漏极区。
在上述方法中，其中，注入所述源极区还包括：在所述阱区中注入所述第一深度的第一源极区；以及在所述轻掺杂区中注入所述第二深度的第二源极区；其中，所述第一深度在从0.01μm至0.022μm的范围；所述第二深度在从0.02μm至0.054μm的范围，使用范围从20KeV至40KeV的能量注入所述第二源极区和所述第二漏极区。
在上述方法中，其中，注入所述源极区还包括：在所述阱区中注入所述第一深度的第一源极区；以及在所述轻掺杂区中注入所述第二深度的第二源极区；其中，所述第一深度在从0.01μm至0.022μm的范围；所述第二深度在从0.02μm至0.054μm的范围，还包括在注入所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区之后，对所述半导体结构应用退火操作10s。
在上述方法中，还包括在注入所述第一漏极区之前，在所述栅电极的两侧处形成间隔件，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在从1:4至1:7的范围。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
阱区；
第一导电类型的第一掺杂区，位于所述阱区内的第一侧处；
所述第一导电类型的漏极区，位于所述第一掺杂区内，其中，所述漏极区具有第一漏极区和第二漏极区；
所述第一导电类型的源极区，位于所述阱区内的第二侧处，所述第二侧与所述第一侧相对，并且所述源极区包括：
第一源极区，具有面向所述漏极区的第一垂直边界，第一垂直边界直接与所述阱区接界；
第二源极区，位于所述第一源极区域下方，具有面向所述漏极区的第二垂直边界，所述第二垂直边界直接与所述阱区接界，并且所述第一垂直边界与所述第二垂直边界垂直对准；
栅电极，位于所述阱区上方并且位于所述源极区和所述漏极区之间；
间隔件，位于所述栅电极的两侧处；以及
介电层，位于所述栅电极和所述阱区之间；
其中，所述漏极区的表面和所述源极区的表面限定了沟道，并且所述源极区的表面与所述阱区直接接触，
其中，所述栅电极和所述介电层覆盖所述第一掺杂区的部分以及所述第一漏极区和所述第二漏极区的部分，
其中，所述第一漏极区和所述第二漏极区延伸超出所述间隔件的部分的最大宽度相同，并且所述第一源极区和所述第二源极区延伸超出所述间隔件的部分的最大宽度相同。
2.根据权利要求1所述的半导体结构，其中，所述第一漏极区的深度不同于所述第二漏极区的深度。
3.根据权利要求2所述的半导体结构，其中，所述第一源极区的深度不同于所述第二源极区的深度。
4.根据权利要求3所述的半导体结构，其中，所述第一漏极区和所述第二漏极区由不同的材料形成，并且所述第一源极区和所述第二源极区由不同的材料形成。
5.根据权利要求3所述的半导体结构，其中，所述第一漏极区或所述第一源极区包括砷。
6.根据权利要求3所述的半导体结构，其中，所述第二漏极区或所述第二源极区包括磷。
7.根据权利要求3所述的半导体结构，其中，所述第一漏极区的深度或所述第一源极区的深度在从0.01μm至0.022μm的范围。
8.根据权利要求3所述的半导体结构，其中，所述第二漏极区的深度或所述第二源极区的深度在从0.02μm至0.054μm的范围。
9.根据权利要求1所述的半导体结构，还包括位于所述栅电极的两侧处的间隔件，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在1:4至1:7的范围。
10.根据权利要求1所述的半导体结构，其中，所述漏极区或所述源极区在所述栅电极下方延伸0.3μm的距离。
11.一种高压MOSFET，包括：
阱区；
第一导电类型的轻掺杂区，位于所述阱区内的第一侧处；
所述第一导电类型的漏极区，位于所述轻掺杂区内，其中，所述漏极区具有由不同材料形成的第一漏极区和第二漏极区；
所述第一导电类型的源极区，位于所述阱区内的第二侧处，所述第二侧与所述第一侧相对，并且所述源极区包括：
第一源极区，具有面向所述漏极区的第一垂直边界，第一垂直边界直接与所述阱区接界；
第二源极区，位于所述第一源极区域下方，具有面向所述漏极区的第二垂直边界，所述第二垂直边界直接与所述阱区接界，并且所述第一垂直边界与所述第二垂直边界垂直对准；
栅电极，位于所述阱区上方并且位于所述源极区和所述漏极区之间；
介电层，位于所述栅电极和所述阱区之间；以及
间隔件，位于所述栅电极的两侧处，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在1:4至1:7的范围，
其中，所述栅电极和所述介电层覆盖所述轻掺杂区的部分以及所述第一漏极区和所述第二漏极区的部分，
其中，所述第一漏极区和所述第二漏极区延伸超出所述间隔件的部分的最大宽度相同，并且所述第一源极区和所述第二源极区延伸超出所述间隔件的部分的最大宽度相同。
12.根据权利要求11所述的高压MOSFET，其中，所述第一源极区和所述第二源极区由不同的掺杂剂形成。
13.根据权利要求12所述的高压MOSFET，其中，所述第一漏极区的深度或所述第一源极区的深度在从0.01μm至0.022μm的范围，并且所述第二漏极区的深度或所述第二源极区的深度在从0.02μm至0.054μm的范围。
14.根据权利要求12所述的高压MOSFET，其中，所述漏极区或所述源极区在所述栅电极下方延伸0.3μm的距离。
15.一种制造半导体结构的方法，包括：
形成阱区；
在所述阱区的第一侧中注入轻掺杂区；
通过实施不具有倾斜角的离子注入在所述轻掺杂区中注入第一深度的第一漏极区；
通过另外的离子注入操作在所述轻掺杂区中注入第二深度的第二漏极区，其中，所述第二深度大于所述第一深度；
通过袋注入在所述阱区的第二侧中注入源极区，所述第二侧与所述第一侧相对，其中，所述源极区包括：
第一源极区，具有面向所述第一漏极区的第一垂直边界，第一垂直边界直接与所述阱区接界；
第二源极区，位于所述第一源极区域下方，具有面向所述第二漏极区的第二垂直边界，所述第二垂直边界直接与所述阱区接界，并且所述第一垂直边界与所述第二垂直边界垂直对准；以及
在所述阱区上方形成介电层和栅电极，其中，所述介电层位于所述栅电极和所述阱区之间，
其中，所述栅电极和所述介电层覆盖所述轻掺杂区的部分以及所述第一漏极区和所述第二漏极区的部分，
其中，间隔件形成在所述栅电极的两侧处，所述第一漏极区和所述第二漏极区延伸超出所述间隔件的部分的最大宽度相同，并且所述第一源极区和所述第二源极区延伸超出所述间隔件的部分的最大宽度相同。
16.根据权利要求15所述的方法，其中，注入所述源极区还包括：
在所述阱区中注入所述第一深度的所述第一源极区；以及
在所述轻掺杂区中注入所述第二深度的所述第二源极区；
其中，所述第一深度在从0.01μm至0.022μm的范围；
所述第二深度在从0.02μm至0.054μm的范围。
17.根据权利要求16所述的方法，其中，使用范围从10KeV至30KeV的能量注入所述第一源极区和所述第一漏极区。
18.根据权利要求16所述的方法，其中，使用范围从20KeV至40KeV的能量注入所述第二源极区和所述第二漏极区。
19.根据权利要求16所述的方法，还包括在注入所述第一源极区、所述第一漏极区、所述第二源极区和所述第二漏极区之后，对所述半导体结构应用退火操作10s。
20.根据权利要求15所述的方法，还包括在注入所述第一漏极区之前，在所述栅电极的两侧处形成间隔件，其中，每个所述间隔件的宽度与所述栅电极的宽度的比率在从1:4至1:7的范围。
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