CN106169503B - 具有垂直浮动环的半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置包括具有第一导电类型的半导体基板。栅极结构由所述半导体基板的表面支撑，且电流携载区(例如，LDMOS晶体管的漏极区)设置在所述半导体基板中在所述表面处。所述装置进一步包括设置在所述半导体基板中在所述表面处的第二相反导电类型的漂移区。所述漂移区从所述电流携载区横向延伸到所述栅极结构。所述装置进一步包括设置在所述半导体基板中在所述电流携载区下方的所述第二导电类型的埋区。所述埋区与所述电流携载区垂直对准，且具有所述第一导电类型的所述半导体基板的一部分存在于所述埋区与所述电流携载区之间。

Description

具有垂直浮动环的半导体装置及其制造方法
技术领域
实施例大体上涉及半导体装置，且更确切地说涉及例如横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)等横向半导体装置。
背景技术
集成电路(IC)和其它电子装置常常包括互连场效应晶体管(FET) 布置，也被称为金属氧化物半导体场效应晶体管(MOSFET)或简称为 MOS晶体管或装置。典型的MOS晶体管包括栅极电极以及间隔开的源极电极和漏极电极。施加到栅极电极的控制电压控制穿过源极电极与漏极电极之间的可变导电通道的电流的流动。
功率晶体管装置经设计以容忍一些应用中存在的高电流和电压。一些功率晶体管装置还经设计以处置射频(RF)信号，例如无线通信和其它RF功率放大器应用中使用的装置。一种类型RF功率晶体管装置是横向扩散式金属氧化物半导体(LDMOS)晶体管。在LDMOS装置中，电荷载流子漂移穿过电场下方的通道区与漏极电极之间的漂移空间，其是由源极电极与漏极电极之间施加的操作电压产生。
RF LDMOS晶体管的输出功率密度和线性效率受晶体管的漏极-源极电容(Cds)、漏极-栅电电容(Cdg)、接通状态漏极到源极电阻(Rdson) 和源极到漏极崩溃电压(BVdss)影响。通常，业界需要开发具有较高功率密度和改进的线性效率的RF LDMOS晶体管。因此，业界需要开发具有较低Cds、Cdg和Rdson以及较高BVdss的RF LDMOS晶体管。
发明内容
本发明提供一种半导体装置，其特征在于，包括：
半导体基板，其具有第一导电类型、第一表面和相对的第二表面；
栅极结构，其由所述半导体基板的所述第一表面支撑；
第一载流区，其设置在所述半导体基板中在所述第一表面处，其中所述第一载流区与所述栅极结构横向分隔开；
第二导电类型的漂移区，其设置在所述半导体基板中在所述第一表面处，其中所述第二导电类型与所述第一导电类型相反，且所述漂移区从所述第一载流区横向延伸到所述栅极结构；以及
所述第二导电类型的第一埋区，其设置在所述半导体基板中在所述第一载流区下方，其中所述第一埋区与所述第一载流区垂直对齐，且具有所述第一导电类型的所述半导体基板的第一部分存在于所述第一埋区与所述第一载流区之间。
本发明还提供一种制造半导体装置的方法，其特征在于，所述方法包括：
在基底半导体层上方形成第一导电类型的第一外延层；
在所述第一外延层中形成第一埋区，其中所述第一埋区具有与所述第一导电类型相反的第二导电类型；
在所述第一外延层上方形成所述第一导电类型的第二外延层，其中所述第二外延层的表面对应于半导体衬底的第一表面；
在所述半导体衬底的所述第一表面上方形成栅极结构；
在所述第二外延层中形成源极区和漏极区；以及
在所述半导体衬底中形成所述第二导电类型的漂移区，所述漂移区从所述漏极区横向延伸到所述栅极结构，其中具有第一导电类型的第二外延层的第一部分存在于所述第一埋区与所述漂移区之间，且所述第一埋区与所述漂移区垂直对齐。
附图说明
可结合以下图式考虑，通过参考具体实施方式和权利要求书导出标的物的较完整理解，图式中类似参考标号遍及各图指代相似元件。
图1为根据一实施例的示例性半导体装置的横截面侧视图。
图2为根据一实施例制造半导体装置的方法的流程图。
图3-6是根据一实施例的各种制造阶段期间图1的装置的横截面侧视图。
图7为在具有和不具有下伏于漏极区下方的基板中的埋区的情况下装置的漏极-源极电流与漏极-源极电压的曲线。
具体实施方式
LDMOS晶体管的一实施例包括具有第一导电类型的基板，和在晶体管的漏极区下方且与晶体管的漏极区垂直对准的所述基板的一部分中的具有第二导电类型的至少一个埋区。在装置操作期间，埋区帮助将耗尽线拉伸到半导体衬底中比使用不具有前述埋区的常规装置可实现的深度更深的深度处。因为漏极到栅极电容(Cdg)和漏极到源极电容(Cds)与耗尽深度成反比，所以具有此些埋区的LDMOS装置与常规装置相比可具有相对低的漏极到栅极电容(Cdg)和漏极到源极电容(Cds)。此外，具有此些埋区的LDMOS装置与常规装置相比还可具有相对高的源极到漏极崩溃电压(BVdss)和相对低的接通状态漏极到源极电阻(Rdson)。
根据另一实施例，LDMOS装置还可具有相对深的高电压区，其导电类型与埋入漏极接点下方且朝向栅极延伸的基板导电类型(例如，n 型或NHV区)相反。举例来说，在一实施例中，深高电压区与浅高电压区合并以便形成漂移区。相对深的复合高电压区可实现BVdss与待打破的漂移长度之间的常规缩放平台，从而与不具有此高电压区的常规装置相比产生较高BVdss，同时保持Rdson相对低。
根据另一实施例，LDMOS装置可具有NHV漂移区中的在栅极保护板下方的额外高密度植入物。此额外植入物，在本文中被称作“保护板掺杂剂区”，可增加漂移区中的电荷密度，因此改进漂移区电阻和减小 Rdson。植入物不仅潜在地有助于减小Rdson，而且植入物还可有效地增加BVdss。
遍及此描述且在所附权利要求书中，如参考掺杂剂和/或掺杂区使用的术语“埋入”指代掺杂剂，或掺杂区的存在于半导体衬底表面下方大于经由标准离子植入可达到的深度的深度处的至少一部分。如本文所使用，短语“标准离子植入”指代截至本专利申请案的申请日业界已知的常规方法。在一些实施例中，术语“埋入”描述半导体衬底的顶部表面下方大于约1微米的深度。在一些实施例中，所述深度大于约3.0微米，在一些实施例中大于约6.0微米，在一些实施例中大于约9.0微米，在一些实施例中大于约12.0微米，且在一些实施例中大于约15.0微米。
尽管下文结合n通道LDMOS晶体管描述，所公开的装置不限于任何特定晶体管配置。n通道LDMOS装置在本文是为方便描述起见而描述和示出，且不意图任何限制。装置实施例不限于n通道装置，因为可通过(例如)替换相反导电类型的半导体区来提供p通道和其它类型的装置。因此，举例来说，下文描述的例子中的每一半导体区、层或其它结构可具有与以下例子中识别的类型相反的导电类型(例如，n型或p 型)。
图1为根据一实施例建构的n通道LDMOS装置100的例子的横截面侧视图。装置100可被配置成用于作为RF LDMOS晶体管装置操作。装置100包括具有第一导电类型的半导体衬底102、由半导体衬底102 的第一表面103支撑的栅极结构110，以及栅极结构110的任一侧上的源极区和漏极区130、140(或更一般来说，“载流区”)。漏极区140跨越第一表面103与栅极结构110横向分隔开，且第二(相反)导电类型的漂移区150从漏极区140横向延伸到栅极结构110。根据一实施例，装置100还包括设置在半导体衬底102中在漏极区140正下方且与漏极区140垂直对准的第二导电类型的一个或多个埋区160、162，如将在下文更详细地描述。
半导体衬底102包括基底半导体层104和多个外延层106。基底半导体层104可包括硅或另一半导体材料，其以具有第一导电类型的一个或多个掺杂剂重掺杂以致使基底半导体层104变质(例如，掺杂浓度在约3x1018cm-3到2x1019cm-3的范围内)，且提供穿过基底半导体层104 到基板102的第二表面105上的背侧接触件180的导电性。根据一实施例，基底半导体层104的掺杂剂浓度足以实现在约7欧姆· cm到约11欧姆·cm的范围内的相对低的基板电阻率，但也可选择掺杂剂浓度以实现更低或更高电阻率。在替代实施例中，基底半导体层104可适度掺杂、轻度掺杂或未掺杂。在又一替代实施例中，基底半导体层104可具有绝缘体上硅(SOI)结构。
外延层106还可用第一导电类型的掺杂剂掺杂。举例来说，外延层 106比基底半导体层104更轻度地掺杂(例如，外延层106可具有约 1.3x1015cm-3到1.9x1015cm-3的范围内的掺杂浓度)。根据特定实施例，半导体衬底102包括生长在重度掺杂的p型基底半导体层104(例如， p+或p++)上的多个适度掺杂的p型外延层106(例如，p或p-)。在此实施例中，基底半导体层104和外延层106可以例如硼(B)等p型掺杂剂掺杂。
图1中描绘装置区域。所述装置区域可包括或对应于装置100的一个或多个有源区域。在一些实施例中，所述装置区域由半导体衬底102 中(例如，外延层106中)的一个或多个经掺杂隔离区(未图示)限定。所述经掺杂隔离区可包围装置区域。这些区充当将装置区域与基板102 (或基底半导体层104)的其它部分隔开的阻挡层。举例来说，装置区域可另外经由横向围绕装置区域的适度或重度掺杂的n型隔离阱限定。所述隔离阱可为环形。装置区域可以可替换地或另外由一个或多个隔离区限定，所述隔离区例如浅沟槽隔离(STI)区、深沟槽隔离(DTI)区或场氧化物区(fieldox)。
装置100包括半导体衬底102中的阱或扩散区132。在操作期间，通道或通道区形成于阱区132中在半导体衬底102的表面103处。经由将偏压电压施加到栅极结构110的导电部分(例如，多晶硅层114)而在装置100的栅极结构110下方形成通道。阱区132可为由栅极结构110 下方的横向扩散形成的区。阱区132可视为装置100的主体或基底区。在此例子中，阱区132具有第一导电类型(例如，p型)，且形成于半导体衬底102的最上外延层(例如，外延层506，图5)中。p型阱区132 与最上外延层相比更重度地掺杂(例如，阱区132可具有约3x1016cm-3到5x1017cm-3的范围内的掺杂浓度)。阱区132可被配置成建立装置100 的所要阈值电压和/或其它操作参数。举例来说，掺杂剂浓度水平和阱区 132的深度可被配置成设定阈值电压。
栅极结构110形成于半导体衬底102上或上方在阱区132上面。栅极结构110包括设置在表面103上的氧化物或其它电介质层112。举例来说，电介质层112可包括沉积或以其它方式形成于表面103上的二氧化硅(或氧化物)。栅极结构110可包括任何数目的电介质层。所述电介质层将栅极结构110的多晶硅或其它导电层114与阱区132隔离。一个或多个金属互连层116又可设置在多晶硅层114上。栅极结构110的材料、形状、构造和其它特性可变化。举例来说，阱区132在栅极结构110 下方延伸到的横向范围可不同于所示出的例子。栅极结构110可包括额外组件。举例来说，栅极结构110可包括沿着栅极结构110 的横向边缘 118、120设置的一个或多个电介质侧壁隔片。所述侧壁隔片可覆盖横向边缘118、120以充当硅化物块来防止沿着表面103的硅化物短路。此外，侧壁隔片可提供间距以使栅极结构110的导电组件与装置100的其它结构或组件分离。侧壁隔片中的一个或多个可以可替换地或另外用于对准目的，以限定装置100的一个或多个区的边缘。一个或多个其它区的边缘可与栅极结构110对准，如下文所描述。
装置100还包括半导体衬底102中的第二导电类型的重度掺杂源极区130和漏极区140。举例来说，在一实施例中，源极区130和漏极区 140可以例如砷(As)、磷(P)或锑(Sb)等n型掺杂剂掺杂。源极区 130和漏极区140在半导体衬底102的表面103处彼此横向隔开，且栅极结构110由半导体衬底102支撑在源极区130与漏极区140之间。源极区130可沿着栅极结构110的第一侧壁120或与第一侧壁120对准而设置，而漏极区140跨越基板102的表面103与栅极结构110的第二相对侧壁118横向分离。在一些实施例中，源极区130和漏极区140可具有额外或替代的横向间距。可提供任何数目的源极区130和漏极区140。举例来说，漏极区140可在源极区130的两个部分或两个单独源极区之间居中或以其它方式设置于其间，或由其横向包围。举例来说，装置100 可被配置成具有双栅极指状物配置的单一晶体管。在此例子中，源极区 130和漏极区140是最上外延层(例如，外延层506，图5)的n型掺杂部分。重度掺杂的n型源极区130邻近于阱区132。重度掺杂的n型漏极区140与源极130和阱132隔开。此间距限定源极区130与漏极区140 之间的装置的导电路径。源极区130和漏极区140或其一部分可具有足以建立与电极或互连件136和142的欧姆接触的水平下的掺杂剂浓度，用于将电压分别偏置或施加到源极区130和漏极区140。在操作期间，漏极区140可偏置或以其它方式设置在相对于源极区130来说相对高的漏极-源极电压(Vds)处。
装置100还可包括沉降区134，其从源极电极136经由外延层106 延伸到基底半导体层104。沉降区134可被配置成第一导电类型(例如， p型)的相对重度掺杂区以在源极电极136(以及因此，源极区130)与基底半导体层104之间建立电连接。在其中基底半导体层104为导电(例如，重度掺杂)的实施例中，沉降区134另外提供到半导体衬底102的上面沉积或以其它方式设置背侧接触件180(例如，由金属或其它导电材料形成)的背侧或背表面105的导电路径。背侧接触件180可形成与基底半导体层104的欧姆接触以完成源极区130与背侧接触件180之间的电连接。在替代实施例中，代替于依赖于沉降区134来提供从源极电极136到基底半导体层104的导电路径，装置100可包括从基板102的顶部表面103穿过外延层106到基底半导体衬底104的导电通孔(“盲孔”)，其中所述导电通孔可与源极区130电连接。在又一替代实施例中，装置100可包括穿过基板的导电通孔(TSV)，其延伸顶部与底部基板表面103、105之间的整个距离，且TSV的相对端可分别与源极区130和背侧接触件180电耦合。
当栅极结构110偏置时，电荷载流子(在一些实施例中，电子；在其它实施例中，空穴)聚积在表面103处或附近的区中在栅极结构110 下方或下面，借此形成从源极区130朝向漏极区140电延伸的通道。通道区位于阱区132和栅极结构110下方的半导体衬底102的其它p型部分中。电荷载流子(例如，电子)的聚积导致通道区中从p型阱区132 (或最上外延层)到半导体衬底102的表面103附近的n型导电层或区域的大多数电荷载流子逆转。一旦足够量的电荷载流子(例如，电子)聚积在通道区中，电荷载流子(例如，电子)就能够沿着导电路径从源极区130流动到漏极区140。
根据一实施例，装置100还包括半导体衬底102中的在阱区132与漏极区140之间的漂移区150。漂移区150包括邻近于漏极区140(例如，在其下方和/或挨着其)的第一横向区段152和邻近于阱区132(例如，挨着其，且触碰或不触碰其)的第二横向区段154。在所示出的实施例中，漂移区150的下部边界155的深度大于阱区132的深度。在替代实施例中，漂移区150的下部边界155的深度可小于阱区132的深度。
根据一实施例，经由形成n型阱而建立漂移区150。n型阱可被配置成用于高电压装置操作，且可因此被称作n型高电压(NHV)阱。举例来说，下伏在漏极区140下方的漂移区150的部分可具有低于源极区 130和漏极区140的掺杂剂浓度的掺杂剂浓度以支持高电压装置操作。漂移区150可支持在栅极结构110下方形成聚积区。在此例子中，漂移区150延伸直到栅极结构110的漏极侧部分或侧壁118或在其下方延伸。漂移区150从栅极结构110的漏极侧侧壁118横向延伸到漏极区140，漏极区140可形成于漂移区150中或以其它方式形成在漂移区150上。漂移区150的横向延伸允许通道区中的电荷载流子(例如，电子)在操作期间到达漏极区140。漂移区150的横向范围可变化。举例来说，尽管图1示出邻接阱区132的漂移区150，但在替代实施例中，外延层106 材料的一区域可存在于阱区132与漂移区150之间。漂移区150的深度、大小和其它特性可变化。
装置100可包括沿着漂移区150的一部分和栅极结构110的漏极侧边缘或侧壁118或在其上方设置的一个或多个法拉弟或其它保护板122、 124。装置100可包括覆盖表面103的一个或多个钝化层170。在一些实施例中，保护板122、124设置于邻近的电介质或钝化层170之间。保护板122、124可帮助保护栅极结构110的电介质层112以免由于由漏极- 源极电压产生的电场下加速的电荷载流子而损坏或降级。保护板122、 124还可帮助减小漂移区150中的最大电场。保护板122、124可接地或以其它方式偏置以阻止将此些热载流子注入到栅极结构110下方的氧化物或其它电介质材料和/或漂移区150上方的氧化物或其它电介质材料。
根据一实施例，装置100还包括第二导电类型(例如，n型)的保护板掺杂剂区156，其形成于漂移区150中在基板102的表面103的一部分处在保护板122、124的正下方。保护板掺杂剂区156具有比漂移区 150高的掺杂剂浓度，或更确切地说比漂移区150的第二横向区段154 高的掺杂剂浓度。举例来说，保护板掺杂剂区156可具有在约1x1016cm-3到9.5x1016cm-3的范围内的掺杂浓度。
根据一实施例，保护板掺杂剂区156定位在距栅极结构110的漏极侧侧壁118一间隙距离处，这可帮助避免装置100中的热载流子注入问题。举例来说，所述间隙距离可小于漂移区150的第二横向区段154的长度的一半。此外，保护板掺杂剂区156的宽度与漂移区的第二横向区段154的长度相比可相对较小。
如上文所论述，装置100还包括下伏在漏极区140下方的第二导电类型的一个或多个埋区160、162。举例来说，埋区160、162可具有在 1.8x1015cm-3到2.1x1015cm-3的范围内的掺杂浓度，但所述掺杂浓度也可更高或更低。此外，埋区160、162可具有彼此大体上相同的掺杂浓度或明显不同的掺杂浓度。根据一实施例，具有第一导电类型的半导体衬底 102的第一部分107存在于最低埋区160与基底半导体层104之间，具有第一导电类型的半导体衬底102的第二部分108存在于埋区160、162 之间，且具有第一导电类型的半导体衬底102的第三部分109存在于最上埋区162与漏极区140(或漂移区150的第一横向区段152)之间。在图1中，最低埋区160具有大于最上埋区162的宽度的宽度。在替代实施例中，埋区160、162可具有大体上相同宽度，或最上埋区162可比最低埋区160宽。
在一实施例中，埋区160、162可为电浮动结构，意味着埋区160、 162基本上与其它电流携载结构或区电隔离。在替代实施例中，埋区160、 162中的任一者或两者可通过导电通孔或通过第二导电类型的沉降区接触，所述导电通孔或沉降区将埋区160、162与基板102的顶部表面103 电耦合。在此实施例中，偏压电压可施加到埋区160、162以有源地更改其对装置100的操作的影响。
在装置操作期间，埋区160、162帮助将耗尽线(例如，由线190 所指示)拉伸到半导体衬底102中比使用不具有埋区160、162的类似构造的装置可实现的深度更深的深度处。因此，装置100可具有与此装置相比相对低的漏极到栅极电容(Cdg)和漏极到源极电容(Cds)，以及相对高的源极到漏极崩溃电压(BVdss)和相对低的接通状态漏极到源极电阻(Rdson)。
将结合图3-6更详细地论述埋区160、162的绝对和相对尺寸及位置的实施例，连同用于形成埋区160、162的方法的一实施例的详细描述。尽管装置100示出为包括两个埋区160、162，但替代实施例可包括单一埋区、多个合并的埋区，或两个以上相异的埋区。
图1中以简化形式示出装置100。举例来说，图1并不描绘被配置成用于与源极区130、漏极区140和栅极结构110电连接的若干金属层。装置100可具有用于连接性、隔离、钝化和图1中为方便示出未图示的其它目的的若干其它结构或组件。举例来说，装置100可包括任何数目的隔离区或层。任何数目的STI区、DTI区或fieldox区可形成在半导体衬底102的表面103处。其它STI区可设置在半导体衬底102中在活跃装置区域内以隔离或分离各种接触区。
装置100可被配置成具有在源极区130和漏极区140处或附近的一个或多个轻度或中度掺杂的过渡区(例如，n型轻度掺杂的漏极，或 NLDD区)。每一过渡区可为或包括形成为与源极区130和/或漏极区140 连接的扩散区域，且可因此在本文中被称作源极/漏极延伸区。此些过渡区可辅助控制表面103处或附近的电场，包括在除源极区130或漏极区 140附近的那些区域以外的区域中。
半导体衬底102中的上文所描述的半导体区的掺杂剂浓度、厚度和其它特性可变化。举例来说，基底半导体层104的掺杂剂浓度可显著变化。掺杂剂浓度和/或深度可具有比本文中所提供的值或范围大或小的值。
图2为根据一实施例的制造半导体装置(例如，装置100)的方法的流程图。图2应结合图3-6检视，图3-6是根据一实施例在各种制造阶段期间图1的装置的横截面侧视图。晶体管装置是与半导体衬底一起制造，半导体衬底的区或层可具有上文描述的n通道例子的导电性类型，或装置可替换地可被配置成支持p通道装置。所述方法包括动作的序列，为方便起见在图示中仅描绘其最重要的部分。应理解，图2的流程图中示出的一些动作的相对排序仅意图为代表性的而非限制性的，且可遵循替代序列。此外，同样应理解，可提供额外、不同或较少动作，且这些动作中的两者或两者以上可循序、大体上同时和/或以替代的次序发生。制造方法不限于任何特定掺杂机制，且可包括将来开发的掺杂技术。
参看图2和3两者，所述方法可在框202中通过在p型基底半导体层104上形成(或“生长”)p型外延层306而开始。举例来说，p型基底半导体层104可构成半导体晶片的一部分，其初始厚度约500微米，但基底半导体层104的初始厚度也可更厚或更薄。如先前所论述，在一实施例中，基底半导体层104可包括重度掺杂的p型半导体材料(例如，硅或另一半导体材料)。在替代实施例中，基底半导体层104可适度地掺杂，轻度掺杂，或不掺杂，或可具有SOI或其它基板结构。
根据一实施例，外延层306可生长到约5微米到约20微米的范围内的厚度308(例如，约13微米)，但外延层306也可更厚或更薄。在一实施例中，外延层306可原位p型适度或轻度掺杂。在替代实施例中，外延层306可在不掺杂的情况下沉积，且可其后以p型掺杂剂掺杂到所要掺杂剂浓度。
框204、206和208表示用于形成一个或多个埋区(例如，区160、 162)的过程。尽管框204可仅执行一次从而形成单一埋区(且可排除框 206和208)，但也可执行框204、206和208的序列的一个或多个迭代从而形成多个埋区。以下描述对应于执行埋区形成过程的两个迭代，从而导致形成两个埋区。如上文所指示，在替代实施例中，可执行框204的仅一个迭代从而形成一个埋区，或可执行框204、206、208的两个以上迭代从而形成两个以上埋区。
在框204的第一迭代中且仍参看图3，根据一实施例形成第一掺杂区160。尽管其在此阶段并不埋入，但第一掺杂区160将在下文为与描述的其余部分一致而被称作第一“埋入”区(或最低埋区)，且因为第一掺杂区160最终将埋入在额外外延地形成的半导体材料下方。为形成第一埋区160，遮蔽(掩模未图示)外延层306的顶部表面的一部分，且将n型掺杂剂离子310植入到外延层306的表面的最终将与稍后形成的漏极区(例如，漏极区140，图1)在垂直方向上对准的一部分中。这导致外延层306的表面处的n型埋区160。根据一实施例，植入掺杂剂离子310使得第一埋区160具有约1.8x1015cm-3到约2.1x1015cm-3的范围内的掺杂剂浓度，且使用约500千电子伏(KeV)到约800KeV的范围内的离子能量植入掺杂剂离子310。在其它实施例中，掺杂剂浓度和/或离子能量可比上文给定的范围低或高。
根据一实施例，在另外扩散到半导体衬底102中之前或之后，第一埋区160具有约1.0微米到约7.0微米的范围内的宽度362，其中宽度362 取决于待形成的漂移区150的漂移长度(即，从栅极结构110的侧壁118 到待形成的漏极区140的栅极侧边缘的距离)。举例来说，第一埋区160 的宽度362可由针对特定装置额定电压的RESURF(减小表面场)电荷平衡要求确定(例如，较高额定电压可保证较长漂移长度和因此相对较宽的宽度362)。根据一实施例，第一埋区160在初始植入之后具有约0.5 微米到约1.0微米的范围内的厚度364。然而，第一埋区160的最终厚度 364(即，在已经结合形成装置100完成所有热处理之后)可在约1.5微米到约2.0微米的范围内。在其它实施例中，第一埋区160可更宽或更窄和/或更厚或更薄。在任何情况下，在一实施例中，第一埋区160的厚度364小于外延层306的厚度308，从而产生下伏在第一埋区160下方的p型半导体材料的第一部分107(即，在第一埋区160与基底基板层 104之间)。根据一实施例，第一埋区160的下部范围与基底基板层104 之间的距离在约30微米到约60微米的范围中。可在框204的植入之后执行热处理(例如，退火步骤)以便制备第一埋区160的表面用于在其上方生长额外外延材料。热处理还可产生n型掺杂剂从第一埋区160到第一外延层306的周围部分中的扩散，如后续图中埋区160的经更改形状所指示。
在形成第一埋区160之后，可形成一个或多个额外埋区，如决策框 206所指示。举例来说，且现参看图4，为在第一埋区160上方形成第二埋区(例如，区162)，在框208中将第二(或下一)p型外延层406形成于第一外延层306上。根据一实施例，第二外延层406可比第一外延层306薄。举例来说，第二外延层406可生长到约3微米到约6微米的范围内的厚度408(例如，约4微米)，但外延层406也可更厚或更薄。再次，在一实施例中，外延层406可原位适度或轻度p型掺杂。在替代实施例中，外延层406可在未掺杂的情况下沉积，且可其后以p型掺杂剂掺杂到所要掺杂剂浓度。
在框204的第二迭代中，且仍参看图4，根据一实施例形成第二掺杂区162(或上部埋区)。为形成第二埋区162，遮蔽(掩模未图示)外延层406的顶部表面的一部分，且将n型掺杂剂离子410植入到外延层 406的表面的一部分中，所述部分在垂直方向上与第一掺杂区160对准，且还将最终在垂直方向上与稍后形成的漏极区(例如，漏极区140，图1) 对准。此在外延层406的表面处产生n型埋区162。根据一实施例，植入掺杂剂离子410使得第二埋区162具有约1.8x1015cm-3到约2.1x1015 cm-3的范围内的掺杂剂浓度，且使用约500KeV到约800KeV的范围内的离子能量植入掺杂剂离子410。在其它实施例中，掺杂剂浓度和/或离子能量可比上文给定的范围低或高。
根据一实施例，在另外扩散到半导体衬底102之前或之后，第二埋区162具有约1.0微米到约5微米的范围内的宽度462，其中宽度462 也取决于待形成的漂移区150的漂移长度，且可由针对特定装置额定电压的RESURF电荷平衡要求确定。根据一实施例，第二埋区162在初始植入之后具有约0.5微米到约1.0微米的范围内的厚度464。然而，第一埋区160的最终厚度464(即，在已经完成所有热处理之后)可在约1.0 微米到约1.5微米的范围内。在其它实施例中，第二埋区162可更宽或更窄和/或更厚或更薄。如上文给定的范围指示，第二埋区162可与第一埋区160相比更窄(在水平方向上)和更薄(在垂直方向上)。可替换的是，第一和第二埋区160、162可具有大体上类似的尺寸，或第二埋区 162可比第一埋区160更宽和/或更厚。在任何情况下，在一实施例中，第二埋区162的深度464小于外延层406的厚度408，从而产生下伏在第二埋区162下方的p型半导体材料的第二部分108(即，在第一与第二埋区160、162之间)。根据一实施例，第二埋区162的下部范围与第一埋区160的上部范围之间的距离在约3微米到约5微米的范围内。可在框204的植入之后执行热处理(例如，退火步骤)以便制备第二埋区 162的表面用于在其上方生长额外外延材料。所述热处理还可导致n型掺杂剂从第二埋区162扩散到第二外延层406的周围部分，且n型掺杂剂从第一埋区160另外扩散到第一和第二外延层306、406的周围部分，如后续图中埋区160、162的经更改形状所指示。尽管埋区160、162示出为相异区(即，其间具有p型半导体材料108)，但在替代实施例中可实行框204的植入和热处理使得埋区160、162合并在一起。
在框210中，且参看图5，在第二外延层406上形成一个或多个额外(顶部)p型外延层506(下文中以单数形式提及)。根据一实施例，顶部外延层506可生长到约4微米到约8微米的范围内的厚度508(例如，约6微米)，但外延层506也可更厚或更薄。再次，在一实施例中，外延层506可原位适度或轻度p型掺杂。在替代实施例中，外延层506 可在未掺杂的情况下沉积，且可其后以p型掺杂剂掺杂到所要掺杂剂浓度。外延层506的顶部表面对应于基板102的顶部表面103。尽管以上描述指示装置可包括三个外延层306、406、506，但本领域的技术人员基于本文的描述将理解，外延层306、406、506的数目不限于三个。大体来说，外延层的数目与所要BVdss直接相关(例如，BVdss越高，则可包括的外延层越多)。
现参看图6和框212，形成从半导体衬底102的顶部表面103延伸到半导体衬底102中的栅极结构110和各种掺杂区132、134、140、150、156。尽管下文以特定次序描述栅极结构110和各种掺杂区132、134、 140、150、156的形成，但也可以不同次序形成栅极结构110和掺杂区 132、134、140、150、156。标准半导体处理技术可用于形成栅极结构 110和各种掺杂区132、134、140、150、156，且本文不详细论述那些标准技术的细节。
通过在半导体衬底102的顶部表面103上循序形成电介质层112、多晶硅层114和金属互连层116且执行图案化蚀刻处理以限定栅极结构 110来形成栅极结构110。具有定位在电介质或其它绝缘体上方的导电栅极电极的半导体装置可视为MOS装置，而与缺少金属栅极电极和氧化物栅极绝缘体无关。通常，可使用术语金属氧化物半导体和缩写“MOS”，但此类装置可不采用金属或氧化物，而是采用导电材料(例如，金属、合金、硅化物、经掺杂半导体等，代替简单金属，以及除氧化物外的绝缘材料)的各种组合。因此，如本文所使用，术语MOS和LDMOS既定包括此些变化。
为形成沉降区134，遮蔽(掩模未图示)顶部半导体表面103，其中一开口对应于沉降区位置。随后将p型掺杂剂(未示出)植入在半导体表面103中，其中植入过程被配置成使沉降区134延伸穿过所有外延层106到达基底半导体层104。在替代实施例中，可在外延层形成过程期间形成沉降区134。根据一实施例，沉降区134具有约1x1019cm-3到约3x1019cm-3的范围内的掺杂剂浓度，但掺杂剂浓度也可更大或更小。
为形成阱区132，可再次遮蔽(掩模未图示)顶部半导体表面103，其中一开口在栅极结构110的源极侧侧壁120处，且将p型掺杂剂(未示出)经由开口植入到半导体表面103中。接着可执行驱动程序以允许阱区132经由横向扩散在栅极结构110下方延伸所要横向距离。在替代实施例中，阱区132可在形成栅极结构110之前植入到半导体衬底102 中。根据一实施例，阱区132具有约0.6微米到约1.2微米的范围内的深度和约3x1016cm-3到约5x1017cm-3的范围内的掺杂剂浓度，但掺杂剂浓度也可更大或更小。
在一实施例中，可使用一个或多个遮蔽和植入过程形成漂移区150，其产生具有所要厚度和形状的漂移区150。再次，可遮蔽(掩模未图示) 顶部半导体表面103，其中一开口在栅极结构110的漏极侧侧壁118处，且n型掺杂剂经由开口植入到半导体表面103中。在一实施例中，栅极结构110的漏极侧侧壁118可用于使漂移区150与栅极结构110对准。此外，可执行驱动程序以实现漂移区150的所要深度和掺杂剂浓度分布。根据一实施例，漂移区150具有约0.6微米到约3微米的范围内的深度，和约2.3x1015cm-3到约9x1016cm-3的范围内的掺杂剂浓度，但掺杂剂浓度也可更大或更小。根据一实施例，在一实施例中，漂移区150的厚度652小于外延层506的厚度508，从而产生下伏在漂移区150下方的p 型半导体材料的第三部分109(即，在漂移区150与第二埋区162之间)。根据一实施例，漂移区150的下部范围与第二埋区162的上部范围之间的距离在约5微米到约8微米的范围内，且漏极区140与第二埋区162 的上部范围之间的距离在约8微米到约12微米的范围内。这些距离可取决于(例如)装置额定电压。举例来说，上文给定的范围可适合于具有约28伏(V)到约80V的范围内的额定电压且具有约70V到约250V 的范围内的BVdss的装置。在其它实施例中，额定电压可更高或更低，且因此，漂移区150的下部范围与第二埋区162的上部范围之间的距离 (和/或漏极区140与第二埋区162的上部范围部之间的距离)可比上文给定的范围大或小。
执行一个或多个额外n型植入过程从而形成源极、漏极和保护板掺杂剂区130、140、156。根据一实施例，掩模层(未示出)和栅极结构 110的源极侧侧壁120可用作掩模以使源极区130与栅极结构110对准。一个或多个额外掩模(未示出)可用于限定漏极和保护板掺杂剂区140、 156的位置，且n型掺杂剂610经由掩模层中的开口植入到半导体表面 103中。一个或多个驱动程序可用于实现源极、漏极和保护板掺杂剂区 130、140、156所要深度和掺杂剂浓度分布。根据一实施例，源极和漏极掺杂剂区130、140各自具有约0.2微米到约0.26微米的范围内的深度，和约1.0x1020cm-3到约2.0x1020cm-3的范围内的掺杂剂浓度，且保护板掺杂剂区156具有约0.2微米到约0.26微米的范围内的深度，和约1x1016 cm-3到约9.5x1016cm-3的范围内的掺杂剂浓度。源极、漏极和保护板掺杂剂区130、140、156的深度和掺杂剂浓度也可比上文给定的范围大或小。
再次参看图1和框214，形成一组一个或多个保护板(例如，保护板122和/或124)以及保护板电介质170。在一实施例中，形成所述组保护板122、124包括在栅极110和基板表面103的部分上方形成保护板电介质170的第一电介质层，在第一电介质层上方形成下部保护板122，在下部保护板122上方形成保护板电介质170的第二电介质层，以及在第二电介质层上方形成上部保护板124。一些例子保护板材料包括(但不限于)经掺杂多晶硅、包括硅化钨(例如，WSi)的金属硅化物、例如铝或铜等金属、合金，或展现合乎需要的电导率的任何其它材料或材料的组合。额外电介质层可形成在上部保护板124上方，且电介质结构可经图案化和蚀刻以完成保护板电介质170和内嵌的保护板122、124。
根据一实施例，保护板122、124中的至少一者具有上覆于保护板掺杂剂区156上方的部分.在所示出的实施例中，上部保护板124具有与下部保护板122的末端相比更靠近漏极掺杂剂区140延伸的末端。因此，上部保护板124上覆于或延伸于漂移掺杂剂区150的第一部分上方，所述第一部分的长度比下部保护板122在上面延伸的漂移掺杂剂区150的第二部分长。另外，上部124和下部122保护板用保护板电介质170的层彼此物理上且电学上隔离。尽管图1中示出两个保护板122、124，但在其它实施例中，装置可包括仅单一保护板或两个以上保护板。
在框216中，形成导电接触件136、142。举例来说，接触件136 形成于表面103上以电连接到源极掺杂剂区130和沉降区134，且接触件142形成于表面103上以电连接到漏极掺杂剂区140。其后形成各种额外电介质层(未示出)和金属层(未示出)以完成装置100的前侧。此外，基板102的背侧变薄(例如，使用背磨处理)，且背侧接触件180 形成于背表面105上。
图7示出根据一实施例的漏极-源极电流与漏极-源极电压的曲线，其示出针对以下两者的崩溃电压：(a)迹线702 ：在下伏在漏极区下方的基板中不具有埋区(例如，埋区160、162)的装置；以及(b)迹线704 ：在下伏在漏极区下方的基板中包括埋区(例如，埋区160、162) 的装置。如图7中所示出，根据一实施例包括下伏在漏极区下方的一个或多个埋区的装置与不具有此(些)埋区的装置相比可具有显著较高的崩溃电压。
半导体装置的一实施例包括：半导体衬底，其具有第一导电类型、第一表面和相对的第二表面；栅极结构，其由所述半导体衬底的所述第一表面支撑；以及第一载流区，其设置在所述半导体衬底中在所述第一表面处。所述第一载流区与所述栅极结构横向分隔开。所述装置进一步包括设置在半导体衬底中在所述第一表面处的第二导电类型的漂移区，其中所述第二导电类型与所述第一导电类型相反，且所述漂移区从第一载流区横向延伸到栅极结构。所述装置进一步包括设置在半导体衬底中在第一载流区下方的第二导电类型的第一埋区。第一埋区与第一载流区垂直对准，且具有第一导电类型的半导体衬底的第一部分存在于第一埋区与第一载流区之间。
半导体装置的另一实施例包括基板和设置在基板中的场效应晶体管装置。所述场效应晶体管装置包括具有第一导电类型、第一表面和相对的第二表面的半导体衬底、由半导体衬底的第一表面支撑的栅极结构，以及设置在半导体衬底中在第一表面处的漏极区。漏极区与栅极结构横向分隔开。场效应晶体管装置进一步包括设置在半导体衬底中在第一表面处的第二导电类型的漂移区，其中所述第二导电类型与所述第一导电类型相反，且漂移区从漏极区横向延伸到栅极结构的第一边缘。场效应晶体管装置进一步包括设置在半导体衬底中在漏极区下方的第二导电类型的第一埋区。第一埋区与第一漏极区垂直对准，且具有第一导电类型的半导体衬底的第一部分存在于第一埋区与漏极区之间。
制造半导体装置的方法的一实施例包括：在基底半导体层上方形成第一导电类型的第一外延层；以及在第一外延层中形成第一埋区，其中所述第一埋区具有与第一导电类型相反的第二导电类型。所述方法进一步包括在第一外延层上方形成第一导电类型的第二外延层，其中第二外延层的表面对应于半导体衬底的第一表面。所述方法进一步包括：在半导体衬底的第一表面上方形成栅极结构；在第二外延层中形成源极区和漏极区；以及在半导体衬底中形成第二导电类型的漂移区。所述漂移区从漏极区延伸横向到栅极结构，具有第一导电类型的第二外延层的第一部分存在于第一埋区与漂移区之间，且第一埋区与漂移区垂直对准。
先前详细描述本质上仅为示意性的，且并不希望限制标的物的实施例或此类实施例的应用和使用。如本文所使用，词语“示例性”意味着“充当例子、实例或示出”。本文中描述为“示例性”的任何实施方案未必应解释为比其它实施方案优选或有利。此外，不希望受先前技术领域、背景技术或详细描述中呈现的任何所表达或暗示的理论的限定。
本文包括的各图中示出的连接线既定表示各种元件之间的示例性功能关系和/或物理耦合。应注意，许多替代或另外的功能关系或物理连接可存在于标的物的实施例中。此外，本文中还可仅出于参考的目的使用特定术语，且因此所述特定术语并不希望具有限制性，且除非上下文清楚地指示，否则参考结构的术语“第一”、“第二”和其它此类数值术语并不暗示序列或次序。
以上描述指代元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件通信)，且不必以机械方式。同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或直接或间接以电学或其它方式与另一元件通信)，且不必以机械方式。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外介入元件、装置、特征或组件可存在于所描绘的标的物的实施例中。
尽管以上详细描述中已呈现至少一个示例性实施例，但应了解存在大量变化。还应了解，本文中所描述的示例性实施例并不希望以任何方式限制所主张的标的物的范围、适用性或配置。实际上，以上详细描述将向本领域的技术人员提供用于实施所描述的实施例的方便的指南。应理解，可在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请案之时的已知等效物和可预见的等效物。

Claims (18)

1.一种半导体装置，其特征在于，包括：
半导体衬底，其具有第一导电类型、第一表面和相对的第二表面；
栅极结构，其由所述半导体衬底的所述第一表面支撑；
第一载流区，其设置在所述半导体衬底中在所述第一表面处，其中所述第一载流区与所述栅极结构横向分隔开；
第二导电类型的漂移区，其设置在所述半导体衬底中在所述第一表面处，其中所述第二导电类型与所述第一导电类型相反，且所述漂移区从所述第一载流区横向延伸到所述栅极结构的第一侧；以及
第二载流区，设置在所述半导体衬底中在所述第一表面处，其中所述第二载流区从所述栅极结构的第二侧水平延伸，所述第二侧与所述第一侧相对，以及所述第二载流区通过导电路径电耦合到所述半导体衬底的所述第二表面；
所述第二导电类型的第一埋区，其设置在所述半导体衬底中在所述第一载流区下方，其中所述第一埋区与所述第一载流区垂直对齐，且具有所述第一导电类型的所述半导体衬底的第一部分存在于所述第一埋区与所述第一载流区之间；其中所述第一埋区是电浮动的。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体衬底包括基底半导体层、其中沉积所述第一埋区的第一外延层，以及所述第一外延层上方的第二外延层，其中所述第二外延层的表面对应于所述半导体衬底的所述第一表面。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一载流区与所述第一埋区的上部范围之间的距离在8微米到12微米的范围内。
4.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
所述第二导电类型的第二埋区，其设置在所述半导体衬底中在所述第一埋区上方，其中所述第二埋区与所述第一埋区和所述第一载流区垂直对齐，且具有所述第一导电类型的所述半导体衬底的第二部分存在于所述第一与第二埋区之间。
5.根据权利要求4所述的半导体装置，其特征在于，所述第一与第二埋区之间的所述半导体衬底的所述第二部分的厚度在3微米到5微米的范围内。
6.根据权利要求4所述的半导体装置，其特征在于，所述半导体衬底包括基底半导体层、其中沉积所述第一埋区的第一外延层、在所述第一外延层上方且其中沉积所述第二埋区的第二外延层，以及在所述第二外延层上方的第三外延层，其中所述第三外延层的表面对应于所述半导体衬底的所述第一表面。
7.根据权利要求6所述的半导体装置，其特征在于，所述第一外延层具有在9微米到13微米的范围内的厚度，所述第二外延层具有在3微米到5微米的范围内的厚度，且所述第三外延层具有在3微米到5微米的范围内的厚度。
8.根据权利要求4所述的半导体装置，其特征在于，进一步包括：
一个或多个另外的第二导电类型的埋区，其设置在所述半导体衬底中在所述第一和第二埋区正下方，其中所述第一、第二和另外的埋区中的每一者通过具有第一导电类型的半导体衬底的部分分隔开。
9. 一种半导体装置，其特征在于，包括：
基板；以及
场效应晶体管装置，其设置在所述基板中，所述场效应晶体管装置包括：
半导体衬底，其具有第一导电类型、第一表面和相对的第二表面；
栅极结构，其由所述半导体衬底的所述第一表面支撑；
漏极区，其设置在所述半导体衬底中在所述第一表面处，其中所述漏极区与所述栅极结构横向分隔开；
第二导电类型的漂移区，其设置在所述半导体衬底中在所述第一表面处，其中所述第二导电类型与所述第一导电类型相反，且所述漂移区从所述漏极区横向延伸到所述栅极结构的第一边缘；以及
源极区，设置在所述半导体衬底中在所述第一表面处，其中所述源极区从所述栅极结构的第二边缘水平延伸，所述第二边缘与所述第一边缘相对，以及所述源极区通过导电路径电耦合到所述半导体衬底的所述第二表面；
所述第二导电类型的第一埋区，其设置在所述半导体衬底中在所述漏极区下方，其中所述第一埋区与所述漏极区垂直对齐，且具有第一导电类型的半导体衬底的第一部分存在于所述第一埋区与所述漏极区之间，其中所述第一埋区是电浮动的。
10.根据权利要求9所述的半导体装置，其特征在于，所述半导体衬底包括基底半导体层、其中沉积所述第一埋区的第一外延层，以及所述第一外延层上方的第二外延层，其中所述第二外延层的表面对应于所述半导体衬底的所述第一表面。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一外延层具有在5微米到20微米的范围内的厚度，且所述第二外延层具有在4微米到8微米的范围内的厚度。
12.根据权利要求9所述的半导体装置，其特征在于，进一步包括：
所述第二导电类型的第二埋区，其设置在所述半导体衬底中在所述第一埋区上方，其中所述第二埋区与所述第一埋区和所述漏极区垂直对齐，且具有第一导电类型的半导体衬底的第二部分存在于所述第一埋区与所述第二埋区之间。
13.根据权利要求12所述的半导体装置，其特征在于，所述半导体衬底包括基底半导体层、其中沉积所述第一埋区的第一外延层、在所述第一外延层上方且其中沉积所述第二埋区的第二外延层，以及在所述第二外延层上方的第三外延层，其中所述第三外延层的表面对应于所述半导体衬底的所述第一表面。
14.根据权利要求13所述的半导体装置，其特征在于，所述第一外延层具有在5微米到20微米的范围内的厚度，所述第二外延层具有在3微米到6微米的范围内的厚度，且所述第三外延层具有在4微米到8微米的范围内的厚度。
15.一种制造半导体装置的方法，其特征在于，所述方法包括：
在基底半导体层上方形成第一导电类型的第一外延层；
在所述第一外延层中形成电浮动的第一埋区，其中所述第一埋区具有与所述第一导电类型相反的第二导电类型；
在所述第一外延层上方形成所述第一导电类型的第二外延层，其中所述第二外延层的表面对应于半导体衬底的第一表面；
在所述半导体衬底的所述第一表面上方形成栅极结构；
在所述第二外延层中形成源极区和漏极区；以及
在所述半导体衬底中形成所述第二导电类型的漂移区，所述漂移区从所述漏极区横向延伸到所述栅极结构的第一侧，其中具有第一导电类型的第二外延层的第一部分存在于所述第一埋区与所述漂移区之间，且所述第一埋区与所述漂移区垂直对齐；
在半导体衬底中的所述第一表面处形成源极区，其中所述源极区从所述栅极结构的第二侧横向延伸，所述第二侧与所述第一侧相对；以及
形成通过所述半导体衬底的导电路径从而将所述源极区电耦合到所述半导体衬底的与所述第一表面相对的第二表面。
16.根据权利要求15所述的方法，其特征在于，所述形成所述第一埋区包括：
遮蔽所述第一外延层的至少一部分；
在所述第一外延层的至少未遮蔽部分中植入具有所述第二导电类型的掺杂剂，所述未遮蔽部分的至少一部分与所述漏极区垂直对齐；
执行热处理；以及
在所述第一外延层上方形成所述第二外延层。
17. 根据权利要求15所述的方法，其特征在于，进一步包括：
在所述基底半导体层与所述第一外延层之间形成所述第一导电类型的第三外延层；以及
在所述第三外延层中形成第二埋区，其中所述第二埋区具有所述第二导电类型，具有所述第一导电类型的所述第一外延层的第一部分存在于所述第一埋区与所述第二埋区之间，且所述第二埋区与所述第一埋区和所述漂移区垂直对齐。
18.根据权利要求15所述的方法，其特征在于，进一步包括：
在所述半导体衬底中所述栅极结构下方形成阱区，所述阱区被配置成在所述半导体装置的工作期间在所述源极区与所述漂移区之间形成沟道。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3144974B1 (en) * 2015-09-18 2022-01-26 Ampleon Netherlands B.V. Semiconductor device
US10593796B2 (en) * 2017-12-13 2020-03-17 Nxp Usa, Inc. Lateral insulated-gate bipolar transistor and method therefor
US20190393339A1 (en) * 2018-06-26 2019-12-26 Vanguard International Semiconductor Corporation High-voltage semiconductor devices and methods for manufacturing the same
US20200013880A1 (en) * 2018-07-09 2020-01-09 Silterra Malaysia Sdn. Bhd. Integrated circuit device with faraday shield
CN111986998B (zh) * 2020-09-18 2023-03-14 上海华虹宏力半导体制造有限公司 Ldmos器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825531B1 (en) * 2003-07-11 2004-11-30 Micrel, Incorporated Lateral DMOS transistor with a self-aligned drain region
CN1691351A (zh) * 2004-04-21 2005-11-02 三菱电机株式会社 电介质分离型半导体装置
CN201766079U (zh) * 2010-06-11 2011-03-16 东南大学 带浮置埋层的碳化硅高压n型金属氧化物半导体管
CN103745996A (zh) * 2013-12-31 2014-04-23 上海新傲科技股份有限公司 带有部分绝缘埋层的横向功率器件及制作方法
CN104124274A (zh) * 2014-01-14 2014-10-29 西安后羿半导体科技有限公司 超结横向双扩散金属氧化物半导体场效应管及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5460986A (en) 1994-08-29 1995-10-24 Motorola, Inc. Process for making a power MOSFET device and structure
US6573562B2 (en) * 2001-10-31 2003-06-03 Motorola, Inc. Semiconductor component and method of operation
DE10310552B4 (de) 2003-03-11 2014-01-23 Infineon Technologies Ag Feldeffekttransistor und Halbleiterchip mit diesem Feldeffekttransistor
JP5410012B2 (ja) * 2007-09-28 2014-02-05 ローム株式会社 半導体装置
JP4595002B2 (ja) 2008-07-09 2010-12-08 株式会社東芝 半導体装置
GB0817831D0 (en) * 2008-09-30 2008-11-05 Cambridge Silicon Radio Ltd Improved packaging technology
US8716792B2 (en) 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
US7898026B2 (en) 2009-03-23 2011-03-01 Force Mos Technology Co., Ltd. LDMOS with double LDD and trenched drain
US8330220B2 (en) 2010-04-29 2012-12-11 Freescale Semiconductor, Inc. LDMOS with enhanced safe operating area (SOA) and method therefor
US8680615B2 (en) * 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US8592274B2 (en) 2012-03-27 2013-11-26 Alpha And Omega Semiconductor Incorporated LDMOS with accumulation enhancement implant
US9269806B2 (en) * 2013-10-03 2016-02-23 Macronix International Co., Ltd. Semiconductor device and method of fabricating same
US20160035822A1 (en) 2014-07-30 2016-02-04 Freescale Semiconductor, Inc. High Voltage Semiconductor Devices and Methods for their Fabrication
US9437693B2 (en) 2014-12-17 2016-09-06 Freescale Semiconductor, Inc. Device having a shield plate dopant region and method of manufacturing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825531B1 (en) * 2003-07-11 2004-11-30 Micrel, Incorporated Lateral DMOS transistor with a self-aligned drain region
CN1691351A (zh) * 2004-04-21 2005-11-02 三菱电机株式会社 电介质分离型半导体装置
CN201766079U (zh) * 2010-06-11 2011-03-16 东南大学 带浮置埋层的碳化硅高压n型金属氧化物半导体管
CN103745996A (zh) * 2013-12-31 2014-04-23 上海新傲科技股份有限公司 带有部分绝缘埋层的横向功率器件及制作方法
CN104124274A (zh) * 2014-01-14 2014-10-29 西安后羿半导体科技有限公司 超结横向双扩散金属氧化物半导体场效应管及其制作方法

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