JP5848680B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
図1を用い、第1の実施形態に係る半導体装置SM1について説明する。図1は、第1の実施形態に係る半導体装置SM1の構成を示す断面図である。この半導体装置SM1は、以下の構成を備えている。半導体基板SB1の少なくとも一面側には、窒化物半導体からなる窒化物半導体層NS1を有している。不純物領域(ソース領域SR1およびドレイン領域DR1など)は、窒化物半導体層NS1の一面側に設けられており、第1導電型の不純物を含んでいる。また、非晶質の非晶質領域(第1の非晶質領域FA1および第2の非晶質領域SA1)は、不純物領域の一部であり、不純物領域の表層に位置している。また、金属層(ソース電極SE1およびドレイン電極DE1)は、非晶質領域(第1の非晶質領域FA1および第2の非晶質領域SA1)に接している。以下、詳細を説明する。
非晶質領域の深さは、たとえば不純物領域を形成する際のイオン注入条件により制御することができる。このイオン注入条件とは、たとえばイオン注入エネルギー、またはドーズ量である。
このアニール工程では、ソース領域SR1およびドレイン領域DR1の表層に、それぞれ、第1の非晶質領域FA1および第2の非晶質領域SA1が形成される。
ここでは、当該アニール処理を、たとえば、RTA(Rapid Thermal Annealing)などにより行う。なお、図中の点線は、ランプ加熱の赤外線を模式的に表している。
ソース電極SE1のうち、ソース開口部SO1内に位置する部分がソースコンタクトSC1となり、層間絶縁層II1上に位置する部分がソース配線SI1となる。また、ドレイン電極DE1のうち、ドレイン開口部DO1内に位置する部分がドレインコンタクトDC1となり、層間絶縁層II1上に位置する部分がドレイン配線DI1となる。
図6は、第2の実施形態に係る半導体装置SM2の構成を示す断面図である。第2の実施形態に係る半導体装置SM2は、窒化物半導体層NS1が互いにバンドギャップの異なる第1半導体層FS1および第2半導体層SS1を備えている点を除いて、第1の実施形態に係る半導体装置SM1と同様の構成を有する。以下、詳細を説明する。
この第2半導体層SS1は、ノンドープであっても、不純物がドーピングされていてもよい。また、AlGaNである第2半導体層SS1の厚さは、たとえば1nm以上50nmであり、好ましくは10nm以上40nm以下であり、さらに好ましくは15nm以上40nm以下である。これにより、容易にヘテロ界面を形成することができる。したがって、GaNである第1半導体層FS1に二次元電子ガスを励起することができる。
図7は、第3の実施形態に係る半導体装置SM3の構成を示す断面図である。第3の実施形態に係る半導体装置SM3は、さらにドリフト領域DF1が形成されている点を除いて、第2の実施形態に係る半導体装置SM2と同様の構成を有する。以下、詳細を説明する。
他の構成は、第2の実施形態と同様である。
また、第3の実施形態によれば、ドリフト領域DF1が設けられている。ここで、第2の実施形態のように、第1半導体層FS1のうち第2半導体層SS1との界面付近に二次元電子ガスが励起されている場合、閾値電圧が低くなる傾向にある。閾値電圧を高くするためには、たとえばAlGaNである第2半導体層SS1のうちAlの組成比を下げることが考えられる。しかしながら、第2半導体層SS1におけるAlの組成比を下げた場合、二次元電子ガスにおける電子濃度が減少し、寄生抵抗が増大してしまう可能性がある。そこで、第3の実施形態のように、ドリフト領域DF1が設けられていることにより、閾値電圧を高めるとともに、低損失な半導体装置SM3を提供することができる。
図8は、第4の実施形態に係る半導体装置SM4を示す断面図である。第4の実施形態に係る半導体装置SM4は、非晶質領域に接する金属層の構成を除いて、第2の実施形態に係る半導体装置SM2と同様の構成を有する。以下、詳細に説明する。
このように、金属層の一部が非晶質領域に設けられた凹部RC1内に位置することにより、金属層と非晶質領域との接触面積が増大する。このため、ソース領域SR1およびドレイン領域DR1におけるコンタクト抵抗の低減を図ることが可能となる。
非晶質領域は、たとえば第2半導体層SS1および第1半導体層FS1に亘って形成されている。すなわち、非晶質領域の下端は、第1半導体層FS1中に位置することとなる。
このように、ソース電極SE1およびドレイン電極DE1は、第2半導体層SS1を介さずに、第1半導体層FS1に接続される。このため、第2半導体層SS1に含有されるAlの影響に起因して接触抵抗や拡散層中の抵抗が増大してしまうことを抑制できる。また、Gaに対するAlの組成比を十分に高くして、二次元電子ガス中の電子濃度を高くすることができる。これにより、低損失な素子を実現することが可能となる。
また、このようにコンタクト抵抗を低減することにより、コンタクト径を小さくし、トランジスタの微細化を図ることができる。したがって、微細な構造を有する低耐圧品として、半導体装置SM4を形成することが可能となる。本実施形態において、半導体装置SM4が低耐圧品である場合には、ソース領域SR1とドレイン領域DR1の間隔は、たとえば0.2μm以上5μm以下とすることができる。
図9(a)に示すように、凹部RC1は、たとえば一の方向に延伸する溝状に設けられる。本実施形態において、ソース領域SR1の凹部RC1およびドレイン領域の凹部RC1は、たとえばゲート電極GE1の延伸方向と同一方向に延伸する溝状に形成される。この場合、ソースコンタクトSC1を埋め込むソース開口部SO1およびドレインコンタクトDC1を埋め込むドレイン開口部DO1についても、たとえばゲート電極GE1の延伸方向と同一方向に延伸する溝状に形成される。
また、図9(c)に示すように、凹部RC1は、ソース領域SR1とドレイン領域DR1のそれぞれにおいて、非晶質領域の表面に一つのみ形成されていてもよい。
本実施形態に係る半導体装置SM4の製造方法は、金属層を形成する工程の前において、非晶質領域の表面に凹部RC1を形成する工程を備える点を除いて、第2の実施形態に係る半導体装置SM2の製造方法と同様である。
このように、本実施形態では、工程数を増やすことなく、凹部RC1を形成することができる。このため、製造工程が煩雑になることを回避しつつ、コンタクト抵抗の低減を図ることが可能となる。
なお、ソース開口部SO1およびドレイン開口部DO1の形成は、たとえばRIE(Reactive Ion Etching)により行われる。
ソースフィールドプレート電極SF1は、一端が平面視でゲート電極GE1とドレイン電極DE1との間に位置するように設けられる。このようにソースフィールドプレート電極SF1を形成することにより、ゲート電極GE1のドレイン側端部に集中する電界を緩和することができる。このため、素子の高耐圧化を図ることが可能となる。
なお、ソースフィールドプレート電極SF1下に位置する絶縁膜は、単層膜であってもよく、3層以上の積層膜であってもよい。たとえば、ソースフィールドプレート電極SF1下に位置する絶縁膜は、層間絶縁膜II1のみであってもよい。この場合、ゲート電極GE1周辺のゲート絶縁膜GI1は、たとえばエッチング除去されることとなる。
なお、ソースフィールドプレート電極SF1は、たとえばソース電極SE1を形成する工程において、ソース配線SI1のドレイン側端部が平面視でゲート電極GE1とドレイン電極DE1の間に位置するよう、ソース電極SE1を形成することにより得られる。
ドレイン耐圧が600V程度であり、ドリフト長が10μm程度の半導体装置SM4においては、ソースフィールドプレート電極長は、たとえば0.5μm以上5μm以下である。また、この場合、ソースフィールドプレート絶縁膜厚は、たとえば0.2μm以上1μm以下である。
また、本実施形態によれば、金属層の一部が非晶質領域に設けられた凹部RC1内に位置する。これにより、ソース領域よびドレイン領域におけるコンタクト抵抗の低減を図ることが可能となる。
図12は、第5の実施形態に係る半導体装置SM5の構成を示す断面図である。第5の実施形態に係る半導体装置SM5は、ゲートフィールドプレート電極GF1を備えている点を除いて、第4の実施形態に係る半導体装置SM4と同様の構成を有する。
以下、詳細に説明する。
本実施形態においては、ゲートフィールドプレート電極GF1は、たとえばゲート電極GE1と一体として形成される。ゲート電極GE1のうちドレイン側へ延びた端部が、ゲートフィールドプレート電極GF1を構成することとなる。
ドレイン耐圧が600V程度であり、ドリフト長が10μm程度の半導体装置SM5においては、ゲートフィールドプレート電極長は、たとえば0.1μm以上3μm以下である。また、この場合、ゲートフィールドプレート絶縁膜厚は、たとえば0.05μm以上0.4μm以下である。
第2半導体層SS1のうちチャネル領域CR1上に位置する部分の膜厚は、半導体素子のしきい値電圧により適宜設計することができる。当該膜厚は、たとえば1nm以上40nm以下であり、好ましくは1nm以上10nm以下である。
なお、本実施形態において、半導体装置SM5は、パッシベーション膜PA1を有していなくともよい。
また、ゲート電極GE1の一部は、たとえば凹部RC2上に形成される。この場合、ゲート電極GE1のうち凹部RC2と重ならず、かつドレイン側に位置する端部が、ゲートフィールドプレート電極GF1を構成することとなる。
パッシベーション膜PA1は、たとえばプラズマCVD法によりSiO2膜またはSi3N4膜を成膜することにより形成される。なお、パッシベーション膜PA1を形成する前に、第2半導体層SS1の表面を硫酸過水溶液で洗浄してもよい。
凹部RC2は、たとえばレジスト膜をマスクとしたドライエッチングにより形成される。本実施形態では、パッシベーション膜PA1上に形成されたレジスト膜をマスクとして、パッシベーション膜PA1および第2半導体層SS1をドライエッチングすることにより、凹部RC2が形成されることとなる。
なお、当該エッチング工程では、チャネル領域CR1上に位置する第2半導体層SS1の表面が露出すればよく、凹部RC2を形成せずともよい。
次に、図14(b)に示すように、ゲート絶縁膜GI1上にゲート電極GE1を形成する。ゲート電極GE1は、ドレイン側の端部が平面視でチャネル領域CR1の外側に位置するように設けられる。これにより、チャネル寄生抵抗を低減することが可能となる。
ドレイン耐圧が600V程度であり、ドリフト長が7μm程度の半導体装置SM5においては、ソースフィールドプレート電極長は、たとえば1μm以上4μm以下である。また、ソースフィールドプレート絶縁膜厚は、たとえば0.5μm以上1μm以下である。ゲートフィールドプレート電極長は、たとえば0.1μm以上1μm以下である。また、この場合、ゲートフィールドプレート絶縁膜厚は、たとえば0.05μm以上0.4μm以下である。
また、本実施形態に係る半導体装置SM5には、凹部RC2が設けられている。このため、チャネル領域CR1上に位置する第2半導体層SS1が薄膜化されることとなる。したがって、半導体素子のしきい値電圧を高めることができる。
図16は、第6の実施形態に係る半導体装置SM6の構成を示す断面図である。本実施形態に係る半導体装置SM6は、ドリフト領域DF1を備えている点を除いて、第4の実施形態と同様の構成を有している。
図16に示すドリフト領域DF1は、たとえば第3の実施形態に係る半導体装置SM3を構成するドリフト領域DF1と同様の構成を有している。
また、ドリフト領域DF1が設けられていることにより、閾値電圧を高めるとともに、低損失な半導体装置を提供することができる。
図18は、第7の実施形態に係る半導体装置SM7の構成を示す断面図である。本実施形態に係る半導体装置SM7は、凹部RC2の構成を除いて、第5の実施形態に係る半導体装置SM5と同様の構成を有する。
以下、詳細に説明する。
なお、第1半導体層FA1にp型不純物となるII族元素を添加することもできる。これにより、半導体素子のしきい値電圧をさらに高めることができる。II族元素としては、たとえばMgを用いることができる。また、第1半導体層FA1中におけるp型不純物濃度は、たとえば1×1015cm−3以上1×1019cm−3以下である、好ましくは1×1017cm−3以上5×1018cm−3以下である。
なお、本実施形態において、ゲート電極GE1は、少なくとも一部がRC2内に位置するよう、窒化物半導体層NS1上に形成される。
凹部RC1および凹部RC2は、たとえば第2半導体層SA1を貫通して第1半導体層FA1に至るように形成される。
その後の工程は、第5の実施形態に係る半導体装置SM5の製造方法と同様に行うことができる。これにより、半導体装置SM7が得られる。
また、本実施形態によれば、ゲート電極GE1下に、第2半導体層SS1を貫通して第1半導体層FA1に至るように、凹部RC2が形成されている。このため、ノーマリーオフ型の半導体素子を実現することが可能となる。
(1)半導体装置の製造方法は、少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板に、第1導電型の不純物を注入して、非晶質の不純物領域を形成する工程と、前記半導体基板をアニール処理する工程と、前記不純物領域のうち非晶質の非晶質領域と接するように、金属層を形成する工程と、を備える。
(2)(1)の半導体装置の製造方法において、前記不純物領域を形成する前記工程において、前記窒化物半導体層に第1の前記不純物領域であるソース領域を形成するとともに、前記窒化物半導体層のうち平面視で前記ソース領域から離間した位置に第2の前記不純物領域であるドレイン領域を形成し、少なくとも前記窒化物半導体層のうち平面視で前記ソース領域および前記ドレイン領域に挟まれた領域であるチャネル領域上に、ゲート絶縁層を形成する工程と、前記ゲート絶縁層上に接するように、ゲート電極を形成する工程と、をさらに備える。
(3)(1)または(2)の半導体装置の製造方法において、前記半導体基板は、Si基板を備え、前記窒化物半導体層は、前記Si基板上に設けられている。
(4)(1)〜(3)のいずれかの半導体装置の製造方法において、前記半導体基板の直径は6inch以上である。
(5)(1)〜(4)のいずれかの半導体装置の製造方法において、前記窒化物半導体は、GaNにより構成される第1半導体層と、前記第1半導体層上に設けられ、かつAlGaNにより構成される第2半導体層と、からなり、前記金属層を形成する前記工程の前において、前記窒化物半導体層の表面に第1凹部を形成する工程を備え、前記金属層を形成する前記工程は、前記金属層の一部が前記第1凹部内に位置するよう前記金属層を形成する。
(6)(5)の半導体装置の製造方法において、前記第1凹部を形成する前記工程は、前記不純物領域を形成する前記工程の前に行われる。
(7)(5)の半導体装置の製造方法において、前記第1凹部を形成する前記工程において、前記窒化物半導体層の表面であって前記第1凹部と離間する位置に、前記第1凹部と同時に第2凹部が形成され、少なくとも一部が前記第2凹部内に位置するよう、前記窒化物半導体層上にゲート電極を形成する工程をさらに備える。
(8)(5)の半導体装置の製造方法において、前記半導体基板をアニール処理する前記工程の後であって前記金属層を形成する前記工程の前において、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記金属層を埋め込むための開口を形成する工程と、をさらに備え、前記第1凹部は、前記開口を形成する前記工程において、前記開口とともに形成される。
SB1 半導体基板
FD1 下地基板
NS1 窒化物半導体層
FS1 第1半導体層
SS1 第2半導体層
SR1 ソース領域
DR1 ドレイン領域
CR1 チャネル領域
DF1 ドリフト領域
GI1 ゲート絶縁層
PF1 保護層
FA1 第1の非晶質領域
SA1 第2の非晶質領域
GE1 ゲート電極
SO1 ソース開口部
SE1 ソース電極
SI1 ソース配線
SC1 ソースコンタクト
DO1 ドレイン開口部
DE1 ドレイン電極
DI1 ドレイン配線
DC1 ドレインコンタクトDC1
II1 層間絶縁層
PR1 フォトレジスト層
RC1、RC2 凹部
SF1 ソースフィールドプレート電極
GF1 ゲートフィールドプレート電極
PA1 パッシベーション膜
Claims (20)
- 少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板と、
前記窒化物半導体層のうち前記一面側に設けられた第1導電型の不純物を含む不純物領域と、
当該不純物領域の一部であり、前記不純物領域の表層に位置する非晶質の非晶質領域と、
前記非晶質領域に接する金属層と、
を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記非晶質領域は、結晶欠陥を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記非晶質領域と前記金属層とはオーミック接触している半導体装置。 - 請求項1に記載の半導体装置において、
前記非晶質領域は、グレインサイズが10nm以下の微結晶領域を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記窒化物半導体層に設けられ、第1の前記不純物領域であるソース領域と、
前記窒化物半導体層に設けられ、平面視で前記ソース領域から離間して設けられており、第2の前記不純物領域であるドレイン領域と、
前記窒化物半導体層のうち、平面視で前記ソース領域および前記ドレイン領域に挟まれた領域であるチャネル領域と、
少なくとも前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接するゲート電極と、
を備え、
前記ソース領域および前記ドレイン領域の表層には、それぞれ、第1の前記非晶質領域および第2の前記非晶質領域が形成されている半導体装置。 - 請求項5に記載の半導体装置において、
前記窒化物半導体層に設けられ、平面視で前記ソース領域から前記チャネル領域を挟んで離間して設けられ、前記ドレイン領域のうち前記ソース領域側に接しており、前記ソース領域および前記ドレイン領域より低濃度の第3の前記不純物領域であるドリフト領域をさらに備える半導体装置。 - 請求項5に記載の半導体装置において、
前記窒化物半導体層は、
第1半導体層と、
前記第1半導体層上に設けられ、前記一面側に位置し、前記第1半導体層よりもバンドギャップの大きい第2半導体層と、
を備える半導体装置。 - 請求項7に記載の半導体装置において、
前記第1半導体層はGaNであり、
前記第2半導体層はAlGaNである半導体装置。 - 請求項8に記載の半導体装置において、
前記非晶質領域の表面には、第1凹部が形成されており、
前記金属層の一部は、前記第1凹部内に位置している半導体装置。 - 請求項9に記載の半導体装置において、
前記非晶質領域は、前記第2半導体層および前記第1半導体層に亘って形成されており、
前記第1凹部は、前記第2半導体層を貫通して前記第1半導体層に至る半導体装置。 - 請求項9に記載の半導体装置において、
前記窒化物半導体層の表面のうち前記ゲート電極下に位置する部分には、前記第2半導体層を貫通して前記第1半導体層に至る第2凹部が形成されており、
前記第1凹部の深さと前記第2凹部の深さは、互いに等しい半導体装置。 - 請求項5に記載の半導体装置において、
前記ゲート電極のうち、前記ソース領域から前記ドレイン領域に向かう方向の長さは、5nm以上500nm以下である半導体装置。 - 請求項1に記載の半導体装置において、
前記窒化物半導体層は、深さ方向に不純物濃度が増加するように、前記第1導電型と反対の第2導電型の不純物を含む半導体装置。 - 請求項13に記載の半導体装置において、
前記窒化物半導体層のうち、少なくとも前記一面側の前記第2導電型の不純物濃度は、5×1018atoms/cm3以下である半導体装置。 - 請求項1に記載の半導体装置において、
前記金属層は、Ti、Al、Mo、W、Ru、AuまたはVのうち少なくとも一つ以上の材料、またはこれらを含む窒化物を含む単層膜または積層膜である半導体装置。 - 請求項1に記載の半導体装置において、
前記非晶質領域の深さは15nm以上300nm以下である半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板は、Si基板を備え、
前記窒化物半導体層は、前記Si基板上に設けられている半導体装置。 - 少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板に、第1導電型の不純物を注入して、非晶質の不純物領域を形成する工程と、
前記不純物領域の一部に非晶質の非晶質領域が残存する条件により、前記半導体基板をアニール処理する工程と、
前記不純物領域のうち前記非晶質領域と接するように、金属層を形成する工程と、
を備える半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法において、
前記半導体基板をアニール処理する前記工程において、
1000℃以上1300℃未満の温度で前記アニール処理を行う半導体装置の製造方法。 - 請求項18に記載の半導体装置の製造方法において、
前記不純物領域を形成する前記工程において、
1keV以上100keV未満の加速電圧で前記不純物を注入する半導体装置の製造方法。
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