JP2019121785A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
特許文献1に係る半導体装置は、i−GaN層(電子走行層)を含む。i−GaN層の上には、AlNスペーサ層(電子供給層)が形成されている。AlNスペーサ層の上には、InAlNバリア層が形成されている。InAlNバリア層およびAlNスペーサ層には、i−GaN層を露出させるリセスが形成されている。リセスには、ゲート絶縁層を挟んでゲート電極が埋め込まれている。
本発明の一実施形態は、チャネル抵抗の増加を抑制し、ゲート閾値電圧を増加できる半導体装置およびその製造方法を提供する。
電子走行層の上にトップバリア層が形成された構造では、電子走行層およびトップバリア層の間に生じる圧電分極によってゲート閾値電圧が低下する方向の効果が働く。そこで、この半導体装置では、AlXGa(1−X)N(0<X≦1)を含むバックバリア層の上に電子走行層を形成している。
本発明の一実施形態は、AlXGa(1−X)N(0<X≦1)を含むバックバリア層の上に、AlaInbGa(1−a−b)N(0≦a+b≦1)を含む電子走行層を形成する工程と、前記電子走行層の上に、前記電子走行層との間の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも大きくなるように、AlYGa(1−Y)N(0<Y≦1)を含むトップバリア層を形成する工程と、前記トップバリア層の上に、前記トップバリア層および前記電子走行層の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも小さくなるように、AlZGa(1−Z)N(0<Z≦1)を含む電子供給層を形成する工程と、前記電子供給層の一部を酸化して酸化物を形成し、前記酸化物を除去することによって、前記電子供給層に前記トップバリア層を露出させる開口を形成し、前記トップバリア層および前記電子走行層の間の界面において前記開口と対向する領域の伝導帯エネルギ準位を、フェルミエネルギ準位よりも大きくする工程と、前記トップバリア層において前記電子供給層の前記開口から露出する部分の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法を提供する。
電子走行層の上にトップバリア層が形成された構造では、電子走行層およびトップバリア層の間に生じる圧電分極によってゲート閾値電圧が低下する方向の効果が働く。そこで、この製造方法では、AlXGa(1−X)N(0<X≦1)を含むバックバリア層の上に電子走行層を形成している。
図1は、本発明の第1実施形態に係る半導体装置1を示す断面図である。
半導体装置1は、III族窒化物半導体を含むHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)を備えた基本形態を有している。
図1を参照して、半導体装置1は、基板2を含む。基板2は、Si基板、SiC基板、サファイア基板、GaN基板等であってもよい。基板2は、この形態では、Si基板からなる。基板2は、一方側の第1主面3および他方側の第2主面4を含む。
バッファ層6は、単一のバッファ層6からなる単層構造を有していてもよい。バッファ層6は、この形態では、複数(2つ以上)のバッファ層が積層された積層構造を有している。複数のバッファ層は、Al組成比が積層方向に向けて漸減する順序で核形成層5の上に積層されていてもよい。
ダブルヘテロ積層構造7は、バッファ層6の上からこの順に積層されたバックバリア層11、電子走行層12およびトップバリア層13を含む積層構造を有している。バックバリア層11は、AlXGa(1−X)N(0<X≦1)を含む。Al組成比Xは1未満(X<1)であってもよい。バックバリア層11の厚さは、2nm以上2000nm以下(たとえば1000nm程度)であってもよい。
Al組成比Xは、0.01以上0.1以下であってもよい。Al組成比Xは、0.1以上0.2以下であってもよい。Al組成比Xは、0.2以上0.3以下であってもよい。バックバリア層11の厚みは、Al組成比Xに応じて変動するため、一義的に定まらない。
トップバリア層13は、AlYGa(1−Y)N(0<Y≦1)を含む。Al組成比Yは1未満(Y<1)であってもよい。トップバリア層13のa軸格子定数は、電子走行層12のa軸格子定数(=3.189Å)よりも小さい。トップバリア層13の厚さおよびAl組成比Yは、図2のグラフに基づいて定められてもよい。
図2には、複数のプロット点を結ぶ曲線Lが示されている。曲線Lは、トップバリア層13の厚さおよびAl組成比Yの関係を示している。縦軸および横軸によって形成された座標平面は、曲線Lによって上側領域RUおよび下側領域RLに分割されている。
下側領域RLは、ダブルヘテロ積層構造7の上に電子供給層8が形成されていない状態で、電子走行層12およびトップバリア層13の間の領域に二次元電子ガス領域14(後述する)が形成されない領域である。
曲線Lを参照して、トップバリア層13の厚さは、0.5nm以上50nm以下であってもよい。また、トップバリア層13のAl組成比Yは、0.05以上0.3以下であってもよい。トップバリア層13の厚さが1.0nm以上であれば、トップバリア層13側への二次元電子ガス領域14(後述する)の波動関数の浸み出しの影響を良好に保つことができる。
電子供給層8のa軸格子定数は、バックバリア層11、電子走行層12およびトップバリア層13のa軸格子定数よりも小さい。電子供給層8の厚さは、1nm以上5nm以下(たとえば2nm程度)であってもよい。電子供給層8には、トップバリア層13を露出させる開口15が形成されている。
電子走行層12およびトップバリア層13の間の界面の伝導帯エネルギ準位ECは、電子供給層8によって調節されている。より具体的には、電子走行層12およびトップバリア層13の間の界面における電子供給層8と対向する領域の伝導帯エネルギ準位ECは、定常状態においてフェルミエネルギ準位EFよりも小さい(EC<EF)。したがって、定常状態では、電子走行層12の表層部において電子供給層8と対向する領域に、二次元電子ガス領域14が形成される。
平坦化層22は、電子供給層8を被覆している。平坦化層22は、電子供給層8の上において、平坦性を向上させるために形成されている。平坦化層22は、GaNを含んでいてもよい。平坦化層22の厚さは、1nm以上5nm以下(たとえば2nm程度)であってもよい。
スペーサ層24は、パッシベーション層23を被覆している。スペーサ層24の厚さは、平坦化層22の厚さおよびパッシベーション層23の厚さよりも大きい。スペーサ層24は、後述するゲート電極層32を電子供給層8からの離間させるために形成されている。スペーサ層24は、SiO2を含んでいてもよい。スペーサ層24の厚さは、10nm以上100nm以下(たとえば70nm程度)であってもよい。
ゲートコンタクト孔26は、断面視において、開口面積が底面積よりも大きいテーパ形状に形成されている。ゲートコンタクト孔26の開口エッジ部は、ゲートコンタクト孔26内に向かう湾曲面を有していてもよい。
酸化物絶縁材料は、SiO2、SiON、Al2O3、HfSiOまたはHfO2のうちの少なくとも1種を含む。ゲート絶縁層31は、SiO2層、SiON層、Al2O3層、HfSiO層またはHfO2層からなる単層構造を有していてもよい。ゲート絶縁層31は、SiO2層、SiON層、Al2O3層、HfSiO層またはHfO2層のうちの少なくとも1種を含む積層構造を有していてもよい。
ゲート絶縁層31の上にはゲート電極層32が形成されている。ゲート電極層32は、耐圧保持絶縁層21の上からゲートコンタクト孔26に入り込んでいる。ゲート電極層32は、耐圧保持絶縁層21を被覆し、耐圧保持絶縁層21を挟んで電子供給層8と対向する被覆部を有している。
ゲート電極層32においてゲート絶縁層31の第1領域を挟んでゲートコンタクト孔26の側壁と対向する部分の静電容量は、ゲート電極層32においてゲート絶縁層31の第2領域を挟んでトップバリア層13と対向する部分の静電容量よりも小さい。これにより、スイッチングノイズの低減を図ることができる。
ソースコンタクト孔34は、ドレインコンタクト孔33とは異なる領域において、ゲート絶縁層31において電子供給層8と対向する領域に形成されている。ソースコンタクト孔34は、ゲート絶縁層31および耐圧保持絶縁層21を貫通し、電子供給層8を露出させている。
所定のゲート閾値電圧Vth以上のゲート電圧が、ゲート電極層32に印加された場合、電子走行層12の表層部においてゲート電極層32の直下の領域では、伝導帯エネルギ準位ECが、フェルミエネルギ準位EFよりも小さくなる(EC<EF)。これにより、二次元電子ガス領域14が、電子走行層12の表層部においてゲート電極層32の直下の領域に形成され、ドレイン電極35およびソース電極36の間に電流が流れる。
この場合、二次元電子ガス領域14は、電子走行層12の表層部においてゲート電極層32の直下の領域に形成されない。したがって、ドレイン電極35およびソース電極36の間に電流は流れない。このようにして、半導体装置1では、ノーマリオフ動作が実現されている。
第3棒グラフL3は、半導体装置1において、電子走行層12の厚さを50nmに設定し、バックバリア層11に係るAlXGa(1−X)NのAl組成比Xを0.03に設定した場合の第3ゲート閾値電圧Vth3を示している。
第5棒グラフL5は、半導体装置1において、電子走行層12の厚さを50nmに設定し、バックバリア層11に係るAlXGa(1−X)NのAl組成比Xを0.06に設定した場合の第5ゲート閾値電圧Vth5を示している。
また、第2棒グラフL2および第3棒グラフL3、ならびに、第4棒グラフL4および第5棒グラフL5を参照して、Al組成比Xが同じ場合であっても、電子走行層12の厚さが小さい程、ゲート閾値電圧Vthが増加(正方向にシフト)することが分かった。
以上、半導体装置1によれば、電子走行層12の上にトップバリア層13が形成されている。このトップバリア層13により、電子走行層12が、外気に暴露されることを回避できるから、電子走行層12の酸化を抑制できる。その結果、チャネル抵抗の増加を抑制できる。
このバックバリア層11によれば、バックバリア層11および電子走行層12の間に生じる圧電分極によって、電子走行層12におけるバックバリア層11側のエネルギバンドを高エネルギ側にシフトさせることができる。これにより、キャリア移動度を向上できると同時に、図3に示されるように、ゲート閾値電圧Vthを増加させることができる。
図4Aを参照して、まず、第1主面3および第2主面4を有する基板2が用意される。基板2は、この形態では、Si基板である。
次に、図4Bを参照して、核形成層5、バッファ層6、ダブルヘテロ積層構造7および電子供給層8が、基板2の第1主面3の上にこの順に形成される。核形成層5、バッファ層6、ダブルヘテロ積層構造7および電子供給層8は、エピタキシャル成長法によってそれぞれ形成される。
バッファ層6の形成工程は、この形態では、第1バッファ層9および第2バッファ層10を、核形成層5の上からこの順に形成する工程を含む。第1バッファ層9は、核形成層5の上からAlαGa(1−α)Nをエピタキシャル成長することによって形成される。第2バッファ層10は、第1バッファ層9の上からAlβGa(1−β)Nをエピタキシャル成長することによって形成される。
バックバリア層11は、バッファ層6の上からAlXGa(1−X)Nをエピタキシャル成長することによって形成される。電子走行層12は、バックバリア層11の上から、AlaInbGa(1−a−b)N(この形態では、GaN)をエピタキシャル成長することによって形成される。
電子供給層8は、電子走行層12の上からAlZGa(1−Z)N(この形態ではAlN)をエピタキシャル成長することによって形成される。電子供給層8は、電子走行層12およびトップバリア層13の界面の伝導帯エネルギ準位ECが、フェルミエネルギ準位EFよりも小さく(EC<EF)なるようにトップバリア層13の上に形成される。
平坦化層22は、電子走行層12の上からGaNをエピタキシャル成長することによって形成される。パッシベーション層23は、CVD法によって形成されてもよい。パッシベーション層23は、SiNを含んでいてもよい。スペーサ層24は、CVD法によって形成されてもよい。スペーサ層24は、SiO2を含んでいてもよい。
次に、耐圧保持絶縁層21の不要な部分が除去される。耐圧保持絶縁層21の不要な部分は、マスク41を介するエッチング法によって除去されてもよい。これにより、耐圧保持絶縁層21に、電子供給層8を露出させる貫通孔25が形成される。貫通孔25が形成された後、マスク41は除去される。
酸化処理法は、プラズマ酸化処理法であってもよい。プラズマ酸化処理法は、酸素ガス雰囲気中で、電子供給層8において貫通孔25から露出する部分が全て酸化するまで行われる。処理温度は、100℃以上900℃以下であってもよい。処理時間は、1時間以上15時間以下であってもよい。酸素ガス中の酸素濃度は、30%程度であってもよい。
次に、図4Fを参照して、酸化物43が除去される。これにより、電子供給層8に、耐圧保持絶縁層21の貫通孔25に連通する開口15が形成され、開口15および貫通孔25を含む一つのゲートコンタクト孔26が形成される。
酸化物43は、エッチング法(たとえばウエットエッチング法)によって除去されてもよい。エッチング液は、硫酸および過酸化水素水を含むSPM(Sulfuric Acid Hydrogen Peroxide Mixture)であってもよい。酸化物43は、酸素原子を含み、ガリウム原子を含まない点において、電子供給層8およびトップバリア層13とは異なるエッチング選択比を有している。
さらに、この工程は、電子走行層12がトップバリア層13によって被覆された状態で実施される。したがって、外気に対する電子走行層12の暴露を回避できる。これにより、電子走行層12の酸化を抑制できるから、チャネル抵抗の増加を抑制できる。
次に、図4Iを参照して、所定パターンを有するマスク45が、ゲート絶縁層31の上に形成される。マスク45は、感光性樹脂からなるレジストマスクであってもよい。マスク45は、ドレインコンタクト孔33およびソースコンタクト孔34を形成すべき領域を露出させる開口46を有している。
半導体装置51は、トップバリア層13および電子供給層8の間に介在するキャップ層52をさらに含む。キャップ層52は、トップバリア層13よりも酸化し難い性質を有している。キャップ層52は、より具体的には、Alを含まないIII族窒化物半導体からなる。キャップ層52は、さらに具体的には、GaNからなる。
キャップ層52は、トップバリア層13の形成工程後、電子供給層8の形成工程に先立って、トップバリア層13の上にGaNをエピタキシャル成長することによって形成される。
半導体装置61は、トップバリア層13およびゲート絶縁層31の間に介在するバリア絶縁層62をさらに含む。バリア絶縁層62は、酸化物絶縁材料以外の絶縁材料からなり、トップバリア層13の酸化を抑制する。たとえば、ゲート絶縁層31が酸化物絶縁材料からなる場合、バリア絶縁層62は、ゲート絶縁層31によるトップバリア層13の酸化を抑制する。
これにより、結晶状態のAlNからなる電子供給層8、および、アモルファス状態のAlNからなるバリア絶縁層62が同一平面(トップバリア層13の表面)上に位置している。バリア絶縁層62の厚さは、1nm以上5nm以下(たとえば1.5nm程度)であってもよい。
バリア絶縁層62は、この形態では、ゲート絶縁層31に被覆された状態を保ちながら、ゲートコンタクト孔26の内壁を介して耐圧保持絶縁層21の上に膜状に引き出されている。バリア絶縁層62は、耐圧保持絶縁層21の表面を被覆している。バリア絶縁層62は、この形態では、耐圧保持絶縁層21の表面のほぼ全面を被覆している。
バリア絶縁層62の形成工程は、ゲート絶縁層31の形成工程に先立って実施される。バリア絶縁層62の形成工程では、トップバリア層13において電子供給層8の開口15から露出する部分の上にバリア絶縁層62が形成される。
ゲート絶縁層31の形成工程の後、バリア絶縁層62およびゲート絶縁層31に対して、アニール処理が実施されてもよい。アニール処理は、バリア絶縁層62およびゲート絶縁層31が結晶化しなければ、500℃以上900℃以下の温度で実施されてもよい。
また、バリア絶縁層62によれば、トップバリア層13およびゲート絶縁層31の間の領域におけるGa−O結合の生成を抑制できる。Ga−O結合は、電荷トラップとして機能することで知られている。Ga−O結合の生成を抑制することにより、電荷トラップの経時的な蓄積を抑制できる。これにより、ゲート閾値電圧Vthの不所望な経時的な変動(増加)を抑制できる。
図7は、本発明の第4実施形態に係る半導体装置101を示す断面図である。図8は、図7に示す領域VIIの拡大図である。
図7を参照して、半導体装置101は、基板102を含む。基板102は、Si基板、SiC基板、サファイア基板、GaN基板等であってもよい。基板は、この形態では、Si基板からなる。基板102は、一方側の第1主面103および他方側の第2主面104を含む。
電子供給層107には、電子走行層106を露出させる開口108が形成されている。電子走行層106は、開口108から露出する露出部、および、電子供給層107によって被覆された被覆部を有している。電子走行層106の露出部および被覆部は、一体的に連なる平坦面を形成している。電子走行層106の露出部は、電子走行層106の被覆部に対して基板102に向けて一段窪むように形成されていない。
図7および図8を参照して、電子供給層107の上には、耐圧保持絶縁層110(絶縁層)が形成されている。耐圧保持絶縁層110は、この形態では、電子供給層107の上からこの順に積層された、平坦化層111、パッシベーション層112およびスペーサ層113を含む積層構造を有している。
パッシベーション層112は、平坦化層111を被覆している。パッシベーション層112は、SiNを含んでいてもよい。パッシベーション層112は、電荷のトラップを防ぎ、耐圧保持絶縁層110の絶縁特性を維持する。パッシベーション層112の厚さは、1nm以上40nm以下(たとえば25nm程度)であってもよい。
コンタクト孔115は、断面視において、開口面積が底面積よりも大きいテーパ形状に形成されている。コンタクト孔115の開口エッジ部は、コンタクト孔115内に向かう湾曲面を有している。
バリア絶縁層121の厚さは、電子供給層107の厚さ以下であってもよいし、電子供給層107の厚さ以上であってもよい。バリア絶縁層121の厚さは、1nm以上5nm以下(たとえば1.5nm程度)であってもよい。
バリア絶縁層121は、電子供給層107の開口108において電子供給層107と接している。これにより、結晶状態のAlNからなる電子供給層107、および、アモルファス状態のAlNからなるバリア絶縁層121が同一平面上に位置している。
電子供給層107の開口108においてバリア絶縁層121の上には、ゲート絶縁層122が形成されている。ゲート絶縁層122は、酸化物絶縁材料を含む。ゲート絶縁層122は、アモルファス状態の酸化物絶縁材料を含むことが好ましい。ゲート絶縁層122の厚さは、5nm以上40nm以下(たとえば15nm程度)であってもよい。
ゲート絶縁層122の上には、層間絶縁層123が形成されている。層間絶縁層123は、ゲート絶縁層122の表面のほぼ全面を被覆していてもよい。層間絶縁層123は、単一の絶縁材料層を含む単層構造を有していてもよい。層間絶縁層123は、複数の絶縁材料層が積層された積層構造を有していてもよい。層間絶縁層123は、SiO2層および/またはSiN層を含んでいてもよい。
ドレイン開口125およびソース開口126は、層間絶縁層123において電子供給層107に対向する領域にそれぞれ形成されている。ドレイン開口125およびソース開口126は、層間絶縁層123、ゲート絶縁層122および耐圧保持絶縁層110を貫通し、電子供給層107をそれぞれ露出させている。
ゲート下地層132は、ゲート開口124内に凹状の空間が区画されるように、ゲート開口124の内壁に沿って膜状に形成されている。ゲート埋め込み層133は、ゲート下地層132によって区画された凹状の空間を埋めている。
ドレイン開口125には、ドレイン電極層141が埋め込まれている。ドレイン電極層141は、ドレイン下地層142およびドレイン埋め込み層143を含む積層構造を有している。ドレイン下地層142は、Ti層を含んでいてもよい。ドレイン埋め込み層143は、Al層を含んでいてもよい。
ソース開口126には、ソース電極層151が埋め込まれている。ソース電極層151は、ソース下地層152およびソース埋め込み層153を含む積層構造を有している。ソース下地層152は、Ti層を含んでいてもよい。ソース埋め込み層153は、Al層を含んでいてもよい。
ゲート電極層131およびドレイン電極層141の間の距離は、ゲート電極層131およびソース電極層151の間の距離よりも大きくてもよい。ゲート電極層131およびドレイン電極層141の間の距離は、2μm以上5μm以下(たとえば3.5μm程度)であってもよい。ゲート電極層131およびソース電極層151の間の距離は、0.5μm以上2.0μm以下(たとえば1.0μm程度)であってもよい。
フィールドプレート160は、層間絶縁層123によって被覆されている。フィールドプレート160は、ゲート電極層131から少なくとも0.1μm以上間隔を空けて形成されている。フィールドプレート160は、TiN層を含んでいてもよい。
第1フィールドプレート161および第2フィールドプレート162のいずれか一方または双方は、ゲート電極層131、ドレイン電極層141およびソース電極層151から電気的に解放されていてもよい。つまり、第1フィールドプレート161および第2フィールドプレート162のいずれか一方または双方は、電気的に浮遊状態であってもよい。
フィールドプレート160およびゲート絶縁層122の間の領域に別の絶縁層を介在させることにより、フィールドプレート160およびバリア絶縁層121の間の距離を調節してもよい。この場合、フィールドプレート160およびバリア絶縁層121の間の距離は、30μm以上100μm以下(たとえば50μm程度)であってもよい。
図9に示すグラフは、HTGB(High Temperature Gate Bias)シミュレーション試験によって求められている。この試験では、所定(たとえば+5V程度)のゲート・ソース間電圧VGSを、150℃の温度下で100時間印加し続けた場合のゲート閾値電圧Vthの変化が調べられている。
第1特性S1、第2特性S2および第3特性S3は、バリア絶縁層121の厚さが3nm程度であり、ゲート絶縁層122の厚さが15nm程度である場合のゲート閾値電圧Vthの経時特性を示している。第4特性S4、第5特性S5および第6特性S6は、ゲート絶縁層122の厚さが15nm程度である場合のゲート閾値電圧Vthの経時特性を示している。
第1特性S1を参照して、ゲート・ソース間電圧VGSを10時間印加し続けた時のゲート閾値電圧Vthは0.2Vであり、100時間印加し続けた時のゲート閾値電圧Vthは、0.35Vであった。ゲート閾値電圧Vthの変動率は175%であった。
第3特性S3を参照して、ゲート・ソース間電圧VGSを10時間印加し続けた時のゲート閾値電圧Vthは、0.3Vであり、100時間印加し続けた時のゲート閾値電圧Vthは、0.5Vであった。ゲート閾値電圧Vthの変動率は167%であった。
これに対して、第4特性S4、第5特性S5および第6特性S6を参照して、参考例に係る半導体装置によれば、所定のゲート・ソース間電圧VGSを100時間印加し続けた場合、ゲート閾値電圧Vthの変動率は200%以上であった。
これにより、電子走行層106およびゲート絶縁層122が互いに接することを抑制できる。その結果、電子走行層106およびゲート絶縁層122の間の領域において、ガリウム原子および酸素原子が結合して成るGa−O結合の生成を抑制できる。よって、ゲート閾値電圧Vthの経時的な増加を抑制できる(図9参照)。
図10A〜図10Mは、図7に示す半導体装置101の製造方法の一例を示す断面図である。
平坦化層111は、電子走行層106の上からGaNをエピタキシャル成長することによって形成される。パッシベーション層112は、CVD法によって形成されてもよい。パッシベーション層112は、SiNを含んでいてもよい。スペーサ層113は、CVD法によって形成されてもよい。スペーサ層113は、SiO2を含んでいてもよい。
次に、耐圧保持絶縁層110の不要な部分が除去される。耐圧保持絶縁層110の不要な部分は、マスク171を介するエッチング法によって除去されてもよい。これにより、耐圧保持絶縁層110に貫通孔114が形成される。貫通孔114が形成された後、マスク171は除去される。
酸化処理法は、プラズマ酸化処理法であってもよい。プラズマ酸化処理法は、酸素ガス雰囲気中で、電子供給層107において貫通孔114から露出する部分が全て酸化するまで行われる。処理温度は、100℃以上900℃以下であってもよい。処理時間は、1時間以上15時間以下であってもよい。酸素ガス中の酸素濃度は、30%程度であってもよい。
次に、図10Eを参照して、酸化物173が除去される。酸化物173は、エッチング法(たとえばウエットエッチング法)によって除去されてもよい。エッチング液は、硫酸および過酸化水素水を含むSPM(Sulfuric Acid Hydrogen Peroxide Mixture)であってもよい。
酸化物173は、Ga(ガリウム)を含まない。酸化物173は、電子走行層106とは異なるエッチング選択比を有している。したがって、酸化物173の除去時において、電子走行層106は殆ど除去されない。これにより、電子走行層106において開口108の底壁を形成する部分、および、電子走行層106において電子供給層107に接する部分は、互いに平坦な平坦面を形成する。
次に、図10Gを参照して、ゲート絶縁層122の上に、導電体層174が形成される。導電体層174は、この形態では、TiNを含む。導電体層174は、CVD法によって形成されてもよい。
次に、導電体層174の不要な部分が除去される。導電体層174の不要な部分は、マスク175を介するエッチング法によって除去されてもよい。これにより、フィールドプレート160が形成される。フィールドプレート160は、ゲート絶縁層122の上に別の絶縁層を形成した後、当該別の絶縁層の上に形成されてもよい。
次に、図10Jを参照して、所定パターンを有するマスク176が、層間絶縁層123の上に形成される。マスク176は、感光性樹脂からなるレジストマスクであってもよい。マスク176は、層間絶縁層123においてゲート開口124を形成すべき領域を露出させる開口177を有している。
次に、図10Kを参照して、ゲート電極層131およびバリア電極層134が形成される。ゲート電極層131の形成工程は、ゲート下地層132およびゲート埋め込み層133を形成する工程を含む。
ゲート埋め込み層133は、ゲート開口124内においてゲート下地層132によって区画された凹状の空間を埋めるように形成される。ゲート埋め込み層133は、W(タングステン)層を含む。ゲート埋め込み層133は、CVD法によって形成されてもよい。
次に、層間絶縁層123の不要な部分が除去される。層間絶縁層123の不要な部分は、マスク178を介するエッチング法によって除去されてもよい。これにより、層間絶縁層123にドレイン開口125およびソース開口126が形成される。マスク178はその後除去される。
ドレイン下地層142およびソース下地層152は、ドレイン開口125およびソース開口126に凹状の空間が区画されるように、ドレイン開口125およびソース開口126の内壁に沿って膜状にそれぞれ形成される。ドレイン下地層142およびソース下地層152は、Ti層をそれぞれ含む。ドレイン下地層142およびソース下地層152は、スパッタ法によって同時に形成されてもよい。
ドレイン埋め込み層143およびソース埋め込み層153は、Al層をそれぞれ含む。ドレイン埋め込み層143およびソース埋め込み層153は、CVD法によって同時に形成されてもよい。以上を含む工程を経て、半導体装置101が製造される。
たとえば、第3実施形態では、バリア絶縁層62がアモルファス状態のAlγGa(1−γ)N(AlN)を含む例について説明した。
しかし、バリア絶縁層62は、アモルファス状態のAlγGa(1−γ)N(AlN)に代えてまたはこれに加えて、アモルファス状態のSiNを含んでいてもよい。つまり、バリア絶縁層62は、アモルファス状態のAlγGa(1−γ)N(AlN)に代えて、アモルファス状態のSiN層からなる単層構造を有していてもよい。
また、バリア絶縁層62は、アモルファス状態のAlγGa(1−γ)N(AlN)層、および、アモルファス状態のAlγGa(1−γ)N(AlN)層の上に形成されたアモルファス状態のSiN層を含む積層構造を有していてもよい。
以下、この明細書および図面(図7〜図9,図10A〜図10M)から抽出される特徴の例を示す。
特許文献(JP2011-192834)には、HEMT(High Electron Mobility Transistor)を備えた半導体装置が開示されている。この半導体装置は、GaN層(電子走行層)を含む。GaN層の上には、AlGaN層(電子供給層)が形成されている。
HEMTを備えた半導体装置では、ゲート閾値電圧が経時的に増加するという問題がある。本願発明者は、電子走行層の上にゲート酸化層が形成された構造が、この問題の原因の一端を形成している点を突き止めた。
そのため、電子走行層を流れる電荷が、Ga−O結合によって捕獲され、蓄積される。その結果、電子走行層およびゲート酸化層の間の境界領域においてトラップ準位が形成され、ゲート閾値電圧の経時的な増加が引き起こされる。
[A1]Gaを含む窒化物半導体からなる電子走行層と、結晶状態のAlXGa(1−X)N(0<X≦1)を含み、前記電子走行層の上に形成され、前記電子走行層を露出させる開口を有する電子供給層と、アモルファス状態のAlYGa(1−Y)N(0<Y≦1)を含み、前記電子供給層の前記開口内において前記電子走行層の上に形成されたバリア絶縁層と、酸化物絶縁材料を含み、前記バリア絶縁層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極層と、を含む、半導体装置。
[A2]前記ゲート絶縁層の厚さは、前記バリア絶縁層の厚さよりも大きい、A1に記載の半導体装置。
[A4]前記電子供給層を被覆し、前記電子供給層の前記開口に連通し、前記電子供給層の前記開口との間で一つのコンタクト孔を形成する貫通孔が形成された絶縁層をさらに含み、前記ゲート電極層は、前記絶縁層の上から前記コンタクト孔に入り込んでいる、A1〜3のいずれか一つに記載の半導体装置。
[A6]前記スペーサ層の厚さは、前記パッシベーション層の厚さよりも大きい、A5に記載の半導体装置。
[A8]Gaを含む窒化物半導体からなる電子走行層を用意する工程と、結晶状態のAlXGa(1−X)N(0<X≦1)を含み、前記電子走行層を露出させる開口を有する電子供給層を前記電子走行層の上に形成する工程と、前記電子供給層の前記開口内において、アモルファス状態のAlYGa(1−Y)N(0<Y≦1)を含むバリア絶縁層を前記電子走行層の上に形成する工程と、酸化物絶縁材料を含むゲート絶縁層を前記バリア絶縁層の上に形成する工程と、前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法。
8 電子供給層
11 バックバリア層
12 電子走行層
13 トップバリア層
14 二次元電子ガス領域
15 電子供給層の開口
31 ゲート絶縁層
32 ゲート電極層
51 半導体装置
61 半導体装置
EC 伝導帯エネルギ準位
EF フェルミエネルギ準位
Claims (20)
- AlXGa(1−X)N(0<X≦1)を含むバックバリア層と、
AlaInbGa(1−a−b)N(0≦a+b≦1)を含み、前記バックバリア層の上に形成された電子走行層と、
AlYGa(1−Y)N(0<Y≦1)を含み、前記電子走行層の上に形成されたトップバリア層と、
AlZGa(1−Z)N(0<Z≦1)を含み、前記トップバリア層の上に形成され、前記トップバリア層を露出させる開口を有する電子供給層と、
前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向する領域に形成された二次元電子ガス領域と、
前記電子供給層の前記開口内に形成されたゲート絶縁層を挟んで前記電子走行層に対向するゲート電極層と、を含む、半導体装置。 - 前記電子供給層は、前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向する領域の伝導帯エネルギ準位がフェルミエネルギ準位以上となり、前記電子走行層の表層部において前記トップバリア層を挟んで前記電子供給層と対向しない領域の伝導帯エネルギ準位がフェルミエネルギ準位未満となる格子定数を有している、請求項1に記載の半導体装置。
- 前記電子供給層は、前記トップバリア層の格子定数よりも小さい格子定数を有している、請求項1または2に記載の半導体装置。
- 前記電子走行層は、前記バックバリア層の格子定数よりも大きい格子定数を有している、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記トップバリア層は、前記電子走行層の格子定数よりも小さい格子定数を有している、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記電子走行層は、GaNからなる、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記電子供給層は、AlNからなる、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記トップバリア層および前記電子供給層の間の領域に介在し、Alを含まないIII族窒化物半導体からなるキャップ層をさらに含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記キャップ層は、GaNからなる、請求項8に記載の半導体装置。
- 前記トップバリア層および前記ゲート絶縁層の間の領域に介在し、酸化物絶縁材料以外の絶縁材料からなるバリア絶縁層をさらに含む、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記バリア絶縁層は、アモルファス状態のAlγGa(1−γ)N(0<γ≦1)を含む、請求項10に記載の半導体装置。
- 前記バリア絶縁層においてγが1である、請求項10に記載の半導体装置。
- 前記バリア絶縁層は、アモルファス状態のSiNを含む、請求項10〜12のいずれか一項に記載の半導体装置。
- AlXGa(1−X)N(0<X≦1)を含むバックバリア層の上に、AlaInbGa(1−a−b)N(0≦a+b≦1)を含む電子走行層を形成する工程と、
前記電子走行層の上に、前記電子走行層との間の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも大きくなるように、AlYGa(1−Y)N(0<Y≦1)を含むトップバリア層を形成する工程と、
前記トップバリア層の上に、前記トップバリア層および前記電子走行層の界面の伝導帯エネルギ準位が、フェルミエネルギ準位よりも小さくなるように、AlZGa(1−Z)N(0<Z≦1)を含む電子供給層を形成する工程と、
前記電子供給層の一部を酸化して酸化物を形成し、前記酸化物を除去することによって、前記電子供給層に前記トップバリア層を露出させる開口を形成し、前記トップバリア層および前記電子走行層の間の界面において前記開口と対向する領域の伝導帯エネルギ準位を、フェルミエネルギ準位よりも大きくする工程と、
前記トップバリア層において前記電子供給層の前記開口から露出する部分の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上にゲート電極層を形成する工程と、を含む、半導体装置の製造方法。 - 前記酸化物を形成する工程は、プラズマ酸化法によって前記電子供給層の一部を酸化させる工程を含み、
前記酸化物を除去する工程は、ウエットエッチング法によって前記酸化物を除去する工程を含む、請求項14に記載の半導体装置の製造方法。 - 前記酸化物は、AlONまたはAl2O3を含む、請求項14または15に記載の半導体装置の製造方法。
- 前記電子走行層を形成する工程は、GaNからなる前記電子走行層を形成する工程を含む、請求項14〜16のいずれか一項に記載の半導体装置の製造方法。
- 前記電子供給層を形成する工程は、AlNからなる前記電子供給層を形成する工程を含む、請求項14〜17のいずれか一項に記載の半導体装置の製造方法。
- 前記トップバリア層の形成工程の後、前記電子供給層の形成工程に先立って、前記トップバリア層の上に、Alを含まないIII族窒化物半導体からなるキャップ層を形成する工程をさらに含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法。
- 前記トップバリア層の形成工程の後、前記ゲート絶縁層の形成工程に先立って、前記トップバリア層において前記電子供給層の前記開口から露出する部分の上に、酸化物絶縁材料以外の絶縁材料からなるバリア絶縁層を形成する工程をさらに含み、
前記ゲート絶縁層を形成する工程は、前記バリア絶縁層の上に、前記ゲート絶縁層を形成する工程を含む、請求項14〜19のいずれか一項に記載の半導体装置の製造方法。
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