JP2014072360A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】化合物半導体積層構造2と、化合物半導体積層構造2の上方に形成されたゲート電極4と、化合物半導体積層構造2の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜3と、第1の保護絶縁膜3上でゲート電極4を覆う、酸化珪素を材料とする第2の保護絶縁膜6とを備えており、第1の保護絶縁膜3と第2の保護絶縁膜6との間に、酸窒化珪素を含む第3の保護絶縁膜9が形成される。
【選択図】図3
Description
本実施形態では、化合物半導体装置として、窒化物半導体のAlGaN/GaN・HEMTを開示する。
図1〜図3は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、及び電子供給層2dを有して構成される。
SiC基板1上に、AlNを50nm程度の厚みに、i(インテンショナリ・アンドープ)−GaNを1μm程度の厚みに、i−AlGaNを5nm程度の厚みに、n−AlGaNを30nm程度の厚みに順次成長する。これにより、バッファ層2a、電子走行層2b、中間層2c、及び電子供給層2dが形成される。バッファ層2aとしては、AlNの代わりにAlGaNを用いたり、低温成長でGaNを成長するようにしても良い。電子供給層2d上にn−GaNを成長して薄いキャップ層を形成する場合もある。
詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴン(Ar)を注入する。これにより、化合物半導体積層構造2及びSiC基板1の表層部分に素子分離構造が形成される。この素子分離構造により、化合物半導体積層構造2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、化合物半導体積層構造2上に、プラズマCVD法又はスパッタ法等により、窒化珪素(SiN)を30nm程度〜500nm程度、例えば100nm程度の厚みに堆積する。これにより、第1の保護絶縁膜3が形成される。
SiNは、化合物半導体積層構造2を覆うパッシベーション膜に用いることにより、電流コラプスを低減することができる。
詳細には、第1の保護絶縁膜3の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定領域(電極形成予定領域)に相当する第1の保護絶縁膜3の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、第1の保護絶縁膜3上に、電極用リセス3a内を埋め込むように、ゲート電極の電極材料10を堆積する。電極材料10としては、例えばNi/Au(下層がNi、上層がAu)を、例えば蒸着法により堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。
詳細には、電極材料10の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、電極材料10のゲート電極及びフィールドプレート電極の形成予定領域(各電極形成予定領域)のみにレジストを残存させる。以上により、各電極形成予定領域を覆うレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、ゲート電極4及びフィールドプレート電極5を覆うように、第1の保護絶縁膜3上に、酸化珪素(SiO2)を500nm程度の厚みに堆積する。これにより、第2の保護絶縁膜6が形成される。SiO2は、例えばテトラエトキシシラン(TEOS)を原料としたCVD法により堆積する。CVD法の代わりに、TEOSを用いたSOG(Spin On Glass)でSiO2を堆積しても良い。また、TEOSを用いる代わりに、シラン又はトリエトキシシランを原料としたCVD法によりSiO2を堆積しても好適である。
詳細には、第2の保護絶縁膜6の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定領域(各電極形成予定領域)に相当する第2の保護絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、第2の保護絶縁膜6上にレジストを塗布し、コンタクト孔7a,8a内を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、コンタクト孔7a,8a内を露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。
第3の保護絶縁膜9は、以下の理由(1)又は理由(2)、或いは理由(1),(2)の双方により、形成されるものと考えられる。図示の例では、理由(1)を仮定して、図2(c)の段階では第3の保護絶縁膜を図示せず、図3(b)の段階で図示している。
図2(b)のように、ゲート電極4及びフィールドプレート電極5を形成した際のエッチングにより、第1の保護絶縁膜3の表面はダメージを受け、当該表面ではSiダングリングボンドが生成される。
図3(b)のように、ソース電極7及びドレイン電極8を形成する際に、電子供給層2dとの間でオーミックコンタクトを得るべく、500℃程度〜1000℃程度(本実施形態では550℃程度)の高温熱処理を行う。この高温熱処理により、第1の保護絶縁膜3と第2の保護絶縁膜6とが反応してSi−O−Si結合とSi−N−Si結合とが混在するSiONが生成し、第3の保護絶縁膜9が形成されるものと考察される。
図2(c)のように、第1の保護絶縁膜3上に第2の保護絶縁膜6を形成すると、第1の保護絶縁膜3と第2の保護絶縁膜6との界面において、第1の保護絶縁膜3のSiO2が第1の保護絶縁膜3の表面に存在するSiダングリングボンドと結合する。これにより、Si−O−Si結合とSi−N−Si結合とが混在するSiONが生成し、第3の保護絶縁膜9が形成されるものと考察される。
以下、第1の実施形態の変形例について説明する。本例では、第1の実施形態と同様にAlGaN/GaN・HEMTの構成及び製造方法を開示するが、ゲート電極がゲート絶縁膜を介して半導体の上方に存する、いわゆるMIS型のAlGaN/GaN・HEMTを例示する。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図4及び図5は、第1の実施形態の変形例によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
電極用リセス3aの内壁面を覆うように、第1の保護絶縁膜3上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により膜厚2nm〜200nm程度、ここでは50nm程度に堆積する。これにより、ゲート絶縁膜11が形成される。
詳細には、ゲート絶縁膜11上に、ゲート絶縁膜11を介して電極用リセス3a内を埋め込むように、ゲート電極の電極材料10を堆積する。電極材料10としては、例えばNi/Au(下層がNi、上層がAu)を、例えば蒸着法により堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。
詳細には、先ず、電極材料10の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、電極材料10のゲート電極及びフィールドプレート電極の形成予定領域(各電極形成予定領域)のみにレジストを残存させる。以上により、各電極形成予定領域を覆うレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
しかる後、ゲート電極4、ソース電極7、ドレイン電極8と接続される配線の形成、フィールドプレート電極5とゲート電極4又はソース電極7との電気的接続等の諸工程を経て、本例によるMIS型のAlGaN/GaN・HEMTが形成される。
本実施形態では、第1の実施形態と同様に、ショットキー型のAlGaN/GaN・HEMTの構成及び製造方法を開示するが、第1の保護絶縁膜の形成状態が異なる点で第1の実施形態と相違する。なお、第1の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図6及び図7は、第2の実施形態によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
詳細には、先ず、電極材料10の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、電極材料10のゲート電極及びフィールドプレート電極の形成予定領域(各電極形成予定領域)のみにレジストを残存させる。以上により、各電極形成予定領域を覆うレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
第1の保護絶縁膜3は、上記のオーバーエッチングにより、ゲート電極4のオーバーハング部分下及びフィールドプレート電極5下の厚み(第1の厚みd1)が、その他の部位の厚み(第2の厚みd2)よりも厚く形成される。第1の厚みd1と第2の厚みd2との差は、上記のオーバーエッチング量に相当する。当該差は、後述する第3の保護絶縁膜の厚みが10nm程度以下であることを考慮して、第3の保護絶縁膜の厚みよりも大きい10nm程度〜200nm程度の範囲内の値、ここでは20nm程度とされる。
詳細には、ゲート電極4及びフィールドプレート電極5を覆うように、第1の保護絶縁膜3上に、酸化珪素(SiO2)を500nm程度の厚みに堆積する。これにより、第2の保護絶縁膜6が形成される。SiO2は、例えばテトラエトキシシラン(TEOS)を原料としたCVD法により堆積する。CVD法の代わりに、TEOSを用いたSOG(Spin On Glass)でSiO2を堆積しても良い。また、TEOSを用いる代わりに、シラン又はトリエトキシシランを原料としたCVD法によりSiO2を堆積しても好適である。
詳細には、第2の保護絶縁膜6の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定領域(各電極形成予定領域)に相当する第2の保護絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、第2の保護絶縁膜6上にレジストを塗布し、コンタクト孔7a,8a内を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、コンタクト孔7a,8a内を露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。
本実施形態では、図7(b)の時点において、第1の保護絶縁膜3と第2の保護絶縁膜6との間(両者の界面)に、酸窒化珪素(SiON)を含有する第3の保護絶縁膜9が形成されている。第3の保護絶縁膜9は、第1の保護絶縁膜3における第1の厚みd1と第2の厚みd2との差よりも薄く、1nm程度〜10nm程度の範囲内の厚み、例えば
5nm程度に形成される。
更に、図9のように、ゲート電極4のオーバーハング部分下及びフィールドプレート電極5下の第1の厚みd1が、その他の部位の第2の厚みd2よりも厚く形成されている。更に、第1の厚みd1と第2の厚みd2との差が、第3の保護絶縁膜9の厚みよりも大きい10nm程度〜200nm程度の範囲内の値、ここでは20nm程度とされる。この構成により、ゲート電極4及びフィールドプレート電極5のドレイン電極7側の各エッジ部4a,5aは、第1の保護絶縁膜3と第2の保護絶縁膜6との界面から位置ずれし、第2の保護絶縁膜6の側面に位置する。各エッジ部4a,5aに電界集中が発生しても、各エッジ部4a,5aが当該界面から離間しており、当該界面への影響は少ない。これにより、AlGaN/GaN・HEMTにおける絶縁破壊が防止され、耐圧の向上が実現する。
更に、AlGaN/GaN・HEMTにおける絶縁破壊が防止され、耐圧の向上が実現する。
以下、第2の実施形態の変形例について説明する。本例では、第2の実施形態と同様にAlGaN/GaN・HEMTの構成及び製造方法を開示するが、ゲート電極がゲート絶縁膜を介して半導体の上方に存する、いわゆるMIS型のAlGaN/GaN・HEMTを例示する。なお、第2の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図10及び図11は、第2の実施形態の変形例によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
電極用リセス3aの内壁面を覆うように、第1の保護絶縁膜3上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により膜厚2nm〜200nm程度、ここでは50nm程度に堆積する。これにより、ゲート絶縁膜11が形成される。
詳細には、ゲート絶縁膜12上に、ゲート絶縁膜12を介して電極用リセス3a内を埋め込むように、ゲート電極の電極材料10を堆積する。電極材料10としては、例えばNi/Au(下層がNi、上層がAu)を、例えば蒸着法により堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。
詳細には、先ず、電極材料10の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、電極材料10のゲート電極及びフィールドプレート電極の形成予定領域(各電極形成予定領域)のみにレジストを残存させる。以上により、各電極形成予定領域を覆うレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、ゲート電極4及びフィールドプレート電極5を覆うように、第1の保護絶縁膜3上に、酸化珪素(SiO2)を500nm程度の厚みに堆積する。これにより、第2の保護絶縁膜6が形成される。SiO2は、例えばテトラエトキシシラン(TEOS)を原料としたCVD法により堆積する。CVD法の代わりに、TEOSを用いたSOG(Spin On Glass)でSiO2を堆積しても良い。また、TEOSを用いる代わりに、シラン又はトリエトキシシランを原料としたCVD法によりSiO2を堆積しても好適である。
詳細には、第2の保護絶縁膜6の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定領域(各電極形成予定領域)に相当する第2の保護絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
詳細には、第2の保護絶縁膜6上にレジストを塗布し、コンタクト孔7a,8a内を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、コンタクト孔7a,8a内を露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。
本例では、図11(c)の時点において、第1の保護絶縁膜3と第2の保護絶縁膜6との間(両者の界面)に、酸窒化珪素(SiON)を含有する第3の保護絶縁膜9が形成されている。第3の保護絶縁膜9は、第1の保護絶縁膜3における第1の厚みd1と第2の厚みd2との差よりも薄く、1nm程度〜10nm程度の範囲内の厚み、例えば5nm程度に形成される。
更に、図12のように、ゲート電極4のオーバーハング部分下及びフィールドプレート電極5下の第1の厚みd1が、その他の部位の第2の厚みd2よりも厚く形成されている。更に、第1の厚みd1と第2の厚みd2との差が、第3の保護絶縁膜9の厚みよりも大きい10nm程度〜200nm程度の範囲内の値、ここでは20nm程度とされる。この構成により、ゲート電極4及びフィールドプレート電極5のドレイン電極7側の各エッジ部4a,5aは、第1の保護絶縁膜3と第2の保護絶縁膜6との界面から位置ずれし、第2の保護絶縁膜6の側面に位置する。各エッジ部4a,5aに電界集中が発生しても、各エッジ部4a,5aが当該界面から離間しており、当該界面への影響は少ない。これにより、AlGaN/GaN・HEMTにおける絶縁破壊が防止され、耐圧の向上が実現する。
更に、AlGaN/GaN・HEMTにおける絶縁破壊が防止され、耐圧の向上が実現する。
本実施形態では、第1及び第2の実施形態、並びにこれらの変形例から選ばれた1種のAlGaN/GaN・HEMTを適用した電源装置を開示する。
図13は、第3の実施形態による電源装置の概略構成を示す結線図である。
一次側回路21は、交流電源24と、いわゆるブリッジ整流回路25と、複数(ここでは4つ)のスイッチング素子26a,26b,26c,26dとを備えて構成される。また、ブリッジ整流回路25は、スイッチング素子26eを有している。
二次側回路22は、複数(ここでは3つ)のスイッチング素子27a,27b,27cを備えて構成される。
本実施形態では、第1及び第2の実施形態、並びにこれらの変形例から選ばれた1種のAlGaN/GaN・HEMTを適用した高周波増幅器を開示する。
図14は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路31は、入力信号の非線形歪みを補償するものである。ミキサー32aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ33は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態、並びにこれらの変形例から選ばれた1種のAlGaN/GaN・HEMTを有している。なお図14では、例えばスイッチの切り替えにより、出力側の信号をミキサー32bで交流信号とミキシングしてディジタル・プレディストーション回路31に送出できる構成とされている。
第1〜第4の実施形態及び変形例では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第4の実施形態及び変形例では、電子走行層がi−GaN、中間層がi−InAlN、電子供給層がn−InAlNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1〜第4の実施形態及び変形例では、電子走行層がi−GaN、中間層がi−InAlGaN、電子供給層がn−InAlGaNで形成される。
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されていることを特徴とする化合物半導体装置。
前記第1の保護絶縁膜は、前記電極の前記少なくとも一部との接触部位における第1の厚みが、その他の部位における第2の厚みよりも厚いことを特徴とする付記1又は2に記載の化合物半導体装置。
前記化合物半導体積層構造の上方に電極を形成する工程と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜を形成する工程と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜を形成する工程と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されることを特徴とする化合物半導体装置の製造方法。
前記第1の保護絶縁膜は、前記電極の前記少なくとも一部との接触部位における第1の厚みが、その他の部位における第2の厚みよりも厚いことを特徴とする付記7又は8に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されていることを特徴とする電源回路。
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されていることを特徴とする高周波増幅器。
2 化合物半導体積層構造
2a バッファ層
2b 電子走行層
2c 中間層
2d 電子供給層
3 第1の保護絶縁膜
3a 電極用リセス
4 ゲート電極
4a,5a エッジ部
5 フィールドプレート電極
6 第2の保護絶縁膜
7 ソース電極
7a,8a コンタクト孔
8 ドレイン電極
9 第3の保護絶縁膜
10 電極材料
11,12 ゲート絶縁膜
21 一次側回路
22 二次側回路
23 トランス
24 交流電源
25 ブリッジ整流回路
26a,26b,26c,26d,26e,27a,27b,27c スイッチング素子
31 ディジタル・プレディストーション回路
32a,32b ミキサー
33 パワーアンプ
Claims (10)
- 化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されていることを特徴とする化合物半導体装置。 - 前記第3の保護絶縁膜は、1nm〜10nmの範囲内の厚みであることを特徴とする請求項1に記載の化合物半導体装置。
- 前記電極は、少なくとも一部が前記第1の保護絶縁膜上に形成されており、
前記第1の保護絶縁膜は、前記電極の前記少なくとも一部との接触部位における第1の厚みが、その他の部位における第2の厚みよりも厚いことを特徴とする請求項1又は2に記載の化合物半導体装置。 - 前記第1の厚みと前記第2の厚みとの差が、10nm〜200nmの範囲内の値であることを特徴とする請求項3に記載の化合物半導体装置。
- 前記第1の厚みと前記第2の厚みとの差が、前記第3の保護絶縁膜の厚みよりも大きいことを特徴とする請求項3又は4に記載の化合物半導体装置。
- 化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方に電極を形成する工程と、
前記化合物半導体積層構造の表面を覆う、窒化珪素を材料とする第1の保護絶縁膜を形成する工程と、
前記第1の保護絶縁膜上で前記電極を覆う、酸化珪素を材料とする第2の保護絶縁膜を形成する工程と
を備えており、
前記第1の保護絶縁膜と前記第2の保護絶縁膜との間に、酸窒化珪素を含む第3の保護絶縁膜が形成されることを特徴とする化合物半導体装置の製造方法。 - 前記第3の保護絶縁膜は、1nm〜10nmの範囲内の厚みであることを特徴とする請求項6に記載の化合物半導体装置の製造方法。
- 前記電極は、少なくとも一部が前記第1の保護絶縁膜上に形成されており、
前記第1の保護絶縁膜は、前記電極の前記少なくとも一部との接触部位における第1の厚みが、その他の部位における第2の厚みよりも厚いことを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。 - 前記第1の厚みと前記第2の厚みとの差が、10nm〜200nmの範囲内の値であることを特徴とする請求項8に記載の化合物半導体装置の製造方法。
- 前記第1の厚みと前記第2の厚みとの差が、前記第3の保護絶縁膜の厚みよりも大きいことを特徴とする請求項8又は9に記載の化合物半導体装置の製造方法。
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