JP2012178467A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２の裏面から、化合物半導体積層構造２の少なくともバッファ層２ａに不純物、例えばＦｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒのうちから選ばれた少なくとも１種類を導入し、バッファ層２ａの抵抗値を高くする。
【選択図】図３

Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
特開２００７−２５１１４４号公報
窒化物半導体を用いた半導体デバイスに共通する重要な課題として、オフリーク電流の低減がある。ＧａＮは結晶欠陥や不純物混入等に起因してｎ型化し易く、バッファ層、或いは電子走行層であるＧａＮのチャネル領域の一部を介して電流のリークが発生することが問題である。オフリーク電流を低減する手法として、バッファ層の成長の際に、Ｆｅ等の不純物をドープして高抵抗化することが挙げられる。しかしながら、結晶成長におけるバッファ層は極めて重要であり、バッファ層を不純物ドーピング層とすることで、電子走行層及び電子供給層等の結晶性を劣化させ、デバイス特性の劣化を招来するという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体積層構造を備えており、前記化合物半導体積層構造の少なくともバッファ層において局所的に、前記バッファ層の他の部位よりも抵抗値の高い領域が形成されている。
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の裏面から、前記化合物半導体積層構造の少なくともバッファ層に不純物を導入し、前記バッファ層の抵抗値を高くする。
上記の諸態様によれば、バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置が実現する。
第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図７に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図７に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第４の実施形態による電源装置の概略構成を示す結線図である。 第５の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを５ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅ及び電子供給層２ｄの一部をドライエッチングして除去する。これにより、キャップ層２ｅ及び電子供給層２ｄの一部まで掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ｃは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄのより深い箇所までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜６が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図２（ｃ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜６上に塗布し、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜６を介して電極材料の一部で埋め込むゲート電極７が形成される。
本実施形態では、ゲート絶縁膜６を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示するが、ゲート絶縁膜６を有さずゲート電極７が化合物半導体積層構造２と直接的に接触する、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するようにしても良い。
また、電極用リセス２Ｃ内にゲート電極７を形成するゲートリセス構造を採用することなく、リセスのない化合物半導体積層構造２上に、ゲート絶縁膜を介して、或いは直接的に、ゲート電極を形成しても良い。
続いて、図３（ａ）又は図４（ａ）に示すように、Ｓｉ基板１の裏面１ａを薄化加工する。
詳細には、Ｓｉ基板１を裏面１ａから例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）、又はドライエッチング、ウェットエッチング等により加工し、０μｍ〜５０μｍ程度の範囲内の所定厚みまで薄化する。０μｍの厚みとは、Ｓｉ基板１を完全に除去した状態を言う。Ｓｉ基板１の完全除去を行う場合には、例えばフッ素系ガスをエッチングガスに用いたドライエッチングで、バッファ層２ａの裏面をエッチングストッパーとすることにより、実現可能である。また、例えばフッ酸及び硝酸の混合液をエッチング液に用いたウェットエッチングでも、Ｓｉ基板１をバッファ層２ａに対して選択的に完全除去することができる。
Ｓｉ基板１を例えば５０μｍ程度の厚みに残存させた場合を図３（ａ）に、Ｓｉ基板１を完全に除去した場合を図４（ａ）にそれぞれ示す。
続いて、図３（ｂ）又は図４（ｂ）に示すように、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに不純物をイオン注入する。
詳細には、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに、バッファ層２ａを高抵抗化する（電気抵抗値を高くする）不純物をイオン注入する。このイオン注入により、裏面１ａ又は裏面２ａａから、バッファ層２ａ及び電子走行層２ｂの一部まで不純物が導入され、導入部位に高抵抗領域８が形成される。不純物としては、Ｆｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒの各イオンのうちから選ばれた少なくとも１種類、ここではＦｅイオンを用いる。イオン注入の条件は、例えばドーズ量を１×１０13／ｃｍ2〜１×１０15／ｃｍ2程度、加速エネルギーを５０ｋｅＶ〜１０００ｋｅＶ程度とする。
図３（ａ）に続いてＳｉ基板１の裏面１ａからイオン注入する場合を図３（ｂ）に、図４（ａ）に続いてバッファ層２ａの裏面２ａａからイオン注入する場合を図４（ｂ）にそれぞれ示す。図３（ａ）の場合には、Ｓｉ基板１を透過させる分だけ、Ｆｅイオンの加速エネルギーを大きく設定することを要する。
このイオン注入の加速エネルギーは、注入深さの決定因子であるため、結晶構造の厚みに合わせて任意に選んで良い。例えば、本実施形態のように、バッファ層２ａを５ｎｍ、電子走行層２ｂを１μｍ程度、中間層２ｃを５ｎｍ程度、電子供給層２ｄを３０ｎｍ程度、キャップ層２ｅを３ｎｍ程度の各厚みに形成した場合について検討する。この場合には、例えばＦｅイオンをドーズ量３１×１０14／ｃｍ2程度、加速エネルギー５００ｋｅＶ程度でイオン注入すれば、概ねの注入深さは２００ｎｍ〜３００ｎｍ程度となる。従って、バッファ層２ａ及び電子走行層２ｂの一部（電子走行層２ｂの中間層２ｃとの界面近傍に発生する２ＤＥＧに至らない程度の下層部位）まで、Ｆｅイオンを注入して高抵抗化することができる。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、バッファ層２ａが、オフリーク電流の経路となる主な箇所となる。そのため、バッファ層２ａを含むように（バッファ層２ａから電子走行層２ｂの一部に到るまで）高抵抗領域８を形成して高抵抗化することにより、オフリーク電流を効率良く確実に抑制することができる。
なお、図３（ａ），（ｂ）（又は図４（ａ），（ｂ））の一連工程の実行は、ゲート電極７の形成後に限定されるものではない。例えば、化合物半導体積層構造２を成長形成した直後に当該工程を行うようにしても良い。
また、特に図３（ａ）でＳｉ基板１を完全に除去した場合には、その後の例えばダイシング工程等において、素子上に所定の補強部材を被覆し、素子の損壊等を防止することが考えられる。
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態では、バッファ層２ａの高抵抗化（高抵抗領域８の形成）をイオン注入により行う。高抵抗領域８は、裏面１ａ又は２ａａからの深さ方向でバッファ層２ａ及び電子走行層２ｂの一部まで形成され、電子走行層２ｂの上層部位及びその上の中間層２ｃ、電子供給層２ｄには形成されない。そのため、バッファ層の成長の際にＦｅ等をドープする場合と異なり、電子走行層２ｂ及び電子供給層２ｄ等の結晶性を劣化させる懸念がない。
即ち、本実施形態によれば、バッファ層２ａの結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層２ａを高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、高抵抗領域形成のためのイオン注入工程が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図５及び図６は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２の電極用リセス２Ｃ内にはゲート絶縁膜６を介してゲート電極７が形成される。
続いて、第１の実施形態と同様に、図３（ａ）又は図４（ａ）の工程を実行する。これにより、Ｓｉ基板１が所定厚みに残存（図３（ａ））、或いは完全に除去される（図４（ａ））。
続いて、図５（ａ）又は図６（ａ）に示すように、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに、レジストマスク１１を形成する。
詳細には、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに、レジストを塗布し、リソグラフィーにより加工する。これにより、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａのゲート電極７に位置整合する部位、即ちチャネルに位置整合する部位を露出する開口１１ａを有するレジストマスク１１が形成される。
Ｓｉ基板１の裏面１ａ上にレジストマスク１１を形成する場合を図５（ａ）に、バッファ層２ａの裏面２ａａ上にレジストマスク１１を形成する場合を図６（ａ）にそれぞれ示す。
続いて、図５（ｂ）又は図６（ｂ）に示すように、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに不純物をイオン注入する。
詳細には、レジストマスク１１をイオン注入のマスクとして用いて、Ｓｉ基板１の裏面１ａ又はバッファ層２ａの裏面２ａａに、バッファ層２ａを高抵抗化する不純物をイオン注入する。このイオン注入により、開口１１ａに露出する裏面１ａから、又は開口１１ａに露出する裏面２ａａから、バッファ層２ａ及び電子走行層２ｂの一部まで不純物が導入される。これにより、バッファ層２ａ及び電子走行層２ｂの一部で開口１１ａに整合する箇所に、局所的な高抵抗領域９が形成される。不純物としては、Ｆｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒの各イオンのうちから選ばれた少なくとも１種類、ここではＦｅイオンを用いる。イオン注入の条件は、例えばドーズ量を１×１０13／ｃｍ2〜１×１０15／ｃｍ2程度、加速エネルギーを５０ｋｅＶ〜１０００ｋｅＶ程度とする。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、バッファ層２ａが、オフリーク電流の経路となる主な箇所となる。そのため、バッファ層２ａを含むように（バッファ層２ａから電子走行層２ｂの一部に到るまで）高抵抗領域９を形成して高抵抗化することにより、オフリーク電流を効率良く確実に抑制することができる。
図５（ａ）に続いてＳｉ基板１の裏面１ａからイオン注入する場合を図５（ｂ）に、図６（ａ）に続いてバッファ層２ａの裏面２ａａからイオン注入する場合を図６（ｂ）にそれぞれ示す。図５（ａ）の場合には、Ｓｉ基板１を透過させる分だけ、Ｆｅイオンの加速エネルギーを大きく設定することを要する。
レジストマスク１１は、灰化処理又はウェットエッチング等により除去される。以上により、図５（ｃ）又は図６（ｃ）に示す形成状態が得られる。
なお、図３（ａ）、図５（ａ），（ｂ）（又は、図４（ａ）、図６（ａ），（ｂ））の一連工程の実行は、ゲート電極７の形成後に限定されるものではない。例えば、化合物半導体積層構造２を成長形成した直後に当該工程を行うようにしても良い。
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態では、バッファ層２ａの高抵抗化（高抵抗領域９の形成）をイオン注入により行う。高抵抗領域９は、裏面１ａ又は２ａａからの深さ方向でバッファ層２ａ及び電子走行層２ｂの一部まで形成され、電子走行層２ｂの上層部位及びその上の中間層２ｃ、電子供給層２ｄには形成されない。そのため、バッファ層の成長の際にＦｅ等をドープする場合と異なり、電子走行層２ｂ及び電子供給層２ｄ等の結晶性を劣化させる懸念がない。
また、高抵抗領域９は、幅方向で上方のチャネル領域に位置整合する部位のみに局所的に形成される。バッファ層２ａのうちで主にチャネル領域下に相当する箇所は、オフリーク電流の経路となり得る。本実施形態では、当該箇所に高抵抗領域９を形成するため、イオン注入によるバッファ層２ａの結晶破壊を可及的に抑えて、オフリーク電流を実効的に抑制することができる。
即ち、本実施形態によれば、バッファ層２ａの結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層２ａの必要箇所を局所的に高抵抗化し、結晶破壊を可及的に抑えてオフリーク電流を確実に抑制する。以上の効果を奏する信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、高抵抗領域９は、ゲート電極７の下方に位置整合した部位に限らず、裏面１ａ又は裏面２ａａの任意の局所的部位でイオン注入して形成しても良い。この構成でも、上記の諸効果を奏することができる。
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、高抵抗領域形成のためのイオン注入工程が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図７〜図９は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２の電極用リセス２Ｃ内にはゲート絶縁膜６を介してゲート電極７が形成される。
続いて、図７に示すように、Ｓｉ基板１の裏面１ａを薄化加工する。
詳細には、Ｓｉ基板１を裏面１ａから例えばＣＭＰ、又はドライエッチング、ウェットエッチング等により加工し、５０μｍ〜１００μｍ程度の範囲内の所定厚み、例えば５０μｍ程度まで薄化する。
続いて、図８（ａ）又は図９（ａ）に示すように、Ｓｉ基板１の裏面１ａに、凹部として、窪み１Ａ又は開口１Ｂを形成する。
詳細には、Ｓｉ基板１の裏面１ａを、例えばボッシュ（Bosch）プロセスにより加工する。Boschプロセスとは、側壁堆積ガスとエッチングガスとを交互に供給するＳｉの高アスペクト比の深掘りエッチング技術である。Boschプロセスの代わりに、通常のリソグラフィー及びドライエッチングを用いることも可能である。これにより、Ｓｉ基板１の裏面１ａのゲート電極７に位置整合する部位、即ちチャネルに位置整合する部位に凹部が形成される。凹部としては、底部にＳｉ基板を薄く残存させる窪み１Ａとして形成するか（図８（ａ））、或いはバッファ層２ａの裏面２ａａの一部を露出させる開口１Ｂとして形成する（図９（ａ））。
続いて、図８（ｂ）又は図９（ｂ）に示すように、Ｓｉ基板１の裏面１ａに不純物をイオン注入する。
詳細には、Ｓｉ基板１をイオン注入のマスクとして用いて、Ｓｉ基板１の裏面１ａに、バッファ層２ａを高抵抗化する不純物をイオン注入する。このイオン注入により、Ｓｉ基板１の窪み１Ａから底部に残存する部分を透過して、或いは開口１Ｂから、バッファ層２ａ及び電子走行層２ｂの一部まで不純物が導入される。これにより、バッファ層２ａ及び電子走行層２ｂの一部で窪み１Ａ又は開口１Ｂに整合する箇所に、局所的な高抵抗領域１０が形成される。不純物としては、Ｆｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒの各イオンのうちから選ばれた少なくとも１種類、ここではＦｅイオンを用いる。イオン注入の条件は、例えばドーズ量を１×１０13／ｃｍ2〜１×１０15／ｃｍ2程度、加速エネルギーを５０ｋｅＶ〜１０００ｋｅＶ程度とする。このイオン注入の条件であれば、Ｓｉ基板１がマスクとなって窪み１Ａ又は開口１Ｂの部位のみに不純物が導入されることになる。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、バッファ層２ａが、オフリーク電流の経路となる主な箇所となる。そのため、バッファ層２ａを含むように（バッファ層２ａから電子走行層２ｂの一部に到るまで）高抵抗領域１０を形成して高抵抗化することにより、オフリーク電流を効率良く確実に抑制することができる。
図８（ａ）に続いてＳｉ基板１の窪み１Ａからイオン注入する場合を図８（ｂ）に、図９（ａ）に続いてＳｉ基板１の開口１Ｂからイオン注入する場合を図９（ｂ）にそれぞれ示す。図８（ａ）の場合には、Ｓｉ基板１の窪み１Ａの底部に残存する部分を透過させる分だけ、Ｆｅイオンの加速エネルギーを大きく設定することを要する。
なお、図７、図８（ａ），（ｂ）（又は、図７、図９（ａ），（ｂ））の一連工程の実行は、ゲート電極７の形成後に限定されるものではない。例えば、化合物半導体積層構造２を成長形成した直後に当該工程を行うようにしても良い。
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態では、バッファ層２ａの高抵抗化（高抵抗領域１０の形成）をイオン注入により行う。高抵抗領域１０は、深さ方向でバッファ層２ａ及び電子走行層２ｂの一部まで形成され、電子走行層２ｂの上層部位及びその上の中間層２ｃ、電子供給層２ｄには形成されない。そのため、バッファ層の成長の際にＦｅ等をドープする場合と異なり、電子走行層２ｂ及び電子供給層２ｄ等の結晶性を劣化させる懸念がない。
また、高抵抗領域１０は、幅方向で上方のチャネル領域に位置整合する部位のみに局所的に形成される。バッファ層２ａのうちで主にチャネル領域下に相当する箇所は、オフリーク電流の経路となり得る。本実施形態では、当該箇所に高抵抗領域１０を形成するため、イオン注入によるバッファ層２ａの結晶破壊を可及的に抑えて、オフリーク電流を実効的に抑制することができる。
また、Ｓｉ基板１をある程度残した状態でイオン注入等を行うため、その後の例えばダイシング工程等における懸念がなく、ハンドリング等の点で有利となり、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの確実な作製が可能となる。
即ち、本実施形態によれば、バッファ層２ａの結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層２ａの必要箇所を局所的に高抵抗化し、結晶破壊を可及的に抑えてオフリーク電流を確実に抑制する。Ｓｉ基板１の不在による後工程時の懸念がない。以上の効果を奏する、極めて信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、高抵抗領域１０は、ゲート電極７の下方に位置整合した部位に限らず、裏面１ａの任意の局所的部位に窪み又は開口を形成してイオン注入して形成しても良い。この構成でも、上記の諸効果を奏することができる。
（第４の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１０は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
本実施形態では、一次側回路４１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、バッファ層の結晶成長時にドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第５の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１１は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１１では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。
本実施形態では、バッファ層の結晶成長時にドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、バッファ層の結晶成長時にドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、バッファ層の結晶成長時にドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体積層構造を備えており、
前記化合物半導体積層構造の少なくともバッファ層において局所的に、前記バッファ層の他の部位よりも抵抗値の高い領域が形成されていることを特徴とする化合物半導体装置。
（付記２）前記化合物半導体積層構造の上方に形成された電極を更に含み、
前記領域は、前記化合物半導体積層構造の少なくとも前記バッファ層において、前記電極の下方に位置整合する部位に局所的に形成されることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記領域は、不純物が導入されて形成されることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記不純物は、Ｆｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒのうちから選ばれた少なくとも１種類であることを特徴とする付記３に記載の化合物半導体装置。
（付記５）前記化合物半導体積層構造が形成される基板を更に含むことを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記基板は、その厚みが０μｍ〜５０μｍの範囲内の値とされていることを特徴とする付記５に記載の化合物半導体装置。
（付記７）前記基板の裏面に凹部が形成されており、
前記化合物半導体積層構造の前記凹部に位置整合する部位に前記領域が形成されていることを特徴とする付記５に記載の化合物半導体装置。
（付記８）前記凹部は、前記基板を貫通する開口であることを特徴とする付記７に記載の化合物半導体装置。
（付記９）化合物半導体積層構造を備えた化合物半導体装置の製造方法であって、
前記化合物半導体積層構造の裏面から、前記化合物半導体積層構造の少なくともバッファ層に不純物を導入し、前記バッファ層の抵抗値を高くすることを特徴とする化合物半導体装置の製造方法。
（付記１０）前記化合物半導体積層構造が形成される基板を薄化加工する工程を更に含み、
前記薄化加工の後、前記化合物半導体積層構造に前記不純物を導入することを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）少なくとも前記バッファ層に、局所的に前記不純物を導入し、前記バッファ層の他の部位よりも抵抗値の高い領域を形成することを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
（付記１２）前記化合物半導体積層構造の上方に電極を形成する工程を更に含み、
前記領域を、前記電極の下方に位置整合する部位に局所的に形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）前記化合物半導体積層構造が形成される基板の裏面に凹部を形成する工程を更に含み、
前記基板の裏面から前記化合物半導体積層構造に前記不純物を導入して前記領域を形成することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
（付記１４）前記凹部は、前記基板を貫通する開口であることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
（付記１５）前記基板は、その厚みが０μｍ〜５０μｍの範囲内の値とされることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１６）前記不純物は、Ｆｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒのうちから選ばれた少なくとも１種類であることを特徴とする付記９〜１５のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１７）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造を備えており、
前記化合物半導体積層構造の少なくともバッファ層において局所的に、前記バッファ層の他の部位よりも抵抗値の高い領域が形成されていることを特徴とする電源回路。
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造を備えており、
前記化合物半導体積層構造の少なくともバッファ層において局所的に、前記バッファ層の他の部位よりも抵抗値の高い領域が形成されていることを特徴とする高周波増幅器。
１ Ｓｉ基板
１ａ，２ａａ 裏面
１Ａ 窪み
１Ｂ，１１ａ 開口
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
２Ａ，２Ｂ，２Ｃ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート絶縁膜
７ ゲート電極
８，９，１０ 高抵抗領域
１１ レジストマスク
２１ 一次側回路
２２ 二次側回路
２３ トランス
２４ 交流電源
２５ ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ スイッチング素子
３１ ディジタル・プレディストーション回路
３２ａ，３２ｂ ミキサー
３３ パワーアンプ

Claims (10)

  1. 化合物半導体積層構造を備えており、
    前記化合物半導体積層構造の少なくともバッファ層において局所的に、前記バッファ層の他の部位よりも抵抗値の高い領域が形成されていることを特徴とする化合物半導体装置。
  2. 前記化合物半導体積層構造の上方に形成された電極を更に含み、
    前記領域は、前記化合物半導体積層構造の少なくとも前記バッファ層において、前記電極の下方に位置整合する部位に局所的に形成されることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記領域は、不純物が導入されて形成されることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記化合物半導体積層構造が形成される基板を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 前記基板の裏面に凹部が形成されており、
    前記化合物半導体積層構造の前記凹部に位置整合する部位に前記領域が形成されていることを特徴とする請求項４に記載の化合物半導体装置。
  6. 化合物半導体積層構造を備えた化合物半導体装置の製造方法であって、
    前記化合物半導体積層構造の裏面から、前記化合物半導体積層構造の少なくともバッファ層に不純物を導入し、前記バッファ層の抵抗値を高くすることを特徴とする化合物半導体装置の製造方法。
  7. 前記化合物半導体積層構造が形成される基板を薄化加工する工程を更に含み、
    前記薄化加工の後、前記化合物半導体積層構造に前記不純物を導入することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  8. 少なくとも前記バッファ層に、局所的に前記不純物を導入し、前記バッファ層の他の部位よりも抵抗値の高い領域を形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
  9. 前記化合物半導体積層構造の上方に電極を形成する工程を更に含み、
    前記領域を、前記電極の下方に位置整合する部位に局所的に形成することを特徴とする請求項８に記載の化合物半導体装置の製造方法。
  10. 前記化合物半導体積層構造が形成される基板の裏面に凹部を形成する工程を更に含み、
    前記基板の裏面から前記化合物半導体積層構造に前記不純物を導入して前記領域を形成することを特徴とする請求項８又は９に記載の化合物半導体装置の製造方法。
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