JP5866766B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。
ＧａＮは、そのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。ＧａＮは更に、大きい飽和電子速度を有する材料であることから、高電圧動作且つ高出力を得る電源用半導体装置の材料として極めて有望である。そのため、窒化物半導体装置は、高効率スイッチング素子、電気自動車用として優れた高耐圧・高出力デバイスとして期待されている。
特開２０００−２５２２９９号公報
窒化物半導体装置の電源用途への応用のためには、低損失・高耐圧のみならず、ゲート電圧のオフ時に電流が流れない、いわゆるノーマリ・オフ型（エンハンスメント型）のデバイスの開発が重要である。例えばＨＥＭＴでは、高耐圧のノーマリ・オフ動作を実現すべく、ゲート電極下にゲート絶縁膜を備えたＭＩＳ（Metal Insulator Semiconductor）型を採用している。更に、閾値を高くするため、ゲート部分の電子供給層（又は電子供給層及び電子走行層）をエッチングで掘り込んで電極溝を形成してゲート電極を埋め込み形成し電子走行層内の電子を減少させる、いわゆるゲートリセス構造が検討されている。
しかしながら、上記のようなＭＩＳ型ＨＥＭＴでは、ゲート電極の一端部位に電界集中が生じて電流コラプス特性が劣化するという問題が発生する。ゲートリセス構造を採用することで、この電界集中が著しく増加する。これにより、電流コラプス特性の著しい劣化が惹起されるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた高い信頼性を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造上に形成されたゲート絶縁膜と、ゲート電極とを含み、前記ゲート電極は、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有しており、前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極が、他方の片側にドレイン電極が形成されており、前記ゲート傘部の下面のうち、前記ドレイン電極側の部分のみが前記化合物半導体積層構造とショットキー接触する。
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に前記化合物半導体積層構造の表面の一部を露出させる開口を形成する工程と、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有するゲート電極を形成する工程と、前記化合物半導体積層構造上に、前記ゲート電極の一方の片側にソース電極を、他方の片側にドレイン電極を形成する工程とを含み、前記開口において、前記ゲート傘部の下面のうち、前記ドレイン電極側の部分のみが前記化合物半導体積層構造とショットキー接触する。
上記の諸態様によれば、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高い化合物半導体装置が実現する。
第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 実験例１を示す模式図である。 実験例２を示す模式図である。 第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図６に引き続き、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの作用効果を説明するための概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの他の例を示す概略断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
（第１の実施形態）
図１〜図３は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。２ＤＥＧを破線で示す。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体層を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを連続して積層形成する。バッファ層２ａにはＡｌＮ、電子走行層２ｂにはｉ（インテンショナリ・アンドープ）−ＧａＮ、中間層２ｃにはｉ−ＡｌＧａＮ、電子供給層２ｄにはｎ−ＡｌＧａＮをそれぞれ成長する。キャップ層２ｅとしては、ここでは３層の化合物半導体、例えばｎ−ＧａＮ２ｅ1，ＡｌＮ２ｅ2，ｎ−ＧａＮ２ｅ3を順次成長する。
バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚５ｎｍ程度、電子供給層２ｄは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度にそれぞれ形成する。キャップ層２ｅは、ｎ−ＧａＮ２ｅ1を膜厚２ｎｍ〜３ｎｍ程度、ＡｌＮ２ｅ2を膜厚２ｎｍ〜３ｎｍ程度、ｎ−ＧａＮ２ｅ3を膜厚５ｎｍ程度にそれぞれ形成する。
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域（素子領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｅに電極溝２Ａ，２Ｂを形成する。ここで、各電極溝は、キャップ層２ｅを貫通してその下層まで形成するようにしても良い。例えば、キャップ層２ｅ、電子供給層２ｄ、及び中間層２ｃを貫通して電子走行層２ｂの表層部分まで各電極溝を形成することが考えられる。
化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層２ｅを電子供給層２ｄの表面の一部が露出するまでドライエッチングする。これにより、電極溝２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造の２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、化合物半導体積層構造２のゲート電極の形成予定位置に電極溝２Ｃを形成する。なお、図２（ａ）〜図３（ｂ）では、素子分離構造３の図示を省略する。
詳細には、リソグラフィー及びドライエッチングにより、キャップ層２ｅにおけるゲート電極の形成予定位置を加工する。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。これにより、キャップ層２ｅにおけるゲート電極の形成予定位置に、電子供給層２ｄの表面の一部を露出する電極溝２Ｃが形成される。電極溝２Ｃは、ソース電極４とドレイン電極５との間の中央位置からソース電極４側に偏倚した位置に形成される。ここで、ゲート電極の電極溝は、キャップ層２ｅを貫通しないようにキャップ層２ｅの表層に形成したり、キャップ層２ｅを貫通してその下層まで形成するようにしても良い。例えば、キャップ層２ｅを貫通して電子供給層２ｄの表層部分まで電極溝を形成することが考えられる。
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極溝２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積し、ゲート絶縁膜６を形成する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚５ｎｍ〜１００ｎｍ程度、ここでは４０ｎｍ程度に堆積する。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばＣＶＤ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物、シリコン（Ｓｉ）の酸化物、窒化物又は酸窒化物、ハフニウム（Ｈｆ）の酸化物、窒化物又は酸窒化物等、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図２（ｃ）に示すように、ゲート絶縁膜６上にレジストマスク１１を形成する。
詳細には、ゲート絶縁膜６上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ゲート絶縁膜６上に開口１１ａを有するレジストマスク１１が形成される。開口１１ａは、ゲート絶縁膜６の表面の、電極溝２Ｃにおけるドレイン電極５側のエッジ部分上に相当する部分を、形成予定のゲート電極の長手方向（ゲート長方向に直交する方向）に沿って露出する長溝状に形成される。
続いて、図３（ａ）に示すように、ゲート絶縁膜６に開口６ａを形成する。
詳細には、レジストマスク１１を用いて、ゲート絶縁膜６をドライエッチングする。これにより、ゲート絶縁膜６のレジストマスク１１の開口１１ａから露出する部分が除去され、ゲート絶縁膜６に開口６ａが形成される。開口６ａは、キャップ層２ｅの表面の、電極溝２Ｃにおけるドレイン電極５側のエッジ部分を、形成予定のゲート電極の長手方向に沿って露出する長溝状に形成される。開口１１ａは、電極溝２Ｃの長手方向に沿って、電極溝２Ｃと略同一の長さに形成することが望ましい。これにより、後述する空乏層の横方向への拡大をゲート電極の長手方向に沿った各部位について得ることができ、デバイス効率及び耐圧の確実な向上に寄与する。
レジストマスク１１は、灰化処理等により除去される。
続いて、図３（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、下層レジスト（例えば、商品名PMGI:米国マイクロケム社製）及び上層レジスト（例えば、商品名PFI32-A8:住友化学社製）をそれぞれ例えばスピンコート法によりゲート絶縁膜６上に塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口を上層レジストに形成する。次に、上層レジストをマスクとして、下層レジストをアルカリ現像液でウェットエッチングする。次に、上層レジスト及び下層レジストをマスクとして、開口内を含む全面にゲートメタル（例えば、Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。その後、加温した有機溶剤を用いてリフトオフを行って、下層レジスト及び上層レジストと、上層レジスト上のゲートメタルとを除去する。以上により、電極溝２Ｃ内をゲート絶縁膜６を介してゲートメタルの一部で埋め込むゲート電極７が形成される。
ゲート電極７は、電極溝２Ｃ内をゲートメタルで埋め込む部分のゲート基部７ａと、ゲート基部７ａ上に形成され、ゲート基部７ａよりもゲート長方向（短手方向）に幅広に形成されたゲート傘部７ｂとを有して構成される。便宜上、ゲート基部７ａとゲート傘部７ｂとの境界を破線で示す。ゲート電極７では、ゲート絶縁膜６の開口６ａにおいて、ゲート傘部７ｂのドレイン電極４側の下面（ドレイン側下面７Ａ）が化合物半導体積層構造２のキャップ層２ｅと直接的に接触（ショットキー接触）している。本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＭＩＳ型構造を維持しつつも、一部にショットキー型構造を採用する。即ち、ゲート基部７ａ及びゲート傘部７ｂのソース電極４側の下面では、化合物半導体積層構造２との間でゲート絶縁膜６を介しており、ＭＩＳ型構造が維持される。一方、ゲート傘部７ｂのドレイン電極側下面７Ａでは、化合物半導体積層構造２と直接的に接触してショットキー型構造が付加されている。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について詳述する。
先ず、本実施形態に想到するための示唆を得た実験について説明する。図４は実験例１を示しており、（ａ）が実験例１のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの概略構造を、（ｂ）がそのゲート電極とドレイン電極との間の距離（μｍ）と電流コラプス率（％）との関係を示す特性図である。図５は実験例２を示しており、（ａ）が実験例２のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの概略構造を、（ｂ）がそのゲート電極とドレイン電極との間の距離（μｍ）と電流コラプス率（％）との関係を示す特性図である。
図４（ａ）及び図５（ａ）では、図示の便宜上、基板上方に存する構成のみを示し、素子分離構造の図示は省略する。化合物半導体積層構造１０１として、ｉ−ＧａＮからなる電子走行層１０１ａ、ｉ−ＡｌＧａＮからなる中間層１０１ｂ、ｎ−ＡｌＧａＮからなる電子供給層１０１ｃ、ｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮが順次積層されたキャップ層１０１ｄを示す。ソース電極１０２及びドレイン電極１０３を示す。更に、図４（ａ）では、キャップ層１０１ｄに形成された電極溝１０４をゲート絶縁膜１０５を介して埋め込み形成されたゲート電極１０６を、図５（ａ）では、電極溝１０４を埋め込み電子供給層１０１とショットキー接触するゲート電極１０６を、それぞれ示す。図５（ａ）では、キャップ層１０１ｄを覆う保護膜１０７が形成されている。ゲート電極１０６とドレイン電極１０３との間の距離（Ｇ−Ｄ間距離）は、図示のように電極溝１０４のエッジ部分とドレイン電極１０３のエッジ部分との距離ｄで定義する。
実験１のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図４（ｂ）に示すように、Ｇ−Ｄ間距離が大きいほど電流コラプス率が小さい。これは、Ｇ−Ｄ間距離が大きいほど電流コラプスの影響が大きい、即ちドレイン電流の伝達コンダクタンス（ｇｍ）の低下（いわゆるドレイン電流の上詰り）が大きいことを表している。
一方、実験２のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図５（ｂ）に示すように、Ｇ−Ｄ間距離が大きいほど電流コラプス率が大きい。これは、Ｇ−Ｄ間距離が大きいほど電流コラプスの影響が小さい、即ちドレイン電流の上詰りが小さいことを表している。
上記の実験結果は、以下のように説明できる。
ドレイン電流の減少を来たす電流コラプスの原因としては、主にＧ−Ｄ間におけるゲート電極のエッジ部位の電界集中に起因して、化合物半導体積層構造の内部及び表面、ゲート絶縁膜等の絶縁体に存在するトラップ（欠陥）に電子が捕獲されることが考えられる。図４（ａ）のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その空乏層の形状はＧ−Ｄ間距離に殆ど依存せず、空乏層はゲート電極１０６の直下部分のみに存在する。従って、Ｇ−Ｄ間距離を大きくすることにより、Ｇ−Ｄ間に存するトラップも増加し、結果としてトラップに捕獲される電子の総数は増加してドレイン電流の上詰りが大きくなる。その一方で、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｇ−Ｄ間距離を小さくすれば、ゲート電極のエッジ部位の電界集中が大きくなる。
これに対して、図５（ｂ）のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その空乏層の形状はＧ−Ｄ間距離に応じて横方向（水平方向）に伸縮する。Ｇ−Ｄ間距離を大きくすることにより、空乏層はＧ−Ｄ間で横方向に拡大する。空乏層にはトラップが内包されているが、Ｇ−Ｄ間における空乏層の拡大により、その拡大分だけ内包されるトラップ数が増加する。空乏層に内包されたトラップには、電子は捕獲されることはない。Ｇ−Ｄ間距離を大きくすることでＧ−Ｄ間に増加するトラップ数よりも、Ｇ−Ｄ間距離を大きくすることで拡大した空乏層に内包されるトラップ数の方が大幅に大きく、結果としてトラップに捕獲される電子の総数は減少してドレイン電流の上詰りが小さくなる。
本実施形態では、上記の実験結果に鑑み、ＭＩＳ型構造を維持して高い閾値を確保するも、一部にショットキー型構造を採用してドレイン電流の上詰りを抑制する。そのため、上記の図３（ｂ）のように、ゲート絶縁膜６に開口６ａを設けてゲート電極７を形成する。これにより、ＭＩＳ型構造に、ゲート電極７のドレイン側のみにショットキー型構造が付加された、デバイス効率及び耐圧に優れた高い信頼性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
本実施形態では、上記の図３（ｂ）のように、ゲート電極７をソース電極４とドレイン電極５との間で、中央位置からソース電極４側に偏倚した位置（ドレイン電極５から離間した位置）に形成する。これにより、Ｇ−Ｄ間距離が大きく確保され、ドレイン電流の上詰りを更に抑制することができる。
以上説明したように、本実施形態によれば、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに、更にゲート電極における電界集中を緩和する誘電体構造を付加した構成を開示する。
図６〜図８は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。なお、図６〜図８では、素子分離構造３の図示を省略する。
先ず、第１の実施形態と同様に、図１（ａ），（ｂ）の各工程を順次行う。
続いて、図６（ａ）に示すように、化合物半導体積層構造２に誘電体溝２Ｄを形成する。
詳細には、リソグラフィー及びドライエッチングにより、キャップ層２ｅにおいて、ゲート電極の形成予定位置とドレイン電極の形成予定位置との間の所定位置を加工する。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。これにより、キャップ層２ｅにおける上記の所定位置に、電子供給層２ｄの表面の一部を露出する誘電体溝２Ｄが形成される。ここで、当該電極溝は、キャップ層２ｅを貫通しないようにキャップ層２ｅの表層に形成したり、キャップ層２ｅを貫通してその下層まで形成するようにしても良い。例えば、キャップ層２ｅを貫通して電子供給層２ｄの表層部分まで当該電極溝を形成することが考えられる。
続いて、図６（ｂ）に示すように、誘電体構造１２を形成する。
詳細には、誘電材料、いわゆるHigh-k絶縁材料である高誘電材料を、誘電体溝２Ｄ内を埋め込むように化合物半導体積層構造２上に堆積する。高誘電材料としては、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，ＨｆＳｉＯ，ＨｆＡｌＯＮ，ＨｆＯ2，Ｙ2Ｏ3等から選択された少なくとも１種を用いることが好適である。例えばＨｆＳｉＯを用いる場合、ＣＶＤ法等により、誘電体溝２Ｄ内を埋め込むようにＨｆＳｉＯを化合物半導体積層構造２上に堆積する。堆積された高誘電材料をキャップ層２ｅの表面が露出するまで化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法等により研磨する。以上により、誘電体溝２Ｄ内を高誘電材料で充填してなる誘電体構造１２が形成される。
続いて、図６（ｃ）に示すように、第１の実施形態と同様に、ソース電極４及びドレイン電極５を形成する。
続いて、図７（ａ）に示すように、第１の実施形態と同様に、化合物半導体積層構造２のゲート電極の形成予定位置に電極溝２Ｃを形成する。
誘電体溝２Ｄは、電極溝２Ｃの長手方向に沿って、電極溝２Ｃと略同一の長さとなるように形成しておくことが望ましい。これにより、後述する電界集中の緩和（分散）の効果をゲート電極の長手方向に沿った各部位について得ることができ、デバイス効率及び耐圧の確実な向上に寄与する。
続いて、図７（ｂ）に示すように、第１の実施形態と同様に、ゲート絶縁膜６を形成する。
続いて、図８（ａ）に示すように、第１の実施形態と同様に、ゲート絶縁膜６に開口６ａを形成する。
続いて、図８（ｂ）に示すように、第１の実施形態と同様に、ゲート電極７を形成する。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について詳述する。
図９は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。図示の便宜上、基板上方に存する構成のみを示し、素子分離構造の図示は省略する。
第１の実施形態で説明したように、電流コラプスの原因としては、主にＧ−Ｄ間におけるゲート電極のエッジ部位の電界集中に起因して、化合物半導体積層構造の内部、表面、ゲート絶縁膜等の絶縁体に存在するトラップに電子が捕獲されることが考えられる。
本実施形態では、図９に示すように、ゲート電極７のドレイン側のみにショットキー型構造を付加すると共に、Ｇ−Ｄ間に誘電体構造１２を設ける。前者の構成により、前述のようにドレイン電流５の上詰りが小さくなる。後者の構成により、ゲート電極７のドレイン側のエッジ部位における電界集中が緩和される。即ち、誘電体構造１２を有しない場合には、主にゲート電極７のドレイン側のエッジ部位に大きな電界集中が発生するが、Ｇ−Ｄ間に誘電体構造１２を設けることで、当該電界集中が誘電体構造１２のドレイン側のエッジ部位に分散される。この分散に相当する分だけ、ゲート電極７のドレイン側のエッジ部位における電界集中が緩和されることになる。このように、ゲート電極７のドレイン側のみにショットキー型構造を付加することに加えて、Ｇ−Ｄ間に誘電体構造１２を設けることにより、両者の効果が相乗して電流コラプス特性が更に向上する。
本実施形態では、キャップ層２ｅに形成された誘電体溝２Ｄに高誘電材料を充填して誘電体構造１２が構成される。
化合物半導体積層構造２のＧ−Ｄ間にはドレイン電流が流れる。この電流経路に誘電体構造１２を形成することにより、誘電体構造１２のエッジ部位において確実に電界集中が分散され、ゲート電極７のエッジ部位における電界集中の緩和に寄与する。
ところで、誘電体溝２Ｄがキャップ層２ｅに形成されるため、誘電体溝２Ｄを充填する材料の絶縁性が大きいと、Ｇ−Ｄ間におけるドレイン電流の流れが阻害されるものと考えられる。一方、誘電体溝２Ｄを充填する材料に金属等を用いると、製造プロセスで金属拡散が生じてリークパスが発生するおそれがある。本実施形態では、当該材料に上記の高誘電材料を用いることで、ドレイン電流の流れが阻害されることなく、リークパス発生の懸念も解消される。
以上説明したように、本実施形態によれば、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を更に大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、本実施形態において、誘電体溝４Ｄを形成することなく、Ｇ−Ｄ間における誘電体溝４Ｄの位置と同様の所定位置に上記の高誘電材料をパターニング等で形成し、誘電体構造としても良い。この場合でも、上記した電界集中の分散により電流コラプス特性が向上し、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
また、本実施形態において、第１の実施形態によるゲート電極７のドレイン側のみにショットキー型構造を付加する構成を採ることなく（ゲート絶縁膜６に開口６ａを形成することなく）、Ｇ−Ｄ間に誘電体構造１２を設ける構成のみを採用しても良い。
この場合、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するには、図１（ａ），（ｂ）、図６（ａ）〜図７（ｂ）の各工程を順次行い、図８（ａ）の工程を経ることなく、図８（ｂ）の工程を行ってゲート電極７を形成する。この状態を図１０に示す。図１０でも、素子分離構造３の図示を省略する。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
この場合でも、誘電体構造１２を設けることにより、ゲート電極のドレイン側のエッジ部位における電界集中が緩和され、電流コラプス特性が向上する。従って、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を更に大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、第１及び第２の実施形態では、基板としてＳｉＣ基板１を用いているが、これに限定されるものではない。電界効果トランジスタの機能を持つエピタキシャル構造の部分が窒化物半導体を用いていれば、サファイア、Ｓｉ、ＧａＡｓ等、他の基板を用いても問題ない。また、基板の導電性は、半絶縁性、導電性を問わない。また、第１及び第２の実施形態におけるソース電極４及びドレイン電極５、ゲート電極７の各電極の層構造は一例であり、単層・多層を問わず他の層構造であっても問題ない。また、各電極の形成方法についても一例であり、他の形成方法でも問題ない。また、第１及び第２の実施形態では、ソース電極４及びドレイン電極５の形成時に熱処理を行っているが、オーミック特性が得られるのであれば熱処理を行わなくとも良く、またゲート電極７の形成後に更なる熱処理を施しても良い。また、第１及び第２の実施形態では、キャップ層２ｅを３層で示したが、ｎ−ＧａＮ単層のキャップ層、或いは４層以上の複数の化合物半導体層からなるキャップ層を採用しても良い。更に、第１及び第２の実施形態では、ゲート電極７を形成する電極溝２Ｃを形成したが、電極溝２Ｃを形成しない構造としても良い。
（第３の実施形態）
本実施形態では、第１及び第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１１は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１及び第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第４の実施形態）
本実施形態では、第１及び第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１２は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１２では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。
本実施形態では、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、例えば以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層で形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層で形成される。
本例によれば、ノーマリ・オフ動作に適したＭＩＳ型を採用するも、電流コラプス特性を大幅に向上させて、デバイス効率及び耐圧に優れた信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、電源回路、高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造上に形成されたゲート絶縁膜と、
ゲート電極と
を含み、
前記ゲート電極は、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有しており、
前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする化合物半導体装置。
（付記２）前記化合物半導体積層構造上に、前記ゲート電極と並んで誘電体が設けられることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記ゲート基部は、前記化合物半導体積層構造に形成された第１の溝を前記ゲート絶縁膜を介して埋め込むように形成されることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記誘電体は、前記化合物半導体積層構造に形成された第２の溝を埋め込むように形成されることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記ゲート絶縁膜に開口が形成されており、前記開口において前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記開口は、前記ゲート電極の長手方向に沿って前記ゲート絶縁膜に形成されていることを特徴とする付記５に記載の化合物半導体装置。
（付記７）前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極（４）が、他方の片側にドレイン電極が形成されており、
前記ゲート傘部の下面のうち、前記ドレイン電極側の部分が前記化合物半導体積層構造とショットキー接触することを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
（付記８）前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極が、他方の片側にドレイン電極が形成されており、
前記誘電体は、前記ゲート電極と前記ドレイン電極との間に設けられることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
（付記９）化合物半導体積層構造上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に前記化合物半導体積層構造の表面の一部を露出させる開口を形成する工程と、
前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有するゲート電極を形成する工程と
を含み、
前記開口において、前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする化合物半導体装置の製造方法。
（付記１０）前記化合物半導体積層構造上に、前記ゲート電極と並んで誘電体を設ける工程を更に含むことを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）前記開口は、前記ゲート電極の長手方向に沿って前記ゲート絶縁膜に形成されることを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
（付記１２）前記ゲート基部は、前記化合物半導体積層構造に形成された第１の溝を前記ゲート絶縁膜を介して埋め込むように形成されることを特徴とする付記９〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）前記誘電体は、前記化合物半導体積層構造に形成された第２の溝を埋め込むように形成されることを特徴とする付記９〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極が、他方の片側にドレイン電極が形成されており、
前記ゲート傘部の下面のうち、前記ドレイン電極側の部分が前記化合物半導体積層構造とショットキー接触することを特徴とする付記９〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極が、他方の片側にドレイン電極が形成されており、
前記誘電体は、前記ゲート電極と前記ドレイン電極との間に設けられることを特徴とする付記９〜１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成されたゲート絶縁膜と、
ゲート電極と
を含み、
前記ゲート電極は、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有しており、
前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする電源回路。
（付記１７）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造上に形成されたゲート絶縁膜と、
ゲート電極と
を含み、
前記ゲート電極は、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有しており、
前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする高周波増幅器。
１ ＳｉＣ基板
２，１０１ 化合物半導体積層構造
２ａ バッファ層
２ｂ，１０１ａ 電子走行層
２ｃ，１０１ｂ 中間層
２ｄ，１０１ｃ 電子供給層
２ｅ，１０１ｄ キャップ層
２ｅ1，２ｅ3 ｎ−ＧａＮ
２ｅ2 ＡｌＮ
３ 素子分離構造
２Ａ，２Ｂ，２Ｃ，１０４ 電極溝
２Ｄ 誘電体溝
４，１０２ ソース電極
５，１０３ ドレイン電極
６，１０５ ゲート絶縁膜
６ａ，１１ａ 開口
７，１０６ ゲート電極
７ａ ゲート基部
７ｂ ゲート傘部
７Ａ ドレイン側下面
１１ レジストマスク
１２ 誘電体構造
２１ 一次側回路
２２ 二次側回路
２３ トランス
２４ 交流電源
２５ ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ スイッチング素子
３１ ディジタル・プレディストーション回路
３２ａ，３２ｂ ミキサー
３３ パワーアンプ
１０７ 保護膜

Claims (12)

  1. 化合物半導体積層構造と、
    前記化合物半導体積層構造上に形成されたゲート絶縁膜と、
    ゲート電極と
    を含み、
    前記ゲート電極は、前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有しており、
    前記化合物半導体積層構造上で、前記ゲート電極の一方の片側にソース電極が、他方の片側にドレイン電極が形成されており、
    前記ゲート傘部の下面のうち、前記ドレイン電極側の部分のみが前記化合物半導体積層構造とショットキー接触することを特徴とする化合物半導体装置。
  2. 前記化合物半導体積層構造上に、前記ゲート電極と並んで誘電体が設けられることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記誘電体は、前記化合物半導体積層構造上に、前記ゲート電極と離間した位置に並んで設けられることを特徴とする請求項２に記載の化合物半導体装置。
  4. 前記ゲート基部は、前記化合物半導体積層構造に形成された第１の溝を前記ゲート絶縁膜を介して埋め込むように形成されることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 前記誘電体は、前記化合物半導体積層構造に形成された第２の溝を埋め込むように形成されることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 前記ゲート絶縁膜に開口が形成されており、前記開口において前記ゲート傘部の下面が前記化合物半導体積層構造とショットキー接触することを特徴とする請求項１〜５のいずれか１項に記載の化合物半導体装置。
  7. 前記ゲート絶縁膜が、前記ゲート傘部の前記ドレイン側の側面に接していることを特徴とする請求項１〜６のいずれか１項に記載の化合物半導体装置。
  8. 化合物半導体積層構造上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜に前記化合物半導体積層構造の表面の一部を露出させる開口を形成する工程と、
    前記ゲート絶縁膜上に形成されたゲート基部と、前記ゲート基部上に形成されたゲート傘部とを有するゲート電極を形成する工程と、
    前記化合物半導体積層構造上に、前記ゲート電極の一方の片側にソース電極を、他方の片側にドレイン電極を形成する工程と
    を含み、
    前記開口において、前記ゲート傘部の下面のうち、前記ドレイン電極側の部分のみが前記化合物半導体積層構造とショットキー接触することを特徴とする化合物半導体装置の製造方法。
  9. 前記化合物半導体積層構造上に、前記ゲート電極と並んで誘電体を設ける工程を更に含むことを特徴とする請求項８に記載の化合物半導体装置の製造方法。
  10. 前記開口は、前記ゲート電極の長手方向に沿って前記ゲート絶縁膜に形成されることを特徴とする請求項８又は９に記載の化合物半導体装置の製造方法。
  11. 前記ゲート基部は、前記化合物半導体積層構造に形成された第１の溝を前記ゲート絶縁膜を介して埋め込むように形成されることを特徴とする請求項８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
  12. 前記誘電体は、前記化合物半導体積層構造に形成された第２の溝を埋め込むように形成されることを特徴とする請求項８〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
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