JP3348673B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を用
いた電界効果トランジスタに係わり、耐圧特性が高い電
界効果トランジスタ（ＦＥＴ）に関する。
いた電界効果トランジスタに係わり、耐圧特性が高い電
界効果トランジスタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】電界効果トランジスタにおいて、保護膜
と半導体との界面のトラップを含む電荷密度はゲートの
ドレイン端における電界強度を左右する重要なパラメー
タである。このゲートのドレイン端における電界強度が
高いほど、ＦＥＴの耐圧特性は低くなることが知られて
いる。従来、ＦＥＴのゲート及びゲート・オーミック間
を被覆する保護膜として酸化珪素膜、窒化珪素膜等が多
く用いられてきた。しかしながら、プロセス条件により
保護膜と半導体との界面状態を制御することは難しく、
しばしば所望の耐圧値よりも低い耐圧値が得られること
があった。このように低耐圧となるのは、ゲートのドレ
イン端における電界強度が高くなっていることが原因と
考えられ、保護膜と半導体との界面の負電荷密度が低い
状態であることが、電界強度増加の一因として予測され
ていた。
と半導体との界面のトラップを含む電荷密度はゲートの
ドレイン端における電界強度を左右する重要なパラメー
タである。このゲートのドレイン端における電界強度が
高いほど、ＦＥＴの耐圧特性は低くなることが知られて
いる。従来、ＦＥＴのゲート及びゲート・オーミック間
を被覆する保護膜として酸化珪素膜、窒化珪素膜等が多
く用いられてきた。しかしながら、プロセス条件により
保護膜と半導体との界面状態を制御することは難しく、
しばしば所望の耐圧値よりも低い耐圧値が得られること
があった。このように低耐圧となるのは、ゲートのドレ
イン端における電界強度が高くなっていることが原因と
考えられ、保護膜と半導体との界面の負電荷密度が低い
状態であることが、電界強度増加の一因として予測され
ていた。
【０００３】図１２は、従来の代表的なＦＥＴの内、Ｇ
ａＡｓ系ＭＥＳＦＥＴの模式的構造を示す図である。図
１２において、半絶縁性のＧａＡｓ基板１０１上に、ア
ンドープＧａＡｓバッファ層１０２、半導体としての不
純物ドープＧａＡｓ活性層１０３、不純物ドープＧａＡ
ｓコンタクト抵抗低減用キャップ層１０４がエピタキシ
ャル成長法により、基板１０１側から順に順次積層され
ている。そして、不純物ドープＧａＡｓコンタクト抵抗
低減用キャップ層１０４をリセスエッチングにより削る
ことにより、該不純物ドープＧａＡｓ活性層１０３の表
面上にゲート電極１０７が形成され、該キャップ層１０
４上にソースおよびドレイン電極１０５、１０６がそれ
ぞれ設けられている。
ａＡｓ系ＭＥＳＦＥＴの模式的構造を示す図である。図
１２において、半絶縁性のＧａＡｓ基板１０１上に、ア
ンドープＧａＡｓバッファ層１０２、半導体としての不
純物ドープＧａＡｓ活性層１０３、不純物ドープＧａＡ
ｓコンタクト抵抗低減用キャップ層１０４がエピタキシ
ャル成長法により、基板１０１側から順に順次積層され
ている。そして、不純物ドープＧａＡｓコンタクト抵抗
低減用キャップ層１０４をリセスエッチングにより削る
ことにより、該不純物ドープＧａＡｓ活性層１０３の表
面上にゲート電極１０７が形成され、該キャップ層１０
４上にソースおよびドレイン電極１０５、１０６がそれ
ぞれ設けられている。
【０００４】また、ゲート・ソース間およびゲート・ド
レイン間の半導体上は保護膜として酸化珪素膜（ＳｉＯ
2膜）１０８で被覆されている。この保護膜形成の際
に、保護膜と半導体との界面における負電荷密度の条件
を制御することは極めて困難であり、この界面負電荷密
度が小さくなった場合には、図１３に示すような空乏層
１０１０、および等電位線で示される電位分布１０１１
が得られ、結果的に従来のＦＥＴにおけるチャネル電界
分布は図１１に示すような分布を示し、ゲートのドレ
イン端に集中する電界強度は高くなることがわかってい
る。ところで、ガウスの定理から、誘電率が異なる物質
を接触させた場合にその界面には分極電荷が発生するこ
とが知られている。ここで、保護膜と半導体の各誘電率
を比較すると、従来一般的に用いられてきた酸化珪素膜
や窒化珪素膜の誘電率は一般的には４〜７と言われてお
り、半導体のＧａＡｓの誘電率に比べて１／２〜１／３
と低いことが知られている。
レイン間の半導体上は保護膜として酸化珪素膜（ＳｉＯ
2膜）１０８で被覆されている。この保護膜形成の際
に、保護膜と半導体との界面における負電荷密度の条件
を制御することは極めて困難であり、この界面負電荷密
度が小さくなった場合には、図１３に示すような空乏層
１０１０、および等電位線で示される電位分布１０１１
が得られ、結果的に従来のＦＥＴにおけるチャネル電界
分布は図１１に示すような分布を示し、ゲートのドレ
イン端に集中する電界強度は高くなることがわかってい
る。ところで、ガウスの定理から、誘電率が異なる物質
を接触させた場合にその界面には分極電荷が発生するこ
とが知られている。ここで、保護膜と半導体の各誘電率
を比較すると、従来一般的に用いられてきた酸化珪素膜
や窒化珪素膜の誘電率は一般的には４〜７と言われてお
り、半導体のＧａＡｓの誘電率に比べて１／２〜１／３
と低いことが知られている。
【０００５】
【発明が解決しようとする課題】しかしながら図１２に
示すような従来のＦＥＴにおいては、保護膜をなす材料
として誘電率がＧａＡｓよりも１／３程度低い酸化珪素
を用いていた。このようにＧａＡｓに比べて保護膜の誘
電率が低い場合には、保護膜と半導体との界面における
固定負電荷量が打ち消されるような傾向を示す。したが
って、プロセスにより固定負電荷密度が低くなっている
場合には、ゲートのドレイン端における電界強度は更に
高くなる傾向にあったことがわかる。この結果、従来構
造のＦＥＴでは、所望の耐圧値に比べて低い耐圧値が得
られることがしばしばあった。
示すような従来のＦＥＴにおいては、保護膜をなす材料
として誘電率がＧａＡｓよりも１／３程度低い酸化珪素
を用いていた。このようにＧａＡｓに比べて保護膜の誘
電率が低い場合には、保護膜と半導体との界面における
固定負電荷量が打ち消されるような傾向を示す。したが
って、プロセスにより固定負電荷密度が低くなっている
場合には、ゲートのドレイン端における電界強度は更に
高くなる傾向にあったことがわかる。この結果、従来構
造のＦＥＴでは、所望の耐圧値に比べて低い耐圧値が得
られることがしばしばあった。
【０００６】本発明の課題は、ゲートのドレイン端にお
ける電界集中の緩和、即ちアバランシェ降伏を抑制し
て、耐圧特性を向上できる電界効果トランジスタを提供
することにある。
ける電界集中の緩和、即ちアバランシェ降伏を抑制し
て、耐圧特性を向上できる電界効果トランジスタを提供
することにある。
【０００７】
【課題を解決するための手段】本発明者らは上記課題を
解決すべく、種々の検討及び実験を重ねた結果、電界集
中が起こるゲート端に高誘電率材料を隣接させることに
より、誘電分極により保護膜と半導体との界面に生じる
負の分極電荷を利用して、ゲートのドレイン端における
電界集中の緩和、即ちアバランシェ降伏を抑制して、耐
圧特性を向上できるとの推定に至った。しかしながら、
リセス全体に高誘電率材料を用いてしまうと、高密度の
固定負電荷がリセス領域全体に広がったのと同等の状態
となり、リセス下にのびた表面空乏層がゲートの応答に
追従できないために高周波特性の劣化原因となってしま
う。従って、本発明では、特に、低誘電率膜中の一部分
だけを高誘電率材料から構成することにより、ゲート容
量の増加に伴う高周波特性の劣化を与えることなく、高
耐圧化を実現できるため、高耐圧・高出力特性の同時実
現が可能であることを初めて究明し、本発明を完成した
のである。本発明は、例えば、化合物半導体を用いた電
界効果トランジスタにおける保護膜において、ゲート電
極のドレイン側に接する部分だけが絶縁膜直下の半導体
よりも誘電率が高い材料を用いることにより、誘電分極
により誘起される分極電荷を利用して、高周波特性の劣
化することなく、ゲート電極のドレイン側の側面（ドレ
イン端）における電界強度を緩和して耐圧特性を向上し
たものである。
解決すべく、種々の検討及び実験を重ねた結果、電界集
中が起こるゲート端に高誘電率材料を隣接させることに
より、誘電分極により保護膜と半導体との界面に生じる
負の分極電荷を利用して、ゲートのドレイン端における
電界集中の緩和、即ちアバランシェ降伏を抑制して、耐
圧特性を向上できるとの推定に至った。しかしながら、
リセス全体に高誘電率材料を用いてしまうと、高密度の
固定負電荷がリセス領域全体に広がったのと同等の状態
となり、リセス下にのびた表面空乏層がゲートの応答に
追従できないために高周波特性の劣化原因となってしま
う。従って、本発明では、特に、低誘電率膜中の一部分
だけを高誘電率材料から構成することにより、ゲート容
量の増加に伴う高周波特性の劣化を与えることなく、高
耐圧化を実現できるため、高耐圧・高出力特性の同時実
現が可能であることを初めて究明し、本発明を完成した
のである。本発明は、例えば、化合物半導体を用いた電
界効果トランジスタにおける保護膜において、ゲート電
極のドレイン側に接する部分だけが絶縁膜直下の半導体
よりも誘電率が高い材料を用いることにより、誘電分極
により誘起される分極電荷を利用して、高周波特性の劣
化することなく、ゲート電極のドレイン側の側面（ドレ
イン端）における電界強度を緩和して耐圧特性を向上し
たものである。
【０００８】すなわち、本発明は、ゲート電極およびゲ
ート・オーミック間の半導体を被覆する絶縁膜を有する
電界効果トランジスタであって、前記絶縁膜のゲート電
極に接する部分だけが該絶縁膜直下の半導体よりも誘電
率が高い材料が用いられたことを特徴とする電界効果ト
ランジスタを上記課題の解決手段とした。上記構成の電
界効果トランジスタにおいては、前記半導体よりも誘電
率が高い材料の誘電率が、前記絶縁膜直下の半導体に比
べて４倍以上高いものであることが好ましい。また、上
記課題は、ゲート電極およびゲート・オーミック間の半
導体を被覆する絶縁膜を有する電界効果トランジスタで
あって、前記絶縁膜中のゲート電極のドレイン側に隣接
する部分だけに、該絶縁膜直下の半導体よりも誘電率が
高い材料が埋め込まれたことを特徴とする電界効果トラ
ンジスタでも解決できる。
ート・オーミック間の半導体を被覆する絶縁膜を有する
電界効果トランジスタであって、前記絶縁膜のゲート電
極に接する部分だけが該絶縁膜直下の半導体よりも誘電
率が高い材料が用いられたことを特徴とする電界効果ト
ランジスタを上記課題の解決手段とした。上記構成の電
界効果トランジスタにおいては、前記半導体よりも誘電
率が高い材料の誘電率が、前記絶縁膜直下の半導体に比
べて４倍以上高いものであることが好ましい。また、上
記課題は、ゲート電極およびゲート・オーミック間の半
導体を被覆する絶縁膜を有する電界効果トランジスタで
あって、前記絶縁膜中のゲート電極のドレイン側に隣接
する部分だけに、該絶縁膜直下の半導体よりも誘電率が
高い材料が埋め込まれたことを特徴とする電界効果トラ
ンジスタでも解決できる。
【０００９】また、上記課題は、ゲート電極およびゲー
ト・オーミック間の半導体を被覆する絶縁膜を有する電
界効果トランジスタであって、前記絶縁膜中で、ドレイ
ン側のゲート電極に隣接する部分だけに、前記絶縁膜直
下の半導体よりも誘電率が高い材料がゲート電極との界
面と半導体との界面を面として含む角柱状に添加されて
いることを特徴とする電界効果トランジスタでも解決で
きる。上記構成の電界効果トランジスタにおいては、前
記絶縁膜直下の半導体よりも誘電率が高い材料がゲート
電極との界面と半導体との界面を面として含む三角柱状
に添加されていることが好ましい。
ト・オーミック間の半導体を被覆する絶縁膜を有する電
界効果トランジスタであって、前記絶縁膜中で、ドレイ
ン側のゲート電極に隣接する部分だけに、前記絶縁膜直
下の半導体よりも誘電率が高い材料がゲート電極との界
面と半導体との界面を面として含む角柱状に添加されて
いることを特徴とする電界効果トランジスタでも解決で
きる。上記構成の電界効果トランジスタにおいては、前
記絶縁膜直下の半導体よりも誘電率が高い材料がゲート
電極との界面と半導体との界面を面として含む三角柱状
に添加されていることが好ましい。
【００１０】また、上記課題は、絶縁膜をマスクにして
ゲートリセスエッチングを施す埋め込みゲートプロセス
により製造された電界効果トランジスタであって、マス
クとなった絶縁膜よりもエッチバックされた部分に、前
記絶縁膜直下の半導体よりも誘電率が高い材料が埋め込
まれたことを特徴とする電界効果トランジスタでも解決
できる。上記の構成の電界効果トランジスタにおいて
は、ゲート電極のドレイン側だけに前記絶縁膜直下の半
導体よりも誘電率が高い材料が選択的に埋め込まれてい
ることが好ましい。また、上記課題は、絶縁膜を側壁と
してゲート形状を制御するゲートプロセスにより製造さ
れた電界効果トランジスタであって、側壁絶縁膜を成
膜、形状加工後に、前記形状加工された絶縁膜側壁上に
前記絶縁膜直下の半導体よりも誘電率が高い材料からな
る薄膜を積層することを特徴とする電界効果トランジス
タでも解決できる。上記の構成の電界効果トランジスタ
においては、ドレイン電極側の側壁上にだけに前記絶縁
膜直下の半導体よりも誘電率が高い材料を埋め込まれて
いることが好ましい。
ゲートリセスエッチングを施す埋め込みゲートプロセス
により製造された電界効果トランジスタであって、マス
クとなった絶縁膜よりもエッチバックされた部分に、前
記絶縁膜直下の半導体よりも誘電率が高い材料が埋め込
まれたことを特徴とする電界効果トランジスタでも解決
できる。上記の構成の電界効果トランジスタにおいて
は、ゲート電極のドレイン側だけに前記絶縁膜直下の半
導体よりも誘電率が高い材料が選択的に埋め込まれてい
ることが好ましい。また、上記課題は、絶縁膜を側壁と
してゲート形状を制御するゲートプロセスにより製造さ
れた電界効果トランジスタであって、側壁絶縁膜を成
膜、形状加工後に、前記形状加工された絶縁膜側壁上に
前記絶縁膜直下の半導体よりも誘電率が高い材料からな
る薄膜を積層することを特徴とする電界効果トランジス
タでも解決できる。上記の構成の電界効果トランジスタ
においては、ドレイン電極側の側壁上にだけに前記絶縁
膜直下の半導体よりも誘電率が高い材料を埋め込まれて
いることが好ましい。
【００１１】本発明においては、例えば化合物半導体を
用いた電界効果トランジスタにおける保護膜において、
ＧａＡｓの誘電率よりも４倍以上誘電率が高い物質であ
る例えば、ＳｒＴｉＯ3（ＳＴＯ）を、保護膜がゲート
電極に接触している部分に用いる。これは保護膜と半導
体の誘電率の差によって誘起される分極電荷を利用する
ものである。すなわち、半導体に比べて保護膜の誘電率
が高い場合には、保護膜／半導体界面には負の分極電荷
が誘起されるために電界強度を緩和できる。さらに、電
界強度が最も高くなるゲートのドレイン端付近にだけ高
誘電率材料を利用することにより、高周波特性を劣化さ
せることなく、ゲートのドレイン端に印加される電界強
度を低くして高耐圧を実現できる。これは、例えば一段
のワイドリセス部分に用いた場合には、誘電分極により
形成されるゲート周辺の空乏層により、二段リセスにし
たのと同じ効果が期待できることになる。したがって、
高耐圧化に伴う電流劣化を抑制することが出来る。ま
た、高誘電率材料の大きさにより自由に空乏層の形が制
御できるので設計もしやすくなる。
用いた電界効果トランジスタにおける保護膜において、
ＧａＡｓの誘電率よりも４倍以上誘電率が高い物質であ
る例えば、ＳｒＴｉＯ3（ＳＴＯ）を、保護膜がゲート
電極に接触している部分に用いる。これは保護膜と半導
体の誘電率の差によって誘起される分極電荷を利用する
ものである。すなわち、半導体に比べて保護膜の誘電率
が高い場合には、保護膜／半導体界面には負の分極電荷
が誘起されるために電界強度を緩和できる。さらに、電
界強度が最も高くなるゲートのドレイン端付近にだけ高
誘電率材料を利用することにより、高周波特性を劣化さ
せることなく、ゲートのドレイン端に印加される電界強
度を低くして高耐圧を実現できる。これは、例えば一段
のワイドリセス部分に用いた場合には、誘電分極により
形成されるゲート周辺の空乏層により、二段リセスにし
たのと同じ効果が期待できることになる。したがって、
高耐圧化に伴う電流劣化を抑制することが出来る。ま
た、高誘電率材料の大きさにより自由に空乏層の形が制
御できるので設計もしやすくなる。
【００１２】
【発明の実施の形態】以下、本発明の電界効果トランジ
スタの実施の形態例を図面を用いて説明する。 （第１の実施の形態）ここでは、１例としてＧａＡｓ系
ＭＥＳＦＥＴについての実施形態例を説明するが、この
材料系や構造のＦＥＴに限るものではない。この実施形
態例により、保護膜と半導体との界面のプロセスにより
発生する固定負電荷密度に依存することなく、また二段
リセス構造を形成する必要もなく、ゲートのドレイン端
における電界強度を緩和して耐圧向上が実現できるもの
である。図１は、本発明の第１の実施形態のＧａＡｓ系
ＭＥＳＦＥＴの素子断面図である。図２は、第１の実施
形態のＧａＡｓ系ＭＥＳＦＥＴにバイアス印加した場合
の電位分布を示すグラフである。第１の実施形態のＦＥ
Ｔは、半絶縁性ＧａＡｓ基板１１上に、アンドープＧａ
Ａｓバッファ層１２、不純物ドープＧａＡｓ活性層１
３、不純物ドープＧａＡｓコンタクト抵抗低減用キャッ
プ層１４が基板１１側から順に積層されている。これら
バッファ層１２、活性層１３、キャップ層１４は、エピ
タキシャル成長により形成されている。
スタの実施の形態例を図面を用いて説明する。 （第１の実施の形態）ここでは、１例としてＧａＡｓ系
ＭＥＳＦＥＴについての実施形態例を説明するが、この
材料系や構造のＦＥＴに限るものではない。この実施形
態例により、保護膜と半導体との界面のプロセスにより
発生する固定負電荷密度に依存することなく、また二段
リセス構造を形成する必要もなく、ゲートのドレイン端
における電界強度を緩和して耐圧向上が実現できるもの
である。図１は、本発明の第１の実施形態のＧａＡｓ系
ＭＥＳＦＥＴの素子断面図である。図２は、第１の実施
形態のＧａＡｓ系ＭＥＳＦＥＴにバイアス印加した場合
の電位分布を示すグラフである。第１の実施形態のＦＥ
Ｔは、半絶縁性ＧａＡｓ基板１１上に、アンドープＧａ
Ａｓバッファ層１２、不純物ドープＧａＡｓ活性層１
３、不純物ドープＧａＡｓコンタクト抵抗低減用キャッ
プ層１４が基板１１側から順に積層されている。これら
バッファ層１２、活性層１３、キャップ層１４は、エピ
タキシャル成長により形成されている。
【００１３】このようなエピタキシャル成長基板表面
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極１５，１６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極１５及び１６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層１４が
部分的にエッチング除去され、その部分に、該活性層１
３とショットキー接合する金属がゲート電極１７として
形成されている。また、ゲート電極１７とドレイン電極
１６間の一部で、かつ、ゲート電極１７のドレイン側の
側面に接触するように高誘電率材料膜１８が形成されて
いる。高誘電率材料膜１８をなす材料は、活性層１３に
用いたＧａＡｓの誘電率に比べて４倍以上高い誘電率を
有するものであり、例えば、ＳｒＴｉＯ3 （以下、ＳＴ
Ｏと示す）が好適に用いられる。
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極１５，１６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極１５及び１６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層１４が
部分的にエッチング除去され、その部分に、該活性層１
３とショットキー接合する金属がゲート電極１７として
形成されている。また、ゲート電極１７とドレイン電極
１６間の一部で、かつ、ゲート電極１７のドレイン側の
側面に接触するように高誘電率材料膜１８が形成されて
いる。高誘電率材料膜１８をなす材料は、活性層１３に
用いたＧａＡｓの誘電率に比べて４倍以上高い誘電率を
有するものであり、例えば、ＳｒＴｉＯ3 （以下、ＳＴ
Ｏと示す）が好適に用いられる。
【００１４】さらに、ゲート電極１７とソース電極１５
間及びゲート電極１７とドレイン電極１６間に、酸化珪
素膜等の低誘電率材料膜（絶縁膜）１９が成膜され、低
誘電率材料膜１９中に高誘電率材料膜１８が埋め込まれ
たようになっている。ここでは、結果的に低誘電率材料
膜１９中に該高誘電率材料膜１８が埋め込まれている構
造を実施形態例として示したが、本発明は低誘電率材料
膜内に高誘電率材料膜が埋め込まれるだけに限らず、低
誘電率膜と高誘電率膜が同じ厚さで横に並んでいる構造
にも適用可能である。
間及びゲート電極１７とドレイン電極１６間に、酸化珪
素膜等の低誘電率材料膜（絶縁膜）１９が成膜され、低
誘電率材料膜１９中に高誘電率材料膜１８が埋め込まれ
たようになっている。ここでは、結果的に低誘電率材料
膜１９中に該高誘電率材料膜１８が埋め込まれている構
造を実施形態例として示したが、本発明は低誘電率材料
膜内に高誘電率材料膜が埋め込まれるだけに限らず、低
誘電率膜と高誘電率膜が同じ厚さで横に並んでいる構造
にも適用可能である。
【００１５】このように高誘電率材料膜１８を形成した
ゲート電極１７のドレイン端部分では、保護膜としての
低誘電率材料膜１９と半導体としての活性層１３との界
面部分に負の分極電荷が現れるために、図２に示すよう
に高誘電率材料膜１８を形成した部分の直下には表面空
乏層１１０が伸び、集中していた電位分布１１１が緩和
される。この表面空乏層１１０の伸びは、２段リセスに
したのと等価の状態を作りだしているとも言える。この
結果、図１０に示すように第１の実施形態のＦＥＴのチ
ャンネル電界分布は、従来のＦＥＴのチャンネル電界
分布と比べて、耐圧特性と強い相関を有するゲートの
ドレイン端における電界強度は低く抑制でき、その結
果、高耐圧特性が実現できる。
ゲート電極１７のドレイン端部分では、保護膜としての
低誘電率材料膜１９と半導体としての活性層１３との界
面部分に負の分極電荷が現れるために、図２に示すよう
に高誘電率材料膜１８を形成した部分の直下には表面空
乏層１１０が伸び、集中していた電位分布１１１が緩和
される。この表面空乏層１１０の伸びは、２段リセスに
したのと等価の状態を作りだしているとも言える。この
結果、図１０に示すように第１の実施形態のＦＥＴのチ
ャンネル電界分布は、従来のＦＥＴのチャンネル電界
分布と比べて、耐圧特性と強い相関を有するゲートの
ドレイン端における電界強度は低く抑制でき、その結
果、高耐圧特性が実現できる。
【００１６】なお、第１の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第１
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第１
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
【００１７】（第２の実施の形態）ここでは１例として
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図３は、本発明の第２
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第２の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
２１上に、アンドープＧａＡｓバッファ層２２、不純物
ドープＧａＡｓ活性層２３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層２４が基板２１側から順に
積層されている。これらバッファ層２２、活性層２３、
キャップ層２４は、エピタキシャル成長により形成され
ている。
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図３は、本発明の第２
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第２の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
２１上に、アンドープＧａＡｓバッファ層２２、不純物
ドープＧａＡｓ活性層２３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層２４が基板２１側から順に
積層されている。これらバッファ層２２、活性層２３、
キャップ層２４は、エピタキシャル成長により形成され
ている。
【００１８】このようなエピタキシャル成長基板表面
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極２５，２６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極２５及び２６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層２４が
部分的にエッチング除去され、その部分に、該活性層と
ショットキー接合する金属がゲート電極２７として形成
されている。また、ゲート電極２７に対してソース側は
フォトレジスト等で覆われ、該ゲート電極２７に対して
ドレイン側は、ゲート電極２７との界面と半導体２３と
の界面を二面として含む三角柱状（縦断面の輪郭の形状
がゲート電極２７面とドレイン側リセス半導体面が二辺
となるよう縦三角形状）の高誘電率材料膜２８が斜め蒸
着等により形成されている。高誘電率材料膜２８を形成
する際、ゲート電極２７に対してソース側はフォトレジ
スト等で覆われている。上記高誘電率材料膜２８をなす
材料は、ＧａＡｓの誘電率に比べて４倍以上高い誘電率
を有するものであり、例えば、ＳＴＯが好適に用いられ
る。
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極２５，２６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極２５及び２６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層２４が
部分的にエッチング除去され、その部分に、該活性層と
ショットキー接合する金属がゲート電極２７として形成
されている。また、ゲート電極２７に対してソース側は
フォトレジスト等で覆われ、該ゲート電極２７に対して
ドレイン側は、ゲート電極２７との界面と半導体２３と
の界面を二面として含む三角柱状（縦断面の輪郭の形状
がゲート電極２７面とドレイン側リセス半導体面が二辺
となるよう縦三角形状）の高誘電率材料膜２８が斜め蒸
着等により形成されている。高誘電率材料膜２８を形成
する際、ゲート電極２７に対してソース側はフォトレジ
スト等で覆われている。上記高誘電率材料膜２８をなす
材料は、ＧａＡｓの誘電率に比べて４倍以上高い誘電率
を有するものであり、例えば、ＳＴＯが好適に用いられ
る。
【００１９】高誘電率材料膜２８を斜め蒸着により形成
する際は、角度を制御するだけで、新たなマスク等を必
要とせずに高誘電率材料がリセス半導体面に接触する長
さが制御することができる。即ち、リセス面に対する蒸
着角度が深いほど、上記高誘電率材料が半導体面に接触
する長さ（接触する面積）は短くなる。したがって、該
高誘電率材料の蒸着時に耐圧、高周波特性等の各応用用
途に応じて、該高誘電率材料接触長さ（接触面積）を自
由に変更することが可能である。また、該高誘電率材料
部分の形状が三角柱状（縦断面の外形輪郭が三角形状）
をしているため、四角柱状（縦断面の外形輪郭が四角形
状）である場合に比べて容量を減少できるというメリッ
トも持ち合わせている。
する際は、角度を制御するだけで、新たなマスク等を必
要とせずに高誘電率材料がリセス半導体面に接触する長
さが制御することができる。即ち、リセス面に対する蒸
着角度が深いほど、上記高誘電率材料が半導体面に接触
する長さ（接触する面積）は短くなる。したがって、該
高誘電率材料の蒸着時に耐圧、高周波特性等の各応用用
途に応じて、該高誘電率材料接触長さ（接触面積）を自
由に変更することが可能である。また、該高誘電率材料
部分の形状が三角柱状（縦断面の外形輪郭が三角形状）
をしているため、四角柱状（縦断面の外形輪郭が四角形
状）である場合に比べて容量を減少できるというメリッ
トも持ち合わせている。
【００２０】さらに、ゲート電極２７とソース電極２５
間およびゲート電極２７とドレイン電極２６間に、酸化
珪素膜等の低誘電率材料膜（絶縁膜）２９が成膜されて
いる。このように高誘電率材料膜２８を形成したゲート
電極２７のドレイン端部分では、保護膜としての低誘電
率材料膜２９と半導体としての活性層２３との界面部分
に負の分極電荷が現れるために、高誘電率材料膜２９を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第２の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。
間およびゲート電極２７とドレイン電極２６間に、酸化
珪素膜等の低誘電率材料膜（絶縁膜）２９が成膜されて
いる。このように高誘電率材料膜２８を形成したゲート
電極２７のドレイン端部分では、保護膜としての低誘電
率材料膜２９と半導体としての活性層２３との界面部分
に負の分極電荷が現れるために、高誘電率材料膜２９を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第２の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。
【００２１】なお、第２の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第２
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第２
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
【００２２】（第３の実施の形態）ここでは１例として
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図４は、本発明の第３
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第３の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
３１上に、アンドープＧａＡｓバッファ層３２、不純物
ドープＧａＡｓ活性層３３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層３４が基板３１側から順に
積層されている。こらバッファ層３２、活性層３３、キ
ャップ層３４は、エピタキシャル成長により形成されて
いる。
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図４は、本発明の第３
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第３の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
３１上に、アンドープＧａＡｓバッファ層３２、不純物
ドープＧａＡｓ活性層３３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層３４が基板３１側から順に
積層されている。こらバッファ層３２、活性層３３、キ
ャップ層３４は、エピタキシャル成長により形成されて
いる。
【００２３】このようにエピタキシャル成長基板表面に
オーミック・コンタクト用金属からなるソース及びドレ
イン電極３５，３６がリフトオフ法等により形成され、
該ソース及びドレイン電極３５及び３６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層３４が部分
的にエッチング除去され、その部分に、酸化珪素膜３９
が成膜されている。更に、この酸化珪素膜３９にゲート
長を決定する窓を開け、該酸化珪素膜（絶縁膜）３９を
マスクにしてゲートリセスエッチングを施すことによ
り、マスクとなった酸化珪素膜３９よりもエッチバック
された部分に、高誘電率材料膜３８が蒸着される。上記
高誘電率材料膜３８をなす材料は、ＧａＡｓの誘電率に
比べて４倍以上高い誘電率を有するものであり、例え
ば、ＳＴＯが好適に用いられる。そして、活性層３３と
ショットキー接合する金属をゲート電極３７として形成
する。上記エッチバック部分はそのままの状態で残して
おくと、オン抵抗の増加の原因になったり、特性の不安
定性につながることもあり、一般的にはさらに酸化珪素
膜３９を再エッチングすることにより、エッチバック部
分を無くすような工程を踏むことが多かったが、本実施
の形態では、そのエッチバック部分を積極的に利用した
ものである。
オーミック・コンタクト用金属からなるソース及びドレ
イン電極３５，３６がリフトオフ法等により形成され、
該ソース及びドレイン電極３５及び３６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層３４が部分
的にエッチング除去され、その部分に、酸化珪素膜３９
が成膜されている。更に、この酸化珪素膜３９にゲート
長を決定する窓を開け、該酸化珪素膜（絶縁膜）３９を
マスクにしてゲートリセスエッチングを施すことによ
り、マスクとなった酸化珪素膜３９よりもエッチバック
された部分に、高誘電率材料膜３８が蒸着される。上記
高誘電率材料膜３８をなす材料は、ＧａＡｓの誘電率に
比べて４倍以上高い誘電率を有するものであり、例え
ば、ＳＴＯが好適に用いられる。そして、活性層３３と
ショットキー接合する金属をゲート電極３７として形成
する。上記エッチバック部分はそのままの状態で残して
おくと、オン抵抗の増加の原因になったり、特性の不安
定性につながることもあり、一般的にはさらに酸化珪素
膜３９を再エッチングすることにより、エッチバック部
分を無くすような工程を踏むことが多かったが、本実施
の形態では、そのエッチバック部分を積極的に利用した
ものである。
【００２４】このように高誘電率材料膜３８を形成した
ゲート電極３７のドレイン端部分では、保護膜として酸
化珪素膜３９と半導体としての活性層３３との界面部分
に負の分極電荷が現れるために、高誘電率材料膜３８を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第３の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。
ゲート電極３７のドレイン端部分では、保護膜として酸
化珪素膜３９と半導体としての活性層３３との界面部分
に負の分極電荷が現れるために、高誘電率材料膜３８を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第３の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。
【００２５】なお、第３の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第３
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第３
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
【００２６】（第４の実施の形態）ここでは、１例とし
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図５は、本発明の第４の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第４
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板４１上
に、アンドープＧａＡｓバッファ層４２、不純物ドープ
ＧａＡｓ活性層４３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層４４が基板４１側から順に積層さ
れている。バッファ層４２、活性層４３、キャップ層４
４は、エピタキシャル成長により形成されている。
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図５は、本発明の第４の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第４
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板４１上
に、アンドープＧａＡｓバッファ層４２、不純物ドープ
ＧａＡｓ活性層４３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層４４が基板４１側から順に積層さ
れている。バッファ層４２、活性層４３、キャップ層４
４は、エピタキシャル成長により形成されている。
【００２７】このようなエピタキシャル成長基板表面
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極４５，４６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極４５及び４６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層４４が
部分的にエッチング除去され、その部分に、酸化珪素膜
４９が成膜されている。更に、該酸化珪素膜４９にゲー
ト長を決定する窓を開け、該酸化珪素膜４９をマスクに
してゲートリセスエッチングを施すことにより、マスク
となった酸化珪素膜（絶縁膜）４９よりもエッチバック
された部分のドレイン側にだけ選択的に高誘電率材料膜
４８が蒸着される。高誘電率材料膜４８を蒸着する際、
マスクとなった酸化珪素膜４９よりもエッチバックされ
た部分のソース側をフォトレジスト等で覆うことによ
り、酸化珪素膜４９よりもエッチバックされた部分のド
レイン側にだけ選択的に高誘電率材料膜４８を蒸着でき
る。上記高誘電率材料膜４８をなす材料は、ＧａＡｓの
誘電率に比べて４倍以上高い誘電率を有するものであ
り、例えば、ＳＴＯが好適に用いられる。
に、オーミック・コンタクト用金属からなるソース及び
ドレイン電極４５，４６がリフトオフ法等により形成さ
れ、該ソース及びドレイン電極４５及び４６間の不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層４４が
部分的にエッチング除去され、その部分に、酸化珪素膜
４９が成膜されている。更に、該酸化珪素膜４９にゲー
ト長を決定する窓を開け、該酸化珪素膜４９をマスクに
してゲートリセスエッチングを施すことにより、マスク
となった酸化珪素膜（絶縁膜）４９よりもエッチバック
された部分のドレイン側にだけ選択的に高誘電率材料膜
４８が蒸着される。高誘電率材料膜４８を蒸着する際、
マスクとなった酸化珪素膜４９よりもエッチバックされ
た部分のソース側をフォトレジスト等で覆うことによ
り、酸化珪素膜４９よりもエッチバックされた部分のド
レイン側にだけ選択的に高誘電率材料膜４８を蒸着でき
る。上記高誘電率材料膜４８をなす材料は、ＧａＡｓの
誘電率に比べて４倍以上高い誘電率を有するものであ
り、例えば、ＳＴＯが好適に用いられる。
【００２８】さらに、フッ酸系エッチング液等を用いて
酸化珪素膜４９のソース側だけにエッチバックが施さ
れ、そして、該活性層４３とショットキー接合する金属
をゲート電極４７として形成されている。このように高
誘電率材料膜４８を形成したゲート電極４７のドレイン
端部分では、保護膜としての酸化珪素膜４９と半導体と
しての活性層４３との界面部分に負の分極電荷が現れる
ために、高誘電率材料膜４８を形成した部分の直下には
表面空乏層が伸び、集中していた電位分布が緩和され
る。この表面空乏層の伸びは、２段リセスにしたのと等
価の状態を作りだしているとも言える。この結果、第４
の実施形態のＦＥＴのチャンネル電界分布は、第１の実
施形態と同様に、従来のＦＥＴのチャンネル電界分布と
比べて、耐圧特性と強い相関を有するゲートのドレイン
端における電界強度は低く抑制でき、その結果、高耐圧
特性が実現できる。また、本実施の形態では、該高誘電
率材料膜４８をゲート電極４７のドレイン側だけに形成
したので、ソース側ではオン抵抗や容量(Cgs)に全く影
響を与えずに耐圧向上を実現できる。
酸化珪素膜４９のソース側だけにエッチバックが施さ
れ、そして、該活性層４３とショットキー接合する金属
をゲート電極４７として形成されている。このように高
誘電率材料膜４８を形成したゲート電極４７のドレイン
端部分では、保護膜としての酸化珪素膜４９と半導体と
しての活性層４３との界面部分に負の分極電荷が現れる
ために、高誘電率材料膜４８を形成した部分の直下には
表面空乏層が伸び、集中していた電位分布が緩和され
る。この表面空乏層の伸びは、２段リセスにしたのと等
価の状態を作りだしているとも言える。この結果、第４
の実施形態のＦＥＴのチャンネル電界分布は、第１の実
施形態と同様に、従来のＦＥＴのチャンネル電界分布と
比べて、耐圧特性と強い相関を有するゲートのドレイン
端における電界強度は低く抑制でき、その結果、高耐圧
特性が実現できる。また、本実施の形態では、該高誘電
率材料膜４８をゲート電極４７のドレイン側だけに形成
したので、ソース側ではオン抵抗や容量(Cgs)に全く影
響を与えずに耐圧向上を実現できる。
【００２９】なお、第４の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第４
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第４
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。
【００３０】（第５の実施の形態）ここでは１例として
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図６は、本発明の第５
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第５の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
５１上に、アンドープＧａＡｓバッファ層５２、不純物
ドープＧａＡｓ活性層５３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層５４が基板５１側から順に
積層されている。バッファ層５２、活性層５３、キャッ
プ層５４は、エピタキシャル成長により形成されてい
る。
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図６は、本発明の第５
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第５の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
５１上に、アンドープＧａＡｓバッファ層５２、不純物
ドープＧａＡｓ活性層５３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層５４が基板５１側から順に
積層されている。バッファ層５２、活性層５３、キャッ
プ層５４は、エピタキシャル成長により形成されてい
る。
【００３１】このようなエピタキシャル成長基板表面に
オーミック・コンタクト用金属からなるソース及びドレ
イン電極５５，５６がリフトオフ法等により形成され、
該ソース及びドレイン電極５５及び５６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層５４が部分
的にエッチング除去され、その部分に、酸化珪素膜５９
が成膜されている。更に、該酸化珪素膜（絶縁膜）５９
にゲート長を決定する窓を開け、該酸化珪素膜５９をマ
スクにしてゲートリセスエッチングを施すことにより、
マスクとなった該酸化珪素膜５９よりもエッチバックさ
れた部分のドレイン側にだけ選択的に高誘電率材料膜５
８が蒸着される。高誘電率材料膜５８を蒸着する際、マ
スクとなった酸化珪素膜５９よりもエッチバックされた
部分のソース側をフォトレジスト等で覆うことにより、
該酸化珪素膜５９よりもエッチバックされた部分のドレ
イン側にだけ選択的に高誘電率材料膜５８を蒸着でき
る。上記高誘電率材料膜５８をなす材料は、ＧａＡｓの
誘電率に比べて４倍以上高い誘電率を有するものであ
り、例えば、ＳＴＯが好適に用いられる。
オーミック・コンタクト用金属からなるソース及びドレ
イン電極５５，５６がリフトオフ法等により形成され、
該ソース及びドレイン電極５５及び５６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層５４が部分
的にエッチング除去され、その部分に、酸化珪素膜５９
が成膜されている。更に、該酸化珪素膜（絶縁膜）５９
にゲート長を決定する窓を開け、該酸化珪素膜５９をマ
スクにしてゲートリセスエッチングを施すことにより、
マスクとなった該酸化珪素膜５９よりもエッチバックさ
れた部分のドレイン側にだけ選択的に高誘電率材料膜５
８が蒸着される。高誘電率材料膜５８を蒸着する際、マ
スクとなった酸化珪素膜５９よりもエッチバックされた
部分のソース側をフォトレジスト等で覆うことにより、
該酸化珪素膜５９よりもエッチバックされた部分のドレ
イン側にだけ選択的に高誘電率材料膜５８を蒸着でき
る。上記高誘電率材料膜５８をなす材料は、ＧａＡｓの
誘電率に比べて４倍以上高い誘電率を有するものであ
り、例えば、ＳＴＯが好適に用いられる。
【００３２】さらに、フッ酸系エッチング液等を用いて
該酸化珪素膜５９のソース側だけにエッチバックが施さ
れ、そして、活性層５３とショットキー接合する金属が
ゲート電極５７として形成されている。さらに、該ゲー
ト電極５７の上層部分（酸化珪素膜５９より上側にある
部分）が酸化珪素膜５９と接触しないように該酸化珪素
膜厚の薄膜化が施されている。このように高誘電率材料
膜５８を形成したゲート電極５７のドレイン端部分で
は、保護膜としての酸化珪素膜５９と半導体としての活
性層５３との界面部分に負の分極電荷が現れるために、
高誘電率材料膜５８を形成した部分の直下には表面空乏
層が伸び、集中していた電位分布が緩和される。この表
面空乏層の伸びは、多段リセスにしたのと等価の状態を
作りだしているとも言える。この結果、第５の実施形態
のＦＥＴのチャンネル電界分布は、第１の実施形態と同
様に、従来のＦＥＴのチャンネル電界分布と比べて、耐
圧特性と強い相関を有するゲートのドレイン端における
電界強度は低く抑制でき、その結果、高耐圧特性が実現
できる。また、本実施の形態では、高誘電率材料膜５８
をゲート電極５７のドレイン側だけに付加したので、ソ
ース側ではオン抵抗や容量(Cgs)に全く影響を与えずに
耐圧向上を実現できる。さらに、該ゲート電極５７の上
層部分に該酸化珪素膜５９が接触しないように酸化珪素
膜を薄膜化したことにより、ゲート電極上層部分がゲー
ト容量に与える影響も低減することが出来る。
該酸化珪素膜５９のソース側だけにエッチバックが施さ
れ、そして、活性層５３とショットキー接合する金属が
ゲート電極５７として形成されている。さらに、該ゲー
ト電極５７の上層部分（酸化珪素膜５９より上側にある
部分）が酸化珪素膜５９と接触しないように該酸化珪素
膜厚の薄膜化が施されている。このように高誘電率材料
膜５８を形成したゲート電極５７のドレイン端部分で
は、保護膜としての酸化珪素膜５９と半導体としての活
性層５３との界面部分に負の分極電荷が現れるために、
高誘電率材料膜５８を形成した部分の直下には表面空乏
層が伸び、集中していた電位分布が緩和される。この表
面空乏層の伸びは、多段リセスにしたのと等価の状態を
作りだしているとも言える。この結果、第５の実施形態
のＦＥＴのチャンネル電界分布は、第１の実施形態と同
様に、従来のＦＥＴのチャンネル電界分布と比べて、耐
圧特性と強い相関を有するゲートのドレイン端における
電界強度は低く抑制でき、その結果、高耐圧特性が実現
できる。また、本実施の形態では、高誘電率材料膜５８
をゲート電極５７のドレイン側だけに付加したので、ソ
ース側ではオン抵抗や容量(Cgs)に全く影響を与えずに
耐圧向上を実現できる。さらに、該ゲート電極５７の上
層部分に該酸化珪素膜５９が接触しないように酸化珪素
膜を薄膜化したことにより、ゲート電極上層部分がゲー
ト容量に与える影響も低減することが出来る。
【００３３】なお、第５の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第５
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。また、第５の実施の形態では第４
の実施の形態に準じる構造について例を示したが、これ
に限るものではなく、第３の実施の形態に準じる構造で
も同様の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。さらに、第５
の実施の形態におけるゲート電極はショットキー層に埋
め込まれていないが、埋め込んだゲートの場合でも同様
の効果が期待できる。また、第５の実施の形態では第４
の実施の形態に準じる構造について例を示したが、これ
に限るものではなく、第３の実施の形態に準じる構造で
も同様の効果が期待できる。
【００３４】（第６の実施の形態）ここでは、１例とし
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図７は、本発明の第６の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第６
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板６１上
に、アンドープＧａＡｓバッファ層６２、不純物ドープ
ＧａＡｓ活性層６３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層６４が基板６１側から順に積層さ
れている。これらバッファ層６２、活性層６３、キャッ
プ層６４はエピタキシャル成長により形成されている。
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図７は、本発明の第６の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第６
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板６１上
に、アンドープＧａＡｓバッファ層６２、不純物ドープ
ＧａＡｓ活性層６３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層６４が基板６１側から順に積層さ
れている。これらバッファ層６２、活性層６３、キャッ
プ層６４はエピタキシャル成長により形成されている。
【００３５】このようにエピタキシャル成長基板表面に
オーミック・コンタクト用金属からなるソース及びドレ
イン電極６５，６６がリフトオフ法等により形成され、
該ソース及びドレイン電極６５及び６６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層６４が部分
的にエッチング除去され、その部分に酸化珪素膜（絶縁
膜）６９が成膜されている。更に、該酸化珪素膜６９に
ゲート長を決定する窓を開け、更に該酸化珪素膜６９上
に高誘電率材料膜６８を成膜して、該酸化珪素膜６９の
側壁部分上にだけ該高誘電率材料膜６８が残るように、
他の部分はエッチング除去されている。高誘電率材料膜
６８をなす材料は、ＧａＡｓの誘電率に比べて４倍以上
高い誘電率を有するものであり、例えば、ＳＴＯが好適
に用いられる。そして、上記側壁開口をマスクにしてゲ
ートリセスエッチングが施され、活性層６３とショット
キー接合する金属がゲート電極６７として形成されてい
る。第６の実施の形態によれば、酸化珪素膜の側壁によ
るゲート形成技術において、該酸化珪素膜上に高誘電率
材料を積層するだけで、新たなるマスクや複雑な工程を
付加することなく、耐圧向上構造を実現できる。
オーミック・コンタクト用金属からなるソース及びドレ
イン電極６５，６６がリフトオフ法等により形成され、
該ソース及びドレイン電極６５及び６６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層６４が部分
的にエッチング除去され、その部分に酸化珪素膜（絶縁
膜）６９が成膜されている。更に、該酸化珪素膜６９に
ゲート長を決定する窓を開け、更に該酸化珪素膜６９上
に高誘電率材料膜６８を成膜して、該酸化珪素膜６９の
側壁部分上にだけ該高誘電率材料膜６８が残るように、
他の部分はエッチング除去されている。高誘電率材料膜
６８をなす材料は、ＧａＡｓの誘電率に比べて４倍以上
高い誘電率を有するものであり、例えば、ＳＴＯが好適
に用いられる。そして、上記側壁開口をマスクにしてゲ
ートリセスエッチングが施され、活性層６３とショット
キー接合する金属がゲート電極６７として形成されてい
る。第６の実施の形態によれば、酸化珪素膜の側壁によ
るゲート形成技術において、該酸化珪素膜上に高誘電率
材料を積層するだけで、新たなるマスクや複雑な工程を
付加することなく、耐圧向上構造を実現できる。
【００３６】このように高誘電率材料膜６８を形成した
ゲート電極６７のドレイン端部分では、保護膜としての
酸化珪素膜６９と半導体としての活性層６３の界面部分
に負の分極電荷が現れるために、高誘電率材料膜６８を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第６の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。 なお、第６
の実施形態では、１例としてＧａＡｓＭＥＳＦＥＴとＳ
ＴＯの組み合わせの場合について説明したが、本発明は
これに限るものではなく、半導体表面に絶縁膜の保護膜
を有するＦＥＴであれば適用可能である。また、高誘電
率材料としてＳＴＯを用いたが、半導体材料の誘電率よ
りも４倍以上高い誘電率を有する材料であれば自由に選
択可能である。
ゲート電極６７のドレイン端部分では、保護膜としての
酸化珪素膜６９と半導体としての活性層６３の界面部分
に負の分極電荷が現れるために、高誘電率材料膜６８を
形成した部分の直下には表面空乏層が伸び、集中してい
た電位分布が緩和される。この表面空乏層の伸びは、多
段リセスにしたのと等価の状態を作りだしているとも言
える。この結果、第６の実施形態のＦＥＴのチャンネル
電界分布は、第１の実施形態と同様に、従来のＦＥＴの
チャンネル電界分布と比べて、耐圧特性と強い相関を有
するゲートのドレイン端における電界強度は低く抑制で
き、その結果、高耐圧特性が実現できる。 なお、第６
の実施形態では、１例としてＧａＡｓＭＥＳＦＥＴとＳ
ＴＯの組み合わせの場合について説明したが、本発明は
これに限るものではなく、半導体表面に絶縁膜の保護膜
を有するＦＥＴであれば適用可能である。また、高誘電
率材料としてＳＴＯを用いたが、半導体材料の誘電率よ
りも４倍以上高い誘電率を有する材料であれば自由に選
択可能である。
【００３７】（第７の実施の形態）ここでは１例として
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図８は、本発明の第７
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第７の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
７１上に、アンドープＧａＡｓバッファ層７２、不純物
ドープＧａＡｓ活性層７３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層７４が基板７１側から順に
積層されている。バッファ層７２、活性層７３、キャッ
プ層７４は、エピタキシャル成長により形成されてい
る。
ＧａＡｓ系ＭＥＳＦＥＴについての実施の形態を説明す
るが、この材料系や構造のＦＥＴに限るものではない。
この実施形態例により、保護膜と半導体との界面のプロ
セスにより発生する固定負電荷密度に依存することな
く、ゲートのドレイン端における電界強度を緩和して耐
圧向上が実現できるものである。図８は、本発明の第７
の実施形態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図であ
る。第７の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板
７１上に、アンドープＧａＡｓバッファ層７２、不純物
ドープＧａＡｓ活性層７３、不純物ドープＧａＡｓコン
タクト抵抗低減用キャップ層７４が基板７１側から順に
積層されている。バッファ層７２、活性層７３、キャッ
プ層７４は、エピタキシャル成長により形成されてい
る。
【００３８】このようなエピタキシャル成長基板表面に
オーミック・コンタクト用金属からなるソース及びドレ
イン電極７５，７６がリフトオフ法等により形成され、
該ソース及びドレイン電極７５及び７６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層７４が部分
的にエッチング除去され、その部分に酸化珪素膜７９が
成膜されている。更に、該酸化珪素膜７９にゲート長を
決定する窓を開け、更に該酸化珪素膜７９上に高誘電率
材料膜７８を成膜して、酸化珪素膜７９の側壁部分上の
ドレイン側にだけ該高誘電率材料膜７８が残るように、
他の部分はエッチング除去されている。高誘電率材料膜
７８をなす材料としては、ＧａＡｓの誘電率に比べて４
倍以上高い誘電率を有するものが用いられて、例えば、
ＳＴＯが好適に用いられる。そして、上記側壁開口をマ
スクにしてゲートリセスエッチングが施され、活性層７
３とショットキー接合する金属がゲート電極７７として
形成されている。このように高誘電率材料膜７８を形成
したゲート電極７７のドレイン端部分では、保護膜とし
ての酸化珪素膜（絶縁膜）７９と半導体としての不純物
ドープＧａＡｓ活性層７３との界面部分に負の分極電荷
が現れるために、高誘電率材料膜７８を形成した部分の
直下には表面空乏層が伸び、集中していた電位分布が緩
和される。この表面空乏層の伸びは、多段リセスにした
のと等価の状態を作りだしているとも言える。この結
果、第７の実施の形態のＦＥＴのチャンネル電界分布
は、第１の実施形態と同様に、従来のＦＥＴのチャンネ
ル電界分布と比べて、耐圧特性と強い相関を有するゲー
トのドレイン端における電界強度は低く抑制でき、その
結果、高耐圧特性が実現できる。また、本実施の形態で
は、高誘電率材料膜７８をゲート電極７７ドレイン側だ
けに形成したので、ソース側ではオン抵抗や容量(Cgs)
に全く影響を与えずに耐圧向上を実現できる。なお、第
７の実施形態では、１例としてＧａＡｓＭＥＳＦＥＴと
ＳＴＯの組み合わせの場合について説明したが、本発明
はこれに限るものではなく、半導体表面に絶縁膜の保護
膜を有するＦＥＴであれば適用可能である。また、高誘
電率材料としてＳＴＯを用いたが、半導体材料の誘電率
よりも４倍以上高い誘電率を有する材料であれば自由に
選択可能である。
オーミック・コンタクト用金属からなるソース及びドレ
イン電極７５，７６がリフトオフ法等により形成され、
該ソース及びドレイン電極７５及び７６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層７４が部分
的にエッチング除去され、その部分に酸化珪素膜７９が
成膜されている。更に、該酸化珪素膜７９にゲート長を
決定する窓を開け、更に該酸化珪素膜７９上に高誘電率
材料膜７８を成膜して、酸化珪素膜７９の側壁部分上の
ドレイン側にだけ該高誘電率材料膜７８が残るように、
他の部分はエッチング除去されている。高誘電率材料膜
７８をなす材料としては、ＧａＡｓの誘電率に比べて４
倍以上高い誘電率を有するものが用いられて、例えば、
ＳＴＯが好適に用いられる。そして、上記側壁開口をマ
スクにしてゲートリセスエッチングが施され、活性層７
３とショットキー接合する金属がゲート電極７７として
形成されている。このように高誘電率材料膜７８を形成
したゲート電極７７のドレイン端部分では、保護膜とし
ての酸化珪素膜（絶縁膜）７９と半導体としての不純物
ドープＧａＡｓ活性層７３との界面部分に負の分極電荷
が現れるために、高誘電率材料膜７８を形成した部分の
直下には表面空乏層が伸び、集中していた電位分布が緩
和される。この表面空乏層の伸びは、多段リセスにした
のと等価の状態を作りだしているとも言える。この結
果、第７の実施の形態のＦＥＴのチャンネル電界分布
は、第１の実施形態と同様に、従来のＦＥＴのチャンネ
ル電界分布と比べて、耐圧特性と強い相関を有するゲー
トのドレイン端における電界強度は低く抑制でき、その
結果、高耐圧特性が実現できる。また、本実施の形態で
は、高誘電率材料膜７８をゲート電極７７ドレイン側だ
けに形成したので、ソース側ではオン抵抗や容量(Cgs)
に全く影響を与えずに耐圧向上を実現できる。なお、第
７の実施形態では、１例としてＧａＡｓＭＥＳＦＥＴと
ＳＴＯの組み合わせの場合について説明したが、本発明
はこれに限るものではなく、半導体表面に絶縁膜の保護
膜を有するＦＥＴであれば適用可能である。また、高誘
電率材料としてＳＴＯを用いたが、半導体材料の誘電率
よりも４倍以上高い誘電率を有する材料であれば自由に
選択可能である。
【００３９】（第８の実施の形態）ここでは、１例とし
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図９は、本発明の第８の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第８
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板８１上
に、アンドープＧａＡｓバッファ層８２、不純物ドープ
ＧａＡｓ活性層８３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層８４が基板８１側から順に積層さ
れている。これらバッファ層８２、活性層８３、キャッ
プ層８４は、エピタキシャル成長により形成されてい
る。
てＧａＡｓ系ＭＥＳＦＥＴについての実施形態例を説明
するが、この材料系や構造のＦＥＴに限るものではな
い。この実施形態例により、保護膜と半導体との界面の
プロセスにより発生する固定負電荷密度に依存すること
なく、また二段リセス構造を形成する必要もなく、ゲー
トのドレイン端における電界強度を緩和して耐圧向上が
実現できるものである。図９は、本発明の第８の実施形
態のＧａＡｓ系ＭＥＳＦＥＴの素子断面図である。第８
の実施形態のＦＥＴは、半絶縁性ＧａＡｓ基板８１上
に、アンドープＧａＡｓバッファ層８２、不純物ドープ
ＧａＡｓ活性層８３、不純物ドープＧａＡｓコンタクト
抵抗低減用キャップ層８４が基板８１側から順に積層さ
れている。これらバッファ層８２、活性層８３、キャッ
プ層８４は、エピタキシャル成長により形成されてい
る。
【００４０】このようなエピタキシャル成長基板表面に
オーミック・コンタクト用金属からなるソース及びドレ
イン電極８５，８６がリフトオフ法等により形成され、
該ソース及びドレイン電極８５及び８６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層８４が部分
的にエッチング除去され、その部分に酸化珪素膜８９が
成膜されている。更に、該酸化珪素膜８９にゲート長を
決定する窓を開け、更に該酸化珪素膜８９上に高誘電率
材料膜８８を成膜して、酸化珪素膜（絶縁膜）８９の側
壁部分上のドレイン側にだけ該高誘電率材料膜８８が残
るように、他の部分はエッチング除去されている。高誘
電率材料膜８８をなす材料としては、ＧａＡｓの誘電率
に比べて４倍以上高い誘電率を有するものが用いられ
て、例えば、ＳＴＯが好適に用いられる。そして、上記
側壁開口をマスクにしてゲートリセスエッチングが施さ
れ、活性層７３とショットキー接合する金属がゲート電
極７７として形成されている。さらに、該ゲート電極８
７の上層部分（酸化珪素膜８９より上側にある部分）が
酸化珪素膜８９と接触しないように該酸化珪素膜厚の薄
膜化が施されている。
オーミック・コンタクト用金属からなるソース及びドレ
イン電極８５，８６がリフトオフ法等により形成され、
該ソース及びドレイン電極８５及び８６間の不純物ドー
プＧａＡｓコンタクト抵抗低減用キャップ層８４が部分
的にエッチング除去され、その部分に酸化珪素膜８９が
成膜されている。更に、該酸化珪素膜８９にゲート長を
決定する窓を開け、更に該酸化珪素膜８９上に高誘電率
材料膜８８を成膜して、酸化珪素膜（絶縁膜）８９の側
壁部分上のドレイン側にだけ該高誘電率材料膜８８が残
るように、他の部分はエッチング除去されている。高誘
電率材料膜８８をなす材料としては、ＧａＡｓの誘電率
に比べて４倍以上高い誘電率を有するものが用いられ
て、例えば、ＳＴＯが好適に用いられる。そして、上記
側壁開口をマスクにしてゲートリセスエッチングが施さ
れ、活性層７３とショットキー接合する金属がゲート電
極７７として形成されている。さらに、該ゲート電極８
７の上層部分（酸化珪素膜８９より上側にある部分）が
酸化珪素膜８９と接触しないように該酸化珪素膜厚の薄
膜化が施されている。
【００４１】このように高誘電率材料膜８８を形成した
ゲート電極８７のドレイン端部分では、保護膜としての
酸化珪素膜８９と半導体としての不純物ドープＧａＡｓ
活性層８３との界面部分に負の分極電荷が現れるため
に、高誘電率材料膜８８を形成した部分の直下には表面
空乏層が伸び、集中していた電位分布が緩和される。こ
の表面空乏層の伸びは、多段リセスにしたのと等価の状
態を作りだしているとも言える。この結果、第８の実施
の形態のＦＥＴのチャンネル電界分布は、第１の実施形
態と同様に、従来のＦＥＴのチャンネル電界分布と比べ
て、耐圧特性と強い相関を有するゲートのドレイン端に
おける電界強度は低く抑制でき、その結果、高耐圧特性
が実現できる。また、本実施の形態では、高誘電率材料
膜８８をゲート電極８７ドレイン側だけに形成したの
で、ソース側ではオン抵抗や容量(Cgs)に全く影響を与
えずに耐圧向上を実現できる。さらに、該ゲート電極８
７の上層部分に該酸化珪素膜８９が接触しないように酸
化珪素膜を薄膜化したことにより、ゲート電極上層部分
がゲート容量に与える影響も低減することが出来る。
ゲート電極８７のドレイン端部分では、保護膜としての
酸化珪素膜８９と半導体としての不純物ドープＧａＡｓ
活性層８３との界面部分に負の分極電荷が現れるため
に、高誘電率材料膜８８を形成した部分の直下には表面
空乏層が伸び、集中していた電位分布が緩和される。こ
の表面空乏層の伸びは、多段リセスにしたのと等価の状
態を作りだしているとも言える。この結果、第８の実施
の形態のＦＥＴのチャンネル電界分布は、第１の実施形
態と同様に、従来のＦＥＴのチャンネル電界分布と比べ
て、耐圧特性と強い相関を有するゲートのドレイン端に
おける電界強度は低く抑制でき、その結果、高耐圧特性
が実現できる。また、本実施の形態では、高誘電率材料
膜８８をゲート電極８７ドレイン側だけに形成したの
で、ソース側ではオン抵抗や容量(Cgs)に全く影響を与
えずに耐圧向上を実現できる。さらに、該ゲート電極８
７の上層部分に該酸化珪素膜８９が接触しないように酸
化珪素膜を薄膜化したことにより、ゲート電極上層部分
がゲート容量に与える影響も低減することが出来る。
【００４２】なお、第８の実施形態では、１例としてＧ
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。また、ここで
は第７の実施の形態に準じる構造について例を示した
が、これに限る物ではなく、第６の実施の形態に準じる
構造でも同様の効果が期待できる。
ａＡｓＭＥＳＦＥＴとＳＴＯの組み合わせの場合につい
て説明したが、本発明はこれに限るものではなく、半導
体表面に絶縁膜の保護膜を有するＦＥＴであれば適用可
能である。また、高誘電率材料としてＳＴＯを用いた
が、半導体材料の誘電率よりも４倍以上高い誘電率を有
する材料であれば自由に選択可能である。また、ここで
は第７の実施の形態に準じる構造について例を示した
が、これに限る物ではなく、第６の実施の形態に準じる
構造でも同様の効果が期待できる。
【００４３】
【発明の効果】以上説明したように化合物半導体を用い
た電界効果トランジスタでは、プロセス条件により保護
膜と半導体との界面の状態を制御する事は難しく、しば
しば所望の耐圧値に比べて低い耐圧値が得られることが
あったが、本発明によれば、半導体に比べて誘電率が高
い材料をゲート端またはゲートのドレイン端だけに用い
ることによって、誘電分極により誘起される分極負電荷
を利用して、ゲートのドレイン端における電界強度を緩
和することにより安定して高耐圧特性を得ることができ
る。また、ゲート付近だけに高誘電率材料を用いること
により、ゲート容量の増加等を防ぐことが可能となり、
高周波特性を劣化させることなく耐圧特性の向上を実現
することが可能となる。
た電界効果トランジスタでは、プロセス条件により保護
膜と半導体との界面の状態を制御する事は難しく、しば
しば所望の耐圧値に比べて低い耐圧値が得られることが
あったが、本発明によれば、半導体に比べて誘電率が高
い材料をゲート端またはゲートのドレイン端だけに用い
ることによって、誘電分極により誘起される分極負電荷
を利用して、ゲートのドレイン端における電界強度を緩
和することにより安定して高耐圧特性を得ることができ
る。また、ゲート付近だけに高誘電率材料を用いること
により、ゲート容量の増加等を防ぐことが可能となり、
高周波特性を劣化させることなく耐圧特性の向上を実現
することが可能となる。
【図１】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第１の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図２】 第１の実施形態のＧａＡｓ系ＭＥＳＦＥＴに
バイアス印加した場合の電位分布を示すグラフである。
バイアス印加した場合の電位分布を示すグラフである。
【図３】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第２の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図４】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第３の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図５】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第４の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図６】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第５の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図７】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第６の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図８】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第７の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図９】 本発明のＧａＡｓ系ＭＥＳＦＥＴの第８の実
施形態を説明するための素子断面図である。
施形態を説明するための素子断面図である。
【図１０】 本発明の第１の実施形態のＧａＡｓ系ＭＥ
ＳＦＥＴと従来のＧａＡｓ系ＭＥＳＦＥＴにバイアス印
加した場合の電界分布を示すグラフである。
ＳＦＥＴと従来のＧａＡｓ系ＭＥＳＦＥＴにバイアス印
加した場合の電界分布を示すグラフである。
【図１１】 従来のＧａＡｓ系ＭＥＳＦＥＴにバイアス
印加した場合の電界分布を示すグラフである。
印加した場合の電界分布を示すグラフである。
【図１２】 従来の代表的なＦＥＴの内、ＧａＡｓ系Ｍ
ＥＳＦＥＴの概略構成を示す断面図である。
ＥＳＦＥＴの概略構成を示す断面図である。
【図１３】 図１２の従来のＧａＡｓ系ＭＥＳＦＥＴに
バイアス印加した場合の電位分布を説明するため図であ
る。
バイアス印加した場合の電位分布を説明するため図であ
る。
１１，２１，３１，４１，５１，６１，７１，８１・・
・半絶縁性ＧａＡｓ基板、１２，２２，３２，４２，５
２，６２，７２，８２・・・アンドープＧａＡｓバッフ
ァ層、１３，２３，３３，４３，５３，６３，７３，８
３・・・不純物ドープＧａＡｓ活性層、７４，８４・・
・不純物ドープＧａＡｓキャップ層、１５，２５，３
５，４５，５５，６５，７５，８５・・・ソース電極、
１６，２６，３６，４６，５６，６６，７６，８６・・
・ドレイン電極、１７，２７，３７，４７，５７，６
７，７７，８７・・・ゲート電極、１８，２８，３８，
４８，５８，６８，７８，８８・・・ＳｒＴｉＯ3高誘
電率材料膜、１９，２９，３９，４９，５９，６９，７
９，８９・・・ＳｉＯ2酸化膜（絶縁膜）、１１０・・
・空乏層、１１１・・・電位分布。
・半絶縁性ＧａＡｓ基板、１２，２２，３２，４２，５
２，６２，７２，８２・・・アンドープＧａＡｓバッフ
ァ層、１３，２３，３３，４３，５３，６３，７３，８
３・・・不純物ドープＧａＡｓ活性層、７４，８４・・
・不純物ドープＧａＡｓキャップ層、１５，２５，３
５，４５，５５，６５，７５，８５・・・ソース電極、
１６，２６，３６，４６，５６，６６，７６，８６・・
・ドレイン電極、１７，２７，３７，４７，５７，６
７，７７，８７・・・ゲート電極、１８，２８，３８，
４８，５８，６８，７８，８８・・・ＳｒＴｉＯ3高誘
電率材料膜、１９，２９，３９，４９，５９，６９，７
９，８９・・・ＳｉＯ2酸化膜（絶縁膜）、１１０・・
・空乏層、１１１・・・電位分布。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 21/336 H01L 29/78
Claims (8)
- 【請求項１】ゲート電極およびゲート・オーミック間の
半導体を被覆する絶縁膜を有する電界効果トランジスタ
であって、前記絶縁膜のゲート電極のドレイン側に接す
る部分だけが該絶縁膜直下の半導体よりも誘電率が高い
材料が用いられたことを特徴とする電界効果トランジス
タ。 - 【請求項２】前記半導体よりも誘電率が高い材料の誘電
率が、前記絶縁膜直下の半導体に比べて４倍以上高いこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】ゲート電極およびゲート・オーミック間の
半導体を被覆する絶縁膜を有する電界効果トランジスタ
であって、前記絶縁膜中のゲート電極のドレイン側に隣
接する部分だけに、該絶縁膜直下の半導体よりも誘電率
が高い材料が埋め込まれたことを特徴とする電界効果ト
ランジスタ。 - 【請求項４】ゲート電極およびゲート・オーミック間の
半導体を被覆する絶縁膜を有する電界効果トランジスタ
であって、前記絶縁膜中で、ドレイン側のゲート電極に
隣接する部分だけに、前記絶縁膜直下の半導体よりも誘
電率が高い材料がゲート電極との界面と半導体との界面
を面として含む角柱状に添加されていることを特徴とす
る電界効果トランジスタ。 - 【請求項５】前記絶縁膜直下の半導体よりも誘電率が高
い材料がゲート電極との界面と半導体との界面を面とし
て含む三角柱状に添加されていることを特徴とする請求
項４記載の電界効果トランジスタ。 - 【請求項６】絶縁膜をマスクにしてゲートリセスエッチ
ングを施す埋め込みゲートプロセスにより製造された電
界効果トランジスタであって、マスクとなった絶縁膜よ
りもエッチバックされた部分に、前記絶縁膜直下の半導
体よりも誘電率が高い材料が埋め込まれたことを特徴と
する電界効果トランジスタ。 - 【請求項７】ゲート電極のドレイン側だけに前記絶縁膜
直下の半導体よりも誘電率が高い材料が選択的に埋め込
まれたことを特徴とする請求項６記載の電界効果トラン
ジスタ。 - 【請求項８】絶縁膜を側壁としてゲート形状を制御する
ゲートプロセスにより製造された電界効果トランジスタ
であって、側壁絶縁膜を成膜、形状加工後に、前記形状
加工された絶縁膜側壁上のドレイン側だけに前記絶縁膜
直下の半導体よりも誘電率が高い材料からなる薄膜を積
層することを特徴とする電界効果トランジスタ。
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|---|---|---|---|
| JP05619799A JP3348673B2 (ja) | 1999-03-03 | 1999-03-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05619799A JP3348673B2 (ja) | 1999-03-03 | 1999-03-03 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252299A JP2000252299A (ja) | 2000-09-14 |
| JP3348673B2 true JP3348673B2 (ja) | 2002-11-20 |
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ID=13020403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05619799A Expired - Fee Related JP3348673B2 (ja) | 1999-03-03 | 1999-03-03 | 電界効果トランジスタ |
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| JP (1) | JP3348673B2 (ja) |
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-
1999
- 1999-03-03 JP JP05619799A patent/JP3348673B2/ja not_active Expired - Fee Related
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