JP2011204780A

JP2011204780A - 半導体装置

Info

Publication number: JP2011204780A
Application number: JP2010068527A
Authority: JP
Inventors: Tatsuhiro Oda; 達広織田; Hiroyuki Suzuki; 啓之鈴木; Machiko Tsukiji; 真知子築地
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2011-10-13

Abstract

【課題】本発明は、ゲート電極の端部に発生する電界集中を緩和し、高いオフ耐圧と優れた高周波特性を有する半導体装置を提供するを目的とする。
【解決手段】実施形態によれば、チャネル層３上に互いに離間して設けられ、それぞれがチャネル層３に電気的に接続されたソース電極４およびドレイン電極５と、ソース電極４とドレイン電極５との間においてチャネル層３に接して設けられたゲート電極６と、ゲート電極６とドレイン電極５との間においてチャネル層３上に設けられたパッシベーション膜７と、ゲート電極６に接触し、且つ、ドレイン電極５と離間してパッシベーション膜７上に設けられたパッシベーション膜７よりも誘電率が高い高誘電率膜８と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置に関する。

横型電界効果トランジスタ（ＦＥＴ）では、ゲート電極のドレイン側のエッジに電界集中が発生し易く、ゲートドレイン間の耐圧の低下やゲートリーク電流を増加させる要因となっている。これを解決する方法として、例えば、特許文献１には、ゲート電極のドレイン側にフィールドプレートを設けて、ドレイン側エッジの電界集中を緩和するデバイス構造が開示されている。

しかしながら、ゲート電極にフィールドプレートを付加する構造では、ゲート容量が増加してドレイン電流の変調特性を劣化させるという問題があった。特に、高周波変調を行う用途に使用するマイクロ波デバイス等において影響が顕著である。

特開２００４−２００２４８号公報

本発明の目的は、ゲート電極の端部に発生する電界集中を緩和し、高いオフ耐圧と優れた高周波特性を有する半導体装置を提供することである。

本発明の一態様によれば、第１半導体層と、前記第１半導体層上に互いに離間して設けられ、それぞれが前記第１半導体層に電気的に接続された第１電極および第２電極と、前記第１電極と前記第２電極との間において前記第１半導体層に接して設けられた制御電極と、前記制御電極と前記第２電極との間において前記第１半導体層上に設けられた第１誘電体膜と、前記制御電極に接触し、且つ、前記第２電極と離間して前記第１誘電体膜上に設けられ、前記第１誘電体膜よりも誘電率が高い第２誘電体膜と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、ゲート電極の端部に発生する電界集中を緩和し、高いオフ耐圧と優れた高周波特性を有する半導体装置を実現することができる。

第１の実施形態に係る半導体装置の断面構造を示す模式図である。第１の実施形態に係る半導体装置の作用効果を説明する模式図である。第２の実施形態に係る半導体装置の断面構造を示す模式図である。第２の実施形態の変形例に係る半導体装置の断面構造を示す模式図である。第３の実施形態に係る半導体装置の断面構造を示す模式図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。

〔第１の実施形態〕
図１は、第１の実施形態に係る半導体装置１０の断面構造を示す模式図である。半導体装置１０は、絶縁性基板２の表面に設けられた第１半導体層であるチャネル層３と、チャネル層３の表面に設けられた第１電極であるソース電極４および第２電極であるドレイン電極５と、さらに制御電極であるゲート電極６と、を備えた、所謂ＭＥＳＦＥＴ(Metal-Semiconductor Field Effect Transistor)である。

図１に示すように、ソース電極４およびドレイン電極５は、チャネル層３上に離間して設けられている。ソース電極４およびドレイン電極５と、チャネル層３と、の間には、オーミックコンタクトが形成され電気的に接続されている。

ソース電極４とドレイン電極５との間の、チャネル層３上には、ゲート電極６が設けられている。ゲート電極６とチャネル層３との間には、ショットキー接合が形成されており、ゲート電極６に印加されるゲート電圧によって、ソース電極４とドレイン電極５との間に流れるドレイン電流を制御する。

ゲート電極６とドレイン電極５との間のチャネル層３上には、第１誘電体膜であるパッシベーション膜７が設けられている。さらに、パッシベーション膜７の上には、第２誘電体膜である高誘電率膜８が、ゲート電極６に接触し、且つ、ドレイン電極５と離間して設けられている。高誘電率膜８の誘電率は、パッシベーション膜７の誘電率よりも高い。

図１に示す半導体装置１０は、例えば、半絶縁性のＧａＡｓ基板上にチャネル層３として低濃度のＮ型ＧａＡｓ層をエピタキシャル成長したウェーハを用いて製作することができる。チャネル層３の表面にＴｉ／Ｐｔ／Ａｕを順次積層した金属電極を形成し、ソース電極４およびドレイン電極５とする。ゲート電極６には、ＷＳｉ合金を用いることができる。ゲート電極６とドレイン電極５との間、および、ゲート電極６とソース電極４との間に設けるパッシベーション膜７として、例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４）を用いることができる。

高誘電率膜には、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、タンタル（Ｔａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）、セシウム（Ｃｓ）などの高誘電体化合物を用いることができる。代表的な材料としてＨｆＯ_２、ＺｒＯ_２、Ｌａ_２Ｏ_３、Ｔａ_２Ｏ_５、ＴｉＯ_２、Ｙ_２Ｏ_３、Ａｌ_２Ｏ_３、ＣｓＯ_２などが挙げられる。さらに、ハフニウムシリケート（ＨｆＳｉＯ）やハフニウムアルミネート（ＨｆＡｌＯ）を用いることもできる。シリコン窒化膜（Ｓｉ_３Ｎ_４）よりも高誘電率となる組成の窒化酸化膜（ＳｉＯＮ）も使用することができる。

図２は、第１の実施形態に係る半導体装置１０の作用効果を説明する模式図であり、図１中に示すゲート電極６とドレイン電極５との間の部分断面図を示している。図２（ａ）は、比較のためにパッシベーション膜７の上に高誘電率膜８が設けられていない構成を示している。図２（ｂ）は、パッシベーション膜７の上に高誘電率膜８が設けられた本実施形態に係る構成を示している。さらに、図２（ｃ）は、ゲート電極６にフィールドプレート６ａを付加した構成を模式的に示している。

図２（ａ）および（ｂ）中に示す破線ａ１〜ａ５は、半導体装置１０がオフ状態にある時の、等電位面を模式的に示している。ここでオフ状態とは、ソースドレイン間に電圧が印加された状態で、ゲート電極６に印加されたゲートバイアスによりドレイン電流が遮断されている状態を意味する。

図２（ａ）に示す高誘電率膜８が設けられていない比較例に比べて、図２（ｂ）に示す本実施形態に係る構成では、高誘電率膜８を設けた効果により、ゲート電極６のドレイン電極５側の端部において等電位面ａ２〜ａ４の間隔が広がっている。したがって、ゲート電極６のドレイン電極５側の電位勾配が緩やかになり電界集中が緩和される。すなわち、図２（ａ）中に示すゲート電極６の端部の電界Ｅ１よりも、図２（ｂ）中に示す電界Ｅ２の方が小さくなる。

これにより、本実施形態に係る高誘電率膜８を設けた構成において、ゲート電極６とドレイン電極５との間のオフ耐圧を向上させることができる。さらに、ゲート電極６のドレイン電極５側の端部の電界Ｅ２を小さくできることから、ゲート電極６からドレイン電極５へ流れるゲートリーク電流も低減することができる。

一方、高誘電率膜８によるゲート電極６の近傍の電界集中の緩和効果は、ゲート電極６とドレイン電極５との間において、ゲート電極６側に高誘電率の部分、ドレイン電極５側に低誘電率の部分を設けることによって生じる。したがって、高誘電率膜８とドレイン電極５との間の低誘電率の部分（例えば、空気層）の間隔が狭くなると、電界の緩和効果は小さくなる。さらに、高誘電率膜８が、ゲート電極６およびトレイン電極５の両方に接触して設けられると、高誘電率膜８の中で電位が均等に分布する。その結果、電界の緩和効果は失われる。よって、高誘電率膜８とドレン電極５とは、離間して設けられる。

さらに、高誘電率膜８の誘電率と、パッシベーション膜７の誘電率との間の差が大きいほど、ゲート電極６の端部における電位勾配を、より緩やかにすることができる。したがって、高誘電率膜８に用いられる材料の誘電率が大きいほど、ゲート電極６のドレイン電極５側の電界集中をより緩和することができ、オフ耐圧の向上およびゲートリーク電流の低減の効果が大きくなる。

図２（ｃ）に示すように、パッシベーション膜７の上にゲート電極６からドレイン電極５側へ延在するフィールドプレート６ａを設けても、ゲート電極６のドレイン電極５側の電位勾配を緩和して同図中に示す電界Ｅ３を小さくすることが可能である。

しかしながら、図２（ｃ）の構成では、フィールドプレート６ａと、チャネル層３と、の間にパッシベーション膜７を挟んで形成される容量がゲート容量に付加され、高周波特性を劣化させる問題がある。これに対し、図２（ｂ）に示す本実施形態では、フィールドプレート６ａに代えて高誘電率膜８が設けられているため、ゲート容量が増えることはなく、高周波特性を劣化させることもない。

〔第２の実施形態〕
図３は、第２の実施形態に係る半導体装置２０の断面構造を示す模式図である。半導体装置２０は、窒化物半導体を材料とするＨＦＥＴ(Heterojunction FET)の一例である。

図３（ａ）に示すように、半導体装置２０は、絶縁性基板１１の上に設けられた第１半導体層であるＮ型ＧａＮ層１２と、Ｎ型ＧａＮ層１２の表面に設けられた第２半導体層であるＮ型ＡｌＧａＮ層１３が設けられている。Ｎ型ＡｌＧａＮ層１３のバンドギャップは、Ｎ型ＧａＮ層１２のバンドギャップよりも大きい。

図３（ａ）に示す断面構造では、Ｎ型ＧａＮ層１２上のＮ型ＡｌＧａＮ層１３の表面に、第１電極であるソース電極１４と、第２電極であるドレイン電極１５が、離間して設けられている。ソース電極１４およびドレイン電極１５と、Ｎ型ＡｌＧａＮ層１３との間には、オーミックコンタクトが形成されて電気的に接続されている。

別の態様として、ソース電極１４およびドレイン電極１５と、Ｎ型ＧａＮ層１２と、の間に介在するＮ型ＡｌＧａＮ層１３をエッチングにより除去して、ソース電極１４およびドレイン電極１５を直接Ｎ型ＧａＮ層１２にコンタクトさせる構成とすることもできる。

ソース電極１４とドレイン電極１５との間の、Ｎ型ＡｌＧａＮ層上には、制御電極であるゲート電極１６が設けられている。ゲート電極１６には、Ｎ型ＡｌＧａＮ層１３との間にショットキー接合を形成できるＰｔ系材料、例えば、Ｐｔ層とＡｕ層とを順に積層した電極を用いることができる。一方、ソース電極１４およびドレイン電極１５には、Ｎ型ＡｌＧａＮまたはＮ型ＧａＮとの間でオーミックコンタクトを形成するＴｉ／Ａｌ系材料を用いることができる。例えば、Ｔｉ層、Ａｌ層、Ｎｉ層、Ａｕ層を順に積層した電極を用いることができる。

さらに、ゲート電極１６とドレイン電極１５との間のＮ型ＡｌＧａＮ層の表面を覆うように、第１誘電体膜であるパッシベーション膜１７が設けられている。パッシベーション膜１７には、例えば、Ｓｉ_３Ｎ_４膜を用いることができる。

ＧａＮ等の窒化物半導体を材料とするＨＦＥＴでは、ソースドレイン間に印加する電圧を上昇させると、ドレイン電流が徐々に減少する現象が生じる場合がある。所謂電流コラプスと呼ばれる現象であり、高周波特性を劣化させる問題がある。これに対し、電流コラプスを抑制する方法として、Ｎ型ＡｌＧａＮ層１３の表面を保護するパッシベーション膜１７としてＳｉ_３Ｎ_４膜を用いることが有効である。

さらに、図３（ａ）中に示すように、第２誘電体膜である高誘電率膜１８が、所定の長さを有してゲート電極１６に接触し、且つ、ドレイン電極１５と離間して、パッシベーション膜１７の上に設けられている。高誘電率膜１８の誘電率は、パッシベーション膜１７の誘電率よりも高い。

本実施形態に係る半導体装置２０においても、図２（ｃ）中に示すフィールドプレート６ａに代えて、高誘電率膜１８をパッシベーション膜１７上に設けることにより、ゲート電極１６のドレイン電極１５側の端部の電界集中を緩和して、オフ耐圧を向上させゲートリーク電流を低減することができる。また、ゲート電極１６の寄生容量を増加させることがないので、高周波特性を劣化させることもない。さらに、ゲート電極１６の端部の電界を小さくすることにより、電流コラプスを抑制する効果も得られる。

図３（ｂ）に示す半導体装置２０では、ゲート電極１６と、パッシベーション膜１７と、高誘電率膜１８の表面上に第３誘電体膜である保護膜１９が設けられている。同図中に示すように、保護膜１９は、ソース電極１４およびドレイン電極１５、さらに、ソース電極１４とゲート電極１６との間に設けられたパッシベーション膜１７の表面を覆うように設けられている。

保護膜１９は、半導体装置２０が使用される環境において、各電極の劣化を防ぐなど、外界の影響を遮断して半導体装置２０の信頼性を向上させる目的で設けられる。例えば、保護膜１９として、シリコン酸化膜（ＳｉＯ_２）を用いることができる。

一方、保護膜１９の誘電率が、高誘電率膜１８の誘電率と同等は、もしくは、大きい場合には、高誘電率膜１８をゲート電極１６に隣接して設けたことによる、ゲート電極１６のドレイン電極１５側の電界集中を緩和する効果が消失してしまう。そこで、高誘電率膜１８による電界集中の緩和効果を維持するために、保護膜１９の誘電率は、高誘電率膜１８の誘電率よりも低くする。また、保護膜１９の誘電率が、高誘電率膜１８およびパッシベーション膜１７の誘電率よりも小さければ、さらにゲート電極１６のドレイン電極１５側の電界集中を緩和し、オフ耐圧の向上およびリーク電流の低減の効果を高めることができる。

図４は、第２の実施形態の変形例に係る半導体装置３０および４０の断面構造を示す模式図である。図４（ａ）および（ｂ）に示す変形例では、図３に示す半導体装置２０とゲート電極１６に対する高誘電率膜１８に配置が相違している。

図４（ａ）に示す半導体装置３０では、パッシベーション膜１７の表面およびゲート電極１６の上部を覆って高誘電率膜１８を設けている。一方、高誘電率膜１８のドレイン電極１５側の端部は、ドレイン電極１５との間で離間して設けられている。

図４（ａ）に示すように高誘電率膜１８を設けても、ゲート電極１６のドレイン電極１５側の電界集中の緩和効果は変わらない。例えば、図３に示す半導体装置２０ように、高誘電率膜１８をゲート電極１６に並設するよりも、本変形例に示すように、ゲート電極１６の上部まで高誘電率膜１８で覆う構成の方が製作は容易である。

図４（ｂ）に示す半導体装置４０では、高誘電率膜１８は、ゲート電極１６と、ゲート電極１６のソース電極１４側およびドレイン電極１５側の両方のパッシベーション膜１７の上と、を覆って設けられている。さらに、高誘電率膜１８の両端は、それぞれソース電極１４およびドレイン電極１５との間で離間して設けられている。

図４（ｂ）に示すように高誘電率膜１８を設けても、ゲート電極１６のドレイン電極１５側の電界集中の緩和効果は変わらない。さらに、ゲート電極１６のソース電極１４側の電界集中も緩和することができる。したがって、ソース電極１４とゲート電極１６との間の電界を小さくして、ソースゲート間のリーク電流を低減することができる。

〔第３の実施形態〕
図５は、第３の実施形態に係る半導体装置５０の断面構造を示す模式図である。半導体装置５０も、窒化物半導体を材料とするＦＥＴの一例であり、ゲート電極１６が第１誘電体膜である誘電体膜２７の上に設けられている点で、図２に示す半導体装置２０と相違する。すなわち、半導体装置５０は、所謂ＭＩＳ(metal-insulator-semiconductor)ゲート構造を有するＦＥＴである。

半導体装置５０においても、誘電体膜２７の表面において、所定の長さを有してゲート電極１６に接触して高誘電率膜１８が設けられている。高誘電率膜１８のドレイン電極１５側の端部は、ドレイン電極１５との間で離間して設けられている。本実施形態の場合、ゲート電極１６とソース電極１４との間、および、ゲート電極１６とドレイン電極１５との間の誘電体膜２７は、パッシベーション膜として機能し、ゲート電極１６とＮ型ＡｌＧａＮ層１３との間の誘電体膜２７は、ゲート絶縁膜として機能する。

また、別の態様として、ゲート電極１６とソース電極１４との間、および、ゲート電極１６とドレイン電極１５との間の誘電体膜２７の上に、別の誘電体膜をパッシベーション膜として設けることもできる。

本実施形態に係る半導体装置５０においても、高誘電率膜１８をゲート電極１６と並設することにより、ゲート電極１６のドレイン電極１５側の電界集中を緩和し、ゲート電極１６の端部の電界を小さくすることができる。これにより、ゲートドレイン間のオフ耐圧を向上させゲートリーク電流の低減を図ることができる。

以上、本発明に係る第１〜第３の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。

なお、本明細書において「窒化物半導体」とは、Ｂ_ＸＩｎ_ＹＡｌ_ＺＧａ_{１−Ｘ−Ｙ−Ｚ}Ｎ（０≦Ｘ≦１，０≦Ｙ≦１，０≦Ｚ≦１，Ｘ＋Ｙ＋Ｚ≦１）なる化学式において組成比Ｘ，Ｙ及びＺをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むものや、導電型などを制御するために添加される各種のドーパントのいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。

２絶縁性基板
３チャネル層
４、１４ソース電極
５、１５ドレイン電極
６、１６ゲート電極
６ａフィールドプレート
７、１７パッシベーション膜
８、１８高誘電率膜
１１絶縁性基板
１２Ｎ型ＧａＮ層
１３Ｎ型ＡｌＧａＮ層
１９保護膜
２７誘電体膜
１０、２０、３０、４０、５０半導体装置

Claims

第１半導体層と、
前記第１半導体層上に互いに離間して設けられ、それぞれが前記第１半導体層に電気的に接続された第１電極および第２電極と、
前記第１電極と前記第２電極との間において前記第１半導体層に接して設けられた制御電極と、
前記制御電極と前記第２電極との間において前記第１半導体層上に設けられた第１誘電体膜と、
前記制御電極に接触し、且つ、前記第２電極と離間して前記第１誘電体膜上に設けられ、前記第１誘電体膜よりも誘電率が高い第２誘電体膜と、
を備えたことを特徴とする半導体装置。
前記第１半導体層と前記制御電極との間に設けられた第２半導体層をさらに備え、
前記第１誘電体膜は、前記制御電極と前記第２電極との間の前記第２半導体層を覆うように設けられていることを特徴とする請求項１記載の半導体装置。
前記第１半導体層および前記第２半導体層は、窒化物半導体からなり、
前記第２半導体層のバンドギャップは、前記第１半導体層のバンドギャップよりも大きいことを特徴とする請求項２記載の半導体装置。
前記制御電極と、前記第１誘電体膜と、前記第２誘電体膜と、の表面上に設けられた第３誘電体膜をさらに備え、
前記第３誘電体膜は、前記第２誘電体膜よりも誘電率が低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記第１誘電体膜は、窒化シリコン膜であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。